KR20150132366A - 반도체 기억 장치 및 이를 구비한 시스템 - Google Patents

반도체 기억 장치 및 이를 구비한 시스템 Download PDF

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KR20150132366A
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세이지 나루이
히로마사 노다
지아키 도노
마사유키 나카무라
지카라 곤도
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피에스4 뤽스코 에스.에이.알.엘.
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Abstract

타겟 로우 리프레시 동작에 따라 정보 유지 특성이 저하된 메모리 셀의 전하를 재생한다. 서로 인접한 워드라인(WL1, WL2)을 포함하는 복수의 워드라인을 가지는 메모리 셀 어레이(11), 및 제1 동작 모드에서는 제1 값을 나타내는 어드레스 신호(IADD)가 입력된 것에 응답하여 워드라인(WL1)을 선택하고, 타겟 로우 리프레시 모드에서는 제1 값을 나타내는 어드레스 신호가 입력된 것에 응답하여 워드라인(WL2)을 선택하는 TRR 어드레스 변환부(53)를 구비한다. 본 발명에 의하면, 반도체 기억 장치 측에서 어드레스 변환이 수행되므로 컨트롤 디바이스는, 타겟 로우 리프레시 시에 있어서, 예를 들어 액세스 수가 많은 워드라인의 어드레스를 반도체 기억 장치에 출력하면 된다. 이로써, 컨트롤 디바이스 측에서의 타겟 로우 리프레시의 제어가 용이하게 된다.

Description

반도체 기억 장치 및 이를 구비한 시스템{SEMICONDUCTOR STORAGE DEVICE AND SYSTEM PROVIDED WITH SAME}
본 발명은 반도체 기억 장치 및 이를 구비한 시스템에 관한 것으로, 특히 리프레시 동작에 따른 정보의 유지가 필요한 반도체 기억 장치 및 이를 구비한 시스템에 관한 것이다.
대표적인 반도체 메모리 디바이스인 DRAM(Dynamic Random Access Memory)은, 셀 커패시터에 축적된 전하에 의해 정보를 기억하기 위해, 정기적으로 리프레시 동작을 수행하지 않으면 정보가 소실되어 버린다. 이 때문에, DRAM을 제어하는 컨트롤 디바이스는, 리프레시 동작을 지시하는 리프레시 커맨드를 정기적으로 DRMA에 발행한다(특허문헌 1 참조). 리프레시 커맨드는, 1 리프레시 사이클(예를 들어 64 msec)의 기간에 모든 워드라인이 반드시 1회 리프레시되는 빈도로 컨트롤 디바이스로부터 발행된다.
일본공개 특허공보 제 2011-258259호
그러나, 메모리 셀에 대한 액세스 이력에 따라서는, 소정의 메모리 셀의 정보 유지 특성이 저하되는 경우가 있다. 그리고, 소정의 메모리 셀의 정보 유지 시간이 1 리프레시 사이클 미만으로 저하되면, 1 리프레시 사이클의 기간에 모든 워드라인이 1회 리프레시되는 빈도로 리프레시 커맨드를 발행해도, 일부 정보가 소실될 우려가 있었다.
이와 같은 문제를 해결하기 위해, 최근, 메모리 셀에 대한 액세스 이력을 이용하여, 정보 유지 특성이 저하된 메모리 셀에 대해, 전하를 재생하는 기술이 검토되고 있다.
본 발명에서는, 반도체 기억 장치 및 이를 구비한 시스템에 있어서, 상기 기술을 실현하는 구체적인 방책을 제안한다.
본 발명의 일례로서는, 타겟 로우 리프레시의 활성 시에 있어서, 반도체 기억 장치 측에서 수행하는 어드레스의 변환을 제안한다.
본 발명의 일 측면에 따른 반도체 기억 장치는, 복수의 워드라인을 가지는 메모리 어레이; 제1 어드레스 정보에 따라, 상기 복수의 워드라인 중 제1 워드라인을 지정하고, 제2 어드레스 정보에 따라, 상기 복수의 워드라인 중 제2 워드라인을 지정하고, 제3 어드레스 정보에 따라, 상기 복수의 워드라인 중 제3 워드라인을 지정하는 구성인 로우 디코더 회로; 및 상기 제1 어드레스 정보 및 상기 제2 어드레스 정보를 포함하는 어드레스 정보를 수신하는 제1 회로; 상기 제1 회로는, 타겟 로우 리프레시 신호가 비활성인 경우에, 상기 제1 어드레스 정보의 수신에 따라, 상기 제1 어드레스 정보를 상기 로우 디코더 회로에 출력하고, 상기 제2 어드레스 정보의 수신에 따라, 상기 제2 어드레스 정보를 상기 로우 디코더 회로에 출력하며, 상기 제1 회로는, 상기 타겟 로우 리프레시 신호가 활성인 경우에, 상기 제1 어드레스 정보의 수신에 따라, 상기 제3 어드레스 정보를 상기 로우 디코더에 출력하는 구성인 것을 특징으로 한다.
본 발명의 일 측면에 따른 시스템은, 상기 반도체 기억 장치, 및 상기 타겟 로우 리프레시 신호 및 상기 제1 어드레스 정보를 상기 반도체 기억 장치에 출력하는 컨트롤러를 구비하는 것을 특징으로 한다.
본 발명의 다른 측면에 따른 반도체 기억 장치는, 서로 인접한 제1 및 제2 워드라인을 포함하는 복수의 워드라인을 가지는 메모리 셀 어레이; 및 제1 동작 모드에서는, 제1 값을 나타내는 어드레스 신호가 입력된 것에 응답하여 상기 제1 워드라인을 선택하고, 타겟 로우 리프레시 모드에서는, 상기 제1 값을 나타내는 어드레스 신호가 입력된 것에 응답하여 상기 제2 워드라인을 선택하는 어드레스 변환 회로를 구비하는 것을 특징으로 한다.
본 발명에 의하면, 메모리 셀에 대한 액세스 이력을 이용하여, 정보 유지 특성이 저하된 메모리 셀의 전하를 추가적으로 재생한다.
구체적으로는, 반도체 기억 장치 측에 있어서 어드레스 변환이 수행된다. 또한, 반도체 기억 장치 측에서 어드레스 변환이 수행됨으로써, 컨트롤 디바이스는, 타겟 로우 리프레시 시에 있어서, 예를 들어 액세스 수가 많은 워드라인의 어드레스를 반도체 기억 장치에 출력하면 된다. 이로써, 컨트롤 디바이스 측에서의 타겟 로우 리프레시의 제어가 용이하게 된다.
도 1은 본 발명의 바람직한 실시형태에 따른 반도체 기억 장치(10)의 전체 구성을 보여주는 블록도이다.
도 2는 반도체 기억 장치(10)의 주요부를 발췌하여 보여주는 블록도이다.
도 3은 본 발명의 제1 실시형태에서의 메모리 셀 어레이(11)의 일부를 확대하여 보여주는 회로도이다.
도 4는 비트라인을 공유하는 2개의 메모리 셀(MC)의 단면도로서, 워드라인(WL)이 반도체 기판(4)에 매립된 트렌치 게이트형 셀 트랜지스터(Tr)를 가지고 있다.
도 5는 워드라인의 논리 어드레스와 물리 어드레스가 일치하지 않는 경우를 설명하기 위한 모식적인 평면도이다.
도 6은 반도체 기억 장치(10)의 동작을 설명하기 위한 제1 타이밍도로서, 타겟 로우 리프레시 동작 시에서 디스터브의 원인이 된 워드라인의 어드레스만 컨트롤러로부터 공급되는 경우를 보여주고 있다.
도 7은 도 6에 도시된 동작을 실현하기 위한 메인 제어 회로(34)의 회로도이다.
도 8은 반도체 기억 장치(10)의 동작을 설명하기 위한 제2 타이밍도로서, 타겟 로우 리프레시 동작 시에서 디스터브의 원인이 된 워드라인의 어드레스와, 추가적인 리프레시할 워드라인의 어드레스가 컨트롤러로부터 공급되는 경우를 보여주고 있다.
도 9는 도 8에 도시된 동작을 실현하기 위한 메인 제어 회로(34)의 회로도이다.
도 10은 TRR 어드레스 변환부(53)를 갖지 않은 비교예에 따른 반도체 기억 장치의 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 제2 실시형태에서의 메모리 셀 어레이(11)의 구조를 보여주는 개략적인 평면도이다.
도 12는 제2 실시형태에서 이용하는 TRR 어드레스 변환부(53)의 회로도이다.
도 13은 제2 실시형태에 따른 반도체 기억 장치(10)의 동작을 설명하기 위한 타이밍도이다.
도 14는 제3 실시형태에 따른 TRR 어드레스 변환부(53)를 설명하는 도면이다.
도 15는 도 3의 실시형태에 따른, 워드라인 및 리던던트 워드라인의 논리 어드레스와 물리 어드레스가 일치하지 않는 경우를 설명하는 도면이다.
도 16은 반도체 기억 장치(10)를 포함하는 시스템의 구성을 보여주는 블록도이다.
도 17은 컨트롤러(80)의 구성을 보여주는 블록도이다.
도 18은 제1 예에 따른 타겟 로우 리프레시 제어부(83)의 구성을 보여주는 블록도이다.
도 19는 제2 예에 따른 타겟 로우 리프레시 제어부(83)의 구성을 보여주는 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시형태에 대해 상세하게 설명한다.
도 1은 본 발명의 바람직한 실시형태에 따른 반도체 기억 장치(10)의 전체 구성을 보여주는 블록도이다.
본 실시형태에 따른 반도체 기억 장치(10)는, 단일 반도체 칩에 집적된 DDR4(Double Data Rate 4)형의 DRAM이며, 도 1에 도시된 바와 같이 메모리 셀 어레이(11)를 가지고 있다. 메모리 셀 어레이(11)는, 복수의 워드라인(WL)과 복수의 비트라인(BL)을 구비하며, 이들의 교점에 메모리 셀(MC)이 배치된 구성을 가지고 있다. 로우 디코더(12)는 워드라인(WL)을 선택하고, 컬럼 디코더(13)는 비트라인(BL)을 선택한다. 특별히 한정되는 것은 아니지만, 메모리 셀 어레이(11)는, n+1개의 뱅크로 분할되어 있다. 뱅크란, 개별적으로 커맨드를 실행할 수 있는 단위로서, 뱅크 간에는 기본적으로 비배타적인 동작이 가능하다.
또한, 어드레스 단자(21), 커맨드 단자(22), 클록 단자(23), 데이터 단자(24) 및 전원 단자(25, 26)는, 반도체 기억 장치(10)의 외부 단자로서 마련된다.
어드레스 단자(21)는, 외부로부터 어드레스 신호(ADD)가 입력되는 단자이다. 어드레스 단자(21)에 입력된 어드레스 신호(ADD)는, 어드레스 입력 회로(31)를 통해 로우 제어 회로(40), 컬럼 디코더(13) 또는 모드 레지스터(14)에 공급된다. 로우 제어 회로(40)의 구성에 대해서는 후술하겠지만, 로우 제어 회로(40)는, 타겟 로우 리프레시 회로(50)를 통해 로우 디코더(12)에 로우 어드레스를 공급하는 역할을 한다.
모드 레지스터(14)는, 반도체 기억 장치(10)의 동작 모드를 나타내는 파라미터가 설정되는 회로이다. 모드 레지스터(14)에 설정되는 파라미터 중 하나로서는 타겟 로우 리프레시 인에이블 모드가 있고, 그 설정값은, 커맨드 제어 회로(32)(메인 제어 회로(34))에서 인식되며, 타겟 로우 리프레시 인에이블 신호(TRREN)로서 출력된다. 또한, 타겟 로우 리프레시 인에이블 신호(TRREN)는, 모드 레지스터(MRS)가 생성하는 구성으로 해도 좋다.
또한, 리던던트 동작이란, 불량 워드라인(WL)을 리던던트 워드라인으로 치환하는 동작이다. DRAM 메모리에서는, 통상적으로 리던던트 동작은 항상 활성화되어 있다. 도 1에서는 설명 상, 이와는 다른 일례로서, 이 리던던트 동작은 리던던트 인에이블 신호(REDEN)에 따라 활성화 또는 비활성화되는 것으로 하고 있다. 리던던트 인에이블의 상태는, 모드 레지스터(14)에서 관리되고, 커맨드 제어 회로(32)(메인 제어 회로(34))에서 인식됨으로써, 리던던트 인에이블 신호(REDEN)는 출력되어도 좋다. 또한, 다른 일례로서는, 리던던트 인에이블의 상태는, 모드 레지스터(14)에서 관리되지 않아도 좋다. 이 상태는, 커맨드 제어 회로(32)(메인 제어 회로(34)) 또는 리던던트 판정 회로(44) 등의 제어 회로 내에서 관리되며, 리던던트 인에이블 신호(REDEN)는, 메모리 셀에 대한 액세스 동작 시에, 이들의 제어 회로 내에서 생성되는 것으로 해도 좋다.
커맨드 단자(22)는, 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 라이트 인에이블 신호(/WE) 등이 공급되는 단자이다. 이들의 커맨드 신호(CMD)는, 커맨드 제어 회로(32)에 공급된다. 커맨드 제어 회로(32)는, 도 2에 도시된 바와 같이, 커맨드 신호(CMD)를 수신하는 커맨드 입력 회로(33)와, 커맨드 신호(CMD)에 기초하여 각종 내부 신호를 생성하는 메인 제어 회로(34)를 포함한다. 메인 제어 회로(34)에 의해 생성되는 내부 신호로서는, 액티브 신호(IACT), 컬럼 신호(ICOL), 리프레시 신호(IREF), 모드 레지스터 세트 신호(MRS), 모드 레지스터(14)를 참조함으로써 생성되는 타겟 로우 리프레시 인에이블 신호(TRREN) 등이 있다. 또한, 타겟 로우 리프레시 인에이블 신호(TRREN)는, 모드 레지스터에 의해 생성되고, 타겟 로우 리프레시 회로에 입력되는 구성으로 해도 좋다.
액티브 신호(IACT)는, 커맨드 신호(CMD)가 로우 액세스(액티브 커맨드)를 나타내고 있는 경우에 활성화되는 신호이다. 액티브 신호(IACT)가 활성화되면, 어드레스 입력 회로(31)에 전달된 어드레스 신호(IADD)는, 로우 제어 회로(40)에 공급된다. 어드레스 신호(IADD)는, 로우 제어 회로(40) 및 타겟 로우 리프레시 회로(50)를 통해 로우 디코더(12)에 공급되며, 이에 의해, 해당 어드레스 신호(IADD)에 의해 지정되는 워드라인(WL)이 선택된다.
컬럼 신호(ICOL)는, 커맨드 신호(CMD)가 컬럼 액세스(리드 커맨드 또는 라이트 커맨드)를 나타내고 있는 경우에 활성화되는 신호이다. 내부 컬럼 신호(ICOL)가 활성화되면, 어드레스 입력 회로(31)에 전달된 어드레스 신호(IADD)는, 컬럼 디코더(13)에 공급된다. 이에 의해, 해당 어드레스 신호(IADD)에 의해 지정되는 비트라인(BL)이 선택된다.
따라서, 리드 시에는, 액티브 커맨드 및 리드 커맨드를 입력함과 동시에, 이들에 동기하여 로우 어드레스 및 컬럼 어드레스를 입력한다. 이 입력에 의해, 리드 데이터는, 이들 로우 어드레스 및 컬럼 어드레스에 의해 지정되는 메모리 셀(MC)로부터 독출된다. 메모리 셀(MC)로부터 독출된 리드 데이터(DQ)는, FIFO회로(15) 및 입출력 회로(16)를 통해, 데이터 단자(24)로부터 외부로 출력된다.
한편, 라이트 시에는, 액티브 커맨드 및 라이트 커맨드를 입력함과 동시에, 이들에 동기하여 로우 어드레스 및 컬럼 어드레스를 입력하고, 그 후, 데이터 단자(24)에 라이트 데이터(DQ)를 입력한다. 이 입력에 의해, 라이트 데이터(DQ)는, 입출력 회로(16) 및 FIFO 회로(15)를 통해 메모리 셀 어레이(11)에 공급되고, 로우 어드레스 및 컬럼 어드레스에 의해 지정되는 메모리 셀(MC)에 기입된다.
리프레시 신호(IREF)는, 커맨드 신호(CMD)가 리프레시 커맨드를 나타내고 있는 경우에 횔성화되는 신호이다. 리프레시 신호(IREF)는, 리프레시 제어 회로(36)에 공급된다. 리프레시 제어 회로(36)는, 로우 제어 회로(40)에 리프레시 어드레스(REFADD)를 공급함으로써, 메모리 셀 어레이(11)에 포함되는 소정의 워드라인(WL)을 활성화시키고, 이에 의해 리프레시 동작을 실행하는 회로이다. 도 2에 도시된 바와 같이, 리프레시 어드레스(REFADD)는, 리프레시 제어 회로(36)에 포함되는 어드레스 생성 회로(37)에 의해 생성된다.
여기서, 리프레시 제어 회로(36)가 제어하는 리프레시 동작은, 상술 및 후술하는 타겟 리프레시 동작과는 다른 리프레시 동작이다. 즉, 타겟 리프레시 동작은, DRAM 제품에서 탑재되어 있는 오토 리프레시나 셀프 리프레시 동작과는 다른 동작이다.
모드 레지스터 세트 신호(MRS)는, 커맨드 신호(CMD)가 모드 레지스터 세트 커맨드를 나타내고 있는 경우에 활성화되는 신호이다. 따라서, 모드 레지스터(14)의 설정값은, 모드 레지스터 세트 커맨드를 입력함과 동시에, 이에 동기하여 어드레스 단자(21)로부터 모드 신호를 입력함으로써, 다시 쓸 수 있다.
타겟 로우 리프레시 인에이블 신호(TRREN)는, MRS가 타겟 로우 리프레시의 상태(예를 들어, 하이 레벨)를 나타내는 경우에 활성화되는 신호이다. 타겟 로우 리프레시의 상태, 즉, 모드 레지스터 내의 타겟 로우 리프레시의 상태를 나타내는 소정 장소의 레지스터는, 컨트롤러로부터 입력되는 제어 신호에 따라 설정된다. 타겟 로우 리프레시 인에이블 신호(TRREN)는, 타겟 로우 리프레시 회로(50)에 공급된다. 타겟 로우 리프레시 회로(50)의 회로 구성 및 그 동작에 대해서는 후술한다.
여기에서, 반도체 기억 장치(10)에 마련된 외부 단자의 설명으로 돌아가면, 외부 클록 신호(CK, /CK)는 클록 단자(23)에 입력된다. 외부 클록 신호(CK)와 외부 클록 신호(/CK)는, 서로 상보적인 신호이다. 클록 생성 회로(35)는, 외부 클록 신호(CK, /CK)에 기초하여 내부 클록 신호(ICLK)를 생성하고, 이를 각 회로 블록에 공급한다.
전원 단자(25, 26)는, 각각 전원 전위(VDD, VSS)가 공급되는 단자이다. 전원 단자(25, 26)에 공급되는 전원 전위(VDD, VSS)는 내부 전원 발생 회로(38)에 공급되고, 내부 전원 발생 회로(38)는 이에 기초하여 각종 내부 전위(VPP, VPERI) 등을 발생시킨다. 내부 전위(VPP)는 주로 로우 디코더(12)에서 사용되는 승압 전위이며, 내부 전위(VPERI)는 다른 많은 회로 블록에서 사용되는 강압 전위이다.
여기에서, 종래의 DRAM 메모리 셀에서는, 액세스 이력에 따라서는, 소정의 메모리 셀의 정보 유지 특성이 저하하는 경우가 있었다. 그리고, 소정의 메모리 셀의 정보 유지 시간이 1 리프레시 사이클 미만으로 저하하면, 1 리프레시 사이클의 기간에 모든 워드라인이 1회 리프레시되는 빈도로 리프레시 커맨드를 발행해도, 일부 정보가 소실될 우려가 있었다. 본 발명에서는, 이와 같은 문제를 해결하기 위해, 타겟 로우 리프레시로 불리는 신기능을 실현하는 방책을, 반도체 기억 장치(10) 및 이를 포함하는 시스템 구성에서 구체적으로 제안한다.
타겟 로우 리프레시란, 액세스 이력에 따라 정보 유지 특성이 저하된 메모리 셀에 대해, 컨트롤 디바이스 측으로부터 적절한 로우 액세스를 지시함으로써, 셀 커패시터에 축적된 전하를 재생하는 기술이며, 상세하게는, 후술하는 구성에 의해 실현된다. 후술하는 구성은, 특히, 워드라인의 논리 어드레스와 물리 어드레스가 일치하지 않는 경우에 유용하다.
도 2는, 본 실시형태에 따른 반도체 기억 장치(10)의 주요부를 발췌하여 보여주는 블록도이다.
도 2에 도시된 바와 같이, 로우 제어 회로(40)에는 선택 회로(41)가 포함되어 있다. 선택 회로(41)는, 어드레스 신호(IADD) 및 리프레시 어드레스(REFADD) 중 어느 하나를 선택하는 회로이며, 그 선택은 액티브 신호(IACT) 및 리프레시 신호(IREF)에 기초하여 수행된다. 구체적으로는, 액티브 신호(IACT)가 활성화되어 있는 경우에는 어드레스 신호(IADD)를 선택하고, 리프레시 신호(IREF)가 활성화되어 있는 경우에는 리프레스 어드레스(REFADD)를 선택한다. 선택된 어드레스 신호(IADD) 및 리프레시 어드레스 신호(REFADD)는, 어드레스 레지스터 회로(42)에 공급된다. 이하에서는, 선택 회로(41)에 의해 어드레스 신호(IADD)가 선택되는 것으로 하여 설명한다.
DRAM 메모리에서는, 통상적으로 리던던트 동작은 항상 활성화되어 있는 것을 고려하지만, 어드레스 레지스터 회로(42)에 유지된 어드레스는, 그대로 타겟 로우 리프레시 회로(50)에 출력되고, 또한, 리던던트 판정 회로(44)를 통해 타겟 로우 리프레시 회로(50)에 출력되는 것으로 해도 좋다. 구체적으로는, 리던던트(불량 어드레스)로 히트된 경우에는, 리던던트 판정 회로(44)는, 리던던트 치환 장소를 나타내는 어드레스 신호를 출력하고, 리던던트(불량 어드레스)로 히트되지 않은 경우에는, 리던던트 판정 회로(44)는, 그대로 어드레스 신호(IDD)를 출력한다.
도 2의 선택 회로(43)나 리던던트 판정 회로(44)에서는 설명 상, 이와는 다른 일례로서, 리던던트 동작의 활성 또는 비활성의 절환을 고려한 예를 보여준다. 어드레스 레지스터 회로(42)에 유지된 어드레스는, 선택 회로(43)에 공급된다. 선택 회로(43)는, 어드레스 레지스터(42)에 유지된 어드레스를 그대로 타겟 로우 리프레시 회로(50)에 출력할지, 리던던트 판정 회로(44)를 통해 타겟 로우 리프레시 회로(50)에 출력할지를 선택하는 회로이며, 그 선택은 리던던트 인에이블 신호(REDEN)에 의해 제어된다. 구체적으로는, 리던던트 인에이블 모드로 설정되어 있는 경우에는, 리던던트 판정 회로(44)를 경유하는 경로가 선택되고, 리던던트 인에이블 모드로 설정되지 않은 경우에는, 리던던트 판정 회로(44)가 바이패스된다.
불량이 있는 워드라인(WL)의 논리 어드레스(불량 어드레스)는, 리던던트 판정 회로(44)에 기억되어 있다. 그리고, 입력된 어드레스가 리던던트 판정 회로(44)에 기억되어 있는 어드레스와 일치하면, 어드레스 변환을 실행하고, 스페어(리던던트) 워드라인(WL)을 나타내는 논리 어드레스를 출력한다. 이러한 동작에 의해, 불량이 있는 워드라인(WL)에 대한 로우 액세스는, 스페어(리던던트) 워드라인(WL)에 대한 로우 액세스로 치환된다.
이와 같이 하여, 로우 제어 회로(40)는, 어드레스의 선택이나 변환을 수행하고, 선택 또는 변환된 어드레스 신호(IADD)를 타겟 로우 리프레시 회로(50)에 출력한다.
도 2에 도시된 바와 같이, 타겟 로우 리프레시 회로(50)에는 선택 회로(51)가 포함되어 있다. 선택 회로(51)는, 타겟 로우 리프레시 인에이블 신호(TRREN)가 비활성 상태, 즉 통상 동작 시에 있어서, 입력된 어드레스 신호(IADD)를 통상 어드레스 변환부(52)에 공급하고, 타겟 로우 리프레시 인에이블 신호(TRREN)가 활성 상태, 즉 타겟 로우 리프레시 동작 시에 있어서는, 입력된 어드레스 신호(IADD)를 TRR 어드레스 변환부(53)에 공급한다. 로우 디코더(12)는, 타겟 로우 리프레시 인에이블 신호(TRREN)가 비활성 상태인 경우, 통상 어드레스 변환부(52)로부터 어드레스 신호를 수신하고, 타겟 로우 리프레시 인에이블 신호(TRREN)가 활성 상태인 경우, TRR 어드레스 변환부(53)로부터 어드레스를 수신한다.
통상 어드레스 변환부(52)는, 입력된 논리 어드레스를 물리 어드레스로 변환하는 회로이다. 이는, 논리 어드레스와 물리 어드레스가 반드시 일치하지는 않기 때문이며, 따라서 양자가 일치하는 경우에는 통상 어드레스 변환부(52)를 생략하는 것이 가능하다. 또한, 논리 어드레스와 물리 어드레스가 일치하지 않는 경우에도 후단의 로우 디코더에 따라서는, 통상 어드레스 변환부(52)를 생략하는 것이 가능하다.
TRR 어드레스 변환부(53)는, 입력된 논리 어드레스에 기초하여, 해당 논리 어드레스에 대응하는 물리 어드레스와는 다른 소정의 물리 어드레스를 생성하는 회로이다. 여기서, 소정의 물리 어드레스란, 타겟 로우 리프레시 동작 시에 있어서 리프레시 대상이 되는 워드라인(WL)의 물리 어드레스이며, 본 명세서 및 도면에서는, 부호 TRRADD를 부여하여 어드레스 신호(IADD)와 구별한다.
타겟 로우 리프레시 회로(50)로부터 출력되는 물리 어드레스는, 로우 디코더(12)에 공급된다. 로우 디코더(12)에 의한 디코딩 동작은, 프리 디코더 회로(61) 및 디코더 회로(62)를 이용하여 수행된다.
여기서, 타겟 로우 리프레시 동작이 필요한 이유와, TRR 어드레스 변환부(53)를 이용한 어드레스 변환이 필요한 이유에 대해 설명한다.
도 3은, 본 발명의 제1 실시형태에서의 메모리 셀 어레이(11)의 일부를 확대하여 보여주는 회로도이다.
도 3에 도시된 바와 같이, 메모리 셀 어레(11)의 내부에는, Y방향으로 연장된 복수의 워드라인(WL)과, X방향으로 연장된 복수의 비트라인(BL)이 마련되어 있고, 그 교점에 메모리 셀(MC)이 배치되어 있다. 메모리 셀(MC)은 소위 DRAM 셀이며, N채널형 MOS 트랜지스터로 이루어진 셀 트랜지스터(Tr)와 셀 커패시터(C)가 직렬로 접속된 구성을 가지고 있다. 셀 트랜지스터(Tr)의 게이트 전극은 대응하는 워드라인(WL)에 접속되고, 소스/드레인 중 하나는 대응하는 비트라인(BL)에 접속되고, 소스/드레인 중 다른 하나는 셀 커패시터(C)에 접속되어 있다.
메모리 셀(MC)은, 셀 커패시터(C)에 축적된 전하에 의해 정보를 기억한다. 구체적으로는, 셀 커패시터(C)가 내부 전위(VARY)로 충전되어 있는 경우, 즉, 하이 레벨로 충전되어 있는 경우에는 하나의 논리 레벨(예를 들어, 논리값=1)을 기억하고, 셀 커패시터(C)가 접지 전위(VSS)로 충전되어 있는 경우, 즉 로우 레벨로 충전되어 있는 경우에는, 다른 하나의 논리 레벨(예를 들어, 논리값=0)을 기억한다. 셀 커패시터(C)에 축적된 전하는 누설 전류에 의해 서서히 소실되기 때문에, 일정 시간이 경과할 때마다 리프레시 동작을 수행할 필요가 있다.
리프레시 동작은, 액티브 신호(IACT)에 응답한 로우 액세스와 기본적으로 동일하다. 즉, 리프레시할 워드라인(WL)을 활성 레벨로 구동하고, 이에 의해 해당 워드라인(WL)에 접속된 셀 트랜지스터(Tr)를 온시킨다. 워드라인(WL)의 활성 레벨은 예를 들어 내부 전위(VPP)이며, 대부분의 주변 회로에서 사용하는 내부 전위(VPERI)보다 고전위이다. 이에 의해, 셀 커패시터(C)가 대응하는 비트라인(BL)에 접속되기 때문에, 셀 커패시터(C)에 축적되어 있던 전하에 따라 비트라인(BL)의 전위가 변동한다. 그리고, 센스 앰프(SA)를 활성화시킴으로써, 쌍을 이루는 비트라인(BL) 간에 발생되어 있는 전위차를 증폭한 후, 워드라인(WL)을 비활성 레벨로 되돌리면, 셀 커패시터(C)의 충전 레벨이 재생된다. 워드라인(WL)의 비활성 레벨은, 예를 들어 접지 전위(VSS) 미만의 음전위(VKK)이다.
리프레시 동작을 수행할 주기는, 리프레시 사이클로 불리며, 규격에 따라 예를 들어 64 msec로 정해져 있다. 따라서, 각 메모리 셀(MC)의 정보 유지 시간을 리프레시 사이클보다 길게 되도록 설정하면, 정기적인 리프레시 동작에 의해 정보를 계속 유지할 수 있다. 또한, 실제로는 각 메모리 셀(MC)의 정보 유지 시간은 리프레시 사이클에 대해 충분한 마진을 가지고 있으며, 이 때문에, 규격에 따라 정해진 리프레시 사이클보다 약간 긴 사이클로 리프레시 동작을 수행한 경우라도, 메모리 셀(MC)의 정보를 올바르게 유지하는 것이 가능하다.
그러나, 근래, 액세스 이력에 따라 메모리 셀(MC)의 정보 유지 시간이 저하되는 디스터브 현상이 문제가 되고 있다. 디스터브 현상이란, 어떤 워드라인(WL)을 반복하여 액세스하면, 이에 인접한 다른 워드라인(WL)에 접속된 메모리 셀(MC)의 정보 유지 특성이 저하되는 현상이다. 예를 들면, 도 3에 도시된 워드라인(WLm)을 반복하여 액세스하면, 이에 인접한 워드라인(WLm-1, WLm+1)에 접속된 메모리 셀(MC)의 정보 유지 특성이 저하된다. 원인에 대해서는 여러 가지 설이 있지만, 예를 들어, 첫 번째 설로서, 인접한 워드라인 간에 발생하는 기생 용량(Cp)에 의한 것이거나, 두 번째 설로서, 워드라인의 업·다운에 수반하는 소수 캐리어의 발생 및 다른 메모리 셀에서의 캐리어의 흡수에 의한 것 등의 모델을 생각할 수 있다.
상술한 첫 번째 설의 경우, 즉, 소정의 워드라인(WLm)이 반복하여 액세스되면, 그 전위가 음전위(VKK)로부터 고전위(VPP)로 반복하여 변화하기 때문에, 인접한 워드라인(WLm-1, WLm+1)을 음전위(VKK)로 고정하고 있음에도 불구하고, 기생 용량(Cp)에 의한 커플링에 의해 그 전위가 약간 상승한다. 이에 의해, 워드라인(WLm-1, WLm+1)에 접속된 셀 트랜지스터(Tr)의 오프 누설 전류가 증대되고, 셀 커패시터(C)의 충전 레벨이 통상보다 고속으로 소실되어 버린다.
또한, 상술한 두 번째 설의 경우로서, 이하와 같은 다른 생각도 있다. 도 4는, 비트라인을 공유하는 2개의 메모리 셀(MC)의 단면도로서, 워드라인(WL)이 반도체 기판(4)에 매립된 트렌치 게이트형 셀 트랜지스터(Tr)를 가지고 있다. 도 4에 도시된 워드라인(WLm, WLm+1)은, 소자 분리(절연체) 영역(6)에 의해 구획된 동일한 활성 영역 내에 매립되어 있으며, 이것이 활성화되면 대응하는 소스/드레인(SD) 간에 채널이 형성된다. 소스/드레인(SD) 중 하나는 비트라인 노드에 접속되고, 다른 하나는 커패시터 노드에 접속되어 있다. 이와 같은 단면에 있어서, 워드라인(WLm)이 액세스되고, 그 후 셀 트랜지스터(Tr)를 OFF하면(즉 채널이 끊기면), 캐리어인 부유 전자가 채널 부근에 발생한다. 워드라인(WLm)에 대한 액세스가 반복되면, 그 부유 전자가 누적되고, 그러한 누적된 부유 전자가 워드라인(WLm+1) 측의 커패시터 노드로 이동하며, PN 정션 누설을 유발하여 셀 커패시터(C)의 충전 레벨을 소실시킨다.
어쨌든, 이와 같은 메커니즘에 의해 메모리 셀(MC)의 정보 유지 시간이 저하되면, 정보 유지 시간이 규격에 따라 결정된 리프레시 사이클을 밑돌 위험성이 있다. 정보 유지 시간이 리프레시 사이클을 밑돌게 되면, 리프레시 동작을 올바르게 실행해도 일부 데이터가 소실되어 버린다.
이와 같은 문제를 해결하기 위해, 타겟 로우 리프레시로 불리는 신기능이 검토되며, 상술한 바와 같은 데이터가 소실되어 버리는 메모리 셀의 추가적인 리프레시가 검토되고 있다.
본 발명에서는, 이 신기능을 실현하는 구체적인 방책을 개시(상술 및 후술)하지만, 간단하게는, 타겟 로우 리프레시를 수행하기 위해, 컨트롤러는 반도체 기억 장치(10)의 로우 액세스의 이력을 해석하고, 그 결과에 기초하여 추가적인 리프레시 동작을 반도체 기억 장치(10)에 명령하고, 반도체 기억 장치(10)는, 이 명령에 기초하여 추가적인 리프레시 동작을 실행한다. 구체적으로는, 컨트롤러는, 로우 액세스의 이력을 해석한 결과로서, 소정의 워드라인(WLm)의 액세스 회수가 일정값을 넘은 경우, 타겟 로우 리프레시 커맨드(TRR)를 발행한 후, 해당 워드라인(WLm)의 로우 어드레스를 반도체 기억 장치(10)에 출력한다. 이로써, 반도체 기억 장치(10)는, 워드라인(WLm)에 대한 다수회의 액세스에 의해, 이에 인접한 다른 워드라인(WLm-1, WLm+1)의 정보 유지 특성이 저하되어 있는 것을 알 수 있다.
그러나, 컨트롤러 측으로부터 입력되는 어드레스가 추가적으로 리프레시할 워드라인(WLm-1, WLm+1)의 어드레스가 아니라, 정보 유지 특성을 저하시키는 원인이 된 워드라인(WLm)의 어드레스인 경우, 반도체 기억 장치(10)는, 이를 변환함으로써, 워드라인(WLm-1, WLm+1)의 어드레스를 얻을 필요가 있다. 게다가, 논리 어드레스와 물리 어드레스가 일치하지 않는 경우, 이 점을 고려한 어드레스 변환을 수행할 필요도 발생한다. 본 실시형태가 구비한 TRR 어드레스 변환부(53)는, 이와 같은 점을 고려하고, 추가적인 리프레시 시에 컨트롤러 측으로부터 입력된 어드레스를 변환하는 역할을 한다.
도 5는, 워드라인의 논리 어드레스와 물리 어드레스가 일치하지 않는 경우를 설명하기 위한 모식적인 평면도이다.
도 5에 도시된 부호 WL0~WL7는 해당 워드라인의 물리 어드레스이며, 워드라인(WL0~WL7)은 이 순서로 배열되어 있다. 한편, 각 워드라인(WL0~WL7)의 우측에 기재된 값은, 해당 워드라인(WL0~WL7)의 논리 어드레스이다. 괄호 안은 논리 어드레스를 십진수로 표시한 경우의 값이다. 도 5에 도시된 예에서는, 워드라인의 논리 어드레스와 물리 어드레스가 일치하지 않고, 따라서, 도 2에 도시된 통상 어드레스 변환부(52)에 의한 어드레스 변환이 필요하게 된다. 더욱이, 타겟 로우 리프레시 동작 시에서도, 논리 어드레스와 물리 어드레스가 다른 점을 고려할 필요가 있다. 예를 들어, 워드라인(WL2)에 대한 로우 액세스가 다수회 수행된 결과, 이에 인접하는 워드라인(WL1, WL3)에 대해 추가적인 리프레시 동작을 수행할 필요가 발생한 경우를 생각하면, 디스터브의 원인이 된 워드라인(WL2)의 논리 어드레스인 "0011(3)" 을 단순히 증분 및 감분시켜도, 리프레시 대상이 되는 워드라인(WL1, WL3)의 논리 어드레스는 얻을 수 없다. 이 때문에, TRR 어드레스 변환부(53)는, 디스터브의 원인이 된 워드라인(WL2)의 논리 어드레스를 물리 어드레스로 변환하고, 얻어진 물리 어드레스를 증분 및 감분시킴으로써, 리프레시 대상이 되는 워드라인(WL1, WL3)의 물리 어드레스를 산출하고, 리프레시 동작을 실행한다.
여기서, 어드레스 변환부(53)는, 도 5에 도시된 바와 같은 물리 위치 정보와, 그 위치에 대응하는 논리 어드레스 정보의 대조를 기억하는 어드레스 변환 테이블을 구비해도 좋고, 어드레스 변환 시에, 이 어드레스 변환 테이블을 참조함으로써, 원하는 어드레스, 즉, 디스터브의 원인이 된 워드라인에 물리적으로 인접한 워드라인의 논리 어드레스 정보를 생성하는 구성으로 해도 좋다.
도 6은, 본 실시형태에 따른 반도체 기억 장치(10)의 동작을 설명하기 위한 제1 타이밍도로서, 타겟 로우 리프레시 동작 시에서 디스터브의 원인이 된 워드라인의 어드레스만 컨트롤러로부터 공급되는 경우를 보여주고 있다.
시각(t11)에서, 타겟 로우 리프레시 커맨드(TRR)는, 컨트롤러로부터 반도체 장치(10)에 입력된다. 이에 의해, 타겟 로우 리프레시의 상태를 나타내는 MRS는, 활성화로 세팅된다. 타겟 로우 리프레시 커맨드(TRR)가 활성화로 세팅되면, 도 2에 도시된 메인 제어 회로(34)는, 타겟 로우 리프레시 인에이블 신호(TRREN)를 로우 레벨로부터 하이 레벨로 활성화한다. 이에 의해, 선택 회로(51)에 입력되는 어드레스는, TRR 어드레스 변환부(53)에 입력되고, 어드레스 변환된다. 로우 디코더에 출력되는 어드레스는, TRR 어드레스 변환부(53)로부터 출력된다.
시각(t12)에서, 액티브 커맨드(ACT)와 함께, 디스터브의 원인이 된 워드라인(WL2)의 논리 어드레스 "0011" 이 입력된다. 이 어드레스는, TRR 어드레스 변환부(53)에서 어드레스 변환되고, 인접한 워드라인(WL1, WL3)의 물리 어드레스는, 이 어드레스 변환에 의해 생성된다. 도 6에는, 워드라인(WL1, WL3)의 논리 어드레스가 표시되어 있고, 그 값은 각각 "0001" 및 "0010" 이다.
TRR 어드레스 변환부(53)에 의해 생성된 워드라인(WL1, WL3)의 물리 어드레스(TRRADD)는, 차례로 로우 디코더(12)에 공급된다. 이에 의해, 워드라인(WL1, WL3)에 대한 리프레시 동작이 실행되고, 디스터브 현상에 의해 저하된 메모리 셀(MC)의 전하가 재생된다.
시각(t13)에서, 프리차지 커맨드(PRE)가 발행되면, 메인 제어 회로(34)는, 타겟 로우 리프레시 인에이블 신호(TRREN)를 로우 레벨로 비활성화시킨다. 이로써, 통상 동작 모드로 복귀한다.
도 7은, 메인 제어 회로(34)의 내부 구성을 보여준다. 프리차지 커맨드(PRE)에 의해 통상 동작 모드로 복귀하기 위해서는, 도 7에 도시된 바와 같이, 메인 제어 회로(34) 내에 래치 회로(71)를 마련하면 된다. 커맨드 디코더(72)는, 타겟 로우 리프레시 커맨드(TRR)에 응답하여 타겟 로우 리프레시 신호(ITRR)를 생성하고, 또한, 프리차지 커맨드(PRE)에 응답하여 프리차지 신호(IPRE)를 생성한다. 래치 회로(71)는, 타겟 로우 리프레시 신호(ITRR)에 의해 세팅되는 한편, 타겟 로우 리프레시 신호(ITRR)와 프리차지 신호(IPRE) 의 논리곱 신호(RST)에 의해 리셋된다. 래치 회로(71)의 출력은, 타겟 로우 리프레시 인에이블 신호(TRREN)로서 이용된다. 이러한 구성에 의하면, 타겟 로우 리프레시 인에이블 신호(TRREN)가 활성화된 후, 프리차지 커맨드(PRE)가 1회 발행되면, 통상 동작 모드로 복귀한다. 이 구성에 의해, 타겟 로우 리프레시 인에이블 신호(TRREN)의 비활성화(도 6의 시각(t13)의 동작)가 실현된다.
도 8은, 본 실시형태에 따른 반도체 기억 장치(10)의 동작을 설명하기 위한 제2 타이밍도로서, 타겟 로우 리프레시 동작 시에서 디스터브의 원인이 된 워드라인의 어드레스와, 추가적인 리프레시할 워드라인의 어드레스가 컨트롤러로부터 공급되는 경우를 보여주고 있다.
도 8에 도시된 예에서는, 시각(t21)에서, 타겟 로우 리프레시 커맨드(TRR)는, 컨트롤러로부터 반도체 장치(10)에 입력된다. 이에 의해, 타겟 로우 리프레시의 상태를 나타내는 MRS는, 활성화로 세팅되고, 이에 응답하여 타겟 로우 리프레시 인에이블 신호(TRREN)는, 로우 레벨로부터 하이 레벨로 활성화된다.
시각(t22)에서, 액티브 커맨드(ACT)와 함께, 디스터브의 원인이 된 워드라인(WL2)의 논리 어드레스 "0011" 이 입력된다. 이 어드레스는, TRR 어드레스 변환부(53)에서 어드레스 변환되고, 인접한 워드라인(WL1, WL3)의 물리 어드레스(TRRADD)는, 이 어드레스 변환에 의해 생성된다. 이에 의해, 도 6을 이용하여 설명한 동작과 마찬가지로, 워드라인(WL1, WL3)에 대한 리프레시 동작이 실행된다.
시각(t23)에서, 프리차지 커맨드(PRE)가 발행된다.
시각(t24)에서, 액티브 커맨드(ACT)와 함께, 디스터브의 원인이 된 워드라인(WL2)의 논리 어드레스 "0011" 를 감분시킨 어드레스 "0010" 이 입력된다.
시각(t25)에서, 프리차지 커맨드(PRE)가 발행된다.
시각(t26)에서, 액티브 커맨드(ACT)와 함께, 디스터브의 원인이 된 워드라인(WL2)의 논리 어드레스 "0011" 을 증분시킨 어드레스 "0100" 이 입력된다.
시각(t27)에서, 프리차지 커맨드(PRE)가 발행된다.
이미 설명한 바와 같이, 디스터브의 원인이 된 워드라인(WL)의 논리 어드레스를 증분 또는 감분시킨 논리 어드레스(시각(t24) 및 시각(t26)에서 입력되는 어드레스)는, 실제로 디스터브를 받고 있는 워드라인(WL)에 반드시 대응하는 것은 아니다. 이 때문에, 시각(t24, t26)에서 입력된 어드레스는, TRR 어드레스 변환부(53)에 의해 무효화되고, 이에 대응하는 액세스는 수행되지 않는다.
또한, 도 8에 도시된 예에서는, 시각(t27)에 발행된 3회째의 프리차지 커맨드(PRE)에 응답하여, 타겟 로우 리프레시 인에이블 신호(TRREN)가 로우 레벨로 비활성화된다.
복수회째(예를 들어 3회째)의 프리차지 커맨드(PRE)에 의해 통상 동작 모드로 복귀하기 위해서는, 도 9에 도시된 바와 같이, 메인 제어 회로(34) 내에 래치 회로(71)뿐만 아니라, 카운터 회로(73)를 마련하면 된다. 카운터 회로(73)는, 프리차지 신호(IPRE)를 소정 회수(예를 들어 3회) 카운트하면, 그 출력 신호(CNT)를 하이 레벨로 활성화시키는 회로이다. 이러한 구성에 의하면, 타겟 로우 리프레시 인에이블 신호(TRREN)가 활성화된 후, 프리차지 커맨드(PRE)가 소정 회수 발행된 것에 응답하여, 통상 동작 모드로 복귀할 수 있다.
도 10은, TRR 어드레스 변환부(53)를 갖지 않은 비교예에 따른 반도체 기억 장치의 동작을 설명하기 위한 타이밍도이며, 도 8과 동일한 타이밍에는 동일한 부호를 부여하였다.
도 10에 도시된 바와 같이, TRR 어드레스 변환부(53)를 갖지 않은 반도체 기억 장치에서는, 타겟 로우 리프레시 동작 시에 컨트롤러로부터 입력되는 어드레스에 대해 그대로 리프레시 동작이 수행된다. 즉, 시각(t22, t24, t26)에 각각 입력된 논리 어드레스 "0011", "0010", "0100" 에 대해 리프레시 동작이 실행된다. 이 경우, 실제로 리프레시되는 것은 워드라인(WL2, WL3, WL7)이 되고, 원래 추가적으로 리프레시해야 할 워드라인(WL1)이 액세스되지 않는다. 반대로, 추가적인 리프레시 동작이 필요하지 않은 워드라인(WL3, WL7)에 대해 액세스가 수행되고 있다.
이와 같이, TRR 어드레스 변환부(53)를 갖지 않은 반도체 기억 장치에서는, 논리 어드레스와 물리 어드레스가 일치하지 않는 경우, 타겟 로우 리프레시 동작을 올바르게 실행할 수 없다. 이에 반해, 상술한 본 실시형태에 따른 반도체 기억 장치(10)에서는, TRR 어드레스 변환부(53)에 의한 어드레스 변환이 수행되는 결과, 컨트롤러로부터 디스터브의 원인이 된 워드라인의 어드레스를 입력하는 것만으로, 이에 인접한 2개의 워드라인(WL1, WL3)에 대해 추가적인 리프레시 동작을 올바르게 실행하는 것이 가능하게 된다.
다음으로, 본 발명의 제2 실시형태에 대해 설명한다.
도 11은, 본 발명의 제2 실시형태에서의 메모리 셀 어레이(11)의 구조를 보여주는 개략적인 평면도이다.
도 11에 도시된 바와 같이, 본 실시형태에서는, 비트라인 콘택(BLC)을 공유하는 2개의 셀 트랜지스터(Tr)에 대응하는 워드라인(WL)(예를 들어, 워드라인(WLn(0) 및 WLn(1)))이 서로 근접하여 배치되어 있고, 그 간격은 W1이다. 비트라인 콘택(BLC)이란, 셀 트랜지스터(Tr)의 소스/드레인 중 하나와 비트라인(BL)을 접속하기 위한 콘택 도체이다. 소스/드레인 중 다른 하나는, 셀 콘택(CC)을 통해 셀 커패시터(C)(미도시)에 접속된다.
이에 반해, 비트라인 콘택(BLC)을 공유하지 않는 셀 트랜지스터(Tr)에 대응하는 인접한 워드라인(WL)(예를 들어, 워드라인(WLn(1)과 WLn+1(0)))의 간격은, 간격 W1보다 넓은 간격 W2이다. 이와 같은 레이아웃이 되는 것은, 도 11에 도시된 바와 같이, A방향을 장변 방향으로 하는 활성 영역(ARa)과, B방향을 장변 방향으로 하는 활성 영역(ARb)을, X방향으로 번갈아 형성하고 있기 때문이다.
상술한 여러 가지 설 중 첫 번째 설에서 생각하면, 메모리 셀 어레이(11)가 이와 같은 레이아웃을 가지고 있는 경우, 어떤 워드라인(WLn(0))이 반복하여 액세스된 경우라도, 간격 W1으로 인접한 워드라인(WLn(1))에 대해서는 기생 용량(Cp1)이 크기 때문에 디스터브 현상이 발생하지만 간격 W2로 인접한 워드라인(WLn-1(1))에 대해 기생 용량(Cp2)이 작기 때문에 디스터브 현상이 거의 발생하지 않는다. 따라서, 이와 같은 레이아웃을 가지고 있는 경우에는, 디스터브 현상이 발생하는 워드라인(WLn(1))에 대해서는 추가적인 리프레시 동작을 수행할 필요가 있지만, 다른 워드라인(WLn-1(1))에 대해서는 추가적인 리프레시 동작을 수행할 필요는 없다.
또한, 상술한 여러 가지 설 중 두 번째 설에서 생각하면, 쌍으로 되어 있는 2개의 워드라인, 예를 들어, WLn(0)과 WLn(1)은, 이들 사이에 소자 분리 영역을 마련하지 않지만, 쌍으로 되어 있지 않은 2개의 워드라인, 예를 들어 WLn(1)과 WLn+1(0)은, 이들 사이에 소자 분리 영역을 마련한다. 따라서, 워드라인(WLn(0))이 반복하여 액세스된 경우, 부유 전자의 누적이 저해되지 않는 측의 워드라인, 즉 디스터브 현상이 발생하는 워드라인(WLn(1))에 대해서는 추가적인 리프레시 동작을 수행할 필요가 있지만, 다른 부유 전자의 누적이 저해되는 측의 워드라인, 즉 워드라인(WLn-1(1))에 대해서는 추가적인 리프레시 동작을 수행할 필요는 없다.
또한, 간격 W1으로 인접한 워드라인(WLn(0)과 WLn(1))은, 논리 어드레스 및 물리 어드레스 모두, 할당된 로우 어드레스의 최하위 비트(A0)만 상이하고, 다른 비트(A1~A14)의 값이 일치한다. 이와 같은 경우, TRR 어드레스 변환부(53)의 회로 구성을 대폭으로 간소화할 수 있다.
도 12는, 본 실시형태에서 이용하는 TRR 어드레스 변환부(53)의 회로도이다.
도 12에 도시된 TRR 어드레스 변환부(53)는, 어드레스 신호의 상위 비트(A1~A14)를 버퍼링하는 버퍼 회로(54)와, 어드레스 신호의 최하위 비트(A0)와 타겟 로우 리프레시 인에이블 신호(TRREN)를 수신하는 배타적 논리합 회로(55)를 구비하고 있다. 이러한 구성에 의해, 타겟 로우 리프레시 인에이블 신호(TRREN)가 하이 레벨로 활성화되어 있는 경우, 입력된 어드레스 신호(IADD)의 최하위 비트(A0)는, 배타적 논리합 회로(55)에 의해 그 논리 레벨이 반전된다.
도 13은, 본 실시형태에 따른 반도체 기억 장치(10)의 동작을 설명하기 위한 타이밍도이며, 도 8과 동일한 타이밍에는 동일한 부호를 부여하였다.
시간(t22)에서, 입력된 워드라인(WL2)의 논리 어드레스 "0011" 이 TRR 어드레스 변환부(53)에 의해 논리 어드레스 "0010" 으로 변환된다. 이에 의해, 디스터브를 받고 있는 워드라인(WL3)에 대해 추가적인 리프레시 동작이 수행된다.
시각(t23)에서, 1회째의 프리차지 커맨드(PRE)에 응답하여, 타겟 로우 리프레시 인에이블 신호(TRREN)가 로우 레벨로 비활성화된다.
시각(t24, t26)에서 입력된 어드레스 신호(ADD)는, TRR 어드레스 변환부(53)에 의해 무효화되고, 이에 대응하는 액세스는 수행되지 않는다. 또한, 본 예에서는, 시각(t23)에 발행된 1회째의 프리차지 커맨드(PRE)에 응답하여, 타겟 로우 리프레시 인에이블 신호(TRREN)가 로우 레벨로 비활성화되고 있지만, 시각(t27)에 발행된 3회째의 프리차지 커맨드(PRE)에 응답하여 이를 비활성화해도 상관 없다.
본 실시형태에서도, 논리 어드레스와 물리 어드레스의 변환이 필요한 경우에는, 통상 어드레스 변환부(52) 및 TRR 어드레스 변환부(53)에 의해 어드레스 변환이 수행된다.
이와 같이, 메모리 셀 어레이(11)가 도 11에 도시된 구성을 가지고 있는 경우, 어드레스 신호의 최하위 비트(A0)를 반전시킴으로써, 디스터브를 받고 있는 워드라인(WL)에 대해 추가적인 리프레시 동작을 수행할 수 있다.
다음으로, 본 발명의 제3 실시형태에 대해 설명한다.
도 14는, 제3 실시형태에 따른 TRR 어드레스 변환부(53)를 설명하기 위한 도면이다. 리던던트 워드라인의 논리 어드레스를 고려하면, 도 15의 경계(150)에 위치한 워드라인은 특수한 처리를 실행할 필요가 있는 것이 고려된다. 이는, 통상 에어리어(도 15에 도시된 WL0~WL7, WL8~WL15)와 리던던트 에어리어(도 15에 도시된 REDWL0~REDWL3)에서는, 논리 어드레스의 할당 규칙이 다르기 때문이다.
여기서, 경계(150)에 위치한 워드라인은, 도 15의 WL7, REDWL0, REDWL3, WL8로 나타낸 워드라인이다. 경계(150)에 위치하지 않은 워드라인은, 도 15의 WL0~WL6, REDWL1, REDWL2, WL9~WL15로 나타낸 워드라인이다.
TRR 어드레스 변환부(53)는, 경계 어드레스 판정 회로(531), 통상 TRR 어드레스 변환부(532), 특수 TRR 어드레스 변환부(533)를 포함한다. 경계 어드레스 판정 회로(531)는, 입력된 어드레스가 상술한 경계에 위치한 워드라인을 지정하는지 여부를 판정하고, 일치하지 않는 경우(경계가 아닌 경우), 입력된 어드레스는, 통상 TRR 어드레스 변환부(532)에서 어드레스 변환되며, 일치하는 경우(경계인 경우), 입력된 어드레스는, 특수 어드레스 변환부(533)에서 어드레스 변환된다. 이에 따라, TRRADD 신호는, 통상 TRR 어드레스 변환부(532) 및 특수 어드레스 변환부(533) 중 어느 하나로부터 출력된다. 경계 어드레스 판정 회로(531)는, 경계(150)에 위치한 워드라인의 어드레스 정보를 기억하고, 이에 기초하여 상기 판정을 수행해도 된다.
도 15는, 도 3의 실시형태에 따른, 워드라인 및 리던던트 워드라인의 논리 어드레스와 물리 어드레스가 일치하지 않는 경우를 설명하는 도면이다. 부호 WL0~WL7 등은, 도 5와 동일하게 부여된다. 이 경우에 있어서, 실시예 1에서의 양측 워드라인이 TRR 리프레시 대상이 되는 경우는, 상술한 특수 TRR 어드레스 변환부가 필요하게 된다. 다른 한편으로, 실시예 2의 일측 워드라인이 TRR 리프레시 대상이 되는 경우는, X0 어드레스의 변환에서 적용 가능하다. 이는, 상기 두 번째 설에서 생각하면, WL7과 REDWL0 사이, 및 REDWL3과 WL8 사이에 소자 분리 영역이 구비되고, 디스터브의 영향이 통상 에어리어와 리던던트 에어리어에 걸쳐 있지 않기 때문이다. 이하, 양측 워드라인이 TRR 리프레시 대상이 되는 경우를 설명한다.
A) 경계에 위치한 워드라인에서는, 특수 어드레스 변환부(533)에서 수행하는 어드레스 변환은 필요하다. 특수 어드레스 변환부(533)는, 예를 들어 WL7을 지정하는 논리 어드레스 "0100" 이 입력되면, WL6을 지정하는 논리 어드레스 "0101" 을 생성함과 동시에, REDWL1을 지정하는 어드레스 "**00" 을 생성한다. 이 경우, TRRADD 신호는, 논리 어드레스 "0101" 과 "**00" 이 된다.
또한, 특수 어드레스 변환부(533)는, 예를 들어, REDWL0을 지정하는 논리 어드레스 "**00" 이 입력되면, WL7을 지정하는 논리 어드레스 "0100" 을 생성함과 동시에, REDWL2를 지정하는 어드레스 "**11" 을 생성한다. 이 경우, TRRADD 신호는, 논리 어드레스 "0100" 과 "**11" 이 된다.
여기서, "**" 부분의 어드레스는, 리던던트 에어리어(REDWL0~REDWL3의 에어리어)를 지정하는 것을 의미한다. 경계에 위치한 워드라인의 경우, 이 리던던트 에어리어를 지정하는 어드레스 정보를 다룰 필요가 있으며, 논리 어드레스 정보로부터 리던던트 에어리어를 지정하는 어드레스 정보로 변환(또는 그 반대)할 필요가 있게 되며, 더욱 고도의 어드레스 변환이 필요하게 된다. 이 때문에, 실시예 1에서 설명한 바와 같은 어드레스 변환에 더하여, 특수한 어드레스 변환이나 그 어드레스 변환을 수행하는 회로를 추가적으로 마련할 필요가 있다고 고려된다.
B) 경계에 위치하지 않은 워드라인은, 특수 어드레스 변환부(533)에서 수행하는 어드레스 변환은 불필요하다. 통상 TRR 어드레스 변환부(532)는, 예를 들어, WL6을 지정하는 논리 어드레스 "0101" 이 입력되면, WL5를 지정하는 논리 어드레스 "0111" 을 생성함과 동시에 WL7을 지정하는 논리 어드레스 "0100" 을 생성한다. 이 경우, 어드레스 변환은, 리던던트 에어리어를 지정하는 어드레스 정보("**" 부분의 어드레스)를 다룰 필요가 없다. 이미 설명한 실시예 1의 방책이 적용 가능하다. 이 경우, TRRADD 신호는, 논리 "0111" 과 "0100" 이 된다.
상술한 바와 같은 경우를 고려하면, 이 실시예 3과 같이, 경계 어드레스 판정 회로(531)를 마련하고, 그 판정에 따라, 서로 다른 2개의 어드레스 변환 중 하나를 수행하도록 구성하는 것이 바람직하다. 통상 TRR 어드레스 변환부(532) 및 특수 TRR 어드레스 변환부(533) 각각은, 서로 다른 어드레스 변환 테이블을 구비하며, 그 어드레스 변환 테이블을 참조함으로써 원하는 어드레스를 생성하도록 구성해도 좋다.
도 16은, 반도체 기억 장치(10)를 포함하는 시스템의 구성을 보여주는 블록도이다.
도 16에 도시된 시스템은, 버스(90)를 통해 메모리 디바이스인 반도체 기억 장치(10)와 컨트롤러(80)가 접속된 구성을 가지고 있다. 버스(90)에는, 디스플레이(91) 등의 출력 디바이스, 키보드(92) 등의 입력 디바이스, 그 밖에 주변 디바이스(93)도 접속되어 있다. 주변 디바이스(93)로서는, 네트워크 디바이스 등의 인터페이스 장치나, 하드 디스크 드라이브 등의 대용량 기억 장치를 들 수 있다.
컨트롤러(80)는, 도 17에 도시된 바와 같이, 커맨드 생성부(81), 어드레스 생성부(82) 및 타겟 로우 리프레시 제어부(83)를 구비하고 있다. 커맨드 생성부(81)는 반도체 기억 장치(10)에 공급하는 커맨드 신호(CMD)를 생성하는 회로이며, 생성된 커맨드 신호(CMD)는 제어부(84)를 통해 출력된다. 어드레스 생성부(82)는, 반도체 기억 장치(10)에 공급하는 어드레스 신호(ADD)를 생성하는 회로이며, 생성된 어드레스 신호(ADD)는 제어부(84)를 통해 출력된다. 타겟 로우 리프레시 제어부(83)는, 반도체 기억 장치(10)에 대한 액세스 이력을 해석하는 회로이다. 또한, 제어부(84)는, 반도체 기억 장치(10)로부터 독출되는 리드 데이터(DQ)의 수신이나, 반도체 기억 장치(10)에 기입할 라이드 데이터(DQ)의 송신도 수행한다.
도 18은, 제1 예에 따른 타겟 로우 리프레시 제어부(83)의 구성을 보여주는 블록도이다.
타겟 로우 리프레시 제어부(83)는, 메모리 셀 어레이(11)에 대한 로우 액세스의 이력을 해석하는 회로이며, 도 18에 도시된 바와 같이, 액세스 카운터(101), 액세스 카운터 제어부(102) 및 상한 판정 회로(103)를 포함하고 있다. 액세스 카운터(101)는, 워드라인(WL0~WLp)마다 할당된 카운터 회로(101O~101p)에 의해 구성되어 있고, 액세스 카운터 제어부(102)는, 각 카운터 회로(101O~101p)의 카운트업 또는 리셋을 수행한다. 카운터 회로(101O~101p)는, 각각 복수의 플립플롭 회로를 포함하는 바이너리 카운터이다.
액세스 카운터 제어부(102)는, 제어부(84)를 통해 로우 어드레스(ADD)를 수신하고, 이에 기초하여 액세스 장소의 워드라인(WL)에 대응하는 카운터 회로(101O~101p)의 카운트업을 수행한다. 예를 들어, 액티브 커맨드(ACT)에 동기하여 워드라인(WL0)을 나타내는 어드레스 신호(ADD)를 반도체 기억 장치(10)에 출력하는 경우, 카운트업 신호(UP0)를 활성화시킴으로써, 워드라인(WL0)에 대응하는 카운터 회로(101O)를 카운트업한다.
이러한 구성에 의해, 액세스 카운터(101)에는, 반도체 기억 장치(10)에 대한 로우 액세스의 이력이 축적된다. 그리고, 각 카운터 회로(101O~101p)는, 카운트 값이 소정 값에 도달하면 대응하는 검출 신호(MAX0~MAXp)를 활성화시킨다. 검출 신호(MAX0~MAXp)는, 상한 판정 회로(103)에 공급된다.
상한 판정 회로(103)는, 검출 신호(MAX0~MAXp) 중 임의의 신호가 활성화된 경우, 판정 신호(S)를 활성화시킨다. 판정 신호(S)가 활성화되면, 도 17에 도시된 커맨드 생성부(81)는, 타겟 로우 리프레시 커맨드(TRR)를 생성하고, 제어부(84)를 통해 반도체 기억 장치(10)에 공급한다. 그 후, 도 6 등을 이용하여 설명한 바와 같이, 액티브 커맨드(ACT)를 발행함과 동시에, 해당 어드레스 신호(ADD)를 반도체 기억 장치(10)에 입력한다. 이에 의해, 반도체 기억 장치(10)는, 상술한 타겟 로우 리프레시 동작을 실행할 수 있다.
또한, 타겟 로우 리프레시 커맨드(TRR)가 발행되면, 제어부(84)는 종료 신호(END)를 액세스 카운터 제어부(102)에 공급한다. 이에 의해, 액세스 카운터 제어부(102)는, 대응하는 카운터 회로(101O~101p)의 카운트 값을 리셋한다. 예를 들어, 검출 신호(MAX0)의 활성화에 응답하여 타겟 로우 리프레시 커맨드(TRR)가 발행된 경우, 딜리트 신호(DEL0)를 활성화시킴으로써, 워드라인(WL0)에 대응하는 카운터 회로(101O)의 카운트 값을 리셋한다.
이와 같은 회로 구성에 의해, 컨트롤러(80)는 반도체 기억 장치(10)에 대한 액세스 이력을 유지 및 해석하는 것이 가능해진다. 또한, 도 18에 도시된 타겟 로우 리프레시 제어부(83)는, 바이너리 카운터를 이용하여 액세스 회수를 카운트하고 있으므로, 간단한 제어에 의해 액세스 이력을 해석하는 것이 가능해진다.
도 19는, 제2 예에 따른 타겟 로우 리프레시 제어부(83)의 구성을 보여주는 블록도이다.
도 19에 도시된 예에 따른 타겟 로우 리프레시 제어부(83)는, 액세스 카운터(101) 대신에 메모리 셀 어레이(104)가 이용되고 있다. 메모리 셀 어레이(104)에 대한 리드 동작 및 라이트 동작은, 액세스 수 제어부(105)에 의해 수행된다. 메모리 셀 어레이(104)는, 매트릭스 형상으로 배치된 다수의 DRAM 셀이나 SRAM 셀로 이루어지고, 각 어드레스에 기입된 데이터는, 반도체 기억 장치(10)의 대응하는 워드라인(WL)에 대한 액세스 회수를 나타낸다.
즉, 반도체 기억 장치(10)에 대해, 액티브 커맨드(ACT)와 함께 로우 어드레스를 발행한 경우, 해당 로우 어드레스에 대응하는 데이터를 메모리 셀 어레이(104)로부터 독출하고, 이를 증분시켜 라이트 백한다. 이와 같은 동작을 반복함으로써, 메모리 셀 어레이(104)에는, 반도체 기억 장치(10)에 대한 액세스 이력이 축적되게 된다.
그리고, 메모리 셀 어레이(104)로부터 독출한 데이터를 증분시킨 결과, 이것이 소정 값에 도달한 경우, 액세스 수 제어부(105)는, 판정 신호(S)를 활성화시킨다. 판정 신호(S)가 활성화되면, 상술한 바와 같이, 타겟 로우 리프레시 커맨드(TRR)가 발행되고, 이에 의해, 반도체 기억 장치(10)는 타겟 로우 리프레시 동작을 실행한다. 또한, 액세스 수 제어부(105)는, 판정 신호(S)를 활성화시킨 경우, 해당 데이터, 즉 액세스 회수를 리셋하고, 메모리 셀 어레이(104)에 라이트 백한다.
이와 같은 회로 구성을 이용한 경우라도, 컨트롤러(80)는 반도체 기억 장치(10)에 대한 액세스 이력을 유지 및 해석하는 것이 가능하게 된다. 또한, 도 19에 도시된 타겟 로우 리프레시 제어부(83)는, 메모리 셀 어레이(104)를 이용하여 액세스 회수를 카운트하고 있으므로, 칩 상에서의 점유 면적을 삭감하는 것이 가능하게 된다.
또한, 메모리 셀 어레이(104)를 컨트롤러(80)에 내장할 필요 없이, 버스(90)에 접속된 다른 메모리 디바이스를 이용해도 상관 없다.
이상, 본 발명의 바람직한 실시형태에 대해 설명하였지만, 본 발명은, 상기의 실시형태에 한정되는 것이 아니라, 본 발명의 주지를 벗어나지 않는 범위에서 다양한 변경이 가능하며, 그 또한 본 발명의 범위 내에 포함되는 것임은 물론이다.
4 반도체 기판
6 소자 분리 영역
10 반도체 기억 장치
11 메모리 셀 어레이
12 로우 디코더
13 컬럼 디코더
14 모드 레지스터
15 FIFO 회로
16 입출력 회로
21 어드레스 단자
22 커맨드 단자
23 클록 단자
24 데이터 단자
25, 26 전원 단자
31 어드레스 입력 회로
32 커맨드 제어 회로
33 커맨드 입력 회로
34 메인 제어 회로
35 클록 생성 회로
36 리프레시 제어 회로
37 어드레스 생성 회로
38 내부 전원 발생 회로
40 로우 제어 회로
41, 43 선택 회로
42 어드레스 레지스터 회로
44 리던던트 판정 회로
50 타겟 로우 리프레시 회로
51 선택 회로
52 통상 어드레스 변환부
53 TRR 어드레스 변환부
54 버퍼 회로
55 배타적 논리합 회로
61 프리 디코더 회로
62 디코더 회로
71 래치 회로
72 커맨드 디코더
73 카운터 회로
80 컨트롤러
81 커맨드 생성부
82 어드레스 생성부
83 타겟 로우 리프레시 제어부
84 제어부
90 버스
91 디스플레이
92 키보드
93 주변 디바이스
101 액세스 카운터
102 액세스 카운터 제어부
103 상한 판정 회로
104 메모리 셀 어레이
105 액세스 수 제어부
101O~101p 카운터 회로
150 경계
531 경계 어드레스 판정 회로
532 통상 TRR 어드레스 변환부
533 특수 TRR 어드레스 변환부
ARa, ARb 활성 영역
BL 비트라인
BLC 비트라인 콘택
C 셀 커패시터
CC 셀 콘택
MC 메모리 셀
SA 센스 앰프
SD 소스/드레인
Tr 셀 트랜지스터
WL 워드라인
REDWL 리던던트 워드라인

Claims (15)

  1. 복수의 워드라인을 가지는 메모리 어레이;
    제1 어드레스 정보에 따라, 상기 복수의 워드라인 중 제1 워드라인을 지정하고, 제2 어드레스 정보에 따라, 상기 복수의 워드라인 중 제2 워드라인을 지정하고, 제3 어드레스 정보에 따라, 상기 복수의 워드라인 중 제3 워드라인을 지정하는 구성인 로우 디코더 회로; 및
    상기 제1 어드레스 정보 및 상기 제2 어드레스 정보를 포함하는 어드레스 정보를 수신하는 제1 회로;
    상기 제1 회로는, 타겟 로우 리프레시 신호가 비활성인 경우에, 상기 제1 어드레스 정보의 수신에 따라, 상기 제1 어드레스 정보를 상기 로우 디코더 회로에 출력하고, 상기 제2 어드레스 정보의 수신에 따라, 상기 제2 어드레스 정보를 상기 로우 디코더 회로에 출력하며,
    상기 제1 회로는, 상기 타겟 로우 리프레시 신호가 활성인 경우에, 상기 제1 어드레스 정보의 수신에 따라, 상기 제3 어드레스 정보를 상기 로우 디코더에 출력하는 구성인 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제2 어드레스 정보에 의해 지정되는 상기 제2 워드라인은, 상기 제1 어드레스에 의해 지정되는 상기 제1 워드라인에 인접하지 않은 워드라인이며,
    상기 제3 어드레스 정보에 의해 지정되는 상기 제3 워드라인은, 상기 제1 어드레스에 의해 지정되는 상기 제1 워드라인에 인접한 워드라인인 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 로우 디코더 회로는, 추가로, 제4 어드레스 정보에 따라, 상기 복수의 워드라인 중 제4 워드라인을 지정하는 구성이며,
    제4 어드레스 정보에 따라 지정되는 상기 제4 워드라인은, 상기 제1 어드레스 정보에 따라 지정되는 상기 제1 워드라인에 인접하고, 상기 제3 워드라인의 반대측에 위치하는 워드라인이며,
    상기 제1 회로는, 상기 타겟 로우 리프레시 신호가 활성인 경우에, 상기 제1 어드레스 정보의 수신에 따라, 상기 제4 어드레스 정보를 상기 로우 디코더에 출력하는 구성인 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 타겟 로우 리프레시 신호를 수신하는 제어 회로를 더 구비하되,
    상기 제어 회로는, 상기 타겟 로우 리프레시 신호가 활성화된 후, 처음에 입력되는 프리차지 신호에 따라, 활성화된 상기 타겟 로우 리프레시 신호를 비활성화하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 타겟 로우 리프레시 신호를 수신하는 제어 회로를 더 구비하되,
    상기 제어 회로는, 상기 타겟 로우 리프레시 신호가 활성화된 후에 프리차지 신호가 입력되는 회수를 카운트하고, 그 카운트 수가 제1 수에 도달한 경우에, 활성화된 상기 타겟 로우 리프레시 신호를 비활성화하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 따른 반도체 기억 장치; 및
    상기 타겟 로우 리프레시 신호 및 상기 어드레스 정보를 상기 반도체 기억 장치에 출력하는 컨트롤러를 구비하는 시스템.
  7. 제6항에 있어서,
    상기 컨트롤러는, 각각이, 상기 반도체 기억 장치가 구비하는 상기 메모리 어레이의 상기 복수의 워드라인 각각에 대응하는 복수의 카운터 회로를 구비하고,
    상기 복수의 카운터 회로 각각은, 대응하는 워드라인의 액세스 수를 카운트하는 것을 특징으로 하는 시스템.
  8. 제6항에 있어서,
    상기 시스템은, 상기 반도체 기억 장치가 구비하는 상기 메모리 어레이의 상기 복수의 워드라인 각각의 액세스 수를 기억하는 다른 메모리 어레이를 구비하는 것을 특징으로 하는 시스템.
  9. 제1항에 있어서,
    상기 메모리 어레이의 상기 복수의 워드라인은, 제1 방향으로 늘어서 배치되고,
    상기 메모리 어레이는, 상기 제1 방향으로 늘어선 상기 복수의 워드라인 옆에, 상기 제1 방향으로 늘어서 배치되는 복수의 리던던트 워드라인을 구비하고,
    상기 제1 회로는, 상기 제1 어드레스 정보가 상기 복수의 워드라인 중 리던던트 워드라인에 인접한 워드라인을 지정하는지 여부, 및 상기 복수의 리던던트 워드라인 중 워드라인에 인접한 리던던트 워드라인을 지정하는지 여부를 판정하는 경계 판정 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  10. 서로 인접한 제1 및 제2 워드라인을 포함하는 복수의 워드라인을 가지는 메모리 셀 어레이; 및
    제1 동작 모드에서는, 제1 값을 나타내는 어드레스 신호가 입력된 것에 응답하여 상기 제1 워드라인을 선택하고, 타겟 로우 리프레시 모드에서는, 상기 제1 값을 나타내는 어드레스 신호가 입력된 것에 응답하여 상기 제2 워드라인을 선택하는 어드레스 변환 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 어드레스 변환 회로는, 상기 제1 동작 모드에서는, 제2 값을 나타내는 어드레스 신호가 입력된 것에 응답하여 상기 제2 워드라인을 선택하고, 상기 타겟 로우 리프레시 모드에서는, 상기 제2 값을 나타내는 어드레스 신호가 입력된 것에 응답하여 상기 제2 워드라인 이외의 워드라인을 선택하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 제2 워드라인 이외의 워드라인은, 상기 제1 워드라인인 것을 특징으로 하는 반도체 기억 장치.
  13. 제11항에 있어서,
    상기 복수의 워드라인은, 상기 제1 워드라인과 인접하고 상기 제2 워드라인의 반대측에 위치한 제3 워드라인을 더 포함하며,
    상기 어드레스 변환 회로는, 상기 제1 동작 모드에서는, 상기 제3 값을 나타내는 어드레스 신호가 입력된 것에 응답하여 상기 제3 워드라인을 선택하고, 상기 타겟 로우 리프레시 모드에서는, 상기 제1 값을 나타내는 어드레스 신호가 입력된 것에 응답하여 상기 제2 및 제3 워드라인을 선택하는 것을 특징으로 하는 반도체 기억 장치.
  14. 제10항에 있어서,
    상기 어드레스 변환 회로는, 외부로부터 타겟 로우 리프레시 커맨드가 발행된 것에 응답하여 상기 제1 동작 모드로부터 상기 타겟 로우 리프레시 모드로 천이되는 것을 특징으로 하는 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 어드레스 변환 회로는, 외부로부터 프리차지 커맨드가 발행된 것에 응답하여 상기 타겟 로우 리프레시 모드로부터 상기 제1 동작 모드로 천이되는 것을 특징으로 하는 반도체 기억 장치.
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