KR20150128322A - Method for manufacturing thin film transistor - Google Patents
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Abstract
Description
본 발명은 물리적 특성의 변화 없이 박막 트랜지스터의 전기적 특성을 향상시킬 수 있는 박막 트랜지스터 제조 방법에 관한 것이다.
The present invention relates to a thin film transistor manufacturing method capable of improving the electrical characteristics of a thin film transistor without changing physical properties.
최근 각종 디스플레이 산업의 발달에 따라 저렴하고 고효율의 디스플레이를 제작하기 위한 경쟁이 치열하다.Recently, competition for producing inexpensive and highly efficient displays is intensifying in accordance with development of various display industries.
비정질 실리콘 박막 트랜지스터(a-Si:H TFT)를 대체할 차세대 TFT 중 amorphous-InGnZnO (a-IGZO) TFT는 넓은 밴드갭 에너지를 갖는 a-IGZO를 채널로써 이용한 트랜지스터로 이는 비정질 실리콘이나 유기 물질을 이용한 박막 트랜지스터에 비하여 높은 이동도를 가질 뿐만 아니라, 높은 안정성과 광학적으로도 투명한 특성을 갖는다. 또한, 상온에서 증착이 가능하기 때문에 낮은 증착 온도와 높은 이동도를 필요로 하는 유기발광 다이오드, 플렉시블 디스플레이, 투명 디스플레이와 같은 차세대 디스플레이에 적용하기가 매우 적합하다.Amorphous-InGnZnO (a-IGZO) TFT, which is a next-generation TFT replacing amorphous silicon thin film transistor (a-Si: H TFT), uses a-IGZO as a channel with wide bandgap energy. Has high mobility as well as high stability and optically transparent characteristics as compared with the thin film transistor used. In addition, since it is possible to deposit at room temperature, it is suitable to be applied to a next generation display such as an organic light emitting diode, a flexible display, and a transparent display which require a low deposition temperature and high mobility.
현재 TFT의 반도체층은 비정질 실리콘을 사용하고 있으나, 이동도가 더 높은 물질인 IGZO 물질에 대하여 연구가 진행 중이다.
Currently, amorphous silicon is used for the semiconductor layer of TFT, but research is underway on IGZO material, which is a material with higher mobility.
본 발명의 실시예에서는 박막 트랜지스터의 산화물 반도체 활성층에 대해 자외선 조사 및 열처리 공정을 수행함으로써, 물리적 특성의 변화 없이 박막 트랜지스터의 전기적 특성을 향상시킬 수 있는 박막 트랜지스터 제조 방법을 제공하는데 있다.
In an embodiment of the present invention, an oxide semiconductor active layer of a thin film transistor is irradiated with ultraviolet rays and a heat treatment process is performed, thereby providing a thin film transistor manufacturing method capable of improving the electrical characteristics of the thin film transistor without changing physical properties.
본 발명의 일 측면에 따르면, 기판, 게이트 전극, 게이트 절연막, 산화물 반도체 활성층 및 소스/드레인 전극을 포함하는 박막 트랜지스터의 제조 방법으로서, 상기 소스/드레인 전극이 형성된 산화물 반도체 활성층 상에 자외선을 조사하는 단계; 및 상기 소스/드레인 전극이 형성된 산화물 반도체 활성층 상에 기 설정된 온도로 열처리 공정을 실시하는 단계를 포함하는 박막 트랜지스터 제조 방법이 제공된다.According to an aspect of the present invention, there is provided a method of manufacturing a thin film transistor including a substrate, a gate electrode, a gate insulating film, an oxide semiconductor active layer, and a source / drain electrode, step; And performing a heat treatment process at a predetermined temperature on the oxide semiconductor active layer on which the source / drain electrode is formed.
상기 박막 트랜지스터 제조 방법에서 상기 산화물 반도체 활성층 상에 자외선을 조사하는 단계는 184 nm ∼ 254 nm의 자외선을 15 분 ∼ 60 분 동안 조사할 수 있다.In the thin film transistor manufacturing method, the step of irradiating ultraviolet light onto the oxide semiconductor active layer may irradiate ultraviolet light of 184 nm to 254 nm for 15 minutes to 60 minutes.
상기 박막 트랜지스터 제조 방법에서 상기 열처리 공정은 50도∼150도 사이의 온도로 진행될 수 있다.In the method for fabricating a thin film transistor, the heat treatment may be performed at a temperature between about 50 degrees and about 150 degrees.
상기 박막 트랜지스터 제조 방법에서 상기 산화물 반도체 활성층은 인듐산화물(InO), 아연산화물(ZnO), a-InGaZnO 또는 a-TaInZnO를 이용하여 형성될 수 있다.In the thin film transistor manufacturing method, the oxide semiconductor active layer may be formed using indium oxide (InO), zinc oxide (ZnO), a-InGaZnO, or a-TaInZnO.
상기 박막 트랜지스터 제조 방법은 상기 기판 상에 상기 게이트 전극을 형성하고, 상기 게이트 전극의 상부에 상기 게이트 절연막을 형성하며, 상기 게이트 절연막 상부에 상기 산화물 반도체 활성층을 형성하며, 상기 산화물 반도체 활성층 양측의 상기 게이트 절연막 상부에 소스 및 드레인 전극을 형성할 수 있다.The method for fabricating a thin film transistor includes forming the gate electrode on the substrate, forming the gate insulating film on the gate electrode, forming the oxide semiconductor active layer on the gate insulating film, Source and drain electrodes can be formed on the gate insulating film.
상기 박막 트랜지스터 제조 방법은 상기 기판 상에 상기 게이트 절연막을 형성하고, 상기 게이트 절연막의 상부에 상기 산화물 반도체 활성층을 형성하며, 상기 산화물 반도체 활성층 상부에 상기 게이트 전극을 형성하며, 상기 산화물 반도체 활성층의 양측에 연결되며, 상기 게이트 절연막 상부에 소스 및 드레인 전극을 형성할 수 있다.
Wherein the gate insulating film is formed on the substrate, the oxide semiconductor active layer is formed on the gate insulating film, the gate electrode is formed on the oxide semiconductor active layer, and both sides of the oxide semiconductor active layer And source and drain electrodes may be formed on the gate insulating film.
본 발명의 실시예에 따르면, 박막 트랜지스터의 산화물 반도체 활성층에 대해 자외선 조사 및 열처리 공정을 수행함으로써, 물리적 특성의 변화 없이 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
According to the embodiment of the present invention, the oxide semiconductor active layer of the thin film transistor is subjected to the ultraviolet ray irradiation and the heat treatment process, whereby the electrical characteristics of the thin film transistor can be improved without changing physical properties.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 과정을 도시한 공정 단면도
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 과정을 도시한 순서도
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 과정을 도시한 공정 단면도
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 과정을 도시한 순서도
도 5는 다섯 가지 방식으로 형성된 박막 트랜지스터에 대한 전기적 특성을 비교한 그래프
도 6은 네거티브 바이어스 스트레스에 따른 전압 소자의 신뢰도를 비교한 그래프
도 7은 각기 다른 방법으로 형성된 산화물 반도체 활성층(a-IGZO)의 거칠기 정도를 비교한 도면
도 8은 각기 다른 종류의 산화물 반도체 활성층에 대한 원자 조성비를 도시한 그래프.FIGS. 1A to 1D are cross-sectional views illustrating a manufacturing process of a thin film transistor according to an embodiment of the present invention.
FIG. 2 is a flowchart showing a manufacturing process of a thin film transistor according to an embodiment of the present invention.
3A to 3D are cross-sectional views illustrating a process of manufacturing a thin film transistor according to an embodiment of the present invention
4 is a flowchart showing a manufacturing process of a thin film transistor according to an embodiment of the present invention.
5 is a graph comparing electric characteristics of thin film transistors formed in five ways
6 is a graph comparing the reliability of the voltage device according to the negative bias stress
FIG. 7 is a graph comparing the degree of roughness of the oxide semiconductor active layer (a-IGZO) formed by different methods
8 is a graph showing the atomic composition ratios for different types of oxide semiconductor active layers.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout the specification.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 박막 트랜지스터의 제조 방법에 대해 상세히 설명하기로 한다.Hereinafter, a method of manufacturing a thin film transistor according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 과정을 도시한 공정 단면도이며, 도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 과정을 도시한 순서도이다.FIGS. 1A to 1D are cross-sectional views illustrating a manufacturing process of a thin film transistor according to an embodiment of the present invention. FIG. 2 is a flowchart illustrating a manufacturing process of a thin film transistor according to an embodiment of the present invention.
도 1a 및 도 2에 도시된 바와 같이, 먼저 반도체 기판(100) 상에 게이트 전극(102)을 형성한다(단계 202). 구체적으로, 반도체 기판(100) 상에 도전성 물질을 증착한 후 도전성 물질을 패터닝하여 게이트 전극(102)을 형성한다. 소정의 실시예에서, 반도체 기판(100)은 유리, 플라스틱, 금속, 실리콘 웨이퍼 등을 사용할 수 있으나, 이에 한정하지는 않는다.As shown in FIGS. 1A and 2, a
이후, 도 1b에 도시된 바와 같이, 게이트 전극(102)의 상부와 기판(100) 상에 게이트 절연막(104)을 형성한다(단계 204). 게이트 절연막(104)은 실리콘 산화막, 알루미늄 산화막, 하프늄 산화막 및 이트륨 산화막으로 이루어진 군으로부터 선택되는 하나 또는 둘 이상의 적층된 형태로 형성될 수 있다.Thereafter, as shown in FIG. 1B, a gate
소정의 실시예에서, 게이트 절연막(104)은 화학기상증착법 또는 물리기상증착법 또는 용액박막공정에 의하여 형성될 수 있다. 상기 화학기상 증착법은 금속유기화학기상증착법(MOCVD : Metalorganic Chemical Vapor Deposition), 상압화학적기상증착법(APCVD : Atomicspheric Chemical Vapor Deposition), 저압 화학기상증착법(LPCVD : Lower Pressure Chemical Vapor Deposition), 플라즈마가속화학증착법(PECVD : Plasma Enhanced Chemical Vapor Deposition), 및 원자층증착법(ALD : Atomic Layer Deposition)중 하나일 수 있다. 또한, 상기 물리기상증착법은 스퍼터링(sputtering) 방법 또는 증발 (evaporation) 방법일 수 있다.In some embodiments, the
그리고나서, 도 1c에 도시된 바와 같이, 게이트 절연막(104)의 상부 일부 영역에 산화물 반도체 활성층(106)을 형성한다(단계 206). 소정의 실시예에서, 산화물 반도체 활성층(106)은 인듐산화물(InO), 아연산화물(ZnO), a-InGaZnO 또는 a-TaInZnO을 이용하여 형성될 수 있다.Then, as shown in FIG. 1C, an oxide semiconductor
또한, 산화물 반도체 활성층(106)은 물리기상증착법 또는 용액법(solution process)에 의해 형성될 수 있다. 상기 물리기상증착법은 스퍼터링 (sputtering) 방법 또는 증발 (evaporation) 방법 등을 이용하여 형성될 수 있다.In addition, the oxide semiconductor
산화물 반도체 활성층(106)은 스퍼터링 공정을 이용하여 게이트 절연막(104)의 상부에 a-IGZO를 50nm∼60nm의 두께로 형성될 수 있다.The oxide semiconductor
그런 다음, 도 1d에 도시된 바와 같이, 산화물 반도체 활성층(106)과 전기적으로 접촉되는 소스/드레인 전극(108a, 108b)을 형성한다(단계 208). 소스/드레인 전극(108a, 108b)은 예를 들어, AZO(Al doped zincoxide), ITO(Indium tin oxide), 코발트(Co), 철(Fe), 니켈(Ni), 크롬(Cr), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 백금(Pt), 주석(Sn), 텅스텐(W), 루테늄(Ru), 팔라듐 (Pd) 및 카드뮴(Cd)으로 이루어지는 군으로부터 선택되는 하나 이상을 사용할 수 있다.Then, source /
또한, 소스/드레인 전극(108a, 108b)은 화학기상증착법(Chemical Vapor Deposition,CVD) 또는 스퍼터링 방뻐과 같은 물리기상증착법(Physical vapor deposition, PVD)으로 형성될 수 있다. 상기 화학기상증착법은 금속유기화학기상증착법(MOCVD), 상압화학적기상증착법(APCVD), 저압 화학기상증착법(LPCVD), 플라즈마가속화학증착법(PECVD) 및 원자층증착법(ALD) 중 하나일 수 있다.The source /
한편, 소스/드레인 전극(108a, 108b)은 100nm~110nm의 두께로 형성될 수 있다.On the other hand, the source /
그리고 나서, 소스/드레인 전극(108a, 108b)이 형성된 산화물 반도체 활성층(106) 상에 자외선을 조사한다(단계 210). 구체적으로, 산화물 반도체 활성층(106) 상에는 184 nm ∼ 254 nm의 자외선을 15 분 ∼ 60 분 동안 조사할 수 있다.Then, ultraviolet rays are irradiated onto the oxide semiconductor
그런 다음, 자외선 조사 공정을 거친 산화물 반도체 활성층(106)에 대한 저온 열처리 공정을 수행한다. 구체적으로, 50도 ∼ 150도 사이의 온도로 산화물 반도체 활성층(106)에 대한 저온 열처리 공정을 수행한다(단계 212).Then, a low-temperature heat treatment process is performed on the oxide semiconductor
한편, 소정의 실시예에서 자외선 조사에 이용되는 자외선 파장과 시간은 원하는 박막 트랜지스터의 전기적 특성 개선 효과를 나타내는 자외선 영역의 파장과 적절한 시간으로 당업자에 의해 변경 가능하다.On the other hand, in some embodiments, the ultraviolet wavelength and time used for ultraviolet ray irradiation can be changed by a person skilled in the art by the wavelength of the ultraviolet ray region showing the effect of improving the electrical characteristics of the desired thin film transistor and the appropriate time.
상기에서는 바텀(bottom) 게이트형의 박막 트렌지스터의 제조 공정에서 자외선 및 저온 열처리 공정을 통해 산화물 반도체 활성층(106)을 안정화시키는 것을 예로 들어 설명하였지만, 탑(top) 게이트형 박막 트랜지스터에서도 적용 가능하다. 탑 게이트형 박막 트랜지스터의 제조 공정에 대해 도 3a 내지 도 3d와 도 4를 참조하여 설명한다.In the above description, the oxide semiconductor
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 과정을 도시한 공정 단면도이며, 도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 과정을 도시한 순서도이다.FIGS. 3A to 3D are cross-sectional views illustrating a manufacturing process of a thin film transistor according to another embodiment of the present invention, and FIG. 4 is a flowchart illustrating a manufacturing process of a thin film transistor according to another embodiment of the present invention.
도 3a 및 도 4에 도시된 바와 같이, 먼저 기판(300) 상부 전면에 게이트 절연막(302)을 형성한다(단계 402). 소정의 실시예에서, 기판(300)은 유리, 플라스틱, 금속, 실리콘 웨이퍼 등을 사용할 수 있으나, 이에 한정하지는 않는다.As shown in FIGS. 3A and 4, first, a
게이트 절연막(302)은 실리콘 산화막, 알루미늄 산화막, 하프늄 산화막 및 이트륨 산화막으로 이루어진 군으로부터 선택되는 하나 또는 둘 이상의 적층된 형태로 형성될 수 있다.The
또한, 게이트 절연막(302)은 화학기상증착법 또는 물리기상증착법 또는 용액박막공정에 의하여 형성될 수 있다. 상기 화학기상 증착법은 금속유기화학기상증착법(MOCVD), 상압화학적기상증착법(APCVD), 저압 화학기상증착법(LPCVD), 플라즈마가속화학증착법(PECVD), 및 원자층증착법(ALD)중 하나일 수 있다. 또한, 상기 물리기상증착법은 스퍼터링(sputtering) 방법 또는 증발 (evaporation) 방법일 수 있다.In addition, the
이후, 도 3b에 도시된 바와 같이, 게이트 절연막(302)의 상부 일부에 산화물 반도체 활성층(304)을 형성한다(단계 404). 소정의 실시예에서, 산화물 반도체 활성층(304)은 인듐산화물(InO), 아연산화물(ZnO), a-InGaZnO 또는 TiZO를 이용하여 형성될 수 있다.Then, as shown in FIG. 3B, an oxide semiconductor
또한, 산화물 반도체 활성층(304)은 물리기상증착법 또는 용액법(solution process)에 의해 형성될 수 있다. 상기 물리기상증착법은 스퍼터링(sputtering) 방법 또는 증발 (evaporation) 방법 등을 이용하여 형성될 수 있다.In addition, the oxide semiconductor
한편, 산화물 반도체 활성층(304)은 스퍼터링 공정을 이용하여 게이트 절연막(302)의 상부에 a-IGZO를 50nm∼60nm의 두께로 형성될 수 있다.On the other hand, the oxide semiconductor
그리고나서, 도 3c에 도시된 바와 같이, 산화물 반도체 활성층(304)과 전기적으로 접촉되는 소스/드레인 전극(306a, 306b)을 형성한다(단계 406). 소스/드레인 전극(306a, 306b)은 예를 들어, AZO(Al doped zincoxide), ITO(Indium tin oxide), 코발트(Co), 철(Fe), 니켈(Ni), 크롬(Cr), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 백금(Pt), 주석(Sn), 텅스텐(W), 루테늄(Ru), 팔라듐 (Pd) 및 카드뮴(Cd)으로 이루어지는 군으로부터 선택되는 하나 이상을 사용할 수 있으며, 소스/드레인 전극(306a, 306b)은 화학기상증착법(Chemical Vapor Deposition,CVD) 또는 스퍼터링 방법과 같은 물리기상증착법(Physical vapor deposition, PVD)으로 형성될 수 있다. Then, source /
그리고 나서, 산화물 반도체 활성층(304)의 상부에 게이트 전극(308)을 형성한다(단계 408).Then, a
그런 다음, 게이트 전극(308)이 형성된 산화물 반도체 활성층(304) 상에 자외선을 조사한다(단계 410). 구체적으로, 산화물 반도체 활성층(304) 상에는 184 nm 및 254 nm의 자외선을 15 분 내지 60 분 동안 조사할 수 있다.Then, ultraviolet rays are irradiated onto the oxide semiconductor
이후, 자외선 조사 공정을 거친 산화물 반도체 활성층(304)에 대한 저온 열처리 공정을 수행한다. 구체적으로, 50℃ ∼150℃ 사이의 온도로 산화물 반도체 활성층(304)에 대한 저온 열처리 공정을 수행한다(단계 412).Thereafter, a low-temperature heat treatment process is performed on the oxide semiconductor
한편, 소정의 실시예에서 자외선 조사에 이용되는 자외선 파장과 시간은 원하는 박막 트랜지스터의 전기적 특성 개선 효과를 나타내는 자외선 영역의 파장과 적절한 시간으로 당업자에 의해 변경 가능하다.On the other hand, in some embodiments, the ultraviolet wavelength and time used for ultraviolet ray irradiation can be changed by a person skilled in the art by the wavelength of the ultraviolet ray region showing the effect of improving the electrical characteristics of the desired thin film transistor and the appropriate time.
상기의 실시예들에서 설명한 제조 방법에 의해 형성된 박막 트랜지스터와 종래의 방식에 의해 생성된 박막 트랜지스터의 성능의 비교한 결과에 대해 도 5을 참조하여 설명한다.A comparison of the performance of the thin film transistor formed by the manufacturing method described in the above embodiments and the thin film transistor produced by the conventional method will be described with reference to FIG.
도 5는 다섯 가지 방식으로 형성된 박막 트랜지스터에 대한 전기적 특성을 비교한 그래프이다. 즉, 도 5는 자외선 및 열처리 공정이 없이 형성된 박막 트랜지스터의 전기적 특성(검정색 라인), 자외선만을 조사하여 형성된 박막 트랜지스터의 전기적 특성(빨간색 라인), 자외선 조사 없이 고온 열처리(예컨대, 350℃ 이상의 온도)만 수행하여 형성된 박막 트랜지스터의 전기적 특성(연두색 라인), 열처리 후 자외선 조사를 통해 형성된 박막 트랜지스터의 전기적 특성(갈색 라인) 및 본 발명의 실시예들에서 설명한 바와 같은 방법(자외선 + 열처리)을 통해 형성된 박막 트랜지스터의 전기적 특성(파란색 라인)을 비교한 그래프이다.FIG. 5 is a graph comparing electrical characteristics of thin film transistors formed in five ways. That is, FIG. 5 shows the electrical characteristics (red line) of the thin film transistor formed by irradiating only ultraviolet rays, the high temperature heat treatment (for example, the temperature of 350 ° C or higher) without ultraviolet ray irradiation, (Brown line) formed through ultraviolet irradiation after the heat treatment and the method (ultraviolet + heat treatment) as described in the embodiments of the present invention And the electric characteristics (blue line) of the thin film transistor.
도 5에 도시된 바와 같이, 게이트 전극이 역바이어스 상태(전압이 인가되지 않는 상태)에서 바이어스 상태(전압이 인가되는 상태)로 변화될 때, 드레인 전류가 크게 증가하는 것을 알 수 있다. 구체적으로, 본 발명의 실시예들에 의해 형성된 박막 트랜지스터의 동작을 위한 전압(Vth)이 다른 방법에 비해 낮아지고, 산화물 반도체 활성층에 형성된 채널을 통해 전자의 이동량(Msat)도 다른 방법에 비해 높은 것을 알 수 있다.As shown in FIG. 5, when the gate electrode is changed from the reverse bias state (no voltage is applied) to the bias state (voltage applied state), the drain current is greatly increased. Specifically, the voltage Vth for the operation of the thin film transistor formed by the embodiments of the present invention is lower than that of the other methods, and the amount of electron movement (Msat) through the channel formed in the oxide semiconductor active layer is higher than other methods .
또한, 본 자외선 조사 및 열처리 공정을 통해 산화물 반도체 활성층이 안정화되는 본 발명의 실시예들에 의한 박막 트랜지스터는 오프 전류(off current)가 낮아지고, 소스/드레인 전극 사이의 저항 및 산화물 반도체 활성층의 저항이 낮아지기 때문에 온 전류(on current)가 다른 방법에 의해 형성된 박막 트랜지스터보다 높은 것을 알 수 있다.Further, in the thin film transistor according to the embodiments of the present invention in which the oxide semiconductor active layer is stabilized through the ultraviolet irradiation and the heat treatment process, the off current is lowered and the resistance between the source / drain electrodes and the resistance of the oxide semiconductor active layer It can be seen that the on current is higher than that of the thin film transistor formed by another method.
네거티브 바이어스 스트레스(Negative Bias Stress, 이하 'NBS'라고 함)에 따른 전압 소자(InGaZnO)의 신뢰도(즉, 전압 소자의 전압 변화 정도)를 비교하면 도 6에 도시된 바와 같다. 즉, 도 6에 도시된 바와 같이, 자외선 조사만을 이용하여 형성된 전압 소자의 신뢰(연두선 라인), 350℃의 열처리를 통해 형성된 전압 소자의 신뢰도(빨간색 라인) 및 자외선 조사 및 열처리를 통해 형성된 전압 소자의 신뢰도(파란색 라인)을 비교하면, 시간에 따라 빨간색 라인과 파란색 라인은 거의 변화가 없는 것을 알 수 있다. 특히, 본 발명의 실시예들에 의해 형성되는 전압 소자의 NBS는 시간에 관계없이 NBS를 유지하는 것을 알 수 있다.The comparison of the reliability of the voltage device (InGaZnO) according to the negative bias stress (hereinafter referred to as "NBS") (that is, the degree of voltage change of the voltage device) is as shown in FIG. That is, as shown in Fig. 6, the reliability (red line) of the voltage device formed through heat treatment at 350 占 폚, the reliability (red line) formed through ultraviolet ray irradiation and heat treatment Comparing the reliability of the device (blue line), it can be seen that the red line and the blue line change little with time. In particular, it can be seen that the NBS of the voltage device formed by the embodiments of the present invention maintains the NBS regardless of the time.
도 7은 각기 다른 방법으로 형성된 산화물 반도체 활성층(a-IGZO)의 거칠기 정도를 비교한 도면이다. 도 7에 도시된 바와 같이, 자외선 조사만을 이용한 형성된 산화물 반도체 활성층과 350℃이상의 온도로 열처리를 수행하여 형성된 산화물 반도체 활성층 및 본 발명에 의해 형성된 산화물 반도체 활성층 모두 거칠기의 변화가 없다.FIG. 7 is a diagram comparing the degree of roughness of the oxide semiconductor active layer (a-IGZO) formed by different methods. As shown in Fig. 7, there is no change in the roughness of the oxide semiconductor active layer formed only by ultraviolet irradiation, the oxide semiconductor active layer formed by performing the heat treatment at a temperature of 350 deg. C or higher, and the oxide semiconductor active layer formed by the present invention.
또한, 도 8에 도시된 바와 같이, 각기 다른 방법을 통해 형성된 a-IGZO(In3d, Zn2p, O1s, Ga3d)의 산화물 반도체 활성층의 원자 조성비도 거의 변화가 없는 것을 알 수 있다.8, the atomic composition ratios of the a-IGZO (In3d, Zn2p, O1s, and Ga3d) oxide semiconductor active layers formed through different methods are almost unchanged.
상술한 본 발명의 실시예들과 같이, 자외선 및 열처리 공정을 통해 형성된 산화물 반도체 활성층은 물리적 표면 구조와 화학적 조성의 변화 없이 전기적 특성이 향상된 것을 알 수 있다.It can be seen that the oxide semiconductor active layer formed through the ultraviolet ray and the heat treatment process has improved electrical characteristics without changing the physical surface structure and the chemical composition as in the embodiments of the present invention described above.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, You will understand.
100, 300 : 기판
102, 302 : 게이트 전극
104, 308 : 게이트 절연막
106, 304 : 산화물 반도체 활성층
108a, 108b, 306a, 306b : 소스/드레인 전극100, 300: substrate
102, 302: gate electrode
104, 308: gate insulating film
106 and 304: oxide semiconductor active layer
108a, 108b, 306a, 306b: source / drain electrodes
Claims (6)
상기 소스/드레인 전극이 형성된 산화물 반도체 활성층 상에 자외선을 조사하는 단계; 및
상기 소스/드레인 전극이 형성된 산화물 반도체 활성층 상에 기 설정된 온도로 열처리 공정을 실시하는 단계를 포함하는, 박막 트랜지스터 제조 방법.
A manufacturing method of a thin film transistor including a substrate, a gate electrode, a gate insulating film, an oxide semiconductor active layer, and a source / drain electrode,
Irradiating ultraviolet light onto the oxide semiconductor active layer on which the source / drain electrodes are formed; And
And performing a heat treatment process at a predetermined temperature on the oxide semiconductor active layer on which the source / drain electrode is formed.
상기 산화물 반도체 활성층 상에 자외선을 조사하는 단계는 184nm ∼ 및 254 nm의 자외선을 15 분 ∼ 60 분 동안 조사하는, 박막 트랜지스터 제조 방법.
The method according to claim 1,
Wherein the step of irradiating ultraviolet rays on the oxide semiconductor active layer irradiates ultraviolet rays of 184 nm to 254 nm for 15 minutes to 60 minutes.
상기 열처리 공정은 50도∼150도 사이의 온도로 진행되는, 박막 트랜지스터 제조 방법.
The method according to claim 1,
Wherein the annealing process is performed at a temperature between about 50 degrees and about 150 degrees.
상기 산화물 반도체 활성층은 인듐산화물(InO), 아연산화물(ZnO), a-InGaZnO 또는 a-TaInZnO를 이용하여 형성되는, 박막 트랜지스터 제조 방법.
The method according to claim 1,
Wherein the oxide semiconductor active layer is formed using indium oxide (InO), zinc oxide (ZnO), a-InGaZnO, or a-TaInZnO.
상기 기판 상에 상기 게이트 전극을 형성하고,
상기 게이트 전극의 상부에 상기 게이트 절연막을 형성하며,
상기 게이트 절연막 상부에 상기 산화물 반도체 활성층을 형성하며,
상기 산화물 반도체 활성층 양측의 상기 게이트 절연막 상부에 소스 및 드레인 전극을 형성하는 것을 더 포함하는, 박막 트랜지스터 제조 방법
The method according to claim 1,
Forming a gate electrode on the substrate,
Forming a gate insulating film on the gate electrode,
The oxide semiconductor active layer is formed on the gate insulating film,
And forming source and drain electrodes over the gate insulating film on both sides of the oxide semiconductor active layer.
상기 기판 상에 상기 게이트 절연막을 형성하고,
상기 게이트 절연막의 상부에 상기 산화물 반도체 활성층을 형성하며,
상기 산화물 반도체 활성층 상부에 상기 게이트 전극을 형성하며,
상기 산화물 반도체 활성층의 양측에 연결되며, 상기 게이트 절연막 상부에 소스 및 드레인 전극을 형성하는 것을 더 포함하는, 박막 트랜지스터 제조 방법.The method according to claim 1,
Forming a gate insulating film on the substrate,
The oxide semiconductor active layer is formed on the gate insulating film,
The gate electrode is formed on the oxide semiconductor active layer,
Further comprising forming source and drain electrodes on the gate insulating film, the source and drain electrodes being connected to both sides of the oxide semiconductor active layer.
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|---|---|---|---|
| KR1020140055541A KR20150128322A (en) | 2014-05-09 | 2014-05-09 | Method for manufacturing thin film transistor |
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| KR20150128322A true KR20150128322A (en) | 2015-11-18 |
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| KR (1) | KR20150128322A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190114551A (en) * | 2018-03-30 | 2019-10-10 | 호서대학교 산학협력단 | Method of manufacturing vertical thin film transistor |
| KR20220043704A (en) * | 2020-09-29 | 2022-04-05 | 경희대학교 산학협력단 | Thin film transistor and method for manufacturing the same and electronic device |
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2014
- 2014-05-09 KR KR1020140055541A patent/KR20150128322A/en not_active Application Discontinuation
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