KR20150105240A - 압력파 및 주변 압력을 감지하기 위한 센서 구조체 - Google Patents

압력파 및 주변 압력을 감지하기 위한 센서 구조체 Download PDF

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KR20150105240A
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Abstract

다양한 실시형태에서, 센서 구조체가 제공된다. 센서 구조체는 제 1 도전층과, 전극 소자와, 제 1 도전층으로부터 전극 소자의 반대측(opposite side) 상에 배열된 제 2 도전층을 포함할 수 있다. 제 1 도전층 및 제 2 도전층은 챔버를 형성할 수 있다. 챔버에서의 압력은 챔버 외부의 압력보다 낮을 수 있다.

Description

압력파 및 주변 압력을 감지하기 위한 센서 구조체{SENSOR STRUCTURE FOR SENSING PRESSURE WAVES AND AMBIENT PRESSURE}
다양한 실시형태는 압력파 및 주변 압력을 감지하기 위한 센서 구조체에 일반적으로 관련된다. 센서 구조체는 주변 압력에서의 변화 및 센서 구조체에 가해질 수도 있는 압력파의 크기 둘 다를 감지할 수도 있다.
많은 전자 디바이스는 다양한 센서, 예를 들면, 가속도계, 자이로스코프, 자기장 센서, 마이크로폰, 및 압력 센서를 사용한다. 이들 센서 중 많은 것은 단일의 센서 패키지 안으로 통합될 수도 있다. 통상적으로, 이들 센서 패키지는, 다양한 환경적 요인에 대한 증가된 내구성 및 내성을 제공하기 위해 센서 위에 형성된 보호 수지 또는 에폭시층을 포함한다. 그러나, 올바르게 기능하기 위해서는, 몇몇 센서, 예를 들면, 마이크로폰 및 압력 센서는 보호층에 의해 캡슐화될 수 없다. 통상의 마이크로폰은 입사하는 압력파에 노출되는 다이어프램(diaphragm)을 구비한다. 이들 압력파는 다이어프램이 편향되게 하고, 이 편향은 다양한 변환 메커니즘(transduction mechanism)에 의해 검출되어 측정가능한 전기 신호로 변환된다. 마이크로전기기계 시스템(micro-electro-mechanical system; MEMS) 마이크로폰에서, 종래의 변환 메커니즘은 압전, 압전 저항, 광학 및 용량 메커니즘을 포함할 수도 있다. 많은 MEMS 압력 센서는 주변 압력에서의 변화를 감지하기 위해 이들 타입의 변환 메커니즘을 마찬가지로 활용한다.
다양한 실시형태에서, 센서 구조체가 제공된다. 센서 구조체는 제 1 도전층; 전극 소자; 및 제 1 도전층으로부터 전극 소자의 반대측(opposite side) 상에 배열된 제 2 도전층을 포함할 수도 있다. 제 1 도전층 및 제 2 도전층은 챔버를 형성할 수도 있다. 챔버에서의 압력은 챔버 외부의 압력보다 낮을 수도 있다.
도면에서, 상이한 도면 전체에 걸쳐 동일한 참조 부호는 일반적으로 동일한 부분을 지칭한다. 도면은 반드시 일정 비율은 아니며, 대신 본 개시의 원리를 예시하는 것에 일반적으로 강조가 이루어졌다. 하기의 설명에서, 본 개시의 다양한 실시형태는 하기의 도면을 참조로 설명된다.
도 1a는, 다양한 실시형태에 따른, 주변 압력에서의 변화를 감지하기 위한 영역 및 입사 압력파의 크기를 감지하기 위한 영역을 갖는 센서 구조체의 투시 단면도(perspective cross sectional view)를 도시한다.
도 1b 및 도 1c는, 입사 압력파의 크기를 감지하기 위한 도 1a로부터의 센서 구조체에서 구현될 수도 있는 개개의 챔버의 투시 단면도의 고도로 추상화된 도면을 도시한다.
도 2는 주변 압력에서의 변화를 감지하기 위해 사용될 수도 있는 도 1a로부터의 센서 구조체의 일 부분(a portion)의 다양한 잠재적 양태를 도시한다.
도 3a 및 도 3b는 상이한 두께 및 변 길이(side length)에 대한 무응력의(stressfree) 폴리실리콘 다이어프램의 단위 면적 세그먼트의 1바 압력(주변 압력) 하에서의 멤브레인 편향에 대한 계산의 결과를 그래픽으로 예시한다.
도 4a 내지 도 4d는 다양한 실시형태에 따라 도 2a로부터의 센서 구조체를 형성하기 위한 예시적인 방법을 그래픽으로 예시한다.
도 5a 및 도 5b는 도 2a로부터의 센서 구조체를 형성하기 위한 예시적인 방법에서의 잠재적인 추가 단계를 예시한다.
도 6a 및 도 6b는 도 2a로부터의 센서 구조체를 형성하기 위한 예시적인 방법에서의 추가의 잠재적인 구조화(structuring) 단계를 예시한다.
도 7a 및 도 7b는 도 2a로부터의 센서 구조체를 형성하기 위한 예시적인 방법에서의 추가의 구조화 및/또는 층 증착(layer deposition) 단계를 예시한다.
도 8a 및 도 8b는 도 2a로부터의 센서 구조체를 형성하기 위한 예시적인 방법에서의 잠재적인 구조화 단계를 예시한다.
도 9a 및 도 9b는 도 2a로부터의 센서 구조체를 형성하기 위한 예시적인 방법에서의 잠재적인 금속피복(metallization) 단계를 예시한다.
도 10은 도 2a로부터의 센서 구조체를 형성하기 위한 예시적인 방법에서의 잠재적인 구조화 단계를 예시한다.
도 11a 및 도 11b는 도 2a로부터의 센서 구조체를 형성하기 위한 예시적인 방법에서의 잠재적인 구조화 단계를 예시한다.
도 12a 및 도 12b는 도 2a로부터의 센서 구조체를 형성하기 위한 예시적인 방법에서의 잠재적인 구조화 단계를 예시한다.
도 13a 및 도 13b는 도 2a로부터의 센서 구조체를 형성하기 위한 예시적인 방법에서의 잠재적인 구조화 단계를 예시한다.
도 14a 및 도 14b는 도 2a로부터의 센서 구조체를 형성하기 위한 예시적인 방법에서의 잠재적인 구조화 단계를 예시한다.
도 14a 및 도 14b는 도 2a로부터의 센서 구조체를 형성하기 위한 예시적인 방법에서의 잠재적인 구조화 단계를 예시한다.
도 15a 및 도 15b는 도 2a로부터의 센서 구조체를 형성하기 위한 예시적인 방법에서의 잠재적인 구조화 단계를 더 예시한다.
도 16a 및 도 16b는 도 4 내지 도 15에 도시된 센서 구조체의 잠재적 실시형태의 단면도 및 오버헤드 투시도(overhead perspective view)를 도시한다.
도 17은 도 4 내지 도 15에 도시된 센서 구조체의 잠재적 실시형태의 단면도를 도시한다.
도 18은 다양한 실시형태에 따라 셀룰러 전화기 디바이스에 포함된 도 1a로부터의 센서 구조체의 블록도 표현을 도시한다.
도 19a 내지 도 19c는 도 1 내지 도 17에서 표현된 센서 구조체를 제조하기 위해 구현될 수도 있는 다양한 방법을 순서도 형태로 예시한다.
하기의 상세한 설명은, 본 개시가 실시될 수도 있는 특정 상세 및 실시형태를 예시의 목적으로 도시하는 첨부의 도면을 참조한다.
단어 "예시적인"은 본원에서 "예, 사례, 또는 예시로서 기능하는"을 의미하기 위해 사용된다. 본원에서 "예시적인"으로서 설명된 임의의 실시형태 또는 디자인은 다른 실시형태 또는 디자인에 비해 반드시 선호되거나 유익한 것으로 간주되어선 안된다.
면(side) 또는 표면 "위에" 형성된 증착 재료(deposited material)에 관해 사용된 단어 "위에"는, 본원에서, 증착 재료가 암시된 면 또는 표면 "바로 위에", 예를 들면, 암시된 면 또는 표면과 직접적으로 접촉하여 형성될 수도 있음을 의미하기 위해 사용될 수도 있다. 면 또는 표면 "위에" 형성된 증착 재료에 관해 사용된 단어 "위에"는, 본원에서, 암시된 면 또는 표면과 증착된 재료 사이에 하나 이상의 추가 층이 배치된 상태로, 증착 재료가 암시된 면 또는 표면 "위에 간접적으로" 형성될 수도 있음을 의미하기 위해 사용될 수도 있다.
다양한 실시형태에서, 다이어프램은 플레이트 또는 멤브레인을 포함할 수도 있다. 플레이트는 압력 하에 있는 다이어프램인 것으로 이해될 수도 있다. 또한, 멤브레인은 장력(tension) 하에 있는 다이어프램인 것으로 이해될 수도 있다. 하기에서 멤브레인을 참조로 다양한 실시형태가 더 상세히 설명될 것이지만, 실시형태는 대안적으로 플레이트, 또는 일반적으로 다이어프램을 구비할 수도 있다.
다양한 실시형태에 따르면, 센서 구조체(100)가 제공된다. 도 1a에 예시된 바와 같이, 센서 구조체(100)는 제 1 전기적 도전층(104)이 표면 상에 형성된 지지 구조체(102), 전극 소자(108), 및 전극 소자(108)의, 제 1 전기적 도전층(104)과는 반대면에 배열된 제 2 전기적 도전층(112)을 포함할 수도 있다.
다양한 실시형태에 따르면, 센서 구조체(100)는 제 1 챔버(114)를 형성하도록 구성된 제 1 전기적 도전층(104)의 일 부분 및 제 2 전기적 도전층(112)의 일 부분을 더 포함할 수도 있다. 제 1 챔버(114)에서의 압력은 제 1 챔버(114) 외부의 압력보다 낮을 수도 있다. 제 1 챔버(114)에서의 압력은 약 0.5 밀리바(mbar)에서 약 10 밀리바까지의 범위 내에, 예를 들면, 약 0.5 밀리바에서 약 1밀리바까지의 범위 내에, 예를 들면, 약 1 밀리바에서 약 1.5 밀리바까지의 범위 내에, 예를 들면, 약 2 밀리바에서 약 2.5 밀리바까지의 범위 내에, 예를 들면, 약 2.5 밀리바에서 약 3 밀리바까지의 범위 내에, 예를 들면, 약 3 밀리바에서 약 5 밀리바까지의 범위 내에, 예를 들면, 약 5 밀리바에서 약 10 밀리바까지의 범위 내에 있을 수도 있다.
다양한 실시형태에 따르면, 제 2 전기적 도전층(112)의 또 다른 부분과 전극 소자(108)의 일 부분은 제 2 챔버(116)를 형성하고 제 2 챔버(116) 내의 압력은 제 2 챔버(116) 외부의 압력보다 더 낮을 수도 있다. 제 2 챔버(116)에서의 압력은 약 0.5 밀리바에서 약 10 밀리바까지의 범위 내에, 예를 들면, 약 0.5 밀리바에서 약 1밀리바까지의 범위 내에, 예를 들면, 약 1 밀리바에서 약 1.5 밀리바까지의 범위 내에, 예를 들면, 약 2 밀리바에서 약 2.5 밀리바까지의 범위 내에, 예를 들면, 약 2.5 밀리바에서 약 3 밀리바까지의 범위 내에, 예를 들면, 약 3 밀리바에서 약 5 밀리바까지의 범위 내에, 예를 들면, 약 5 밀리바에서 약 10 밀리바까지의 범위 내에 있을 수도 있다.
다양한 실시형태에 따르면, 센서 구조체(100)는 제 1 전기적 도전층(104)과 제 2 전기적 도전층(112) 사이의 제 1 챔버(114) 내에 배열된 제 1 필러 구조체(118)를 더 포함할 수도 있다. 센서 구조체(100)는 제 2 전기적 도전층(112)과 전극 소자(108) 사이의 제 2 챔버(116) 내에 배열된 제 2 필러 구조체(120)를 또한 포함할 수도 있다.
다양한 실시형태에 따르면, 센서 구조체(100)는 지지 구조체(102) 내에 형성된 캐비티(122)를 포함할 수도 있다. 캐비티(122)는 지지 구조체(102) 내에 배열됨으로써, 제 1 전기적 도전층(104)의 일 부분이 캐비티(122)에 걸쳐 현수될(suspended) 수 있다.
다양한 실시형태에 따르면, 센서 구조체(100)는 제 1 전기적 도전층(104), 제 1 스페이서층(106), 전극 소자(108), 제 2 스페이서층(110), 및 제 2 전기적 도전층(112)의 일 부분을 통해 형성된 보이드(a void)(124)를 포함할 수도 있다. 다양한 실시형태에 따르면, 보이드(124)는, 제 2 전기적 도전층(112)을 통해 연장하지 않고, 제 1 전기적 도전층(104), 제 1 스페이서층(106), 전극 소자(108), 및 제 2 스페이서층(110)의 일 부분을 통해 형성될 수도 있다. 보이드(124)는, 제 1 챔버(114)를 포함할 수도 있는 센서 구조체의 부분과 제 2 챔버(116)를 포함할 수도 있는 센서 구조체(100)의 부분이 서로 전기적으로 절연될 수도 있도록 배열될 수도 있다.
도 1b 및 도 1c는 제 1 챔버(114)의 단면의 분리된 도면을 도시하는데, 여기에서, 다양한 실시형태에 따르면, 제 2 전기적 도전층(112)에 입사하는 음파(110)는 챔버가 전극 소자(108)에 대해 편향하게 할 수도 있다. 음파(110)로 인해 제 1 챔버(114)가 편향될 수도 있을 때, 제 2 전기적 도전층(112)은 실질적으로 전극 소자(108)을 향한 방향으로 편향될 수도 있고, 한편, 제 1 전기적 도전층(104)은 제 2 전기적 도전층과 실질적으로 동일한 방향으로 동시에 편향될 수도 있어서 전극 소자(108)로부터 멀어지게 이동할 수도 있다. 제 1 전기적 도전층(104)이 제 1 필러 구조체(118)에 의해 제 2 전기적 도전층(112)에 고정될 수도 있기 때문에, 제 1 및 제 2 전기적 도전층(104 및 112)의 편향의 크기는 실질적으로 동일할 수도 있다.
다양한 실시형태에 따르면, 제 1 및 제 2 전기적 도전층(104 및 112)의 이동에 의해 신호가 생성될 수도 있다. 그러면, 그 신호는, 임의의 프로세싱 회로부(optional processing circuitry; 132)와 같은 하나 이상의 프로세싱 회로에 의해 비교되고, 주어진 애플리케이션, 예를 들면, 압력에서의 변화를 감지하는 것, 예를 들면, 제 1 및 제 2 전기적 도전층(104 및 112)에 입사하는 압력파의 크기를 검출하는 것에 대해 바람직할 수도 있는 사용가능한 정보로 변환될 수도 있다. 다양한 실시형태에 따르면, 제 1 및 제 2 전기적 도전층(104 및 112) 사이의 간격에서의 변화는 제 1 및 제 2 전기적 도전층(104 및 112) 사이에서 생성되는 커패시턴스에서의 변화를 야기할 수도 있다. 다양한 실시형태에 따르면, 커패시턴스에서의 이 변화는, 임의의 회로부(132)와 같은 하나 이상의 프로세싱 회로에 의해 검출될 수도 있다.
다양한 실시형태에 따르면, 지지 구조체(102)는 실리콘 기판과 같은 반도체 기판일 수도 있다. 다양한 실시형태에 따르면, 지지 구조체(102)는, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 질화물, 인듐, 인듐 갈륨 질화물, 인듐 갈륨 비화물, 인듐 갈륨 아연 산화물, 또는 주어진 애플리케이션에 대해 소망될 수도 있는 다른 원소 및/또는 화합물 반도체(예를 들면, 가령 갈륨 비화물 또는 인듐 인화물과 같은 Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체 또는 3원(ternary) 화합물 반도체 또는 4원(quaternary) 화합물 반도체)와 같은 다른 반도체 재료를 포함할 수도 있거나 또는 그 다른 반도체 재료로 본질적으로 구성될 수도 있다. 지지 구조체(102)는 다른 재료 또는 재료의 조합, 예를 들면 주어진 애플리케이션에 대해 바람직할 수도 있는 다양한 유전체, 금속, 및 폴리머를 포함할 수도 있거나 또는 그 다른 재료 또는 재료의 조합으로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 지지 구조체(102)는, 예를 들면, 유리, 및/또는 다양한 폴리머를 포함할 수도 있거나 또는 이들로 본질적으로 구성될 수도 있다. 지지 구조체(102)는 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조체일 수도 있다. 다양한 실시형태에 따르면, 지지 구조체(102) 인쇄 회로 기판일 수도 있다.
다양한 실시형태에 따르면, 캐비티(122)는 다양한 기술, 예를 들면, 이방성 가스 상 에칭(isotropic gas phase etching), 가스 에칭(vapor etching), 습식 에칭, 이방성 건식 에칭, 플라즈마 에칭, 레이저 드릴링, 다양한 그라인딩 기술 등에 의해 지지 구조체(102) 내에 형성될 수도 있다.
다양한 실시형태에 따르면, 캐비티(122)의 형상은 정사각형 또는 실질적으로 정사각형일 수도 있다. 캐비티(122)의 형상은 직사각형 또는 실질적으로 직사각형일 수도 있다. 다양한 실시형태에 따르면, 캐비티(122)의 형상은 원형 또는 실질적으로 원형일 수도 있다. 캐비티(122)의 형상은 타원형 또는 실질적으로 타원형일 수도 있다. 다양한 실시형태에 따르면, 캐비티(122)의 형상은 삼각형 또는 실질적으로 삼각형일 수도 있다. 캐비티(122)는 십자가 형상 또는 실질적으로 십자가 형상일 수도 있다. 다양한 실시형태에 따르면, 캐비티(122)는 주어진 애플리케이션에 대해 바람직할 수도 있는 임의의 형상으로 형성될 수도 있다. 다양한 실시형태에 따르면, 캐비티(122) 양단의 간격(126)은, 예를 들면, 약 0.5㎜에서 약 5㎜까지의 범위 내에, 예를 들면, 약 0.5㎜에서 약 1㎜까지의 범위 내에, 예를 들면, 약 1㎜에서 약 1.5㎜까지의 범위 내에, 예를 들면, 약 1.5㎜에서 약 2㎜까지의 범위 내에, 예를 들면, 약 2㎜에서 약 2.5㎜까지의 범위 내에, 예를 들면, 약 2.5㎜에서 약 3㎜까지의 범위 내에, 예를 들면, 약 3㎜에서 약 5㎜까지의 범위 내에 있을 수도 있다.
다양한 실시형태에 따르면, 제 1 전기적 도전층(104)은, 다양한 제조 기술, 예를 들면, 물리 기상 증착(physical vapor deposition), 전기화학 기상 증착(electrochemical deposition), 화학 기상 증착(chemical vapor deposition), 및 분자 빔 에피택시에 의해 지지 구조체(102)의 상면(top surface; 102a) 위에 형성될 수도 있다.
다양한 실시형태에 따르면, 제 1 전기적 도전층(104)은, 예를 들면 약 300㎚에서 약 10㎛까지의 범위 내의, 예를 들면, 약 300㎚에서 약 400㎚까지의 범위 내의, 예를 들면, 약 400㎚에서 약 500㎚까지의 범위 내의, 예를 들면, 약 500㎚에서 약 1㎛까지의 범위 내의, 예를 들면, 약 1㎛에서 약 3㎛까지의 범위 내의, 예를 들면, 약 3㎛에서 약 5㎛까지의 범위 내의, 예를 들면, 약 5㎛에서 약 10㎛까지의 범위 내의 두께(T1)를 가질 수도 있다.
다양한 실시형태에 따르면, 제 1 전기적 도전층(104)은, 예를 들면, 실리콘과 같은 반도체 재료를 포함하거나 또는 그 반도체 재료로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 제 1 전기적 도전층(104)은, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 질화물, 인듐, 인듐 갈륨 질화물, 인듐 갈륨 비화물, 인듐 갈륨 아연 산화물, 또는 주어진 애플리케이션에 대해 소망되는 다른 원소 및/또는 화합물 반도체(예를 들면, 갈륨 비화물 또는 인듐 인화물과 같은 Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체 또는 3원 화합물 반도체 또는 4원 화합물 반도체)와 같은 다른 반도체 재료를 포함할 수도 있거나 또는 그 다른 반도체 재료로 본질적으로 구성될 수도 있다. 제 1 전기적 도전층(104)은, 금속, 유전성 재료, 압전 재료, 압전 저항 재료, 및 강자성 재료 중 적어도 하나를 포함할 수도 있거나 또는 그 적어도 하나로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 제 1 전기적 도전층(104)은 멤브레인 구조체로서 구현될 수도 있다. 다양한 실시형태에 따르면, 제 1 전기적 도전층(104)은 다이어프램 구조체로서 구현될 수도 있다.
다양한 실시형태에 따르면, 제 1 스페이서층(106)은, 다양한 제조 기술, 예를 들면, 물리 기상 증착, 전기화학 기상 증착, 화학 기상 증착, 및 분자 빔 에피택시에 의해 제 1 전기적 도전층(104)의 상면(104a)의 적어도 일 부분 위에 형성될 수도 있다. 다양한 실시형태에 따르면, 제 1 스페이서층(106)의 적어도 일 부분은 전극 소자(108)의 저면(bottom surface; 108b)과 제 1 전기적 도전층(104)의 상면(104a) 사이에 배열될 수도 있다.
다양한 실시형태에 따르면, 제 1 스페이서층(106)은, 예를 들면, 실리콘 산화물, 실리콘 질화물, 테트라에틸 오르쏘실리케이트(tetraethyl orthosilicate), 보로포스포실리케이트 글래스(borophosphosilicate glass), 및 다양한 플라즈마 산화물과 같은 다양한 유전체를 포함할 수도 있거나 또는 그 다양한 유전체로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 제 1 스페이서층(106)은, 예를 들면 약 300㎚에서 약 10㎛까지의 범위 내의, 예를 들면, 약 300㎚에서 약 400㎚까지의 범위 내의, 예를 들면, 약 400㎚에서 약 500㎚까지의 범위 내의, 예를 들면, 약 500㎚에서 약 1㎛까지의 범위 내의, 예를 들면, 약 1㎛에서 약 3㎛까지의 범위 내의, 예를 들면, 약 3㎛에서 약 5㎛까지의 범위 내의, 예를 들면, 약 5㎛에서 약 10㎛까지의 범위 내의 두께를 가질 수도 있다.
다양한 실시형태에 따르면, 제 2 스페이서층(110)은, 다양한 제조 기술, 예를 들면, 물리 기상 증착, 전기화학 기상 증착, 화학 기상 증착, 및 분자 빔 에피택시에 의해 전극 소자(108)의 상면(108a)의 적어도 일 부분 위에 형성될 수도 있다. 다양한 실시형태에 따르면, 제 2 스페이서층(110)의 적어도 일 부분은 전극 소자(108)의 상면(108a)과 제 2 전기적 도전층(112)의 저면(112b) 사이에 배열될 수도 있다.
다양한 실시형태에 따르면, 제 2 스페이서층(110)은, 예를 들면, 실리콘 산화물, 실리콘 질화물, 테트라에틸 오르쏘실리케이트, 보로포스포실리케이트 글래스, 및 다양한 플라즈마 산화물과 같은 다양한 유전체를 포함할 수도 있거나 또는 그 다양한 유전체로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 제 2 스페이서층(110)은, 예를 들면 약 300㎚에서 약 10㎛까지의 범위 내의, 예를 들면, 약 300㎚에서 약 400㎚까지의 범위 내의, 예를 들면, 약 400㎚에서 약 500㎚까지의 범위 내의, 예를 들면, 약 500㎚에서 약 1㎛까지의 범위 내의, 예를 들면, 약 1㎛에서 약 3㎛까지의 범위 내의, 예를 들면, 약 3㎛에서 약 5㎛까지의 범위 내의, 예를 들면, 약 5㎛에서 약 10㎛까지의 범위 내의 두께를 가질 수도 있다.
다양한 실시형태에 따르면, 제 1 스페이서층(106)과 제 2 스페이서층(110)은 동일한 재료로 구성될 수도 있다.
다양한 실시형태에 따르면, 제 2 전기적 도전층(112)은, 예를 들면 약 300㎚에서 약 10㎛까지의 범위 내의, 예를 들면, 약 300㎚에서 약 400㎚까지의 범위 내의, 예를 들면, 약 400㎚에서 약 500㎚까지의 범위 내의, 예를 들면, 약 500㎚에서 약 1㎛까지의 범위 내의, 예를 들면, 약 1㎛에서 약 3㎛까지의 범위 내의, 예를 들면, 약 3㎛에서 약 5㎛까지의 범위 내의, 예를 들면, 약 5㎛에서 약 10㎛까지의 범위 내의 두께(T2)를 가질 수도 있다.
다양한 실시형태에 따르면, 제 2 전기적 도전층(112)은, 예를 들면, 실리콘과 같은 반도체 재료를 포함하거나 또는 그 반도체 재료로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 제 2 전기적 도전층(112)은, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 질화물, 인듐, 인듐 갈륨 질화물, 인듐 갈륨 비화물, 인듐 갈륨 아연 산화물, 또는 주어진 애플리케이션에 대해 소망되는 다른 원소 및/또는 화합물 반도체(예를 들면, 갈륨 비화물 또는 인듐 인화물과 같은 Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체 또는 3원 화합물 반도체 또는 4원 화합물 반도체)와 같은 다른 반도체 재료를 포함할 수도 있거나 또는 그 다른 반도체 재료로 본질적으로 구성될 수도 있다. 제 2 전기적 도전층(112)은, 금속, 유전성 재료, 압전 재료, 압전 저항 재료, 및 강자성 재료 중 적어도 하나를 포함할 수도 있거나 또는 그 적어도 하나로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 제 2 전기적 도전층(112)은 멤브레인 구조체로서 구현될 수도 있다. 다양한 실시형태에 따르면, 제 2 전기적 도전층(112)은 다이어프램 구조체로서 구현될 수도 있다.
다양한 실시형태에 따르면, 제 1 전기적 도전층(104), 전극 소자(108), 제 2 전기적 도전층(112), 및 스페이서층(106 및 110)은 스택 구조로 배열될 수도 있다. 제 1 전기적 도전층(104), 전극 소자(108), 제 2 전기적 도전층(112), 및 스페이서층(106 및 110)은 라미네이트 구조의 타입으로서 구현될 수도 있다.
다양한 실시형태에 따르면, 도 1b에 예시된 바와 같이, 전극 소자(108)는 제 1의 도전 소자(108c), 전기적 절연 소자(108d), 및 제 2 도전 소자(108e)를 포함할 수도 있다. 다양한 실시형태에 따르면, 제 1의 도전 소자(108c)와 제 2 도전 소자(108e)는 동일한 도전 재료를 포함할 수도 있거나 또는 동일한 도전 재료로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 제 1의 도전 소자(108c)와 제 2 도전 소자(108e)는 상이한 도전 재료를 포함할 수도 있거나 또는 상이한 도전 재료로 본질적으로 구성될 수도 있다.
다양한 실시형태에 따르면, 전극 소자(108)의 제 1의 도전 소자(108c)는 다양한 금속, 예를 들면, 알루미늄, 은, 구리, 니켈, 및 알루미늄-은 및 백동(cupronickel)과 같은 다양한 합금을 포함할 수도 있거나 또는 그 다양한 금속으로 본질적으로 구성될 수도 있다.
다양한 실시형태에 따르면, 전극 소자(108)의 제 1의 도전 소자(108c)는, 전기적으로 도전성이 되도록 도핑될 수도 있는 다양한 반도체 재료, 예를 들면 붕소, 인, 비소로 강하게 도핑된 폴리실리콘층을 포함할 수도 있거나 또는 그 다양한 반도체 재료로 본질적으로 구성될 수도 있다.
다양한 실시형태에 따르면, 전극 소자(108)의 제 1의 도전 소자(108c)는, 약 500㎚에서 약 5㎛까지의 범위 내의, 예를 들면, 약 500㎚에서 약 1㎛까지의 범위 내의, 예를 들면, 약 1㎛에서 약 2㎛까지의 범위 내의, 예를 들면, 약 2㎛에서 약 3㎛까지의 범위 내의, 예를 들면, 약 3㎛에서 약 4㎛까지의 범위 내의, 예를 들면, 약 4㎛에서 약 5㎛까지의 범위 내의 두께를 가질 수도 있다.
다양한 실시형태에 따르면, 전극 소자(108)의 전기적 절연 소자(108d)는, 예를 들면, 실리콘 산화물, 실리콘 질화물, 테트라에틸 오르쏘실리케이트, 보로포스포실리케이트 글래스, 및 다양한 플라즈마 산화물과 같은 다양한 유전성 재료를 포함할 수도 있거나 또는 그 다양한 유전성 재료로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 전기적 절연 소자(108d)는, 실리콘 이산화물, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 질화물, 인듐, 인듐 갈륨 질화물, 인듐 갈륨 비화물, 인듐 갈륨 아연 산화물, 또는 주어진 애플리케이션에 대해 소망되는 다른 원소 및/또는 화합물 반도체(예를 들면, 갈륨 비화물 또는 인듐 인화물과 같은 Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체 또는 3원 화합물 반도체 또는 4원 화합물 반도체)와 같은 다양한 반도체 재료를 포함할 수도 있거나 또는 그 다양한 반도체 재료로 본질적으로 구성될 수도 있다. 전기적 절연 소자(108d)는, 예를 들면 약 100㎚에서 약 1㎛까지의 범위 내의, 예를 들면, 약 100㎚에서 약 200㎚까지의 범위 내의, 예를 들면, 약 200㎚에서 약 500㎚까지의 범위 내의, 예를 들면, 약 500㎚에서 약 1㎛까지의 범위 내의 두께를 가질 수도 있다.
다양한 실시형태에 따르면, 전극 소자(108)의 제 2 도전 소자(108e)는 다양한 금속, 예를 들면, 알루미늄, 은, 구리, 니켈, 및 알루미늄-은 및 백동과 같은 다양한 합금을 포함할 수도 있거나 또는 그 다양한 금속으로 본질적으로 구성될 수도 있다.
다양한 실시형태에 따르면, 전극 소자(108)의 제 2 도전 소자(108e)는, 전기적으로 도전성이 되도록 도핑될 수도 있는 다양한 반도체 재료, 예를 들면 붕소, 인, 비소로 강하게 도핑된 폴리실리콘층을 포함할 수도 있거나 또는 그 다양한 반도체 재료로 본질적으로 구성될 수도 있다.
다양한 실시형태에 따르면, 전극 소자(108)의 제 2 도전 소자(108e)는, 약 500㎚에서 약 5㎛까지의 범위 내의, 예를 들면, 약 500㎚에서 약 1㎛까지의 범위 내의, 예를 들면, 약 1㎛에서 약 2㎛까지의 범위 내의, 예를 들면, 약 2㎛에서 약 3㎛까지의 범위 내의, 예를 들면, 약 3㎛에서 약 4㎛까지의 범위 내의, 예를 들면, 약 4㎛에서 약 5㎛까지의 범위 내의 두께를 가질 수도 있다.
다양한 실시형태에 따르면, 전극 소자(108)의 상면(108a)과 제 2 전기적 도전층(112)의 저면(112b) 사이의 간격은 제 1 감지 갭(sensing gap; S1)으로서 정의될 수도 있다.
다양한 실시형태에 따르면, 제 1 감지 갭(S1)은, 예를 들면 약 300㎚에서 약 10㎛까지의 범위 내에, 예를 들면, 약 300㎚에서 약 400㎚까지의 범위 내에, 예를 들면, 약 400㎚에서 약 500㎚까지의 범위 내에, 예를 들면, 약 500㎚에서 약 1㎛까지의 범위 내에, 예를 들면, 약 1㎛에서 약 3㎛까지의 범위 내에, 예를 들면, 약 3㎛에서 약 5㎛까지의 범위 내에, 예를 들면, 약 5㎛에서 약 10㎛까지의 범위 내에 있을 수도 있다.
다양한 실시형태에 따르면, 전극 소자(108)의 저면(108b)과 제 1 전기적 도전층(104)의 상면(104a) 사이의 간격은 제 2 감지 갭(S2)으로서 정의될 수도 있다.
다양한 실시형태에 따르면, 제 1 감지 갭(S2)은, 예를 들면 약 300㎚에서 약 10㎛까지의 범위 내에, 예를 들면, 약 300㎚에서 약 400㎚까지의 범위 내에, 예를 들면, 약 400㎚에서 약 500㎚까지의 범위 내에, 예를 들면, 약 500㎚에서 약 1㎛까지의 범위 내에, 예를 들면, 약 1㎛에서 약 3㎛까지의 범위 내에, 예를 들면, 약 3㎛에서 약 5㎛까지의 범위 내에, 예를 들면, 약 5㎛에서 약 10㎛까지의 범위 내에 있을 수도 있다.
다양한 실시형태에 따르면, 제 1 필러 구조체(118)는 제 2 전기적 도전층(112)의 저면(112b)과 제 1 전기적 도전층(104)의 상면(104a) 사이에 배열될 수도 있다.
다양한 실시형태에 따르면, 제 1 필러 구조체(118)는, 다양한 제조 기술, 예를 들면, 물리 기상 증착, 전기화학 기상 증착, 화학 기상 증착, 및 분자 빔 에피택시를 통해 제 1 전기적 도전층(104)의 상면(104a) 위에 형성될 수도 있다.
다양한 실시형태에 따르면, 제 1 필러 구조체(118)는, 제 2 전기적 도전층(112)을 제 1 전기적 도전층(104)에 전기적으로 커플링하기 위해, 제 2 전기적 도전층(112)의 저면(112b)과 제 1 전기적 도전층(104)의 상면(104a) 사이에 배열될 수도 있다.
다양한 실시형태에 따르면, 제 1 필러 구조체(118)는, 제 2 전기적 도전층(112)을 제 1 전기적 도전층(104)으로부터 전기적으로 절연하기 위해, 제 2 전기적 도전층(112)의 저면(112b)과 제 1 전기적 도전층(104)의 상면(104a) 사이에 배열될 수도 있다.
다양한 실시형태에 따르면, 도 1b에 예시된 바와 같이, 제 1 필러 구조체(118)는, 예를 들면, 약 1㎛에서 약 10㎛까지의 범위 내의, 예를 들면, 약 1㎛에서 약 2㎛까지의 범위 내의, 예를 들면, 약 2㎛에서 약 2.5㎛까지의 범위 내의, 예를 들면, 약 2.5㎛에서 약 5㎛까지의 범위 내의, 예를 들면, 약 5㎛에서 약 7㎛까지의 범위 내의, 예를 들면, 약 7㎛에서 약 10㎛까지의 범위 내의 높이(H1)를 가질 수도 있다. 다양한 실시형태에 따르면, 제 1 필러 구조체(118)의 두께(T3)는, 예를 들면 약 300㎚에서 약 10㎛까지의 범위 내에, 예를 들면, 약 300㎚에서 약 400㎚까지의 범위 내에, 예를 들면, 약 400㎚에서 약 500㎚까지의 범위 내에, 예를 들면, 약 500㎚에서 약 1㎛까지의 범위 내에, 예를 들면, 약 1㎛에서 약 3㎛까지의 범위 내에, 예를 들면, 약 3㎛에서 약 5㎛까지의 범위 내에, 예를 들면, 약 5㎛에서 약 10㎛까지의 범위 내에 있을 수도 있다.
다양한 실시형태에 따르면, 제 1 필러 구조체(118)는, 예를 들면 실리콘과 같은 반도체 재료를 포함할 수도 있거나 또는 그 반도체 재료로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 제 1 필러 구조체(118)는, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 질화물, 인듐, 인듐 갈륨 질화물, 인듐 갈륨 비화물, 인듐 갈륨 아연 산화물, 또는 주어진 애플리케이션에 대해 소망되는 다른 원소 및/또는 화합물 반도체(예를 들면, 갈륨 비화물 또는 인듐 인화물과 같은 Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체 또는 3원 화합물 반도체 또는 4원 화합물 반도체)와 같은 다른 반도체 재료를 포함할 수도 있거나 또는 그 다른 반도체 재료로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 제 1 필러 구조체(118)는, 금속, 유전성 재료, 압전 재료, 압전 저항 재료, 및 강자성 재료 중 적어도 하나를 포함할 수도 있거나 또는 그 적어도 하나로 본질적으로 구성될 수도 있다.
다양한 실시형태에 따르면, 도 1a 내지 도 1c에 예시된 바와 같이, 제 1 필러 구조체(118)는, 제 2 전기적 도전층(112)의 저면(112b)과 제 1 전기적 도전층(104)의 상면(104a) 사이에서 연장하는 지지 구조체로서 구현될 수도 있다. 제 1 필러 구조체(118)는, 제 2 전기적 도전층(112)의 저면(112b)과 제 1 전기적 도전층(104)의 상면(104a) 사이에서 연장하는 복수의 필러로서 구현될 수도 있다. 제 1 필러 구조체(118)가 복수의 필러(118)로서 구현될 수도 있는 다양한 실시형태에 따르면, 개개의 필러의 각각은 제 2 도전층의 일 부분을 지지할 수 있는 지지 구조체일 수도 있다. 다양한 실시형태에 따르면, 제 1 필러 구조체(118)는 전극 소자(108)와 접촉 및/또는 터치하지 않고, 대신 전극 소자(108) 내에 형성될 수도 있는 개구 또는 홀(130)을 통해 전극 소자(108)를 통과한다.
도 1a 내지 도 1c에 예시된 바와 같이, 제 1 필러 구조체(118)가 복수의 필러로서 구현될 수도 있는 다양한 실시형태에 따르면, 필러(118) 사이의 간격(L1)은, 예를 들면, 약 1㎛에서 50㎛까지의 범위 내에, 예를 들면, 약 1㎛에서 약 5㎛까지의 범위 내에, 예를 들면, 약 5㎛에서 약 10㎛까지의 범위 내에, 예를 들면, 약 10㎛에서 약 20㎛까지의 범위 내에, 예를 들면, 약 20㎛에서 약 25㎛까지의 범위 내에, 예를 들면, 약 25㎛에서 약 50㎛까지의 범위 내에 있을 수도 있다.
다양한 실시형태에 따르면, 제 1 필러 구조체(118)는 제 1 및 제 2 전기적 도전층(104 및 112)과, 각각, 일체로 형성될 수도 있다.
다양한 실시형태에 따르면, 제 1 전기적 도전층(104), 제 2 전기적 도전층(112), 및 제 1 필러 구조체(118)는 동일한 재료, 가령 예를 들면 실리콘으로 형성된 일체형 구조체일 수도 있다.
다양한 실시형태에 따르면, 제 1 전기적 도전층(104), 제 2 전기적 도전층(112), 및 제 1 필러 구조체(118) 각각은 센서 구조체(100)의 제조 프로세스 동안 별개의 단계에서 형성될 수도 있다.
다양한 실시형태에 따르면, 제 1 필러 구조체(118)는, 제 1 및 제 2 전기적 도전층(104 및 112)의 재료와는 상이한 재료를 포함할 수도 있거나 또는 그 상이한 재료로 본질적으로 구성될 수도 있다.
다양한 실시형태에 따르면, 도 1c에 예시된 바와 같이, 전극 소자(108)는, 제 1 전기적 도전층(104) 및/또는 제 2 전기적 도전층(112)이 전극 소자(108)와 물리적으로 접촉하는 것을 방지하기 위해, 임의의 캡슐화층(encapsulation layer; 132)을 포함할 수도 있다. 캡슐화층(132)은, 예를 들면, 실리콘 산화물, 실리콘 질화물, 테트라에틸 오르쏘실리케이트, 보로포스포실리케이트 글래스, 및 다양한 플라즈마 산화물과 같은 다양한 유전성 재료와 같은 다양한 유전체를 포함할 수도 있거나 또는 그 다양한 유전체로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 캡슐화층(132)은, 실리콘 이산화물, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 질화물, 인듐, 인듐 갈륨 질화물, 인듐 갈륨 비화물, 인듐 갈륨 아연 산화물, 또는 주어진 애플리케이션에 대해 소망되는 다른 원소 및/또는 화합물 반도체(예를 들면, 갈륨 비화물 또는 인듐 인화물과 같은 Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체 또는 3원 화합물 반도체 또는 4원 화합물 반도체)와 같은 다양한 반도체 재료를 포함할 수도 있거나 또는 그 다양한 반도체 재료로 본질적으로 구성될 수도 있다.
다양한 실시형태에 따르면, 도 2a에 예시된 바와 같이, 보이드(124)는, 제 2 챔버(116)를 포함할 수도 있는 센서 구조체(100)의 일 부분으로부터 제 1 챔버(114)를 포함할 수도 있는 센서 구조체(100)의 일 부분을 보이드(124)가 적어도 부분적으로 분리하도록 센서 구조체(100) 내에 배열될 수도 있다. 보이드(124) 양단의 간격(202)은, 예를 들면, 약 1㎛에서 약 10㎛까지의 범위 내에, 예를 들면, 약 1㎛에서 약 2㎛까지의 범위 내에, 예를 들면, 약 2㎛에서 약 3㎛까지의 범위 내에, 예를 들면, 약 3㎛에서 약 5㎛까지의 범위 내에, 예를 들면, 약 5㎛에서 약 10㎛까지의 범위 내에 있을 수도 있다. 보이드(124)는 다양한 기술, 예를 들면, 이방성 가스 상 에칭, 가스 에칭, 습식 에칭, 이방성 건식 에칭, 플라즈마 에칭, 레이저 드릴링, 다양한 그라인딩 기술 등에 의해 센서 구조체(100) 내에 형성될 수도 있다.
다양한 실시형태에 따르면, 제 2 필러 구조체(120)는 제 2 전기적 도전층(112)의 일 부분과 전극 소자(108)의 일 부분 사이의 제 2 챔버(116) 내에 배열될 수도 있다. 다양한 실시형태에 따르면, 제 2 필러 구조체(120)는, 다양한 제조 기술, 예를 들면, 물리 기상 증착, 전기화학 기상 증착, 화학 기상 증착, 및 분자 빔 에피택시를 통해 전극 소자(108)의 상면(108a) 위에 형성될 수도 있다. 다양한 실시형태에 따르면, 제 2 필러 구조체(120)는, 제 2 전기적 도전층(112)을 전극 소자(108)에 전기적으로 커플링하기 위해, 제 2 전기적 도전층(112)의 저면(112b)과 전극 소자(108)의 상면(108a) 사이에 배열될 수도 있다. 다양한 실시형태에 따르면, 제 2 필러 구조체(120)는, 제 2 전기적 도전층(112)을 전극 소자(108)의 상면(108a)으로부터 전기적으로 절연하기 위해, 제 2 전기적 도전층(112)의 저면(112b)과 전극 소자(108)의 상면(108a) 사이에 배열될 수도 있다.
다양한 실시형태에 따르면, 도 2a에 예시된 바와 같이, 제 2 필러 구조체(120)는, 예를 들면, 약 1㎛에서 약 10㎛까지의 범위 내의, 예를 들면, 약 1㎛에서 약 2㎛까지의 범위 내의, 예를 들면, 약 2㎛에서 약 2.5㎛까지의 범위 내의, 예를 들면, 약 2.5㎛에서 약 5㎛까지의 범위 내의, 예를 들면, 약 5㎛에서 약 7㎛까지의 범위 내의, 예를 들면, 약 7㎛에서 약 10㎛까지의 범위 내의 높이(H2)를 가질 수도 있다. 다양한 실시형태에 따르면, 제 2 필러 구조체(120)의 두께(T3)는, 예를 들면 약 300㎚에서 약 10㎛까지의 범위 내에, 예를 들면, 약 300㎚에서 약 400㎚까지의 범위 내에, 예를 들면, 약 400㎚에서 약 500㎚까지의 범위 내에, 예를 들면, 약 500㎚에서 약 1㎛까지의 범위 내에, 예를 들면, 약 1㎛에서 약 3㎛까지의 범위 내에, 예를 들면, 약 3㎛에서 약 5㎛까지의 범위 내에, 예를 들면, 약 5㎛에서 약 10㎛까지의 범위 내에 있을 수도 있다.
다양한 실시형태에 따르면, 제 2 필러 구조체(120)는, 예를 들면 실리콘과 같은 반도체 재료를 포함할 수도 있거나 또는 그 반도체 재료로 본질적으로 구성될 수도 있다. 제 2 필러 구조체(120)는, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 질화물, 인듐, 인듐 갈륨 질화물, 인듐 갈륨 비화물, 인듐 갈륨 아연 산화물, 또는 주어진 애플리케이션에 대해 소망되는 다른 원소 및/또는 화합물 반도체(예를 들면, 갈륨 비화물 또는 인듐 인화물과 같은 Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체 또는 3원 화합물 반도체 또는 4원 화합물 반도체)와 같은 반도체 재료를 포함할 수도 있거나 또는 이들 반도체 재료로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 제 2 필러 구조체(120)는, 금속, 유전성 재료, 압전 재료, 압전 저항 재료, 및 강자성 재료 중 적어도 하나를 포함할 수도 있거나 또는 그 적어도 하나로 본질적으로 구성될 수도 있다.
다양한 실시형태에 따르면, 제 2 필러 구조체(120)는 제 2 전기적 도전층(112)의 저면(112b)과 전극 소자(108)의 상면(108a) 사이에서 연장하는 복수의 필러로서 구현될 수도 있다. 제 2 필러 구조체(120)가 복수의 필러로서 구현될 수도 있는 다양한 실시형태에서, 필러(120) 사이의 간격(L2)은, 예를 들면, 약 1㎛에서 50㎛까지의 범위 내에, 예를 들면, 약 1㎛에서 약 5㎛까지의 범위 내에, 예를 들면, 약 5㎛에서 약 10㎛까지의 범위 내에, 예를 들면, 약 10㎛에서 약 20㎛까지의 범위 내에, 예를 들면, 약 20㎛에서 약 25㎛까지의 범위 내에, 예를 들면, 약 25㎛에서 약 50㎛까지의 범위 내에 있을 수도 있다.
다양한 실시형태에 따르면, 제 2 필러 구조체(120)는 제 2 전기적 도전층(112)과 일체로 형성될 수도 있다.
다양한 실시형태에 따르면, 제 2 전기적 도전층(112), 제 2 필러 구조체(120), 및 전극 소자(108)는 동일한 재료, 가령 예를 들면 실리콘으로 형성된 일체형의 구조체일 수도 있다.
다양한 실시형태에 따르면, 제 2 전기적 도전층(112), 제 2 필러 구조체(120), 및 전극 소자(108) 각각은 센서 구조체(100)의 제조 프로세스 동안 별개의 단계에서 형성될 수도 있고 모두 상이한 재료일 수도 있다.
다양한 실시형태에 따르면, 센서 구조체(100)는 도 4 내지 도 17에 예시된 바와 같은 예시적인 프로세스에 의해 제조될 수도 있다. 압력파 크기 감지 구조체 및 주변 압력 감지 구조체를 포함할 수도 있는 센서 구조체(100)의 부분은, 각각, 도 4 내지 도 17에 예시된 예시적인 프로세스에 의해 제조될 수도 있다. 다양한 실시형태에 따르면, 입사 압력파의 크기를 감지할 수도 있는 센서 구조체(100)의 일 부분은 도 5 내지 도 10에서 예시된 바와 같은 예시적인 프로세스에 의해 제조될 수도 있다. 주변 압력에서의 변화를 감지할 수도 있는 센서 구조체(100)의 일 부분은 도 11 내지 도 17에서 예시된 바와 같은 예시적인 프로세스에 의해 제조될 수도 있다.
그 프로세스는, 도 4a에 예시된 바와 같이, 기판(402)을 제공하는 것 및 기판(402)의 표면 상에 에칭 스톱층(404)을 형성하는 것을 포함할 수도 있다.
다양한 실시형태에 따르면, 기판(402)은, 예를 들면 실리콘과 같은 반도체 재료를 포함할 수도 있거나 또는 그 반도체 재료로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 기판(402)은, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 질화물, 인듐, 인듐 갈륨 질화물, 인듐 갈륨 비화물, 인듐 갈륨 아연 산화물, 또는 주어진 애플리케이션에 대해 소망되는 다른 원소 및/또는 화합물 반도체(예를 들면, 갈륨 비화물 또는 인듐 인화물과 같은 Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체 또는 3원 화합물 반도체 또는 4원 화합물 반도체)와 같은 반도체 재료를 포함할 수도 있거나 또는 이들 반도체 재료로 본질적으로 구성될 수도 있다. 기판(402)은 다른 재료 또는 재료의 조합, 예를 들면 주어진 애플리케이션에 대해 바람직할 수도 있는 다양한 유전체, 금속, 및 폴리머를 포함할 수도 있거나 또는 그 다른 재료 또는 재료의 조합으로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 기판(402)은, 예를 들면, 유리, 및/또는 다양한 폴리머를 포함할 수도 있거나 또는 이들로 본질적으로 구성될 수도 있다. 기판(402)은 실리콘 온 인슐레이터(SOI) 구조체일 수도 있다. 다양한 실시형태에 따르면, 기판(402)은 인쇄 회로 기판일 수도 있다.
다양한 실시형태에 따르면, 에칭 스톱층(404)은 산화물층, 예를 들면 실리콘 산화물층일 수도 있다. 에칭 스톱층(404)은, 예를 들면, 실리콘 질화물, 테트라에틸 오르쏘실리케이트, 보로포스포실리케이트 글래스, 및 다양한 플라즈마 산화물과 같은 다양한 다른 유전체를 포함할 수도 있거나 또는 그 다양한 다른 유전체로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 에칭 스톱층(404)은, 예를 들면 약 100㎚에서 약 1㎛까지의 범위 내의, 예를 들면, 약 100㎚에서 약 200㎚까지의 범위 내의, 예를 들면, 약 200㎚에서 약 500㎚까지의 범위 내의, 예를 들면, 약 500㎚에서 약 1㎛까지의 범위 내의 두께를 가질 수도 있다.
도 4b에 예시된 바와 같이, 다양한 실시형태에 따른 센서 구조체(100)의 제조 프로세스는 에칭 스톱층(404)의 표면 위에 제 1 도전층(406)을 형성하는 것을 더 포함할 수도 있다. 제 1 도전층(406)은 도전성이도록 도핑된 반도체 재료, 예를 들면, 도핑된 폴리실리콘층을 포함할 수도 있거나 또는 그 도핑된 반도체 재료로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 제 1 도전층(406)은, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 질화물, 인듐, 인듐 갈륨 질화물, 인듐 갈륨 비화물, 인듐 갈륨 아연 산화물, 또는 주어진 애플리케이션에 대해 소망되는 다른 원소 및/또는 화합물 반도체(예를 들면, 갈륨 비화물 또는 인듐 인화물과 같은 Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체 또는 3원 화합물 반도체 또는 4원 화합물 반도체)와 같은 다른 반도체 재료를 포함할 수도 있거나 또는 그 다른 반도체 재료로 본질적으로 구성될 수도 있다. 제 1 도전층(406)은 다른 재료 또는 재료의 조합, 예를 들면 주어진 애플리케이션에 대해 바람직할 수도 있는 다양한 금속 및 폴리머를 포함할 수도 있거나 또는 그 다른 재료 또는 재료의 조합으로 본질적으로 구성될 수도 있다. 제 1 도전층(406)은, 예를 들면 약 100㎚에서 약 2㎛까지의 범위 내의, 예를 들면, 약 100㎚에서 약 200㎚까지의 범위 내의, 예를 들면, 약 200㎚에서 약 500㎚까지의 범위 내의, 예를 들면, 약 500㎚에서 약 1㎛까지의 범위 내의, 예를 들면, 약 1㎛에서 약 2㎛까지의 범위 내의 두께를 가질 수도 있다.
도 4c에 예시된 바와 같이, 다양한 실시형태에 따른 센서 구조체(100)의 제조 프로세스는 제 1 도전층(406)의 표면과 에칭 스톱층(404)의 표면 위에 희생층(408)을 형성하는 것을 더 포함할 수도 있다. 다양한 실시형태에 따르면, 희생층(408) 및 에칭 스톱층(404)은 실질적으로 제 1 도전층(406)을 캡슐화할 수도 있다. 다양한 실시형태에 따르면, 희생층(408)은 산화물층, 예를 들면 실리콘 산화물층일 수도 있다. 희생층(408)은, 예를 들면, 실리콘 질화물, 테트라에틸 오르쏘실리케이트, 보로포스포실리케이트 글래스, 및 다양한 플라즈마 산화물과 같은 다양한 다른 유전체를 포함할 수도 있거나 또는 그 다양한 다른 유전체로 본질적으로 구성될 수도 있다. 희생층(408) 및 에칭 스톱층(404)은 동일한 재료를 포함할 수도 있거나 또는 그 동일한 재료로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 희생층(408)은, 예를 들면 약 100㎚에서 약 5㎛까지의 범위 내의, 예를 들면, 약 100㎚에서 약 200㎚까지의 범위 내의, 예를 들면, 약 200㎚에서 약 500㎚까지의 범위 내의, 예를 들면, 약 500㎚에서 약 1㎛까지의 범위 내의, 예를 들면, 약 1㎛에서 약 3㎛까지의 범위 내의, 예를 들면, 약 3㎛에서 약 5㎛까지의 범위 내의 두께를 가질 수도 있다.
도 4d에 예시된 바와 같이, 다양한 실시형태에 따른 센서 구조체(100)의 제조 프로세스는 희생층(408)의 표면 위에 다층 전극 소자(410)를 형성하는 것을 더 포함할 수도 있다. 다양한 실시형태에 따르면, 다층 전극 소자(410)는 제 1 도전체층(410a), 절연층(410b), 및 제 2 도전체층(410c)을 포함할 수도 있다. 다양한 실시형태에 따르면, 제 1 도전체층(410a)과 제 2 도전체층(410c)은 동일한 도전 재료를 포함할 수도 있거나 또는 그 동일한 도전 재료로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 제 1 도전체층(410a)과 제 2 도전체층(410c)은 상이한 도전 재료를 포함할 수도 있거나 또는 그 상이한 도전 재료로 본질적으로 구성될 수도 있다.
다양한 실시형태에 따르면, 제 1 도전체층(410a)은 도전성이도록 도핑된 반도체 재료, 예를 들면, 도핑된 폴리실리콘층을 포함할 수도 있거나 또는 그 반도체 재료로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 제 1 도전체층(410a)은, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 질화물, 인듐, 인듐 갈륨 질화물, 인듐 갈륨 비화물, 인듐 갈륨 아연 산화물, 또는 주어진 애플리케이션에 대해 소망되는 다른 원소 및/또는 화합물 반도체(예를 들면, 갈륨 비화물 또는 인듐 인화물과 같은 Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체 또는 3원 화합물 반도체 또는 4원 화합물 반도체)와 같은 다른 반도체 재료를 포함할 수도 있거나 또는 그 다른 반도체 재료로 본질적으로 구성될 수도 있다. 제 1 도전체층(410a)은 다른 재료 또는 재료의 조합, 예를 들면 주어진 애플리케이션에 대해 바람직할 수도 있는 다양한 금속 및 폴리머를 포함할 수도 있거나 또는 그 다른 재료 또는 재료의 조합으로 본질적으로 구성될 수도 있다. 제 1 도전체층(410a)은, 예를 들면 약 100㎚에서 약 1㎛까지의 범위 내의, 예를 들면, 약 100㎚에서 약 200㎚까지의 범위 내의, 예를 들면, 약 200㎚에서 약 500㎚까지의 범위 내의, 예를 들면, 약 500㎚에서 약 1㎛까지의 범위 내의 두께를 가질 수도 있다.
다양한 실시형태에 따르면, 절연층(410b)은, 실리콘 질화물, 실리콘 이산화물, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 질화물, 인듐, 인듐 갈륨 질화물, 인듐 갈륨 비화물, 인듐 갈륨 아연 산화물, 또는 주어진 애플리케이션에 대해 소망되는 다른 원소 및/또는 화합물 반도체(예를 들면, 갈륨 비화물 또는 인듐 인화물과 같은 Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체 또는 3원 화합물 반도체 또는 4원 화합물 반도체)와 같은 다양한 반도체 재료를 포함할 수도 있거나 또는 그 다양한 반도체 재료로 본질적으로 구성될 수도 있다. 절연층(410b)은, 예를 들면 약 100㎚에서 약 1㎛까지의 범위 내의, 예를 들면, 약 100㎚에서 약 200㎚까지의 범위 내의, 예를 들면, 약 200㎚에서 약 500㎚까지의 범위 내의, 예를 들면, 약 500㎚에서 약 1㎛까지의 범위 내의 두께를 가질 수도 있다.
다양한 실시형태에 따르면, 제 2 도전체층(410c)은 도전성이도록 도핑된 반도체 재료, 예를 들면, 도핑된 폴리실리콘층을 포함할 수도 있거나 또는 그 반도체 재료로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 제 2 도전체층(410c)은, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 질화물, 인듐, 인듐 갈륨 질화물, 인듐 갈륨 비화물, 인듐 갈륨 아연 산화물, 또는 주어진 애플리케이션에 대해 소망될 수도 있는 다른 원소 및/또는 화합물 반도체(예를 들면, 갈륨 비화물 또는 인듐 인화물과 같은 Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체 또는 3원 화합물 반도체 또는 4원 화합물 반도체)와 같은 다른 반도체 재료를 포함할 수도 있거나 또는 그 다른 반도체 재료로 본질적으로 구성될 수도 있다. 제 2 도전체층(410c)은 다른 재료 또는 재료의 조합, 예를 들면 주어진 애플리케이션에 대해 바람직할 수도 있는 다양한 금속 및 폴리머를 포함할 수도 있거나 또는 그 다른 재료 또는 재료의 조합으로 본질적으로 구성될 수도 있다. 제 2 도전체층(410c)은, 예를 들면 약 100㎚에서 약 1㎛까지의 범위 내의, 예를 들면, 약 100㎚에서 약 200㎚까지의 범위 내의, 예를 들면, 약 200㎚에서 약 500㎚까지의 범위 내의, 예를 들면, 약 500㎚에서 약 1㎛까지의 범위 내의 두께를 가질 수도 있다.
다양한 실시형태에 따르면, 입사 압력파의 크기를 감지할 수도 있는 센서 구조체(100)의 일 부분은 도 5 내지 도 10에서 예시된 바와 같은 하기에서 설명되는 예시적인 프로세스에 의해 제조될 수도 있다.
다양한 실시형태에 따르면, 도 5a에 예시된 바와 같이, 다양한 실시형태에 따른 센서 구조체(100)의 제조 프로세스는, 다양한 에칭 기술, 예를 들면, 이방성 가스 상 에칭, 가스 에칭, 습식 에칭, 이방성 건식 에칭, 플라즈마 에칭 등에 의해 다층 전극 소자(410)를 구조화하는 것을 더 포함할 수도 있다. 다양한 실시형태에 따르면, 다층 전극 소자(410)는, 희생층(408)의 적어도 일 부분이 노출되도록 적어도 하나의 보이드(502)가 다층 전극 소자(410) 내에 형성될 수도 있도록 구조화될 수도 있다.
도 5b에 예시된 바와 같이, 다양한 실시형태에 따른 센서 구조체(100)의 제조 프로세스는, 적어도 하나의 보이드(502)의 형성에 의해 노출된 희생층(408)의 부분과 다층 전극 소자(410) 위에 캐핑층(capping layer; 504)을 형성하는 것을 더 포함할 수도 있다. 캐핑층(504)은 산화물층, 예를 들면 실리콘 산화물층일 수도 있다. 캐핑층(504)은, 예를 들면, 실리콘 질화물, 테트라에틸 오르쏘실리케이트, 보로포스포실리케이트 글래스, 및 다양한 플라즈마 산화물과 같은 다양한 유전체로 구성될 수도 있거나 또는 그 다양한 유전체를 포함할 수도 있다. 캐핑층(504), 희생층(408) 및 에칭 스톱층(404)은 동일한 재료를 포함할 수도 있거나 또는 그 동일한 재료로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 캐핑층(504)은, 예를 들면 약 100㎚에서 약 5㎛까지의 범위 내의, 예를 들면, 약 100㎚에서 약 200㎚까지의 범위 내의, 예를 들면, 약 200㎚에서 약 500㎚까지의 범위 내의, 예를 들면, 약 500㎚에서 약 1㎛까지의 범위 내의, 예를 들면, 약 1㎛에서 약 3㎛까지의 범위 내의, 예를 들면, 약 3㎛에서 약 5㎛까지의 범위 내의 두께를 가질 수도 있다.
다양한 실시형태에 따르면, 다양한 실시형태에 따른 센서 구조체(100)의 제조 프로세스는, 도 6a에 예시된 바와 같이, 마스킹층(masking layer; 602)을 형성하는 것을 더 포함할 수도 있다. 다양한 실시형태에 따르면, 마스킹층(602)은 적어도 하나의 보이드(502) 내에 및/또는 적어도 하나의 보이드(502) 위에 배치되지 않은 캐핑층(504)의 부분만을 덮을 수도 있다. 마스킹층(602)은, 예를 들면, 포토레지스트를 포함할 수도 있거나 또는 그 포토레지스트로 본질적으로 구성될 수도 있다.
다양한 실시형태에 따른 센서 구조체(100)의 제조 프로세스는, 도 6b에 예시된 바와 같이, 적어도 하나의 보이드(502) 내에 및/또는 적어도 하나의 보이드(502) 위에 배치될 수도 있는 희생층(408)의 부분이 제거될 수도 있도록 희생층(408)을 구조화하는 것을 더 포함할 수도 있다. 다시 말하면, 희생층(408)은, 제 1 도전층(406)이 구조화 프로세스에 의해 노출되도록 구조화될 수도 있다. 구조화 프로세스에서 제거될 수도 있는 희생층(408)의 부분은 다양한 기술, 예를 들면, 이방성 가스 상 에칭, 가스 에칭, 습식 에칭, 이방성 건식 에칭, 플라즈마 에칭, 레이저 드릴링, 다양한 그라인딩 기술 등에 의해 제거될 수도 있다. 다양한 실시형태에 따른 센서 구조체(100)의 예시적인 제조 프로세스는, 도 7a에 예시된 바와 같이, 마스킹층(602)을 형성하는 것을 더 포함할 수도 있다.
다양한 실시형태에 따른 센서 구조체(100)의 제조 프로세스는, 도 7b에 예시된 바와 같이, 제 1 필러 구조체(702)와 제 2 도전층(704)을 형성하는 것을 더 포함할 수도 있다. 다양한 실시형태에 따르면, 제 1 필러 구조체(702)는, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 질화물, 인듐, 인듐 갈륨 질화물, 인듐 갈륨 비화물, 인듐 갈륨 아연 산화물, 또는 주어진 애플리케이션에 대해 소망되는 다른 원소 및/또는 화합물 반도체(예를 들면, 갈륨 비화물 또는 인듐 인화물과 같은 Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체 또는 3원 화합물 반도체 또는 4원 화합물 반도체)와 같은 다른 반도체 재료를 포함할 수도 있거나 또는 그 다른 반도체 재료로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 제 1 필러 구조체(702)는, 금속, 유전성 재료, 압전 재료, 압전 저항 재료, 및 강자성 재료 중 적어도 하나로 구성될 수도 있거나 또는 그 적어도 하나를 포함할 수도 있다. 제 1 필러 구조체(702)는 제 1 도전층(406)을 제 2 도전층(704)에 전기적으로 커플링하도록 배열될 수도 있다. 다양한 실시형태에 따르면, 제 1 필러 구조체(702)는 제 1 도전층(406)을 제 2 도전층(704)으로부터 전기적으로 절연하도록 배열될 수도 있다. 다양한 실시형태에 따르면, 제 1 필러 구조체(702)는 제 2 도전층(704)과 일체로 형성될 수도 있다. 다양한 실시형태에 따르면, 제 1 필러 구조체(702)와 제 2 도전층(704)은 별개의 프로세스에서 형성될 수도 있다.
다양한 실시형태에 따른 센서 구조체(100)의 제조 프로세스는, 도 8a 및 도 8b에 예시된 바와 같이, 캐핑층(504)의 적어도 일 부분과 희생층(408)의 적어도 일 부분을 제거하는 것을 더 포함할 수도 있다. 희생층(408)의 일 부분은, 다층 전극 소자(410)의 적어도 일 부분이 제 1 도전층(406)의 일 부분 위에(above) 및/또는 위에(over) 현수되게 될 수도 있도록 다층 전극 소자(410) 주위로부터 제거될 수도 있다. 캐핑층(504)의 적어도 일 부분은, 제 1 필러 구조체(702)의 적어도 일 부분이 실질적으로 독립적으로 서 있게 될 수도 있도록 제 1 필러 구조체(702) 근처로부터 제거될 수도 있다. 캐핑층(504)의 적어도 일 부분을 제거하는 것은, 제 2 도전층(704)의 일 부분이 다층 전극 소자(410)의 일 부분 위에(above) 및/또는 위에(over) 현수되게 되게 할 수도 있다. 다양한 실시형태에 따르면, 캐핑층(504)의 적어도 일 부분을 제거하는 것은, 제 1 도전층(406), 제 2 도전층(704), 다층 전극 소자(410), 희생층(408), 및 캐핑층(504)에 의해 둘러싸인 제 1 챔버(802)를 정의할 수도 있다. 제 1 챔버(802)는, 제 1 필러 구조체(702)와 다층 전극 소자(410)에 의해 교차되고/되거나 적어도 부분적으로 세분될 수도 있다.
다양한 실시형태에 따른 센서 구조체(100)의 제조 프로세스는, 도 9a 및 도 9b에 예시된 바와 같이, 제 1 도전층(406), 제 2 도전층(704), 다층 전극 소자(410), 및 제 1 필러 구조체(702)의 적어도 일 부분 위에 금속층(902)을 형성하는 것을 더 포함할 수도 있다. 금속층(902)은 다층 전극 소자(410)를 적어도 부분적으로 캡슐화할 수도 있다. 다양한 실시형태에 따르면, 금속층(902)은 제 1 챔버(802)의 표면의 적어도 일 부분 위에 형성될 수도 있다. 금속층(902)은 다양한 금속, 예를 들면, 알루미늄, 은, 구리, 니켈, 및 알루미늄-은 및 백동과 같은 다양한 합금을 포함할 수도 있거나 또는 그 다양한 금속으로 본질적으로 구성될 수도 있다.
다양한 실시형태에 따른 센서 구조체(100)의 제조 프로세스는, 도 9b에 예시된 바와 같이, 적어도 하나의 컨택 패드(904)를 형성하는 것을 더 포함할 수도 있다. 적어도 하나의 컨택 패드(904)는 제 2 도전층(704)의 표면의 적어도 일 부분 위에 형성될 수도 있다. 다양한 실시형태에 따르면, 적어도 하나의 컨택 패드(904)는, 그것이 제 2 도전층(704)에 전기적으로 커플링되도록 배열될 수도 있다. 적어도 하나의 컨택 패드(904)는 다양한 금속, 예를 들면, 알루미늄, 은, 구리, 니켈, 및 알루미늄-은 및 백동과 같은 다양한 합금을 포함할 수도 있거나 또는 그 다양한 금속으로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 적어도 하나의 컨택 패드(904)는, 다양한 제조 기술, 예를 들면, 물리 기상 증착, 전기화학 기상 증착, 화학 기상 증착, 전기도금, 무전해도금(electroless plating), 분자 빔 에피택시 및 주어진 애플리케이션에 대해 바람직할 수도 있는 다양한 다른 제조 기술에 의해 제 2 도전층(704)의 표면 위에 형성될 수도 있다.
다양한 실시형태에 따르면, 도 10에 예시된 바와 같이, 기판(402) 내에 캐비티(1000)가 형성될 수도 있다. 캐비티(1000)는, 제 1 도전층(406)의 일 부분이 캐비티(1000)에 걸쳐 현수되게 될 수도 있도록 기판(402)의 일 부분을 제거하는 것에 의해 형성될 수도 있다. 다양한 실시형태에 따르면, 캐비티(1000)는 다양한 기술, 예를 들면, 이방성 가스 상 에칭, 가스 에칭, 습식 에칭, 이방성 건식 에칭, 플라즈마 에칭, 레이저 드릴링, 및 다양한 그라인딩 기술에 의해 형성될 수도 있다. 다양한 실시형태에 따르면, 캐비티(1000)에 걸칠 수도 있는 간격(1002)은, 예를 들면, 약 0.5㎜에서 약 5㎜까지의 범위 내에, 예를 들면, 약 0.5㎜에서 약 1㎜까지의 범위 내에, 예를 들면, 약 1㎜에서 약 1.5㎜까지의 범위 내에, 예를 들면, 약 1.5㎜에서 약 2㎜까지의 범위 내에, 예를 들면, 약 2㎜에서 약 2.5㎜까지의 범위 내에, 예를 들면, 약 2.5㎜에서 약 3㎜까지의 범위 내에, 예를 들면, 약 3㎜에서 약 5㎜까지의 범위 내에 있을 수도 있다.
다양한 실시형태에 따르면, 주변 압력에서의 변화를 감지할 수도 있는 센서 구조체(100)의 일 부분은 하기에 설명되는 바와 같은 그리고 도 11 내지 도 17에서 예시된 바와 같은 프로세스를 따르는 것에 의해 제조될 수도 있다.
다양한 실시형태에 따르면, 도 11a에 예시된 바와 같이, 희생층(408)의 적어도 일 부분이 노출되도록 다층 전극 소자(410) 내에 적어도 하나의 제 2 보이드(1102)가 형성될 수도 있다. 적어도 하나의 제 2 보이드(1102)를 형성하기 위해, 다층 전극 소자(410) 내에 적어도 하나의 보이드(502)를 형성하기 위해 위에서 설명된 것과 동일한 프로세스가 활용될 수도 있다. 다양한 실시형태에 따르면, 적어도 하나의 보이드(502)와 적어도 하나의 제 2 보이드(1102)는, 주로, 센서 구조체(100) 상에서의 그들의 사이즈, 형상, 및/또는 각각의 위치에서 크게 상이할 수도 있다.
다양한 실시형태에 따르면, 도 11b에 예시된 바와 같이, 위에서 상세히 설명된 바와 같은 캐핑층(504)은 적어도 하나의 제 2 보이드(1102)의 형성에 의해 노출된 희생층(408)의 부분 위로 연장할 수도 있다.
다양한 실시형태에 따르면, 도 12a에 예시된 바와 같이, 위에서 상세히 설명된 바와 같은 마스킹층(602)은, 적어도 하나의 제 2 보이드(1102) 내에 및/또는 위에 배치되지 않은 캐핑층(504)의 일 부분을 덮을 수도 있다.
다양한 실시형태에 따른 센서 구조체(100)의 제조 프로세스는, 도 12b에 예시된 바와 같이, 적어도 하나의 제 2 보이드(1102) 내에 및/또는 적어도 하나의 제 2 보이드(1102) 위에 배치될 수도 있는 희생층(408)의 부분이 제거될 수도 있도록 희생층(408)을 구조화하는 것을 더 포함할 수도 있다. 다시 말하면, 희생층(408)은, 제 1 도전층(406)이 구조화 프로세스에 의해 노출되도록 구조화될 수도 있다. 구조화 프로세스에서 제거될 수도 있는 희생층(408)의 부분은 다양한 기술, 예를 들면, 이방성 가스 상 에칭, 가스 에칭, 습식 에칭, 이방성 건식 에칭, 플라즈마 에칭, 레이저 드릴링, 다양한 그라인딩 기술 등에 의해 제거될 수도 있다. 다양한 실시형태에 따른 센서 구조체(100)의 제조 프로세스는 마스킹층(602)을 제거하는 것을 더 포함할 수도 있다.
다양한 실시형태에 따른 센서 구조체(100)의 제조 프로세스는, 도 13a에 예시된 바와 같이, 제 2 필러 구조체(1300)를 형성하는 것을 더 포함할 수도 있다. 다양한 실시형태에 따르면, 센서 구조체(100)의 제조 프로세스는, 도 13a에 예시된 바와 같이, 제 2 필러 구조체(1300)를 형성하는 것을 더 포함할 수도 있다. 다양한 실시형태에 따르면, 제 2 필러 구조체(1300)는, 제 2 필러 구조체(120)와 실질적으로 동일할 수도 있고 위에서 상세히 설명된 프로세스에 의해 형성될 수도 있다. 다양한 실시형태에 따르면, 센서 구조체(100)의 제조 프로세스는 제 2 필러 구조체(1300)의 적어도 일 부분 위에 제 2 도전층(704)을 형성하는 것을 더 포함할 수도 있다. 다양한 실시형태에 따르면, 제 2 도전층(704) 내에 몇몇 에칭 홀(704a)이 형성될 수도 있다. 제 2 도전층(704)은 제 2 전기적 도전층(112)과 실질적으로 동일할 수도 있고 위에서 설명된 프로세스를 통해 형성될 수도 있다.
다양한 실시형태에 따르면, 센서 구조체(100)의 제조 프로세스는, 도 13b에 예시된 바와 같이, 제 2 도전층(704)의 적어도 일 부분 위에 마스킹층(1302)을 형성하는 것을 더 포함할 수도 있다. 마스킹층(1302)은 제 2 도전층(704)의 에지 부분에 배열될 수도 있다. 마스킹층(1302)은, 에칭 홀(704a)이 마스킹층(1302)에 의해 피복되지 않도록 제 2 도전층(704) 상에 배열될 수도 있다. 다양한 실시형태에 따르면, 마스킹층(1302)은, 예를 들면, 포토레지스트를 포함할 수도 있거나 또는 그 포토레지스트로 본질적으로 구성될 수도 있다.
다양한 실시형태에 따르면, 센서 구조체(100)의 제조 프로세스는, 도 13b에 예시된 바와 같이, 제 2 도전층(704)의 일 부분이 다층 전극 소자(410)의 적어도 일 부분 위에 현수되게 되도록 희생층(408)과 캐핑층(504)을 구조화하는 것을 더 포함할 수도 있다. 희생층(408)과 캐핑층(504)을 구조화하는 것은, 제 1 도전층(406)의 적어도 일 부분을 노출시킬 수도 있다. 다양한 실시형태에 따르면, 희생층(408)과 캐핑층(504)을 구조화하는 것은, 다층 전극 소자(410)의 일 부분이 제 1 도전층(406)의 위에 현수되게 되도록 할 수도 있다. 제 1 도전층(406) 위에 현수될 수도 있는 다층 전극 소자(410)의 부분은 희생층(408)의 일 부분에 의해 지지될 수도 있다. 다양한 실시형태에 따르면, 센서 구조체(100)의 제조 프로세스는, 도 14a에 예시된 바와 같이, 마스킹층(1302)을 제거하는 것을 더 포함할 수도 있다.
다양한 실시형태에 따르면, 센서 구조체(100)의 제조 프로세스는, 도 14b에 예시된 바와 같이, 제 2 도전층(704)의 적어도 일 부분 위에 금속층(1402)을 형성하는 것을 더 포함할 수도 있다. 금속층(1402)은 몇몇 에칭 홀(704a) 중 적어도 하나 내에 배열될 수도 있다. 다양한 실시형태에 따르면, 몇몇 에칭 홀(704a) 중 적어도 하나 내에 금속층(1402)을 배열하는 것은, 다층 전극 소자(410)의 일 부분 주위에 적어도 하나의 에워싸인(enclosed) 챔버(1404)를 생성할 수도 있다. 금속층(1402)은 다양한 금속, 예를 들면, 알루미늄, 은, 구리, 니켈, 및 알루미늄-은 및 백동과 같은 다양한 합금으로 구성될 수도 있거나 또는 그 다양한 금속을 포함할 수도 있다.
다양한 실시형태에 따르면, 센서 구조체(100)의 제조 프로세스는, 도 15a에 예시된 바와 같이, 적어도 하나의 컨택 패드(1502)를 형성하는 것을 더 포함할 수도 있다. 적어도 하나의 컨택 패드(1502)는 제 2 도전층(704)의 표면의 적어도 일 부분 위에 형성될 수도 있다. 다양한 실시형태에 따르면, 적어도 하나의 컨택 패드(1502)는, 그것이 제 2 도전층(704)에 전기적으로 커플링되도록 배열될 수도 있다. 적어도 하나의 컨택 패드(1502)는 다양한 금속, 예를 들면, 알루미늄, 은, 구리, 니켈, 및 알루미늄-은 및 백동과 같은 다양한 합금을 포함할 수도 있거나 또는 그 다양한 금속으로 본질적으로 구성될 수도 있다. 다양한 실시형태에 따르면, 적어도 하나의 컨택 패드(1502)는, 다양한 제조 기술, 예를 들면, 물리 기상 증착, 전기화학 기상 증착, 화학 기상 증착, 전기도금, 무전해도금, 분자 빔 에피택시 및 주어진 애플리케이션에 대해 바람직할 수도 있는 다양한 다른 제조 기술에 의해 제 2 도전층(704)의 표면 위에 형성될 수도 있다.
도 15b는 위에서 설명된 프로세스를 통해 제조되고 도 4 내지 도 15a에서 예시된 바와 같은 센서 구조체(100)의, 다양한 실시형태에 따른, 오버헤드 뷰(overhead view)를 도시한다.
다양한 실시형태에 따르면, 위에서 설명된 프로세스에 의해 제조된 그리고 도 4 내지 도 15a에서 예시된 바와 같은 센서 구조체(100)는 도 16a 및 도 16b에 도시된 바와 같이 구현될 수도 있다. 도 16a 및 도 16b에 도시된 실시형태는, 주로, 적어도 하나의 에워싸인 챔버(enclosed chamber)의 볼륨은 적어도 하나의 에워싸인 챔버(1404)를 형성하기 위해 사용된 에칭 프로세스에 의해 정의될 수도 있다는 점에서, 도 4 내지 도 15a에 도시된 실시형태와는 상이하다.
다양한 실시형태에 따르면, 위에서 설명된 프로세스에 의해 제조된 그리고 도 4 내지 도 15a에서 예시된 바와 같은 센서 구조체(100)는 도 17에 도시된 바와 같이 구현될 수도 있다. 도 17에 묘사된 실시형태는 2개의 전기적 도전층(1702 및 1708)을 각각 포함할 수도 있다. 도전층(1702 및 1708)은 필러 구조체(1710)에 의해 서로 전기적으로 절연될 수도 있다. 필러 구조체(1710)는 도전층(1702 및 1708)을 기계적으로 결합시키도록 배열될 수도 있다. 다양한 실시형태에 따르면, 필러 구조체(1710)는 복수의 필러 구조체로서 구현될 수도 있다. 다양한 실시형태에 따르면, 센서 구조체(100)는, 도 17에 묘사된 바와 같이, 전극 소자(1706)를 포함할 수도 있다. 전극 소자(1706)는 도전층(1702 및 1708) 사이에 배열될 수도 있다. 다양한 실시형태에 따르면, 전극 소자(1706)는 절연층(1704)에 의해 도전층(1702 및 1708) 사이에 고정될 수도 있다. 절연층(1704)은 전극 소자(1706)를 적어도 부분적으로 캡슐화할 수도 있다. 다양한 실시형태에 따르면, 필러 구조체(1710)와 도전층(1702 및 1708)은 적어도 하나의 챔버(1712)를 정의할 수도 있다. 전극 소자(1706)의 적어도 일 부분은 적어도 하나의 챔버(1712)에 의해 포함될 수도 있다.
다양한 실시형태에 따르면, 도 18에 예시된 바와 같이, 센서 구조체 장치(sensor structure arrangement; 1810)가 개시된다. 센서 구조체 장치(1810)는 센서 구조체(100)와 임의의 프로세싱 회로부(132)를 포함할 수도 있다. 센서 구조체 장치(1810)는, 예를 들면, 셀룰러 전화기(1800)와 같은 다양한 전자 디바이스에서 구현될 수도 있다. 다양한 실시형태에 따르면, 센서 구조체(100)는 임의의 프로세싱 회로부(132)를 통해 셀룰러 전화기(1800)로 정보를 송신할 수도 있다. 다양한 실시형태에 따르면, 센서 구조체(100)는 적어도 제 1 신호(1812)와 제 2 신호(1814)를 임의의 프로세싱 회로부(132)로 송신하도록 구성될 수도 있다. 제 1 신호(1812)는, 위에서 설명된 압력파 크기 감지 구조체를 포함할 수도 있는 센서 구조체(100)의 부분에 의해 생성될 수도 있다. 제 2 신호(1814)는, 위에서 설명된 주변 압력 감지 구조체를 포함할 수도 있는 센서 구조체(100)의 부분에 의해 생성될 수도 있다. 다양한 실시형태에 따르면, 임의의 프로세싱 회로부(132)는 제 1 신호(1812)를, 셀룰러 전화기(1800)의 메인 프로세싱 칩일 수도 있는 마이크로프로세서(1802)와 같은 다른 프로세싱 회로부로 송신하도록 구성될 수도 있다. 추가적으로, 임의의 프로세싱 회로부(132)는 제 2 신호(1814)를 마이크로프로세서(1802)로 송신하도록 마찬가지로 구성될 수도 있다. 또한, 임의의 프로세싱 회로부(132)는 제 1 및 제 2 신호(1812 및 1814) 둘 다를 마이크로프로세서(1802)로 각각 송신하도록 구성될 수도 있다. 다양한 실시형태에서, 센서 구조체 장치(1810)는, 셀룰러 전화기(1800)의 해발 고도를 결정하기 위해 사용될 수도 있는 신호를 마이크로프로세서(1802)에 제공하도록 구성될 수도 있다. 셀룰러 전화기(1800)가 자신의 해발 고도를 결정하는 것을 허용할 수도 있는 신호는, 주변 압력 감지 구조체를 포함할 수도 있는 센서 구조체(100)의 부분에 의해 생성될 수도 있다.
다양한 실시형태에 따르면, 임의의 프로세싱 회로부(132)는 신호의 임의의 조합을 주어진 애플리케이션에 대해 소망될 수도 있는 다양한 추가적 프로세싱 디바이스로 송신하도록 구성될 수도 있다. 다양한 실시형태에서, 센서 구조체 장치(1810)는, 글로벌 포지셔닝 시스템(Global Positioning System; GPS) 디바이스, 가입자 식별 모듈(Subscriber Identity Module; SIM) 카드, 디지털 이미지 캡쳐 디바이스, 및 주어진 애플리케이션에 대해 바람직할 수도 있는 다양한 다른 디바이스와 같은 다양한 다른 전자 디바이스에서 구현될 수도 있다.
다양한 실시형태에 따르면, 도 19a 내지 도 19c에 예시된 바와 같이, 센서 구조체를 형성하기 위한 방법(1900)이 개시된다. 그 방법은, 1902에서 도시된 바와 같이 제 1 면(side)을 갖는 지지 구조체를 제공하는 단계; 1904에서 도시된 바와 같이 지지 구조체의 제 1 면 상에 제 1 전기적 도전층을 형성하는 단계; 1906에서 도시된 바와 같이 제 1 도전층 위에 전극 소자를 배열하는 단계; 1908에서 도시된 바와 같이 제 1 전기적 도전층으로부터 전극 소자의 반대측 상에 제 2 전기적 도전층을 배열하는 단계를 포함하고; 그리고 1910에서 도시된 바와 같이, 제 1 전기적 도전층의 일 부분과 제 2 전기적 도전층의 일 부분이 제 1 챔버를 형성하도록 구성될 수도 있고, 제 1 챔버 내의 압력은 제 1 챔버 외부의 압력보다 더 낮을 수도 있고 제 1 전기적 도전층의 또 다른 부분과 전극 소자의 일 부분은 제 2 챔버를 형성하도록 구성될 수도 있고, 제 2 챔버 내의 압력은 제 2 챔버 외부의 압력보다 더 낮을 수도 있다. 다양한 실시형태에 따르면, 그 방법은, 1912에서 도시된 바와 같이 제 1 전기적 도전층의 일 부분 위에 제 1 스페이서층을 형성하는 단계; 1914에서 도시된 바와 같이 제 2 전기적 도전층의 일 부분 위에 제 2 스페이서층을 형성하는 단계; 1916에서 도시된 바와 같이 제 1 전기적 도전층과 제 2 전기적 도전층 사이의 제 1 챔버 내에 제 1 필러 구조체를 배열하는 단계; 1918에서 도시된 바와 같이 제 1 전기적 도전층과 전극 소자 사이의 제 2 챔버 내에 제 2 필러 구조체를 배열하는 단계를 더 포함할 수도 있고; 또한, 1920에서 도시된 바와 같이 제 1 스페이서층은 제 1 전기적 도전층을 전극 소자에 고정하도록 배열될 수도 있고 제 2 스페이서층은 제 2 전기적 도전층을 전극 소자에 고정하도록 배열될 수도 있고; 1922에서 도시된 바와 같이 제 1 필러 구조체는 제 1 전기적 도전층을 제 2 전기적 도전층에 전기적으로 커플링하도록 배열될 수도 있고 제 2 필러 구조체는 제 1 전기적 도전층을 전극 소자로부터 전기적으로 절연하도록 배열될 수도 있다. 다양한 실시형태에 따르면, 그 방법은, 1924에 도시된 바와 같이, 지지 구조체 내에 캐비티를 형성하는 단계; 및 제 1 전기적 도전층, 제 1 스페이서층, 전극 소자, 제 2 스페이서층, 및 제 2 전기적 도전층을 통해 보이드를 형성하는 단계를 더 포함할 수도 있고; 1926에 도시된 바와 같이, 제 1 전기적 도전층의 적어도 일 부분이 지지 구조체 내의 캐비티에 걸쳐 현수될 수도 있고; 그리고 1928에 도시된 바와 같이, 보이드는 센서 구조체의 제 1 챔버를 포함하는 일 부분을 제 2 챔버를 포함하는 일 부분으로부터 전기적으로 절연하도록 배열될 수도 있다. 다양한 실시형태에 따르면, 제 1 면을 갖는 지지 구조체; 지지 구조체의 제 1 면 상에 형성된 제 1 전기적 도전층; 제 1 도전층 위에 배열된 전극 소자; 및 제 1 전기적 도전층으로부터 전극 소자의 반대측 상에 배열된 제 2 전기적 도전층을 포함하며; 제 1 전기적 도전층의 일 부분과 제 2 전기적 도전층의 일 부분이 제 1 챔버를 형성하고, 제 1 챔버 내의 압력은 제 1 챔버 외부의 압력보다 더 낮고, 제 1 전기적 도전층의 또 다른 부분과 전극 소자의 일 부분이 제 2 챔버를 형성하고, 제 2 챔버 내의 압력은 제 2 챔버 외부의 압력보다 더 낮은 센서 구조체가 제공된다.
다양한 실시형태에 따르면, 센서 구조체는: 제 1 전기적 도전층의 일 부분 위에 형성된 제 1 스페이서층; 제 2 전기적 도전층의 일 부분 위에 형성된 제 2 스페이서층; 제 1 전기적 도전층과 제 2 전기적 도전층 사이의 제 1 챔버 내에 배열된 제 1 필러 구조체; 및 제 1 전기적 도전층과 전극 소자 사이의 제 2 챔버 내에 배열된 제 2 필러 구조체를 더 포함할 수도 있다.
다양한 실시형태에 따르면, 전극 소자는 제 1 챔버 내에 적어도 부분적으로 배열될 수도 있다.
다양한 실시형태에 따르면, 제 1 챔버 내의 압력은 실질적으로 진공 압력이고 제 2 챔버 내의 압력은 실질적으로 진공 압력이다.
다양한 실시형태에 따르면, 제 1 스페이서층은 제 1 전기적 도전층을 전극 소자에 고정하도록 배열되고 제 2 스페이서층은 제 2 전기적 도전층을 전극 소자에 고정하도록 배열된다.
다양한 실시형태에 따르면, 제 1 필러 구조체는 제 1 전기적 도전층을 제 2 전기적 도전층에 전기적으로 커플링하도록 구성된다.
다양한 실시형태에 따르면, 제 1 필러 구조체는 제 1 챔버를 가로지른다.
다양한 실시형태에 따르면, 제 2 필러 구조체는 제 1 전기적 도전층을 전극 소자로부터 전기적으로 절연하도록 구성된다.
다양한 실시형태에 따르면, 제 2 필러 구조체는 제 2 챔버를 가로지른다.
다양한 실시형태에 따르면, 센서 구조체는: 지지 구조체 내에 형성된 캐비티; 및 제 1 전기적 도전층, 제 1 스페이서층, 전극 소자, 제 2 스페이서층, 및 제 2 전기적 도전층을 통해 형성된 보이드를 더 포함할 수도 있다.
다양한 실시형태에 따르면, 제 1 전기적 도전층의 적어도 일 부분은 지지 구조체 내의 캐비티에 걸쳐 현수된다.
다양한 실시형태에 따르면, 보이드는 센서 구조체의 제 1 챔버를 포함하는 일 부분을 제 2 챔버를 포함하는 일 부분으로부터 전기적으로 절연하도록 구성된다.
다양한 실시형태에 따르면, 센서 구조체는 마이크로전기기계 시스템으로서 구현될 수도 있다.
다양한 실시형태에 따르면, 센서 구조체 장치가 개시된다. 센서 구조체 장치는: 제 1 면을 갖는 지지 구조체; 지지 구조체의 제 1 면 상에 형성된 제 1 전기적 도전층; 제 1 도전층 위에 배열된 전극 소자; 및 전극 소자의, 제 1 전기적 도전층과는 반대면 상에 배열된 제 2 전기적 도전층으로 구성될 수도 있으며; 제 1 전기적 도전층의 일 부분과 제 2 전기적 도전층의 일 부분이 제 1 챔버를 형성할 수도 있고, 제 1 챔버 내의 압력은 제 1 챔버 외부의 압력보다 더 낮을 수도 있고, 제 1 전기적 도전층의 또 다른 부분과 전극 소자의 일 부분이 제 2 챔버를 형성할 수도 있고, 제 2 챔버 내의 압력은 제 2 챔버 외부의 압력보다 더 낮을 수도 있는 센서 구조체; 및 제 1 챔버의 편향에 의해 생성된 신호와 제 2 챔버의 변형에 의해 생성된 신호 중 적어도 하나를 검출하도록 구성될 수도 있는 회로를 포함할 수도 있다.
다양한 실시형태에 따르면, 칩이 개시된다. 칩은 압력 센서와 마이크로폰을 포함할 수도 있고, 압력 센서와 마이크로폰은 칩의 기판의 적어도 하나의 공통층을 구비한다. 다양한 실시형태에서, 마이크로폰과 압력 센서는, 칩의 기판에 모놀리식으로(monolithically) 형성된 적어도 하나의 층을 공유할 수도 있다.
다양한 실시형태에 따르면, 전자 디바이스가 개시된다. 전자 디바이스는 제 1 칩을 포함할 수도 있다. 제 1 칩은 압력 센서, 마이크로폰, 및 압력 센서 또는 마이크로폰 중 적어도 하나에 의해 제공된 적어도 하나의 신호를 프로세싱하도록 구성된 회로를 포함할 수도 있다. 다양한 실시형태에 따르면, 전자 디바이스는 통신 디바이스로서 구성될 수도 있다. 다양한 실시형태에서, 전자 디바이스는 회로로부터 적어도 하나의 신호를 수신하도록 구성된 제 2 칩을 더 포함할 수도 있다. 다양한 실시형태에 따르면, 제 2 칩은 신호 프로세싱 디바이스로서 구현될 수도 있다. 다양한 실시형태에 따르면, 제 2 칩은 가입자 식별 모듈(SIM)로서 구현될 수도 있다. 다양한 실시형태에서, 제 2 칩은, 예를 들면, 셀룰러 전화기와 같은 다양한 전자 디바이스에서 구현될 수도 있다. 다양한 실시형태에 따르면, 제 2 칩은 주어진 애플리케이션에 대해 바람직할 수도 있는 임의의 전자 디바이스로서 구현될 수도 있고/있거나 그 임의의 전자 디바이스 내에 통합될 수도 있다.
다양한 실시형태에 따르면, 지지 구조체를 형성하는 방법은: 제 1 면을 갖는 지지 구조체를 제공하는 단계; 제 1 면 상에 제 1 전기적 도전층을 형성하는 단계; 제 1 도전층 위에 전극 소자를 배열하는 단계; 전극 소자의, 제 1 전기적 도전층과는 반대면 상에 제 2 전기적 도전층을 배열하는 단계를 포함하며; 제 1 전기적 도전층의 일 부분과 제 2 전기적 도전층의 일 부분이 제 1 챔버를 형성하도록 구성되고, 제 1 챔버 내의 압력은 제 1 챔버 외부의 압력보다 더 낮고, 제 1 전기적 도전층의 또 다른 부분과 전극 소자의 일 부분이 제 2 챔버를 형성하도록 구성되고, 제 2 챔버 내의 압력은 제 2 챔버 외부의 압력보다 더 낮다.
다양한 실시형태에 따르면, 그 방법은: 제 1 전기적 도전층의 일 부분 위에 제 1 스페이서층을 형성하는 단계; 제 2 전기적 도전층의 일 부분 위에 제 2 스페이서층을 형성하는 단계; 제 1 전기적 도전층과 제 2 전기적 도전층 사이의 제 1 챔버 내에 제 1 필러 구조체를 배열하는 단계; 및 제 1 전기적 도전층과 전극 소자 사이의 제 2 챔버 내에 제 2 필러 구조체를 배열하는 단계를 더 포함할 수도 있다.
다양한 실시형태에 따르면, 제 1 스페이서층은 제 1 전기적 도전층을 전극 소자에 고정하도록 배열되고 제 2 스페이서층은 제 2 전기적 도전층을 전극 소자에 고정하도록 배열된다.
다양한 실시형태에 따르면, 제 1 필러 구조체는 제 1 전기적 도전층을 제 2 전기적 도전층에 전기적으로 커플링하도록 배열되고 제 2 필러 구조체는 제 1 전기적 도전층을 전극 소자로부터 전기적으로 절연하도록 배열된다.
다양한 실시형태에 따르면, 그 방법은: 지지 구조체 내에 캐비티를 형성하는 것; 및 제 1 전기적 도전층, 제 1 스페이서층, 전극 소자, 제 2 스페이서층, 및 제 2 전기적 도전층을 통해 보이드를 형성하는 단계를 더 포함할 수도 있다.
다양한 실시형태에 따르면, 제 1 전기적 도전층의 적어도 일 부분은 지지 구조체 내의 캐비티에 걸쳐 현수된다.
다양한 실시형태에 따르면, 보이드는 센서 구조체의 제 1 챔버를 포함하는 일 부분을 제 2 챔버를 포함하는 일 부분으로부터 전기적으로 절연하도록 구성된다.
본 개시가 특정 실시형태를 참조로 특별히 도시되고 설명되었지만, 첨부의 특허청구범위에 의해 정의되는 바와 같은 본 개시의 취지와 범위를 벗어나지 않으면서 실시형태 내에서 형태 및 상세에서 다양한 변형예가 이루어질 수도 있음이 당업자에 의해 이해되어야만 한다. 따라서, 본 개시의 범위는 첨부의 특허청구범위에 의해 나타내어지며 그러므로 특허청구범위의 의미와 그 균등한 범위 내에 있는 모든 변형예는 포괄되도록 의도된다.

Claims (20)

  1. 센서 구조체로서,
    제 1 면을 갖는 지지 구조체와,
    상기 지지 구조체의 상기 제 1 면 상에 형성된 제 1 전기적 도전층과,
    상기 제 1 전기적 도전층 위에 배열된 전극 소자와,
    상기 제 1 전기적 도전층으로부터 상기 전극 소자의 반대측 상에 배열된 제 2 전기적 도전층을 포함하되,
    상기 제 1 전기적 도전층의 일 부분과 상기 제 2 전기적 도전층의 일 부분은 제 1 챔버를 형성하고, 상기 제 1 챔버 내의 압력은 상기 제 1 챔버 외부의 압력보다 더 낮고, 상기 제 1 전기적 도전층의 다른 부분과 상기 전극 소자의 일 부분은 제 2 챔버를 형성하고, 상기 제 2 챔버 내의 압력은 상기 제 2 챔버 외부의 압력보다 더 낮은
    센서 구조체.
  2. 제 1 항에 있어서,
    상기 제 1 전기적 도전층의 일 부분 위에 형성된 제 1 스페이서층과,
    상기 제 2 전기적 도전층의 일 부분 위에 형성된 제 2 스페이서층과,
    상기 제 1 전기적 도전층과 상기 제 2 전기적 도전층 사이의 상기 제 1 챔버 내에 배열된 제 1 필러 구조체와,
    상기 제 1 전기적 도전층과 상기 전극 소자 사이의 상기 제 2 챔버 내에 배열된 제 2 필러 구조체를 더 포함하는
    센서 구조체.
  3. 제 2 항에 있어서,
    상기 전극 소자는 상기 제 1 챔버 내에 적어도 부분적으로 배열되는
    센서 구조체.
  4. 제 2 항에 있어서,
    상기 제 1 챔버 내의 압력은 실질적으로 진공 압력이고 상기 제 2 챔버 내의 압력은 실질적으로 진공 압력인
    센서 구조체.
  5. 제 2 항에 있어서,
    상기 제 1 스페이서층은 상기 제 1 전기적 도전층을 상기 전극 소자에 고정하도록 배열되고 상기 제 2 스페이서층은 상기 제 2 전기적 도전층을 상기 전극 소자에 고정하도록 배열되는
    센서 구조체.
  6. 제 2 항에 있어서,
    상기 제 1 필러 구조체는 상기 제 1 전기적 도전층을 상기 제 2 전기적 도전층에 전기적으로 커플링하도록 구성되는
    센서 구조체.
  7. 제 2 항에 있어서,
    상기 제 1 필러 구조체는 상기 제 1 챔버를 가로지르는
    센서 구조체.
  8. 제 2 항에 있어서,
    상기 제 2 필러 구조체는 상기 제 1 전기적 도전층을 상기 전극 소자로부터 전기적으로 절연하도록 구성되는
    센서 구조체.
  9. 제 2 항에 있어서,
    상기 제 2 필러 구조체는 상기 제 2 챔버를 가로지르는
    센서 구조체.
  10. 제 2 항에 있어서,
    상기 지지 구조체 내에 형성된 캐비티와,
    상기 제 1 전기적 도전층, 상기 제 1 스페이서층, 상기 전극 소자, 상기 제 2 스페이서층, 및 상기 제 2 전기적 도전층을 통해 형성된 보이드(a void)를 더 포함하는
    센서 구조체.
  11. 제 10 항에 있어서,
    상기 제 1 전기적 도전층의 적어도 일 부분은 상기 지지 구조체 내의 상기 캐비티에 걸쳐 현수되는(suspended)
    센서 구조체.

  12. 제 10 항에 있어서,
    상기 보이드는 상기 제 1 챔버를 포함하는 상기 센서 구조체의 일 부분을 상기 제 2 챔버를 포함하는 일 부분으로부터 전기적으로 절연하도록 구성되는
    센서 구조체.
  13. 제 1 항에 있어서,
    상기 센서 구조체는 마이크로전기기계 시스템을 포함하는
    센서 구조체.
  14. 센서 구조체 장치로서,
    센서 구조체와,
    회로를 포함하되,
    상기 센서 구조체는,
    제 1 면을 갖는 지지 구조체와,
    상기 지지 구조체의 상기 제 1 면 상에 형성된 제 1 전기적 도전층과,
    상기 제 1 전기적 도전층 위에 배열된 전극 소자와,
    상기 제 1 전기적 도전층으로부터 상기 전극 소자의 반대측 상에 배열된 제 2 전기적 도전층을 포함하고,
    상기 제 1 전기적 도전층의 일 부분과 상기 제 2 전기적 도전층의 일 부분은 제 1 챔버를 형성하고, 상기 제 1 챔버 내의 압력은 상기 제 1 챔버 외부의 압력보다 더 낮고, 상기 제 1 전기적 도전층의 다른 부분과 상기 전극 소자의 일 부분은 제 2 챔버를 형성하고, 상기 제 2 챔버 내의 압력은 상기 제 2 챔버 외부의 압력보다 더 낮고,
    상기 회로는, 상기 제 1 챔버의 편향에 의해 생성된 신호와 상기 제 2 챔버의 변형에 의해 생성된 신호 중 적어도 하나를 검출하도록 구성되는
    센서 구조체 장치.
  15. 칩으로서,
    압력 센서와,
    마이크로폰을 포함하되,
    상기 압력 센서와 상기 마이크로폰은 상기 칩의 기판의 적어도 하나의 공통층(common layer)을 갖는
    칩.
  16. 전자 디바이스로서,
    제 1 칩을 포함하되,
    상기 제 1 칩은,
    압력 센서와,
    마이크로폰과,
    상기 압력 센서 또는 상기 마이크로폰 중 적어도 하나에 의해 제공된 적어도 하나의 신호를 프로세싱하도록 구성된 회로를 포함하는
    전자 디바이스.
  17. 제 16 항에 있어서,
    상기 회로로부터 수신된 상기 적어도 하나의 신호를 프로세싱하도록 구성된 제 2 칩을 더 포함하는
    전자 디바이스.
  18. 제 17 항에 있어서,
    상기 제 2 칩은 신호 프로세싱 디바이스를 포함하는
    전자 디바이스.

  19. 제 17 항에 있어서,
    상기 제 2 칩은 가입자 식별 모듈을 포함하는
    전자 디바이스.
  20. 제 17 항에 있어서,
    통신 디바이스로서 구성되는
    전자 디바이스.
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