KR20150091666A - 비휘발성 메모리 장치 및 그것의 프로그램 방법 - Google Patents

비휘발성 메모리 장치 및 그것의 프로그램 방법 Download PDF

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Abstract

본 발명에 따른 비트라인들과 공통 소스 라인 사이에 기판에 수직한 방향으로 형성된 복수의 스트링들을 포함하는 비휘발성 메모리 장치의 프로그램 방법은: 상기 공통 소스 라인을 사전에 결정된 전압으로 설정하는 단계; 상기 설정된 공통 소스 라인을 플로팅하는 단계; 선택된 워드라인에 연결된 메모리 셀들에 대하여 프로그램 동작을 수행하는 단계; 및 상기 메모리 셀들에 대하여 검증 동작을 수행하는 단계를 포함한다.

Description

비휘발성 메모리 장치 및 그것의 프로그램 방법{NONVOLATILE MEMORY DEVICE AND PROGRAMMING METHOD THEREOF}
본 발명은 비휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
본 발명의 목적은 프로그램 속도를 향상시키는 비휘발성 메모리 장치 및 것의 프로그램 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 비트라인들과 공통 소스 라인 사이에 기판에 수직한 방향으로 형성된 복수의 스트링들을 포함하는 비휘발성 메모리 장치의 프로그램 방법은: 상기 공통 소스 라인을 사전에 결정된 전압으로 설정하는 단계; 상기 설정된 공통 소스 라인을 플로팅하는 단계; 선택된 워드라인에 연결된 메모리 셀들에 대하여 프로그램 동작을 수행하는 단계; 및 상기 메모리 셀들에 대하여 검증 동작을 수행하는 단계를 포함한다.
실시 예에 있어서, 상기 사전에 결정된 전압은 0V이다.
실시 예에 있어서, 상기 공통 소스 라인을 상기 사전에 결정된 전압으로 설정하는 단계는 상기 비트라인들을 설정하면서 진행된다.
실시 예에 있어서, 상기 공통 소스 라인을 설정한 뒤, 상기 공통 소스 라인의 플로팅 여부를 판별하는 단계를 더 포함한다.
실시 예에 있어서, 상기 공통 소스 라인의 플로팅 여부를 판별하는 단계는, 상기 공통 소스 라인의 레벨을 검출하는 단계; 및 상기 검출된 공통 소스 라인의 레벨에 따라 상기 공통 소스 라인의 플로팅 여부를 결정하는 단계를 포함한다.
실시 예에 있어서, 상기 공통 소스 라인의 플로팅 여부를 판별하는 단계는, 상기 공통 소스 라인의 레벨을 검출하는 단계; 상기 비휘발성 메모리 장치의 온도를 감지하는 단계; 상기 감지된 온도에 따라 상기 검출된 공통 소스 라인의 레벨을 보상하는 단계; 및 상기 보상된 공통 소스 라인의 레벨에 따라 상기 공통 소스 라인의 플로팅 여부를 결정하는 단계를 포함한다.
실시 예에 있어서, 상기 프로그램 동작을 수행하는 단계 이후에, 워드라인들을 방전하는 단계를 더 포함한다.
실시 예에 있어서, 상기 워드라인들을 방전하는 단계 이후에, 상기 공통 소스 라인을 방전하는 단계를 더 포함한다.
실시 예에 있어서, 상기 공통 소스 라인을 방전하는 단계 이후에, 상기 비트라인들을 리커버리하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 기판에 수직한 방향으로 형성되고 비트라인들과 공통 소스 라인(common source line; CSL) 사이에 연결된 복수의 스트링들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더; 프로그램 동작시 상기 선택된 메모리 블록의 워드라인들 중 선택된 워드라인에 연결된 메모리 셀들에게 프로그램될 데이터를 저장하거나, 검증 동작시 상기 선택된 워드라인에 연결된 메모리 셀들로부터 읽혀진 데이터를 저장하는 입출력 회로; 상기 공통 소스 라인을 사전에 결정된 전압으로 설정한 뒤 플로팅시키는 CSL 드라이버; 및 상기 프로그램 동작 및 상기 검증 동작시 상기 어드레스 디코더, 상기 입출력 회로 및 상기 CSL 드라이버를 제어하는 제어 로직을 포함한다.
실시 예에 있어서, 상기 사전에 결정된 전압은 프로그램 루프의 회수에 따라 가변된다.
실시 예에 있어서, 상기 프로그램 루프의 회수가 소정의 값 이하일 때, 상기 공통 소스 라인이 플로팅된다.
실시 예에 있어서, 상기 공통 소스 라인의 레벨을 검출하는 CSL 레벨 검출기를 더 포함하고, 상기 제어 로직은 상기 검출된 공통 소스 라인의 레벨을 이용하여 상기 공통 소스 라인의 플로팅 여부를 결정한다.
실시 예에 있어서, 상기 메모리 셀 어레이의 온도를 감지하는 온도 감지기를 더 포함하고, 상기 제어 로직은 상기 감지된 온도를 이용하여 상기 공통 소스 라인의 플로팅 여부를 결정한다.
실시 예에 있어서, 상기 CSL 드라이버는, 제 1 활성화 신호에 응답하여 상기 공통 소스 라인으로 공통 소스 라인 전압을 인가하는 제 1 트랜지스터; 공통 소스 라인 제어 신호에 응답하여 상기 공통 소스 라인을 플로팅시키는 제 2 트랜지스터; 제 2 활성화 신호에 응답하여 상기 공통 소스 라인을 접지단에 연결하는 제 3 트랜지스터를 포함한다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치 및 그것의 프로그램 방법은, 공통 소스 라인을 사전에 결정된 전압으로 설정한 뒤 플로팅하여 비트라인과 공통 소스 라인 사이의 커플링을 줄임으로써 프로그램 속도를 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 2는 도 1에 도시된 메모리 블록을 예시적으로 보여주는 도면이다.
도 3은 도 2에 도시된 메모리 블록의 단면도의 일부를 예시적으로 보여주는 도면이다.
도 4는 도 2에 도시된 메모리 블록의 등가 회로도를 예시적으로 보여주는 도면이다.
도 5는 도 4는 도 2에 도시된 메모리 블록의 등가 회로도를 다른 실시 예를 보여주는 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 CSL 드라이버를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 동작시 CSL 레벨 제어를 예시적으로 보여주는 도면이다.
도 9는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치를 보여주는 도면이다.
도 10은 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치를 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법에 대한 제 1 실시 예를 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법에 대한 제 2 실시 예를 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 프로그램 방법에 대한 제 3 실시 예를 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 프로그램 방법에 대한 제 4 실시 예를 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 블록도이다.
도 16 내지 도 19는 본 발명의 응용 예들을 보여주는 도면들이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 입출력 회로(130), 제어 로직(140) 및 CSL 드라이버(150)를 포함한다.
비휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리 장치(100)가 수직형 낸드 플래시 메모리 장치(VNAND)라고 하겠다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 정수)을 포함한다. 메모리 블록들(BLK1 ~ BLKz) 각각은 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트라인들(BLs)을 통해 입출력 회로(130)에 연결된다. 여기서 워드라인들(WLs)은 적층된 판형태로 구현될 수 있다.
복수의 메모리 블록들(BLK1 ~ BLKz) 각각은 기판 상에서 제 1 방향 및 제 2 방향(제 1 방향과 다름)에 따라 배열되고, 제 3 방향(제 1 방향과 제 2 방향으로 형성된 평면에 수직한 방향)으로 배열되는 3차원 구조의 복수의 스트링들(strings)을 포함한다. 여기서 복수의 스트링들 각각은, 비트라인과 공통 소스 라인(common source line, CSL) 사이에서 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터들로 구성된다. 여기서 복수의 메모리 셀들 각각은 적어도 한 비트를 저장할 수 있다. 실시 예에 있어서, 적어도 하나의 스트링 선택 트랜지스터 및 복수의 메모리 셀들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다. 다른 실시 예에 있어서, 복수의 메모리 셀들과 적어도 하나의 접지 선택 트랜지스터들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다.
어드레스 디코더(120)는 어드레스에 응답하여 복수의 메모리 블록들(BLK1 ~ BLKz) 중 어느 하나를 선택할 수 있다. 또한, 어드레스 디코더(120)는 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 디코딩된 로우(row) 어드레스를 이용하여 워드라인들(WLs), 스트링 선택 라인(SSL), 접지 선택 라인(GSL)을 선택한다. 또한, 어드레스 디코더(120)는 입력된 어드레스중 컬럼(column) 어드레스를 디코딩 할 수 있다. 여기서 디코딩된 컬럼 어드레스는 입출력 회로(130)에 전달될 것이다. 실시 예에 있어서, 어드레스 디코더(120)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 수 있다.
입출력 회로(130)는 비트라인들(BLs)을 통해 메모리 셀 어레이(110)에 연결된다. 입출력 회로(130)는 어드레스 디코더(120)로부터 디코딩된 컬럼 어드레스를 입력 받도록 구현될 것이다. 입출력 회로(130)는 디코딩된 컬럼 어드레스를 이용하여 비트라인들(BLs)을 선택할 수 있다.
입출력 회로(130)는 외부로부터(예를 들어, 메모리 제어기) 데이터를 입력 받고, 입력된 데이터를 메모리 셀 어레이(110)에 저장한다. 또한, 입출력 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽혀진 데이터를 외부로 출력할 것이다. 한편, 입출력 회로(130)는 메모리 셀 어레이(110)의 제 1 영역으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(110)의 제 2 영역으로 저장할 수도 있다. 예를 들어, 입출력 회로(130)는 카피-백(copy-back)을 수행하도록 구현될 수 있다.
제어 로직(140)은 비휘발성 메모리 장치(100)의 전반적인 동작(프로그램/읽기/소거 등)을 제어한다. 제어 로직(140)은 외부로부터 입력된 제어 신호들 혹은 명령에 응답하여 동작할 수 있다.
실시 예에 있어서, 제어 로직(140)은 CSL 드라이버(150)를 제어하기 위한 CSL 제어 신호(SCSL)를 발생할 수 있다. 여기서 CSL 제어 신호(SCSL)는 CSL 레벨, 메모리 셀 어레이(110)의 온도, 동작 모드, 프로그램 루프 회수, 시간 등과 같은 환경 정보를 근거로 하여 발생 될 수 있다.
CSL 드라이버(150)는 CSL 전압(Vcsl)을 입력 받고, CSL(common source line)에 CSL 전압(Vcsl)에 대응하는 전압을 제공할 수 있다. 여기서 CSL 전압(Vcsl)은 전압 발생기로부터 발생 될 수 있다. 또한, CSL 드라이버(150)는 CSL 제어 신호(SCSL)에 응답하여 CSL을 플로팅(floating) 시킬 수 있다. 예를 들어, CSL 제어 신호(SCSL)는 프로그램 동작시 CSL 레벨을 소정의 값으로 설정한 뒤 CSL을 플로팅 하도록 CSL 드라이버(150)에 제공될 수 있다. 또한, CSL 제어 신호(SCSL)는 프로그램 동작시 CSL 레벨을 소정의 값으로 설정하고 소정의 시간이 지난 후에 CSL을 플로팅 하도록 CSL 드라이버(150)에 제공될 수 있다.
일반적인 비휘발성 메모리 장치는 프로그램 동작시 부스팅 효율을 높이기 위하여 CSL 설정 상태를 지속적으로 유지한다. 그런데 이 경우, CSL과 비트라인 사이의 커플링(coupling)에 의하여 비트라인의 레벨이 상승할 수 있다. 그 결과, ISPP(incremental step pulse programming) 효과가 감소됨으로써, 프로그램 속도가 저하될 수 있다.
반면에, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 프로그램 동작시 CSL을 설정 한 뒤 CSL을 플로팅 시킴으로써, CSL과 비트라인 사이의 커플링을 방지할 수 있다. 그 결과로써, 본 발명의 비휘발성 메모리 장치(100)는 종래의 그것과 비교하여 프로그램 속도를 향상시킬 수 있다. 또한, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 프로그램 동작시 CSL을 플로팅시킴으로써 CSL로 인가되는 전력 소모를 줄일 수 있다.
도 2는 도 1에 도시된 메모리 블록(BLK)을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 기판(111) 위에 4개의 서브 블록들이 형성된다. 각각의 서브 블록들은 기판 위에 워드라인 컷들 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성된다. 여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷으로 분리된다. 워드라인 컷들 각각의 내부에는 벽(wall) 형태의 공통 소스 라인(CSL)이 형성될 수 있다.
실시 예에 있어서, 접지 선택 라인(GSL)과 워드라인들(WLs) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층되거나, 워드라인들(WLs)과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층될 수 있다.
각각의 워드라인 컷들은, 도시되지 않았지만 공통 소스 라인(common source line: CSL)을 포함한다. 실시 예에 있어서, 각각의 워드라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결된다. 비트라인에 연결된 필라(pillar)가 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 스트링이 형성된다.
도 2에서는 워드라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 서브 블록은 워드라인 컷과 스트링 선택 라인 컷 사이의 대상을 서브 블록으로 명명할 수 있다.
본 발명의 실시 예에 따른 블록(BLK)은 두 개의 워드라인들이 하나로 병합된 구조, 다른 말로 워드라인 병합 구조(merged wordline structure)로 구현될 수 있다.
도 3은 도 2에 도시된 메모리 블록의 단면도의 일부를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 메모리 블록(BLK)은 기판(111)과 수직 방향으로 형성된다. 기판(111)에는 n+ 도핑 영역(112)이 형성된다.
기판(111) 위에는 게이트 전극막(gate electrode layer, 113)과 절연막(insulation layer, 114)이 교대로 증착된다. 실시 예에 있어서, 게이트 전극막(113)과 절연막(114)의 측면에는 정보 저장막(information storage layer)이 형성될 수 있다.
게이트 전극막(113)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1 ~ WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다.
정보 저장막(115)은 터널 절연막(tunnel insulation layer), 전하 저장막(charge storage layer), 그리고 블록킹 절연막(blocking insulation layer)로 구성될 수 있다. 터널 절연막은 터널링 효과에 의해서 전하가 이동하는 절연막으로 동작할 수 있다. 전하 저장막은 전하를 포획(trap)하는 절연막으로 구성될 수 있다. 전하 저장막은, 예를 들면, 질화막(SiN) 또는 금속(알루미늄이나 하프늄) 산화막으로 형성될 수 있다. 블록킹 절연막은 게이트 전극막과 전하 저장막 사이에서 절연막으로 동작할 수 있다. 블록킹 절연막은 실리콘 산화막으로 형성될 수 있다. 여기서, 터널 절연막, 전하 저장막, 그리고 블록킹 절연막은 ONO(Oxide-Nitride-Oxide) 구조의 절연막으로 형성될 수 있다.
게이트 전극막(113)과 절연막(114)을 수직 방향으로 패터닝(vertical patterning)하면, 필라(pillar, 116)가 형성될 수 있다.
필라(116)는 게이트 전극막(113)과 절연막(114)을 관통하여 비트라인과 기판(111) 사이에 연결된다. 필라(116)의 내부는 충전 유전 패턴(filing dielectric pattern, 117)으로 실리콘 산화물(silicon oxide)과 같은 절연 물질 혹은 에어 갭(air gap)으로 형성 될 수 있다. 필라(116)의 외부는 수직 활성 패턴(vertical active pattern, 118)으로 채널 반도체로 구성될 수 있다. 실시 예에 있어서, 수직 활성 패턴(118)은 P 타입 실리콘층으로 형성될 수 있다. 스트링에 포함된 어느 하나의 메모리 셀은 필라(116)의 내부에서부터 순차적으로 충전 유전 패턴(117), 수직 활성 패턴(118), 정보 저장막(115) 및 게이트 전극막(113)으로 구성될 수 있다.
n+ 도핑 영역들(112) 위에는 공통 소스 라인들(CSL)이 신장되어 있다. 공통 소스 라인(CSL)은 벽(wall) 형태로 워드라인 컷 내부에 포함될 것이다.
도 4는 도 2에 도시된 메모리 블록(BLK)의 등가 회로도를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 비트 라인들(BL1 ~ BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(CS11 ~ CS33)이 연결되어 있다. 각각의 셀 스트링(예를 들면, CS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 ~ MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 도 4에서는 설명의 편의를 위하여 스트링에 포함된 메모리 셀의 개수가 8이라고 하겠다. 하지만, 본 발명의 스트링에 포함된 메모리 셀의 개수가 여기에 제한되지 않을 것이다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; string selection line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 내지 제 3 스트링 선택 라인(SSL1 ~ SSL3)으로 분리되어 있다. 도 4에서는 하나의 비트라인에 대응하는 3개의 스트링 선택 라인들(SSL1 ~ SSL3)에 대하여 도시한다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 메모리 블록(BLK)은 하나의 비트라인에 대응하는 적어도 2개의 스트링 선택 라인들로 구성될 수 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링의 접지 선택 라인(GSL)은 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
복수의 메모리 셀들(MC1 ~ MC8) 각각에 대응하는 워드라인들(WL1 ~ WL8)에 연결될 수 있다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부른다. 메모리 블록(BLK1)은 복수의 페이지들로 구성된다. 또한, 하나의 워드 라인에는 복수의 페이지들이 연결될 수 있다. 도 4을 참조하면, 공통 소스 라인(CSL)으로부터 워드 라인(예를 들면, WL4)은 3개의 페이지에 공통으로 연결되어 있다.
한편, 각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(SLC; single level cell) 또는 싱글 비트 셀(single bit cell)이라 부른다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC; multi level cell) 또는 멀티-비트 셀(multi bit cell)이라 부른다. 2비트 MLC의 경우에는 하나의 물리적 페이지에 2개의 페이지 데이터가 저장된다. 따라서 제 4 워드 라인(WL4)에 연결된 메모리 셀에는 6개의 페이지 데이터가 저장될 수 있다.
한편, 비휘발성 메모리 장치(100)가 차지 트랩형 플래시(charge trap flash; CTF)로 구현될 수 있다. 이 때, 프로그램된 CTF에 트랩 되어 있던 전하들이 시간이 지나면서 재분포되고 유실되는 IVS(initial verify shift)가 발생 될 수 있다. 이러한 산포 열화 현상을 극복하기 위하여 재프로그래밍을 수행할 수 있다.
한편, 도 4에 도시된 메모리 블록(BLK)에서는 접지 선택 라인(GSL)이 공유된 구조이다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 접지 선택 라인(GSL)은 스트링 선택 라인처럼 분리된 구조로 구현될 수도 있다.
도 5는 도 4는 도 2에 도시된 메모리 블록(BLK)의 등가 회로도를 다른 실시 예를 보여주는 도면이다. 도 5를 참조하면, 메모리 블록(BLKa)은, 도 4에 도시된 메모리 블록(BLK)과 비교하여 분리된 접지 선택 라인들(GSL1, GSL2, GSL3)을 포함한다. 도 5에 도시된 분리된 접지 선택 라인들(GSL1 ~ GSL3)의 개수는 3이다. 하지만 본 발명이 여기에 제한되지 않는다. 본 발명의 메모리 블록(BLKa)은 적어도 2개의 접지 선택 라인들로 구성될 수 있다.
한편, 도 2 내지 도 5에 도시된 메모리 블록에서 스트링은 기판(111)과 비트라인 사이에 형성된다. 하지만, 본 발명의 스트링의 구조가 여기에 제한되지 않을 수 있다. 본 발명의 스트링은 비트라인과 기판 사이에 형성된 제 1 스트링과 기판과 공통 소스 라인 사이에 형성된 제 2 스트링으로 구성될 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다. 도 6은 참조하면, 스트링은 비트라인(BL)과 공통 소스 라인(CSL) 사이에 형성되고, 비트라인(BL)과 기판 사이에 수직 방향으로 형성된 제 1 메모리 셀들과 기판과 공통 소스 라인(CSL) 사이에 수직 방향으로 형성된 제 2 메모리 셀들로 구성될 수 있다.
실시 예에 있어서, 메모리 블록(BLKb)은 P-BiCS 구조로 구현될 수 있다.
도 7은 본 발명의 실시 예에 따른 CSL 드라이버(150)를 예시적으로 보여주는 도면이다. 도 7을 참조하면, CSL 드라이버(150)는 트랜지스터들(MT1 ~ MT3) 및 디플리션 트랜지스터(DT)를 포함할 수 있다.
제 1 트랜지스터(MT1)는 활성화 신호(EN1)에 응답하여 CSL 전압(Vcsl)을 노드(ND)로 전송할 수 있다. 여기서 노드(ND)는 디플리션 트랜지스터(DT)를 통하여 공통 소스 라인(CSL)에 연결된다. 실시 예에 있어서, 제 1 트랜지스터(MT1)의 바디는 도 7에 도시된 바와 같이, 제 1 트랜지스터(MT1)의 드레인단에 연결될 수 있다. 제 2 트랜지스터(MT2)는 CSL 제어 신호(SCSL)에 응답하여 공통 소스 라인(CSL)으로 CSL 전압(Vcsl)의 전송을 차단함으로써 공통 소스 라인(CSL)을 플로팅 시킬 수있다. 제 3 트랜지스터(MT3)는 활성화 신호(EN2)에 응답하여 공통 소스 라인(CSL)을 접지단(GND)에 연결시킬 수 있다. 디플리션 트랜지스터(DT)는 노드(ND)와 공통 소스 라인(CSL) 사이에 연결되고, 게이트 전압(VG)을 인가받는 게이트단을 포함하고, 공통 소스 라인(CSL)의 전압이 소정의 값 이상일 때 공통 소스 라인(CSL)을 플로팅 시키거나, 노드(ND)의 전압이 소정의 값 이상일 때 공통 소스 라인(CSL)을 플로팅 시킬 수 있다.
본 발명의 실시 예에 따른 CSL 드라이버(150)는 제 1 활성화 신호(EN1)에 응답하여 공통 소스 라인(CSL)으로 CSL 전압(Vcsl)을 제공하고, 제 2 활성화 신호(EN2)에 응답하여 공통 소스 라인(CSL)을 접지단(GND)으로 접지하고, CSL 제어 신호(SCSL)에 응답하여 공통 소스 라인(CSL)을 플로팅 시킬 수 있다.
한편, 도 7에 도시된 CSL 드라이버(150)는 예시에 불과하며, 본 발명의 CSL 드라이버(150)는 다양한 구조로 구현될 수 있다.
도 8은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 프로그램 동작시 CSL 레벨 제어를 예시적으로 보여주는 도면이다. 도 1 내지 도 8을 참조하면, 프로그램 루프가 진행됨에 따라 CSL 레벨 제어는 다음과 같다. 처음 초기 프로그램 루프들(1,2)에서 공통 소스 라인(CSL)이 플로팅 된다. 이때 공통 소스 라인(CSL)의 레벨은 0V 일 수 있다. 하지만, 플로팅되는 공통 소스 라인(CSL)의 레벨이 여기에 제한될 필요는 없다.
초기 프로그램 루프들(1,2)을 지나면서 프로그램 완료되는 메모리 셀이 발생할 것이다. 이에 따라, 다음 프로그램 루프에서는 프로그램 금지될 메모리 셀들이 증가할 것이다. 따라서 각 프로그램 루프(3,4,5)의 프로그램 펄스(Vpgm) 인가 전 비트라인 설정 동작에서 공통 소스 라인(CSL)을 플로팅 하더라도 비트라인 커플링에 의하여 공통 소스 라인(CSL)의 레벨이 소정의 값으로 상승한다. 각 프로그램 루프(3,4,5)의 검증 펄스(C, F) 인가 전에 공통 소스 라인(CSL)은 접지단(GND)으로 방전될 것이다. 여기서 C는 거친(coarse) 검증 펄스이고, F는 세밀한(fine) 검증 펄스이다. 본 발명의 검증 동작이 반드시 여기에 제한되지 않으며, 거친 검증 펄스(C)는 인가되지 않거나 선택적으로 인가될 수 있다.
프로그램 루프들(1,2,3,4,5)을 많이 진행함에 따라 프로그램 완료되는 메모리 셀들이 급증하고, 이에 따라 프로그램 금지될 메모리 셀들도 급증할 것이다. 그 결과 비트라인 커플링에 영향력도 커질 것이다. 따라서, 다음 프로그램 루프들(6,7)의 비트라인 설정 동작에서 커플링에 의하여 공통 소스 라인(CSL)의 레벨은, 이전 프로그램 루프들(3,4, 5)의 그것보다 더 높아질 것이다. 이후, 각 프로그램 루프들(6,7)의 검증 펄스(C, F) 인가 전에 공통 소스 라인(CSL)은 접지단(GND)으로 연결함으로써 방전될 것이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 CSL 제어는 프로그램 펄스(Vpgm) 인가 전에 공통 소스 라인(CSL)을 플로팅 시키고, 검증 펄스(C,F) 인가 전에 공통 소스 라인(CSL)을 방전할 수 있다.
한편, 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 공통 소스 라인(CSL)의 레벨을 감지하여 공통 소스 라인(CSL)의 플로팅을 제어하도록 구현될 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치를 보여주는 도면이다. 도 9를 참조하면, 비휘발성 메모리 장치(100a)는 메모리 셀 어레이(110), 어드레스 디코더(120), 입출력 회로(130), 제어 로직(140a), CSL 드라이버(150) 및 CSL 레벨 검출기(152)를 포함한다. 비휘발성 메모리 장치(110a)는 도 1에 도시된 비휘발성 메모리 장치(100)과 비교하여 CSL 레벨 검출기(152)를 더 포함한다.
CSL 레벨 검출기(152)는 공통 소스 라인(CSL)의 레벨을 검출한다. 제어 로직(140a)은 검출된 공통 소스 라인(CSL)의 레벨에 따라 플로팅 여부를 결정하는 CSL 제어 신호(SCSL)를 발생할 수 있다. 예를 들어, 프로그램 동작시 공통 소스 라인(CSL)의 레벨이 소정의 값 이상일 때, 공통 소스 라인(CSL)을 플로팅 시키도록 CSL 제어 신호(SCSL)가 발생 될 수 있다.
한편, 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이의 온도를 반영하여 공통 소스 라인(CSL)의 플로팅을 제어하도록 구현될 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치를 보여주는 도면이다. 도 10을 참조하면, 비휘발성 메모리 장치(100b)는 메모리 셀 어레이(110), 어드레스 디코더(120), 입출력 회로(130), 제어 로직(140b), CSL 드라이버(150), CSL 레벨 검출기(152) 및 온도 감지기(154)를 포함한다. 비휘발성 메모리 장치(110b)는 도 9에 도시된 비휘발성 메모리 장치(100)과 비교하여 온도 감지기(154)를 더 포함한다.
온도 감지기(154)는 메모리 셀 어레이(110)의 온도를 감지하여, 대응하는 값을 출력한다. 제어 로직(140b)은 CSL 레벨 검출기(142)로부터 출력된 공통 소스 라인(CSL)의 레벨에 대응하는 값과 온도 감지기(154)로부터 출력되는 온도 값은 근거로 하여 플로팅 여부를 결정하는 CSL 제어 신호(SCSL)를 발생할 수 있다. 예를 들어, 프로그램 동작시 공통 소스 라인(CSL)의 레벨이 소정의 값 이상이고, 메모리 셀 어레이(110)의 온도가 소정의 값 이상일 때, 공통 소스 라인(CSL)을 플로팅 시키도록 CSL 제어 신호(SCSL)가 발생 될 수 있다. 다른 말로, CSL 레벨 검출기(142)로부터 출력된 공통 소스 라인(CSL)의 레벨은 메모리 셀 어레이(110)의 온도에 따라 보상될 것이다.
도 11은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법에 대한 제 1 실시 예를 보여주는 도면이다. 도 1 내지 도 11을 참조하면, 비휘발성 메모리 장치의 프로그램 방법은 다음과 같다. 공통 소스 라인(CSL)이 소정의 값으로 설정된다. 여기서 설정되는 소정의 값은 도 7에 도시된 바와 같이 0V일 수 있다(S110). 이후, 설정된 공통 소스 라인(CSL)이 플로팅된다(S120). 이후, 선택된 워드라인으로 프로그램 펄스를 인가함으로써 프로그램 동작이 실행된다(S130). 이후, 프로그램 동작이 제대로 수행되었는지 검증 동작이 수행될 것이다(S140).
본 발명의 실시 예에 따른 프로그램 방법은, 소정의 값의 공통 소스 라인(CSL)를 플로팅시킨 후 프로그램 동작을 수행할 수 있다.
한편, 본 발명의 실시 예에 따른 프로그램 방법은 공통 소스 라인(CSL)의 플로팅 여부를 더 추가할 수 있다.
도 12는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법에 대한 제 2 실시 예를 보여주는 도면이다. 도 12를 참조하면, 프로그램 방법은, 도 11에 도시된 프로그램 방법과 비교하여 공통 소스 라인(CSL)을 플로팅할 필요가 있는 지를 판별하는 단계(S115)가 추가될 것이다. 만일, 공통 소스 라인(CSL)을 플로팅할 필요가 없다면, 곧바로 S130 단계로 진행될 것이다.
여기서 공통 소스 라인(CSL)의 플로팅 여부는, 프로그램 루프의 회수, 공통 소스 라인(CSL)의 레벨, 메모리 셀 어레이의 온도 등과 같은 환경 정보에 의해 결정 될 수 있다.
본 발명의 실시 예에 따른 프로그램 방법은 공통 소스 라인(CSL)의 플로팅 여부를 판별하는 단계를 포함할 수 있다.
도 13은 본 발명의 실시 예에 따른 프로그램 방법에 대한 제 3 실시 예를 보여주는 도면이다. 도 1 내지 도 10 및 도 13을 참조하면, 비휘발성 메모리 장치의 프로그램 방법은 다음과 같다.
선택된 스트링들 및 비선택된 스트링들의 채널들이 설정될 것이다(S210). 채널들의 설정 동작에서 채널에 포함된 전하들이 접지단(GND)로 방전 될 수 있다. 프로그램될 데이터가 입출력 회로(도 1 참조, 130)에 설정 될 것이다. 입출력 회로(130)에 포함된 복수의 페이지 버퍼들은 프로그램될 데이터를 입력 받고, 필요에 따라 입력된 데이터에 대한 덤핑 동작을 수행한다(S220). 이후 프로그램 루프가 진행될 것이다. 프로그램 루프는 S230 단계에서 S280 단계로 진행되며, 검증 동작 결과로써 프로그램 동작이 완료되지 않을 경우 프로그램 펄스(Vpgm)를 소정의 값으로 인가하여 반복될 것이다.
프로그램 루프의 각 단계를 살펴보면 다음과 같다. 비트라인들(BLs)과 공통 소스 라인(CSL)이 설정 될 것이다. 예를 들어, 프로그램될 메모리 셀에 연결된 비트라인들은 0V로 설정되고, 프로그램 금지될 메모리 셀에 연결된 비트라인은 전원전압(VDD)으로 설정될 수 있다. 공통 소스 라인(CSL)은 소정의 값, 예를 들어 0V로 설정될 수 있다(S230).
이후, 공통 소스 라인(CSL)이 플로팅 될 것이다. 여기서 공통 소스 라인(CSL)의 플로팅은 디폴트로 진행될 수도, 옵션적으로 진행될 수 있다(S235). 이후, 선택 워드라인으로 프로그램 펄스(Vpgm), 즉 프로그램 전압이 인가되고 비선택 워드라인들로 프로그램 패스 전압이 인가됨으로써 프로그램 동작이 실행된다(S240).
이후, 검증 동작을 수행하기 위하여 워드라인들(WLs)의 전하들이 방전될 것이다(S250). 워드라인들(WLs)의 방전 이후에 공통 소스 라인(CSL)의 전하들이 방전될 것이다(S260). 실시 예에 있어서, 공통 소스 라인(CSL)의 방전 동작은 계단형(step type, 혹은 lamp type)으로 진행 될 수 있다. 이후 비트라인들(BLs)에 대한 리커버리 동작이 수행될 것이다(S270). 이후, 선택된 워드라인에 연결된 프로그램된 메모리 셀들이 제대로 프로그램 되었는지 검증 펄스(C,F)를 인가함으로써 검증 동작이 수행될 것이다(S280).
한편, 도 13에서는 워드라인들(WLs)의 방전 동작 이후에 공통 소스 라인(CSL)의 방전 동작이 수행되었다. 하지만, 본 발명의 프로그램 동작은 여기에 제한되지 않을 것이다. 공통 소스 라인(CSL)의 방전 이후에 워드라인들(WLs)의 방전 동작이 수행될 수도 있다.
도 14는 본 발명의 실시 예에 따른 프로그램 방법에 대한 제 4 실시 예를 보여주는 도면이다. 도 1 내지 도 10 및 도 14를 참조하면, 비휘발성 메모리 장치의 프로그램 방법은, 도 13에 도시된 프로그램 방법과 비교하여 S250a 및 S260a 다르다. 본 발명의 실시 예에 따른 프로그램 방법은 공통 소스 라인(CSL)의 방전을 수행(S250a)한 후에 워드라인들(WLs)의 방전을 수행(S260a)할 수 있다.
도 15는 본 발명의 실시 예에 따른 저장 장치(10)를 예시적으로 보여주는 블록도이다. 도 15를 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치(12) 및 그것을 제어하는 메모리 제어기(14)를 포함한다. 도 1에 도시된 저장치(10)는 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있다.
비휘발성 메모리 장치(12)는 도 1 내지 도 14에서 설명한 비휘발성 메모리 장치(100, 100a, 100b)로 구현될 수 있다.
메모리 제어기(14)는 호스트의 요청에 응답하여 비휘발성 메모리 장치(12)에 대한 읽기, 쓰기, 소거 동작 등을 제어한다. 메모리 제어기(14)는 적어도 하나의 중앙처리장치(14-1), 버퍼 메모리(14-2), 에러 정정 회로(14-3), 호스트 인터페이스(14-5) 및 NVM 인터페이스(14-6)를 포함한다.
중앙처리장치(14-1)는 비휘발성 메모리 장치(12)에 대한 전반적인 동작(예를 들면, 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. RAM(14-2)는 중앙처리장치(14-1)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. RAM(14-2)이 워크 메모리로 사용되는 경우에, 중앙처리장치(14-1)에 의해서 처리되는 데이터가 임시 저장된다. RAM(14-2)이 버퍼 메모리로 사용되는 경우에는, 호스트에서 비휘발성 메모리 장치(12)로/또는 비휘발성 메모리 장치(12)에서 호스트로 전송될 데이터를 버퍼링하는데 사용된다. RAM(14-2)이 캐시 메모리로 사용되는 경우에는 저속의 비휘발성 메모리 장치(12)가 고속으로 동작하도록 한다.
ECC 회로(14-3)는 비휘발성 메모리 장치(12)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; Error Correction Code)를 생성한다. ECC 회로(14-3)는 비휘발성 메모리 장치(12)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 비휘발성 메모리 장치(12)에 저장될 수 있다. 또한, ECC 회로(14-3)는 비휘발성 메모리 장치(12)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(14-3)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. ECC 회로(14-3)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
메모리 제어기(14)는 호스트 인터페이스(14-5)를 통해 호스트와 데이터 등을 주고 받고, NVM 인터페이스(14-6)를 통해 비휘발성 메모리 장치(12)와 데이터 등을 주고 받는다. 호스트 인터페이스(14-5)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트와 연결될 수 있다.
실시 예에 있어서, 메모리 제어기(14)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.
상술 된 바와 같이, 본 발명에 실시 예에 따른 비휘발성 메모리 장치는 프로그램 산포 개선을 위한 CSL 레벨 제어 방법을 개시한다. 일반적으로 프로그램 금지 부스팅 효율 특성 개선을 위해 프로그램 동작시 CSL을 일정한 레벨로 설정한다. 하지만 CSL 캐퍼시턴스가 커다란 3D-NAND 구조에서는, CSL 설정 시간이 증가함으로써 프로그램 구간에서도 CSL 레벨 설정이 이루어질 수 있다. 이는 CSL과 BL의 상호간 커플링에 의하여 프로그램 특성에 영향을 줄 수 있다. 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 program 구간 중 CSL 레벨을 제어함으로써, 이러한 부작용을 줄일 수 있다.
본 발명의 비휘발성 메모리 장치는 CSL 레벨 설정 후에 CSL을 플로팅시킴으로써 CSL과 비트라인 사이의 커플링을 최소화시킴으로써 ISPP(incremental step pulse programming)의 효과 감소를 방지할 수 있다. 예를 들어, 비휘발성 메모리 장치는 CSL를 소정의 전압으로 설정한 뒤에 자동으로 CSL을 플로팅 시키거나, 소정의 시간 후에 CSL을 플로팅 시킬 수 있다.
본 발명은 SSD(solid state drive)에 적용 가능하다.
도 16은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 16을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 14에서 설명된 바와 같이 공통 소스 라인(CSL)의 플로팅시킨 후에 프로그램 동작을 수행하도록 구현될 수 있다. SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들에 다양한 방법으로 맵핑 될 수 있다. 에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1250)는 낸드 플래시 인터페이스일 수 있다. 이 외에도 호스트 인터페이스(1250)는 다양한 인터페이스에 의해 구현될 수 있으며, 복수의 인터페이스들로 구현될 수도 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
본 발명의 실시 예에 따른 SSD(1000)는 공통 소스 라인(CSL)을 플로팅시킨 후에 프로그램 동작을 수행함으로써, 비트라인 커플링을 최소화시키고, 그에 따라 프로그램 속도의 향상을 기대할 수 있다.
본 발명은 eMMC(embedded multi media card, moviNAND, iNAND)에도 적용 가능하다.
도 17은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 17을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 도 1 내지 도 14에서 설명된 바와 같이 공통 소스 라인(CSL)을 제어함으로써 공통 소스 라인(CSL)과 비트라인 사이의 커플링 효과를 최소화시키는 프로그램 동작을 수행하도록 구현될 수 있다. 메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다. 또 다른 실시 예에 있어서, 호스트 인터페이스(2250)는 낸드 인터페이스일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(1100) 및 낸드 인터페이스(1230)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(1200)에 제공된다. 실시 예에 있어서, eMMC(1000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
본 발명의 실시 예에 따른 eMMC(2000)는 프로그램 속도를 향상하기 위하여 공통 소스 라인(CSL)의 플로팅 여부를 제어할 수 있다.
본 발명은 UFS(uiversal flash storage)에도 적용 가능하다.
도 18은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 18을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400)를 포함할 수 있다. UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 도 15에 도시된 저장 장치(10)로 구현될 수 있다.
한편, 임베디드 UFS 장치(3300)와 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC,SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다.
도 19는 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다. 도 19를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 것이다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 1 내지 도 14에서 설명된 바와 같이 프로그램 동작 속도를 향상시키기 위하여 공통 소스 라인(CSL)을 제어하도록 구현될 것이다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
본 발명의 실시 예에 따른 모바일 장치(4000)는 프로그램 속도를 개선하는 저장 장치(4400)를 구비함으로써 시스템적인 성능 향상을 꾀할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100, 100a, 100b: 비휘발성 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 입출력 회로
140, 140a, 140b: 제어 로직
150: CSL 드라이버
152: CSL 레벨 검출기
154: 온도 감지기

Claims (10)

  1. 비트라인들과 공통 소스 라인 사이에 기판에 수직한 방향으로 형성된 복수의 스트링들을 포함하는 비휘발성 메모리 장치의 프로그램 방법에 있어서:
    상기 공통 소스 라인을 사전에 결정된 전압으로 설정하는 단계;
    상기 설정된 공통 소스 라인을 플로팅하는 단계;
    선택된 워드라인에 연결된 메모리 셀들에 대하여 프로그램 동작을 수행하는 단계; 및
    상기 메모리 셀들에 대하여 검증 동작을 수행하는 단계를 포함하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 공통 소스 라인을 상기 사전에 결정된 전압으로 설정하는 단계는 상기 비트라인들을 설정하면서 진행되는 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 공통 소스 라인을 설정한 뒤, 상기 공통 소스 라인의 플로팅 여부를 판별하는 단계를 더 포함하고,
    상기 공통 소스 라인의 플로팅 여부를 판별하는 단계는, 상기 공통 소스 라인의 레벨을 검출하는 단계; 및 상기 검출된 공통 소스 라인의 레벨에 따라 상기 공통 소스 라인의 플로팅 여부를 결정하는 단계를 포함하는 프로그램 방법.
  4. 제 1 항에 있어서,
    상기 공통 소스 라인을 설정한 뒤, 상기 공통 소스 라인의 플로팅 여부를 판별하는 단계를 더 포함하고,
    상기 공통 소스 라인의 플로팅 여부를 판별하는 단계는, 상기 공통 소스 라인의 레벨을 검출하는 단계; 상기 비휘발성 메모리 장치의 온도를 감지하는 단계; 상기 감지된 온도에 따라 상기 검출된 공통 소스 라인의 레벨을 보상하는 단계; 및 상기 보상된 공통 소스 라인의 레벨에 따라 상기 공통 소스 라인의 플로팅 여부를 결정하는 단계를 포함하는 프로그램 방법.
  5. 제 1 항에 있어서,
    상기 프로그램 동작을 수행하는 단계 이후에, 워드라인들을 방전하는 단계를 더 포함하는 프로그램 방법.
  6. 제 5 항에 있어서,
    상기 워드라인들을 방전하는 단계 이후에, 상기 공통 소스 라인을 방전하는 단계를 더 포함하는 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 공통 소스 라인을 방전하는 단계 이후에, 상기 비트라인들을 리커버리하는 단계를 더 포함하는 프로그램 방법.
  8. 기판에 수직한 방향으로 형성되고 비트라인들과 공통 소스 라인(common source line; CSL) 사이에 연결된 복수의 스트링들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더;
    프로그램 동작시 상기 선택된 메모리 블록의 워드라인들 중 선택된 워드라인에 연결된 메모리 셀들에게 프로그램될 데이터를 저장하거나, 검증 동작시 상기 선택된 워드라인에 연결된 메모리 셀들로부터 읽혀진 데이터를 저장하는 입출력 회로;
    상기 공통 소스 라인을 사전에 결정된 전압으로 설정한 뒤 플로팅시키는 CSL 드라이버; 및
    상기 프로그램 동작 및 상기 검증 동작시 상기 어드레스 디코더, 상기 입출력 회로 및 상기 CSL 드라이버를 제어하는 제어 로직을 포함하는 비휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 사전에 결정된 전압은 프로그램 루프의 회수에 따라 가변되고,
    상기 프로그램 루프의 회수가 소정의 값 이하일 때, 상기 공통 소스 라인이 플로팅되는 비휘발성 메모리 장치.
  10. 제 8 항에 있어서,
    상기 공통 소스 라인의 레벨을 검출하는 CSL 레벨 검출기를 더 포함하고,
    상기 제어 로직은 상기 검출된 공통 소스 라인의 레벨을 이용하여 상기 공통 소스 라인의 플로팅 여부를 결정하는 비휘발성 메모리 장치.

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