KR20150078573A

KR20150078573A - Liquid crystal display device

Info

Publication number: KR20150078573A
Application number: KR1020130168052A
Authority: KR
Inventors: 유상희
Original assignee: 엘지디스플레이 주식회사
Priority date: 2013-12-31
Filing date: 2013-12-31
Publication date: 2015-07-08

Abstract

The present invention relates to a DRD liquid crystal display device which reduces an opening ratio in an existing DRD liquid crystal display device, solves a problem that power consumption is increased, and can apply a Z-inversion method. The liquid crystal display device comprises: a plurality of gate lines and data lines crossing each other on a display area of a liquid crystal panel; a plurality of sub-pixels arranged for each gap between odd numbered gate lines and even numbered gate lines; a thin film transistor on each pixel; and a plurality of data connection lines connecting odd numbered data lines adjacent to a non-display area of the liquid crystal panel, and connecting adjacent even numbered data lines. Each connection line is connected to each channel of a data driver. A plurality of data lines are arranged for each gap of sub pixels in the vertical direction of each gate line. Each data line is connected to only sub pixels of one side row through the thin film transistor.

Description

액정 표시장치{Liquid crystal display device}[0001] Liquid crystal display device [0002]

본 발명은 액정 표시장치에 관한 것으로, 특히 개구율을 향상시키고 저소비전력으로 구동할 수 있는 DRD(Double Rate Driving) 액정표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display, and more particularly, to a double-rate driving (DRD) liquid crystal display device capable of improving an aperture ratio and driving with low power consumption.

일반적으로, 액정 표시장치는 액정의 전기적 및 광학적 특성을 이용하여 영상을 표시한다. 액정은 굴절율, 유전율 등이 분자 장축 방향과 단축 방향에 따라 서로 다른 이방성 성질을 갖고, 분자 배열과 광학적 성질을 쉽게 조절할 수 있다. 이를 이용한 액정 표시장치는 전계의 크기에 따라 액정 분자들의 배열 방향을 가변시켜서 편광판을 투과하는 광 투과율을 조절함으로써 영상을 표시한다.In general, a liquid crystal display device displays an image using electrical and optical characteristics of a liquid crystal. Liquid crystals have different anisotropic properties depending on the molecular long axis direction and short axis direction of refractive index and dielectric constant, and can easily control the molecular arrangement and optical properties. A liquid crystal display device using the same displays an image by changing the alignment direction of liquid crystal molecules according to the electric field size and adjusting the light transmittance transmitted through the polarizing plate.

액정 표시장치는 다수의 화소들이 매트릭스 형태로 배열된 액정 패널과, 액정 패널의 게이트 라인을 구동하는 게이트 드라이버와, 액정 패널의 데이터 라인을 구동하는 데이터 드라이버 등을 포함한다.A liquid crystal display includes a liquid crystal panel in which a plurality of pixels are arranged in a matrix form, a gate driver for driving gate lines of the liquid crystal panel, and a data driver for driving data lines of the liquid crystal panel.

이러한, 액정 표시장치는 직류(DC) 옵셋 성분을 감소시키고 액정의 열화를 줄이기 위하여, 이웃한 액정셀들 사이에서 극성이 반전되고 프레임 단위로 극성이 반전되는 인버전 구동이 적용되고 있다.In order to reduce the direct current (DC) offset component and reduce the deterioration of the liquid crystal, such a liquid crystal display device is applied with inversion driving in which polarity is reversed between neighboring liquid crystal cells and polarity is reversed on a frame basis.

또한, 액정 표시장치의 회로 비용을 절감하기 위해, 기존 대비 게이트 라인의 수를 2배로 늘리는 대신 데이터 라인의 수를 1/2 배로 줄여 데이터 드라이브 IC의 수를 줄인 DRD(Double Rate Driving) 방식의 액정 표시장치가 개발되고 있다.In addition, in order to reduce the circuit cost of a liquid crystal display device, instead of doubling the number of gate lines compared to the conventional one, a DRD (Double Rate Driving) type liquid crystal display A display device is being developed.

도 1은 일반적인 DRD 방식의 액정 표시장치의 구성도이고, 도 2는 일반적인 DRD 방식의 액정 패널의 구체적인 레이아웃도이다.FIG. 1 is a configuration diagram of a general DRD type liquid crystal display device, and FIG. 2 is a specific layout diagram of a general DRD type liquid crystal panel.

일반적인 DRD 방식의 액정 표시장치는, 도 1에 도시한 바와 같이, 데이터 라인들(DL1 내지 DLm)의 수가 반감된 구조의 화소 매트릭스를 구비한 액정패널(2)과, 상기 액정패널(2)의 각 데이터 라인들(DL1 내지 DLm)에 영상 신호를 충전시키는 데이터 드라이버(4)와, 상기 액정패널(2)의 게이트 라인들(GL1 내지 GLn)을 구동하는 게이트 드라이버(6), 및 외부로부터의 영상 데이터(RGB)를 정렬하여 데이터 드라이버(4)에 공급함과 아울러 상기 데이터 드라이버(4)가 약충전 기간에 왜곡되는 영상 신호의 충전량만큼 강충전 기간에 그 충전량을 감소시켜 충전시키도록 데이터 제어신호(DCS)를 생성하여 데이터 드라이버(4)를 제어하는 타이밍 컨트롤러(8)를 구비한다.1, a general DRD type liquid crystal display device includes a liquid crystal panel 2 having a pixel matrix of a structure in which the number of data lines DL1 to DLm is reduced by half, A data driver 4 for charging the data lines DL1 to DLm with video signals, a gate driver 6 for driving the gate lines GL1 to GLn of the liquid crystal panel 2, The data driver 4 supplies the image data RGB to the data driver 4 and supplies the image data RGB to the data driver 4 so that the data driver 4 charges the image signal in the strong charging period by reducing the amount of the charged image signal, (DCS) to control the data driver 4.

상기 액정패널(2)은 상호 교차하는 다수의 게이트 라인(GL1 내지 GLn) 및 데이터 라인(DL1 내지 DLm)과, 홀수번째 게이트 라인(GL1, GL3, GL5, ...GLn-1)과 짝수번째 게이트 라인(GL2, GL4, GL6,...GLn) 사이마다 배열된 다수의 서브 화소(R,G,B)를 포함하고, 다수의 서브 화소(R,G,B)와 게이트 라인(GL1 내지 GLn) 및 데이터 라인(DL1 내지 DLm)에 각각 접속된 박막 트랜지스터(TFT)를 포함한다.The liquid crystal panel 2 includes a plurality of gate lines GL1 to GLn and data lines DL1 to DLm and odd-numbered gate lines GL1, GL3, GL5, ..., GLn- G and B and a plurality of sub-pixels R, G and B arranged between the gate lines GL2, GL4, GL6, ..., and GLn, And a thin film transistor (TFT) connected to the data lines DL1 to DLm, respectively.

상기 데이터 라인들(DL1 내지 DLm) 각각은 양측에 위치한 홀수열의 서브 화소들 및 짝수열의 서브 화소들과 공통 접속된다. 다시 말하여, 각 데이터 라인(DL1 내지 DLm)은 그 데이터 라인과 인접하여 왼쪽에 위치한 홀수열의 서브 화소들 각각과 해당 박막 트랜지스터(TFT)를 통해 접속되고, 그 데이터 라인과 인접하여 오른쪽에 위치한 짝수열의 서브 화소들 각각과 해당 박막 트랜지스터(TFT)를 통해 접속된다. 그리고, 한 데이터 라인과 접속된 홀수열의 서브 화소들과 짝수열의 서브 화소들은 해당 박막 트랜지스터(TFT)를 통해 서로 다른 게이트 라인과 접속되어 순차 구동된다. Each of the data lines DL1 to DLm is commonly connected to sub-pixels in odd columns and sub-pixels in even columns located on both sides. In other words, each of the data lines DL1 to DLm is connected to each of the sub-pixels in the odd-numbered column located on the left side adjacent to the data line through the thin film transistor TFT, and is connected to the even- Pixel are connected to each of the sub-pixels of the column through the thin film transistor (TFT). Sub-pixels in an odd-numbered column connected to one data line and sub-pixels in an even-numbered column are sequentially connected to different gate lines through corresponding thin film transistors (TFT).

다시 말하여, 가로줄을 구성하는 서브 화소들 각각은 한 쌍의 게이트 라인 즉, 홀수열의 게이트 라인과 짝수열의 게이트 라인 사이에 배치되어서, 상기 홀수열 및 짝수열의 게이트 라인들 중 어느 하나와 접속된다. 이때, 상기 가로줄에서 같은 데이터 라인과 접속된 한 쌍의 서브 화소, 즉 홀수열의 서브 화소와 짝수열의 서브화소는 상기 한 쌍의 게이트 라인 중 서로 다른 게이트 라인과 접속되어서 순차 구동된다. 이에 따라, 게이트 라인들(GL1 내지 GLn)의 수는 2배로 증가되지만 데이터 라인들(DL1 내지 DLm)의 수는 반감된다.In other words, each of the sub-pixels constituting the horizontal line is disposed between a pair of gate lines, that is, between an odd column gate line and an even column gate line, and is connected to any one of the odd column and even column gate lines. At this time, a pair of sub-pixels connected to the same data line in the horizontal line, that is, sub-pixels in an odd-numbered column and sub-pixels in an even-numbered column are sequentially connected to different gate lines among the pair of gate lines. Accordingly, the number of the gate lines GL1 to GLn is doubled, but the number of the data lines DL1 to DLm is halved.

여기서, 상기 박막트랜지스터(TFT) 및 화소 전극의 구성을 보다 구체적으로 설명하면 다음과 같다.Here, the structure of the thin film transistor (TFT) and the pixel electrode will be described in more detail as follows.

도 1 및 도 2에 도시된 바와 같이, 하나의 데이터 라인을 공유하여 가로줄을 구성하는 인접한 두개의 서브 화소의 각 박막트랜지스터(TFT)는 게이트 라인과 연결되는 방향이 서로 반대로 되어 있다.As shown in FIGS. 1 and 2, the thin film transistors (TFTs) of two adjacent sub-pixels that share a single data line and constitute a horizontal line are connected in opposite directions to each other.

각 박막트랜지스터(TFT)는, 도 2에 도시한 바와 같이, 각 게이트 라인(GL1 내지 GLn)으로부터 돌출되는 게이트 전극(1)과, 상기 각 데이터 라인(DL1 내지 DLm)으로부터 "C"자 모양으로 연장되는 소오스 전극(2) 및 상기 소오스 전극(2)에 대향하여 형성되는 드레인 전극(3)을 구비하여 구성된다. 그리고 각 서브 화소 영역에 상기 드레인 전극(3)과 전기적으로 연결되는 픽셀 전극(4)이 형성된다.Each thin film transistor TFT includes a gate electrode 1 protruded from each of the gate lines GL1 to GLn and a plurality of data lines DL1 to DLm extending in a "C" And a drain electrode 3 formed to face the source electrode 2 and the source electrode 2 extending from the source electrode 2. A pixel electrode 4 electrically connected to the drain electrode 3 is formed in each sub pixel region.

상기에서, 홀수번째 게이트 라인(GL1, GL3, GL5, ...GLn-1)들은 각 데이터 라인을 중심으로 왼쪽에 인접한 서브 화소를 구동하도록 박막트랜지스터가 구성되고, 짝수번째 게이트 라인(GL2, GL4, GL6,...GLn)들은 각 데이터 라인을 중심으로 오른쪽에 인접한 서브 화소를 구동하도록 박막트랜지스터가 구성된다. 따라서, 하나의 데이터 라인을 공유하여 가로줄을 구성하는 인접한 두개의 서브 화소의 각 박막트랜지스터(TFT)는 게이트 라인과 연결되는 방향이 서로 반대로 되어 있다.The even-numbered gate lines GL1, GL3, GL5, ..., GLn-1 constitute thin-film transistors so as to drive the sub-pixels adjacent to the left side around each data line, , GL6, ..., GLn constitute thin film transistors so as to drive sub-pixels adjacent to the right side around each data line. Therefore, the TFTs of adjacent two sub-pixels sharing one data line to form a horizontal line are connected to the gate line in opposite directions.

상기 데이터 드라이버(4)는 타이밍 컨트롤러(8)로부터의 데이터 제어신호(DCS) 예를 들어, 소스 스타트 펄스(SSP; Source Start Pulse), 소스 쉬프트 클럭(SSC; Source Shift Clock), 소스 출력 인에이블(SOE; Source Output Enable) 신호 등을 이용하여, 타이밍 컨트롤러(8)로부터 정렬된 영상 데이터(Data)를 아날로그 전압 즉, 영상신호로 변환한다. 구체적으로, 데이터 드라이버(4)는 SSC에 따라 입력되는 영상 데이터(Data)를 래치한 후, SOE 신호에 응답하여 각 게이트 라인(GL1 내지 GLn)에 스캔펄스가 공급되는 1수평 주기마다 1수평 라인분의 영상 신호를 각 데이터 라인(DL1 내지 DLm)에 공급한다.The data driver 4 receives a data control signal DCS from the timing controller 8, for example, a source start pulse SSP, a source shift clock SSC, (SOE) signal or the like to convert the image data (Data) aligned from the timing controller 8 into an analog voltage, that is, a video signal. Specifically, the data driver 4 latches the image data (Data) input according to the SSC, and then, in response to the SOE signal, applies a scan pulse to each of the gate lines GL1 to GLn, To each of the data lines DL1 to DLm.

이때, 데이터 드라이버(4)는 상기 타이밍 컨트롤러(8)로부터의 극성 제어신호에 응답하여 정렬된 영상 데이터(Data)의 계조 값에 따라 소정 레벨을 가지는 정극성(+) 또는 부극성(-)의 감마전압을 선택하고, 선택된 감마전압을 영상 신호로 각 데이터 라인(DL1 내지 DLm)에 공급한다.At this time, the data driver 4 outputs the positive polarity (+) or negative polarity (-) having a predetermined level in accordance with the gray level value of the image data (Data) arranged in response to the polarity control signal from the timing controller Selects a gamma voltage, and supplies the selected gamma voltage to each of the data lines DL1 to DLm as a video signal.

상기 게이트 드라이버(6)는 타이밍 컨트롤러(8)로부터 게이트 제어신호(GCS)를 공급받는다. 그리고, 공급받은 게이트 제어신호(GCS) 예를 들어, 게이트 스타트 펄스(GSP; Gate Start Pulse), 게이트 쉬프트 클럭(GSC; Gate Shift Clock), 게이트 출력 인에이블(GOE; Gate Output Enable) 신호에 응답하여 스캔펄스를 순차 발생하고, 이를 게이트 라인들(GL1 내지 GLn)에 순차적으로 공급한다. 다시 말하여, 게이트 드라이버(6)는 타이밍 컨트롤러(8)로부터의 GSP를 GSC에 따라 쉬프트 시켜서 게이트 라인들(GL1 내지 GLn)에 스캔펄스 예를 들어, 게이트 온 전압을 순차적으로 공급한다. 그리고, 게이트 라인들(GL1 내지 GLn)에 게이트 온 전압이 공급되지 않는 기간에는 게이트 오프 전압을 공급한다. 여기서, 게이트 드라이버(6)는 스캔펄스의 펄스 폭을 GOE 신호에 따라 제어한다. 상기 타이밍 컨트롤러(8)는 외부로부터 입력되는 영상 데이터(Data)를 액정패널(2)의 구동에 알맞게 정렬하여 데이터 드라이버(4)에 순차적으로 공급한다. 아울러, 타이밍 컨트롤러(8)는 외부로부터의 동기신호들(DCLK,DE,Hsync,Vsync)을 이용하여 게이트 제어신호(GCS)를 생성하고 이를 게이트 드라이버(6)에 공급한다.The gate driver 6 receives the gate control signal GCS from the timing controller 8. In response to the supplied gate control signal GCS, for example, a gate start pulse (GSP), a gate shift clock (GSC) and a gate output enable (GOE) signal Sequentially generates scan pulses, and sequentially supplies the scan pulses to the gate lines GL1 to GLn. In other words, the gate driver 6 shifts the GSP from the timing controller 8 according to the GSC to sequentially supply a scan pulse, for example, a gate-on voltage to the gate lines GL1 to GLn. Then, the gate-off voltage is supplied during the period when the gate-on voltage is not supplied to the gate lines GL1 to GLn. Here, the gate driver 6 controls the pulse width of the scan pulse in accordance with the GOE signal. The timing controller 8 arranges image data Data inputted from outside externally in accordance with the driving of the liquid crystal panel 2 and sequentially supplies the image data Data to the data driver 4. The timing controller 8 generates a gate control signal GCS using external synchronization signals DCLK, DE, Hsync, and Vsync and supplies the gate control signal GCS to the gate driver 6.

그러나, 이와 같은 일반적인 DRD 방식의 액정 표시장치에 있어서는, 하나의 데이터 라인을 공유하는 서브 화소 각각의 박막트랜지스터(TFT)는 게이트 라인과 연결되는 방향이 서로 반대로 되어 있으므로, 게이트 라인(게이트 전극 포함) 형성용 마스크와 데이터 라인(소오스/ 드레인 전극 포함) 형성용 마스크가 서로 틀어질 경우, 서로 다른 크기의 기생 커패시턴스(Cgs)를 갖게 된다. 이로 인하여 인접한 화소 효율 전압(pixel effective voltage)에 차이가 나타날 수 있다.However, in such a general DRD type liquid crystal display device, since the thin film transistors (TFTs) of the sub-pixels sharing one data line have opposite directions to the gate lines, the gate lines (including the gate electrodes) When the forming mask and the data line (including the source / drain electrodes) are mutually turned, they have different parasitic capacitances (Cgs). This may cause a difference in pixel effective voltage between adjacent pixels.

도 3은 도 1의 일반적인 DRD 방식의 액정 표시장치에서 게이트 라인 대비 소오스/드레인 전극이 왼쪽으로 쉬프트될 경우 기생 커패시턴스(Cgs)의 크기를 설명한 것이고, 도 4는 도 1의 일반적인 DRD 방식의 액정 표시장치에서 게이트 라인 대비 소오스/드레인 전극이 오른쪽으로 쉬프트될 경우 기생 커패시턴스(Cgs)의 크기를 설명한 것이다.FIG. 3 illustrates the magnitude of the parasitic capacitance Cgs when the source / drain electrodes are shifted to the left with respect to the gate line in the general DRD type liquid crystal display device of FIG. 1. FIG. The magnitude of the parasitic capacitance (Cgs) when the source / drain electrode is shifted to the right relative to the gate line in the device.

도 3에 도시한 바와 같이, 게이트 라인(게이트 전극 포함)을 형성한 후, 데이터 라인(소오스/ 드레인 전극 포함)을 형성하기 위한 마스크가 왼쪽으로 쉬프트된 경우, 홀수번째 게이트 라인(GL1, GL3, GL5, ...GLn-1)에 연결되는 박막트랜지스터의 기생 커패시턴스(Cgs)는 감소하게 되고, 짝수번째 게이트 라인(GL2, GL4, GL6,...GLn)에 연결되는 박막트랜지스터의 기생 커패시턴스(Cgs)는 증가하게 된다.As shown in FIG. 3, when the mask for forming the data lines (including the source / drain electrodes) is shifted to the left after forming the gate lines (including the gate electrodes), the odd gate lines GL1, GL3, The parasitic capacitance Cgs of the thin film transistor connected to the even-numbered gate lines GL1, GL5, ..., GLn-1 is reduced and the parasitic capacitance of the thin film transistor connected to the even-numbered gate lines GL2, GL4, Cgs) is increased.

반대로, 도 4에 도시한 바와 같이, 게이트 라인(게이트 전극 포함)을 형성한 후, 데이터 라인(소오스/ 드레인 전극 포함)을 형성하기 위한 마스크가 오른쪽으로 쉬프트된 경우, 홀수번째 게이트 라인(GL1, GL3, GL5, ...GLn-1)에 연결되는 박막트랜지스터의 기생 커패시턴스(Cgs)는 증가하게 되고, 짝수번째 게이트 라인(GL2, GL4, GL6,...GLn)에 연결되는 박막트랜지스터의 기생 커패시턴스(Cgs)는 감소하게 된다.4, when the mask for forming the data lines (including the source / drain electrodes) is shifted to the right after the formation of the gate lines (including the gate electrodes), the odd-numbered gate lines GL1, The parasitic capacitance Cgs of the thin film transistor connected to the even-numbered gate lines GL2, GL3, GL5, ..., GLn-1 increases and the parasitic capacitance Cgs of the thin film transistor connected to the even- The capacitance Cgs is reduced.

이와 같이, 각 박막트랜지스터의 기생 커패시턴스(Cgs)가 다른 크기를 갖기 때문에 인접한 화소 효율 전압(pixel effective voltage)에 차이가 나타날 수 있다.As described above, since the parasitic capacitances Cgs of the respective thin film transistors have different sizes, a difference in the pixel effective voltage may occur.

따라서, 상기와 같은 각 박막트랜지스터가 다른 크기의 기생 커패시턴스(Cgs)를 갖는 문제점을 해결하기 위하여, 도 2에 도시한 바와 같이, 게이트 라인DL)에서 돌출되어 드레인 전극(3)과 중첩되는 상기 기생 커패시턴스(Cgs) 보상 패턴(5)을 형성하여야 한다. 즉, 데이터 라인(소오스/ 드레인 전극 포함)을 형성하기 위한 마스크가 쉬프트되어 기생 커패시턴스(Cgs)가 감소되는 서브 화소에서는 상기 보상 패턴(5)과 드레인 전극이 중첩되는 면적이 넓어지고, 기생 커패시턴스(Cgs)가 증가되는 서브 화소에서는 상기 보상 패턴(5)과 드레인 전극이 중첩되는 면적이 좁아져서 상기 기생 커패시턴스(Cgs)를 보상한다. 그러나, 이와 같이 보상 패턴을 형성하므로 일반적인 DRD 방식의 액정 표시장치는 개구율이 감소하게 된다.Therefore, in order to solve the problem that each thin film transistor has different parasitic capacitances (Cgs), as shown in FIG. 2, the parasitic capacitance Cgs protruding from the gate line DL and overlapping the drain electrode 3 A capacitance (Cgs) compensation pattern 5 should be formed. That is, in the sub-pixel in which the mask for forming the data line (including the source / drain electrodes) is shifted and the parasitic capacitance Cgs is reduced, the area where the compensation pattern 5 overlaps with the drain electrode is widened and the parasitic capacitance The overlapping area of the compensation pattern 5 and the drain electrode is narrowed to compensate the parasitic capacitance Cgs. However, since the compensating pattern is formed in this way, the aperture ratio is reduced in a general DRD type liquid crystal display device.

도 5는 도 1의 일반적인 DRD 방식의 액정 표시장치의 수평 2 도트(dot) 인버젼 구동시의 데이터 신호 설명도이다.5 is a data signal explanatory diagram at the time of version driving with two horizontal dots of a general DRD type liquid crystal display device of FIG.

도 5에 도시한 바와 같이, 액정 표시장치를 수평 2도트 인버젼 방식으로 표시하기 위해서는, 데이터 신호의 극성이 1 프레임내에서 2 수평 기간 주기로 반전되는 수직 2도트 방식으로 구동되어야 한다. 따라서, 도 1의 일반적인 DRD 방식의 액정 표시장치는 소비전력이 증가하게 된다. As shown in Fig. 5, in order to display the liquid crystal display device in a version system with two horizontal dots, the polarity of the data signal must be driven in a vertical two-dot manner in which the polarity of the data signal is reversed to two horizontal period periods within one frame. Therefore, the power consumption of the general DRD type liquid crystal display device of FIG. 1 is increased.

상기 일반적인 DRD 방식의 액정 표시장치의 소비전력이 증가하게 되는 문제점을 해결하기 위하여, 최근에는 DRD Z-인버젼 방식 액정표시장치가 제안되었다.In order to solve the problem that power consumption of the general DRD type liquid crystal display device is increased, a DRD Z-inversion type liquid crystal display device has recently been proposed.

도 6는 종래의 DRD Z-인버젼 방식 액정 패널의 구성 및 수평 2 도트(dot) 인버젼 구동시의 데이터 신호 설명도이다.6 is a diagram of a configuration of a conventional DRD Z-inversion type liquid crystal panel and a data signal explanatory diagram at the time of driving a version with a horizontal two dot dot.

상술한 바와 같이, 도 1의 일반적인 DRD 방식의 액정 표시장치는, 하나의 데이터 라인(DL1, DL2, ...)은 해당 데이터 라인의 양측에 인접한 2개의 서브 화소에 데이터 신호를 공급하도록 구성되어 있다. 그러나, 종래의 DRD Z-인버젼 방식의 액정 패널은, 도 6에 도시한 바와 같이, 하나의 데이터 라인(DL1, DL2, ...)은 해당 데이터 라인의 일측에 인접한 2개의 서브 화소에 데이터 신호를 공급하도록 구성되어 있다. As described above, in the general DRD type liquid crystal display device of Fig. 1, one data line DL1, DL2, ... is configured to supply a data signal to two sub-pixels adjacent to both sides of the corresponding data line have. However, in the conventional DRD Z-inversion type liquid crystal panel, as shown in FIG. 6, one data line DL1, DL2, ... is connected to two sub-pixels adjacent to one side of the corresponding data line, Signal.

종래의 DRD Z-인버젼 방식의 액정 패널은 상기와 같이 구성되므로, 액정 표시장치를 수평 2도트 인버젼 방식으로 표시하기 위해서는, 데이터 신호의 극성이 1 프레임내에서는 반전되지 않는다. 즉, 종래의 DRD Z-인버젼 방식의 액정 패널에서는 데이터 신호가 라인 인버젼 방식으로 공급되어도 액정표시장치는 수평 2도트 인버젼 방식으로 표시된다. 따라서, 소비전력을 감소시킬 수 있다.Since the conventional DRD Z-inversion type liquid crystal panel is configured as described above, the polarity of the data signal is not reversed in one frame in order to display the liquid crystal display device in the horizontal 2-dot version system. That is, in the conventional DRD Z-inversion type liquid crystal panel, even if a data signal is supplied in a line-inversion mode, the liquid crystal display device is displayed in a version manner with a horizontal two-dot. Therefore, the power consumption can be reduced.

그러나, 종래의 DRD Z-인버젼 방식의 액정표시장치에 있어서는 데이터 라인 대비 게이트의 기생커패시턴스가 증가되고, 박막트랜지스터의 구조(드레인 전극의 길이)가 서로 상이한 문제점이 있었다.However, in the conventional DRD Z-inversion type liquid crystal display device, the parasitic capacitance of the gate is increased compared to the data line, and the structure of the thin film transistor (the length of the drain electrode) is different from each other.

본 발명은 종래 DRD 방식의 액정 표시장치에서 발생되는 개구율 감소하고 소비전력 증가하는 문제점을 해결하면서 Z-인버젼 방식을 적용할 수 있는 DRD 액정표시장치를 제공하는데 그 목적이 있다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a DRD liquid crystal display capable of applying a Z-inversion method while solving the problem of decreasing an aperture ratio and increasing power consumption in a conventional DRD type liquid crystal display.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 액정 패널의 표시 영역에 상호 교차하는 다수의 게이트 라인 및 데이터 라인과, 홀수번째 게이트 라인과 짝수번째 게이트 라인 사이마다 배열된 다수의 서브 화소와, 각 화소에 박막트랜지스터를 구비하고, 상기 액정 패널의 비표시 영역에 인접한 홀수번째 데이터 라인을 서로 연결하고, 인접한 짝수번째 데이터 라인을 서로 연결하는 다수개의 데이터 연결 라인을 구비하여, 상기 각 연결 라인은 데이터 드라이버의 각 채널에 연결되고, 상기 각 게이트 라인에 수직한 방향으로 각 서브 화소 사이마다 상기 다수의 데이터 라인이 배열되고, 상기 각 데이터 라인은 일측 열의 서브 화소들에만 상기 박막트랜지터를 통해 접속됨에 그 특징이 있다.According to an aspect of the present invention, there is provided a liquid crystal display device including a plurality of gate lines and data lines crossing each other in a display region of a liquid crystal panel, a plurality of gate lines and data lines arranged between odd gate lines and even gate lines, And a plurality of data connection lines each having a thin film transistor for each pixel and connecting odd data lines adjacent to the non-display area of the liquid crystal panel to each other and connecting adjacent even data lines, Each of the connection lines is connected to each channel of a data driver, and the plurality of data lines are arranged between each sub-pixel in a direction perpendicular to each gate line, and each of the data lines is connected to the thin film transistor And is connected via jitter.

여기서, 4n-3번째 게이트 라인들은 4n-1번째 및 4n번째 데이터 라인들에 의해 공급된 데이터 신호가 홀수번째 수평 서브 화소의 4n-1번째 및 4n번째 열들의 서브 화소들에 공급되도록 상기 박막트랜지스터가 연결됨을 특징으로 한다.Here, the 4n-3th gate lines are formed so that the data signals supplied to the 4n-1th and 4nth data lines are supplied to the 4n-1th and 4nth sub-pixels of the odd-numbered horizontal sub- Are connected to each other.

4n-2번째 게이트 라인들은 4n-3번째 및 4n-2번째 데이터 라인들에 의해 공급된 데이터 신호가 홀수번째 수평 서브 화소의 4n-3번째 및 4n-2번째 열들의 서브 화소들에 공급되도록 상기 박막트랜지스터가 연결됨을 특징으로 한다.The (4n-2) -th gate lines are arranged such that the data signals supplied by the (4n-3) th and (4n-2) th data lines are supplied to the 4n-3th and 4n- And a thin film transistor is connected.

4n-1번째 게이트 라인들은 4n-2번째 및 4n-1번째 데이터 라인들에 의해 공급된 데이터 신호가 짝수번째 수평 서브 화소의 4n-3번째 및 4n-2번째 열들의 서브 화소들에 공급되도록 상기 박막트랜지스터가 연결됨을 특징으로 한다.The 4n-1 th gate lines are supplied with the data signals supplied to the (4n-2) th and (4n-1) th data lines of the even-numbered horizontal sub- And a thin film transistor is connected.

4n번째 게이트 라인들은 4n번째 및 4n+1번째 데이터 라인들에 의해 공급된 데이터 신호가 짝수번째 수평 서브 화소의 4n-1번째 및 4n번째 열들의 서브 화소들에 공급되도록 상기 박막트랜지스터가 연결됨을 특징으로 한다.The 4n-th gate lines are connected to the thin film transistors so that the data signals supplied by the 4n-th and 4n + 1-th data lines are supplied to the 4n-1 and 4n-th sub-pixels of the even- .

상기 박막트랜지스터의 소오스 전극 및 드레인 전극은 상기 해당 게이트 라인 상에 위치됨을 특징으로 한다.And a source electrode and a drain electrode of the thin film transistor are positioned on the corresponding gate line.

상기와 같은 특징을 갖는 본 발명에 따른 액정표시장치에 있어서는 다음과 같은 효과가 있다.The liquid crystal display according to the present invention having the above-described characteristics has the following effects.

첫째, 데이터 라인(소오스/ 드레인 전극 포함)을 형성하기 위한 마스크가 오른쪽 또는 왼쪽으로 쉬프트되더라도, 인접한 서브 픽셀 간의 기생 커패시턴스(Cgs)에는 차이가 없어서, 기생 커패시턴스 보상 패턴을 형성할 필요가 없으므로, 개구율을 향상시킬 수 있다.First, even if the mask for forming the data lines (including the source / drain electrodes) is shifted to the right or left, there is no difference in the parasitic capacitances (Cgs) between the adjacent subpixels and there is no need to form parasitic capacitance compensation patterns, Can be improved.

둘째, 액정 패널의 비표시 영역에서, 인접한 홀수번째 데이터 라인을 서로 연결하고, 인접한 짝수번째 데이터 라인을 서로 연결하는 다수개의 데이터 연결 라인을 구비하여, 상기 각 연결 라인을 데이터 드라이버가 구동하므로, 데이터 드라이버 IC 수를 줄일 수 있고 DRD 기능을 구현할 수 있다.Second, in the non-display region of the liquid crystal panel, a plurality of data connection lines connecting adjacent odd-numbered data lines to each other and connecting adjacent even-numbered data lines are provided, The number of driver ICs can be reduced and the DRD function can be implemented.

셋째, 데이터 신호의 극성을 라인 인버젼 방식으로 구동하여도 1도트 인버젼 방식으로 표시할 수 있으므로 소비전력을 줄일 수 있다.Third, even if the polarity of the data signal is driven by the line inversion method, the display can be displayed by the 1-dot inversion method, thereby reducing power consumption.

도 1은 일반적인 DRD 방식의 액정 표시장치의 구성도
도 2는 일반적인 DRD 방식의 액정 패널의 구체적인 레이아웃도
도 3은 도 1의 일반적인 DRD 방식의 액정 표시장치에서 게이트 라인 대비 소오스/드레인 전극이 왼쪽으로 쉬프트될 경우 기생 커패시턴스(Cgs)의 크기를 설명한 설명도
도 4는 도 1의 일반적인 DRD 방식의 액정 표시장치에서 게이트 라인 대비 소오스/드레인 전극이 오른쪽으로 쉬프트될 경우 기생 커패시턴스(Cgs)의 크기를 설명한 설명도
도 5는 도 1의 일반적인 DRD 방식의 액정 표시장치의 수평 2 도트(dot) 인버젼 구동시의 데이터 신호 설명도
도 6는 종래의 DRD Z-인버젼 방식 액정 패널의 구성 및 수평 2 도트(dot) 인버젼 구동시의 데이터 신호 설명도
도 7은 본 발명에 따른 액정표시장치의 구성도1 is a schematic diagram of a general DRD type liquid crystal display device
2 is a specific layout diagram of a general DRD type liquid crystal panel
FIG. 3 is a graph for explaining the magnitude of the parasitic capacitance (Cgs) when the source / drain electrodes are shifted to the left with respect to the gate lines in the general DRD type liquid crystal display device of FIG.
FIG. 4 is a graph illustrating the magnitude of the parasitic capacitance (Cgs) when the source / drain electrodes are shifted to the right with respect to the gate line in the general DRD type liquid crystal display device of FIG.
FIG. 5 is a data signal explanatory diagram at the time of driving a version with a horizontal 2 dot of the general DRD type liquid crystal display device of FIG. 1
FIG. 6 is a diagram showing a configuration of a conventional DRD Z-inversion type liquid crystal panel and a data signal explanatory diagram at the time of driving a version with a horizontal two-
Fig. 7 is a schematic diagram of a liquid crystal display device according to the present invention

상기와 같은 특징을 갖는 본 발명에 따른 액정표시장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.The liquid crystal display according to the present invention having the above-described characteristics will now be described in more detail with reference to the accompanying drawings.

본 발명에 따른 액정표시장치의 액정표시장치는, 홀수번째 게이트 라인(GL1, GL3, GL5, ...GLn-1)과 짝수번째 게이트 라인(GL2, GL4, GL6,...GLn) 사이마다 다수의 서브 화소(R,G,B)를 배치하고, 데이터 라인들(DL1 내지 DLm) 각각은 일열의 서브 화소들에만 접속되도록 하고, 액정 패널의 비표시 영역에서, 인접한 홀수번째 데이터 라인을 서로 연결하고, 인접한 짝수번째 데이터 라인을 서로 연결하여 DRD 기능을 구현할 수 있는 액정표시장치이다.The liquid crystal display of the liquid crystal display according to the present invention is provided with a plurality of odd-numbered gate lines GL1, GL3, GL5, ..., GLn-1 and even-numbered gate lines GL2, GL4, The data lines DL1 to DLm are connected to only one column of sub-pixels, and the odd-numbered data lines adjacent to each other are connected to each other in the non-display area of the liquid crystal panel And connecting adjacent even-numbered data lines to each other to implement a DRD function.

도 7은 본 발명에 따른 액정표시장치의 구성도이다. 7 is a configuration diagram of a liquid crystal display device according to the present invention.

도 7에 도시한 바와 같이, 상호 교차하는 다수의 게이트 라인(GL1 내지 GLn) 및 데이터 라인(DL1 내지 DLm)에 의해 화소 매트릭스를 구비한 액정패널(12)과, 상기 액정패널(12)의 각 데이터 라인들(DL1 내지 DLm)에 영상 신호를 충전시키는 데이터 드라이버(14)와, 상기 액정패널(12)의 게이트 라인들(GL1 내지 GLn)을 구동하는 게이트 드라이버(16), 및 외부로부터의 영상 데이터(RGB)를 정렬하여 데이터 드라이버(14)에 공급함과 아울러 상기 데이터 드라이버(14)가 약충전 기간에 왜곡되는 영상 신호의 충전량만큼 강충전 기간에 그 충전량을 감소시켜 충전시키도록 데이터 제어신호(DCS)를 생성하여 데이터 드라이버(14)를 제어하는 타이밍 컨트롤러(18)를 구비한다.A liquid crystal panel 12 having a pixel matrix formed by a plurality of mutually intersecting gate lines GL1 to GLn and data lines DL1 to DLm; A data driver 14 for charging the data lines DL1 to DLm with video signals, a gate driver 16 for driving the gate lines GL1 to GLn of the liquid crystal panel 12, (RGB) to the data driver 14 and supplies the data control signal (data) to the data driver 14 so that the data driver 14 reduces the charging amount during the strong charging period by the charging amount of the video signal distorted in the approximate charging period And a timing controller 18 for generating a DCS to control the data driver 14.

상기 타이밍 콘트롤러(18), 게이트 드라이버(14) 및 데이터 드라이버(14)의 구성 및 동작 설명은 생략하고 액정 패널(12)에 대해서만 구체적으로 설명한다.The configuration and operation of the timing controller 18, the gate driver 14, and the data driver 14 will be omitted and only the liquid crystal panel 12 will be described in detail.

상기 액정패널(12)은 상호 교차하는 다수의 게이트 라인(GL1 내지 GLn) 및 데이터 라인(DL1 내지 DLm)과, 홀수번째 게이트 라인(GL1, GL3, GL5, ...GLn-1)과 짝수번째 게이트 라인(GL2, GL4, GL6,...GLn) 사이마다 배열된 다수의 서브 화소(R,G,B)를 포함하고, 다수의 서브 화소(R,G,B)와 게이트 라인(GL1 내지 GLn) 및 데이터 라인(DL1 내지 DLm)에 각각 접속된 박막 트랜지스터(TFT)를 포함한다.The liquid crystal panel 12 includes a plurality of gate lines GL1 to GLn and data lines DL1 to DLm and odd gate lines GL1 to GLm, G and B and a plurality of sub-pixels R, G and B arranged between the gate lines GL2, GL4, GL6, ..., and GLn, And a thin film transistor (TFT) connected to the data lines DL1 to DLm, respectively.

보다 구체적으로 설명하면 다음과 같다.More specifically, it is as follows.

상기 홀수번째 게이트 라인(GL1, GL3, GL5, ...GLn-1)과 짝수번째 게이트 라인(GL2, GL4, GL6,...GLn) 사이마다 다수의 서브 화소(R,G,B)를 배치한다. 즉, GL1과 GL2 게이트 라인 사이, GL3과 GL4 게이트 라인 사이, ... 에는 다수의 서브 화소(R,G,B)가 배치되고, GL2과 GL3 게이트 라인 사이, GL4과 GL5 게이트 라인 사이, ... 에는 다수의 서브 화소(R,G,B)가 배치되지 않는다.A plurality of sub pixels R, G and B are arranged between the odd gate lines GL1, GL3, GL5, ..., GLn-1 and the even gate lines GL2, GL4, . That is, a plurality of sub pixels R, G and B are arranged between the gate lines GL1 and GL2, between the gate lines GL3 and GL4, between the gate lines GL2 and GL3, between the gate lines GL4 and GL5, The plurality of sub-pixels R, G, and B are not arranged.

그리고, 각 서브 화소 사이마다 상기 게이트 라인에 수직한 방향으로 다수의 데이터 라인((DL1 내지 DLm)이 배열되어, 상기 다수의 데이터 라인들(DL1 내지 DLm) 각각은 일측 열의 서브 화소들에만 접속되도록 한다. 그리고, 액정 패널의 비표시 영역에서, 인접한 홀수번째 데이터 라인을 서로 연결하고, 인접한 짝수번째 데이터 라인을 서로 연결하는 다수개의 데이터 연결 라인(19)이 구비되어, 상기 각 연결 라인(19)은 상기 데이터 드라이버(14)의 각 채널에 연결되어 DRD 기능을 구현한다.A plurality of data lines DL1 to DLm are arranged in a direction perpendicular to the gate lines for each sub-pixel so that each of the plurality of data lines DL1 to DLm is connected only to one sub-pixel row In the non-display region of the liquid crystal panel, a plurality of data connection lines 19 connecting adjacent odd-numbered data lines and connecting adjacent even-numbered data lines are provided, Is connected to each channel of the data driver 14 to implement a DRD function.

즉, 각 연결 라인(19)은 DL1 및 DL3 데이터 라인, DL2 및 DL4 데이터 라인, DL5 및 DL7 데이터 라인, DL6 및 DL8 데이터 라인,.... 을 서로 연결한다.That is, each connection line 19 connects DL1 and DL3 data lines, DL2 and DL4 data lines, DL5 and DL7 data lines, DL6 and DL8 data lines,.

또한, 4n-3번째 게이트 라인(GL1, GL5, GL9,...)은 4n-1번째 및 4n번째 데이터 라인(DL3, DL4, DL7, DL8,...)에 의해 공급된 데이터 신호가 홀수번째 수평 서브 화소의 4n-1번째 및 4n번째 열의 서브 화소에 공급되도록 박막트랜지스터가 연결된다.The data signals supplied by the 4n-1th and 4nth data lines DL3, DL4, DL7, DL8, ... are connected to the odd-numbered gate lines GL1, GL5, GL9, Th horizontal sub-pixel and the (4n-1) -th and (4n-th) -th sub-pixels of the i-th horizontal sub-pixel.

4n-2번째 게이트 라인(GL2, GL6, GL10,...)은 4n-3번째 및 4n-2번째 데이터 라인(DL1, DL2, DL6, DL7, ...)에 의해 공급된 데이터 신호가 홀수번째 수평 서브 화소의 4n-3번째 및 4n-2번째 열의 서브 화소에 공급되도록 박막트랜지스터가 연결된다.The data signals supplied by the (4n-3) th and (4n-2) th data lines DL1, DL2, DL6, DL7, Th horizontal sub-pixel and the (4n-3) -th and (4n-2) -th sub-pixels of the i-th horizontal sub-pixel.

4n-1번째 게이트 라인(GL3, GL7, GL11,...)은 4n-2번째 및 4n-1번째 데이터 라인(DL2, Dl3, DL6, DL7, ...)에 의해 공급된 데이터 신호가 짝수번째 수평 서브 화소의 4n-3번째 및 4n-2번째 열의 서브 화소에 공급되도록 박막트랜지스터가 연결된다.The data signals supplied by the 4n-2th and 4n-1th data lines DL2, Dl3, DL6, DL7, ... are connected to the even-numbered gate lines GL3, GL7, GL11, Th horizontal sub-pixel and the (4n-3) -th and (4n-2) -th sub-pixels of the i-th horizontal sub-pixel.

4n번째 게이트 라인들(GL4, GL8, GL12,...)은 4n번째 및 4n+1번째 데이터 라인들(DL4, DL5, DL8, Dl9, ....)에 의해 공급된 데이터 신호가 짝수번째 수평 서브 화소의 4n-1번째 및 4n번째 열의 서브 화소에 공급되도록 박막트랜지스터가 연결된다.The data signals supplied by the 4n-th and 4n + 1-th data lines DL4, DL5, DL8, Dl9, .... are supplied to the odd-numbered gate lines GL4, GL8, GL12, Thin film transistors are connected to be supplied to the 4n-1th and 4nth sub-pixels of the horizontal sub-pixel.

여기서, n 및 m은 자연수이다.Here, n and m are natural numbers.

여기서, 상기 박막트랜지스터(TFT) 및 화소 전극의 구성은, 도 2에서 설명한 바와 같이 구성되어도 무방하고, 박막트랜지스터의 게이트 전극이 게이트 라인으로부터 돌출되지 않고, 박막트랜지스터의 소오스 전극 및 드레인 전극이 상기 게이트 라인상에 위치하도록 할 수 있다.2, the gate electrode of the thin film transistor does not protrude from the gate line, and the source electrode and the drain electrode of the thin film transistor are connected to the gate electrode of the thin film transistor, Line. &Lt; / RTI >

상기와 같이, 본 발명에 따른 액정표시장치에서는 각 수평 라인의 서브 화소들에 배치되는 박막트랜지스터는 데이터 라인을 중심으로 동일한 측면에 배치된다. 즉, 홀수번째 수평 라인(GL1과 GL2 사이, GL5와 GL6 사이, ...)의 서브 화소들에 배치되는 각 박막트랜지스터는 해당 데이터 라인의 오른쪽에 배치되고, 짝수번째 수평 라인(GL3과 GL4 사이, GL7와 GL8 사이, ...)의 서브 화소들에 배치되는 각 박막트랜지스터는 해당 데이터 라인의 왼쪽에 배치된다. 따라서, 게이트 라인(게이트 전극 포함)을 형성한 후, 데이터 라인(소오스/ 드레인 전극 포함)을 형성하기 위한 마스크가 오른쪽 또는 왼쪽으로 쉬프트되더라도, 인접한 서브 픽셀 간의 기생 커패시턴스(Cgs)에는 차이가 없다. 따라서, 일반적인 DRD 액정표시장치에서와 같이 기생 커패시턴스 보상 패턴을 형성할 필요가 없으으므로 개구율이 향상된다.As described above, in the liquid crystal display device according to the present invention, the thin film transistors arranged in the sub-pixels of each horizontal line are arranged on the same side with respect to the data lines. That is, each thin film transistor arranged in the sub-pixels of the odd-numbered horizontal lines (between GL1 and GL2, between GL5 and GL6, ...) is arranged on the right side of the corresponding data line and between the even-numbered horizontal lines GL3 and GL4 , Between GL7 and GL8, ...) are arranged on the left side of the corresponding data line. Therefore, even if the mask for forming the data lines (including the source / drain electrodes) is shifted to the right or left after the gate line (including the gate electrode) is formed, there is no difference in parasitic capacitance (Cgs) between adjacent subpixels. Therefore, it is not necessary to form the parasitic capacitance compensation pattern as in a general DRD liquid crystal display device, and the aperture ratio is improved.

참고로, 도 1과 같이 일반적인 DRD 방식의 액정표시장치는 개구율이 약 15.351% 정도이지만, 본 발명의 액정표시장치에서는 개구율이 약 16.042%로, 개구율이 약 4.5% 향상된다. 1, a general DRD type liquid crystal display device has an aperture ratio of about 15.351%, but the liquid crystal display device of the present invention has an aperture ratio of about 16.042% and an aperture ratio of about 4.5%.

또한, 본 발명의 액정표시장치는, 일반적인 DRD 액정표시장치보다 데이터 라인은 2배 증가되지만, 상술한 바와 같이, 액정 패널의 비표시 영역에서, 인접한 홀수번째 데이터 라인을 서로 연결하고, 인접한 짝수번째 데이터 라인을 서로 연결하는 다수개의 데이터 연결 라인(19)이 구비되어, 상기 각 연결 라인(19)이 상기 데이터 드라이버(14)의 각 채널에 연결되므로, 일반적인 DRD 액정표시장치와 같이, 데이터 드라이버 IC이 수를 줄일 수 있고 DRD 기능을 구현할 수 있다.Further, the liquid crystal display device of the present invention increases the number of data lines by two times as compared with a general DRD liquid crystal display device. However, as described above, in the non-display region of the liquid crystal panel, adjacent odd- A plurality of data connection lines 19 for connecting the data lines to each other are provided and each of the connection lines 19 is connected to each channel of the data driver 14, This number can be reduced and the DRD function can be implemented.

한편, 본 발명의 액정표시장치는, 도 7과 같이 액정 패널이 구성되므로, 데이터 신호의 극성을 라인 인버젼 방식으로 구동하여도 1도트 인버젼 방식으로 표시할 수 있으므로 소비전력을 줄일 수 있다. 즉, 칼럼 인버젼 방식을 적용할 수 있다.In the liquid crystal display device of the present invention, since the liquid crystal panel is configured as shown in FIG. 7, even when the polarity of the data signal is driven by the line inversion method, the power consumption can be reduced because the display can be displayed by the one dot inversion method. That is, the column inversion method can be applied.

참고로, 도 1과 같이 일반적인 DRD 방식의 액정표시장치의 소비전력은 약 1.72W이지만, 본 발명의 액정표시장치의 소비전력은 1.4W 정도로 낮출 수 있으므로, 소비전력을 약 20% 감소시킬 수 있다.1, the power consumption of the general DRD type liquid crystal display device is about 1.72 W, but the power consumption of the liquid crystal display device of the present invention can be lowered to about 1.4 W, so that the power consumption can be reduced by about 20% .

상기에서 설명한 본 발명에 따른 액정표시장치는 IPS 모드, TN 모드, VA 모드 및 AH-IPS 모드의 액정표시장치에 모두 적용할 수 있다.The liquid crystal display according to the present invention can be applied to liquid crystal display devices of IPS mode, TN mode, VA mode, and AH-IPS mode.

이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다. The foregoing description is merely illustrative of the present invention, and various modifications may be made by those skilled in the art without departing from the spirit of the present invention. Accordingly, the embodiments disclosed in the specification of the present invention are not intended to limit the present invention. The scope of the present invention should be construed according to the following claims, and all the techniques within the scope of equivalents should be construed as being included in the scope of the present invention.

12: 액정 패널 14: 데이터 드라이버
16: 게이트 드라이버 18: 타이밍 콘트롤러
19: 연결 라인 GL1-GLn: 게이트 라인
DL1-DLm: 데이터 라인 TFT: 박막트랜지스터12: liquid crystal panel 14: data driver
16: Gate driver 18: Timing controller
19: connection line GL1-GLn: gate line
DL1-DLm: Data line TFT: Thin film transistor

Claims

액정 패널의 표시 영역에, 상호 교차하는 다수의 게이트 라인 및 데이터 라인과, 홀수번째 게이트 라인과 짝수번째 게이트 라인 사이마다 배열된 다수의 서브 화소와, 각 화소에 박막트랜지스터를 구비하고,
상기 액정 패널의 비표시 영역에, 인접한 홀수번째 데이터 라인을 서로 연결하고, 인접한 짝수번째 데이터 라인을 서로 연결하는 다수개의 데이터 연결 라인을 구비하여, 상기 각 연결 라인은 데이터 드라이버의 각 채널에 연결되고,
상기 각 게이트 라인에 수직한 방향으로 각 서브 화소 사이마다 상기 다수의 데이터 라인이 배열되고, 상기 각 데이터 라인은 일측 열의 서브 화소들에만 박막트랜지터를 통해 접속됨을 특징으로 하는 액정표시장치.A plurality of sub-pixels arranged between the odd-numbered gate lines and the even-numbered gate lines, and thin-film transistors in each pixel,
And a plurality of data connection lines connecting adjacent odd-numbered data lines to each other and connecting adjacent odd-numbered data lines to the non-display region of the liquid crystal panel, wherein each connection line is connected to each channel of the data driver ,
Wherein the plurality of data lines are arranged in each sub-pixel in a direction perpendicular to the gate lines, and each of the data lines is connected to only one sub-pixel through a thin film transistor.

제 1 항에 있어서,
4n-3번째 게이트 라인들은 4n-1번째 및 4n번째 데이터 라인들에 의해 공급된 데이터 신호가 홀수번째 수평 서브 화소의 4n-1번째 및 4n번째 열들의 서브 화소들에 공급되도록 상기 박막트랜지스터가 연결됨을 특징으로 하는 액정표시장치.The method according to claim 1,
The thin film transistors are connected to the (4n-3) -th gate lines so that the data signals supplied by the (4n-1) th and (4n) th data lines are supplied to the 4n-1 th and 4n th columns of the odd- And the liquid crystal display device.

제 1 항에 있어서,
4n-2번째 게이트 라인들은 4n-3번째 및 4n-2번째 데이터 라인들에 의해 공급된 데이터 신호가 홀수번째 수평 서브 화소의 4n-3번째 및 4n-2번째 열들의 서브 화소들에 공급되도록 상기 박막트랜지스터가 연결됨을 특징으로 하는 액정표시장치.The method according to claim 1,
The (4n-2) -th gate lines are arranged such that the data signals supplied by the (4n-3) th and (4n-2) th data lines are supplied to the 4n-3th and 4n- And a thin film transistor is connected to the liquid crystal layer.

제 1 항에 있어서,
4n-1번째 게이트 라인들은 4n-2번째 및 4n-1번째 데이터 라인들에 의해 공급된 데이터 신호가 짝수번째 수평 서브 화소의 4n-3번째 및 4n-2번째 열들의 서브 화소들에 공급되도록 상기 박막트랜지스터가 연결됨을 특징으로 하는 액정표시장치.The method according to claim 1,
The 4n-1 th gate lines are supplied with the data signals supplied to the (4n-2) th and (4n-1) th data lines of the even-numbered horizontal sub- And a thin film transistor is connected.

제 1 항에 있어서,
4n번째 게이트 라인들은 4n번째 및 4n+1번째 데이터 라인들에 의해 공급된 데이터 신호가 짝수번째 수평 서브 화소의 4n-1번째 및 4n번째 열들의 서브 화소들에 공급되도록 상기 박막트랜지스터가 연결됨을 특징으로 하는 액정표시장치.The method according to claim 1,
The 4n-th gate lines are connected to the thin film transistors so that the data signals supplied by the 4n-th and 4n + 1-th data lines are supplied to the 4n-1 and 4n-th sub-pixels of the even- .

제 1 항에서 있어서,
상기 박막트랜지스터의 소오스 전극 및 드레인 전극은 상기 해당 게이트 라인 상에 위치됨을 특징으로 하는 액정표시장치.The method of claim 1,
Wherein the source electrode and the drain electrode of the thin film transistor are positioned on the corresponding gate line.