KR20150062768A - 이중 블로킹 절연막들을 갖는 반도체 메모리 소자를 제조하는 방법 - Google Patents
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- 230000000903 blocking effect Effects 0.000 title claims abstract description 135
- 238000000034 method Methods 0.000 title claims description 39
- 239000004065 semiconductor Substances 0.000 title abstract description 48
- 239000010410 layer Substances 0.000 claims abstract description 100
- 239000011229 interlayer Substances 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000003860 storage Methods 0.000 claims abstract description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 24
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 24
- 239000012212 insulator Substances 0.000 claims description 15
- 230000008569 process Effects 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 239000000945 filler Substances 0.000 claims description 8
- 238000010030 laminating Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 238000000231 atomic layer deposition Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 12
- 239000003989 dielectric material Substances 0.000 abstract 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 229920001621 AMOLED Polymers 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
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- Manufacturing & Machinery (AREA)
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- Semiconductor Memories (AREA)
Abstract
기판 상에 층간 절연막들 및 희생막들을 교대로 적층하고, 상기 층간 절연막들 및 상기 희생막들을 관통하여 상기 기판을 노출하는 채널 홀을 형성하고, 상기 채널 홀의 측벽 및 상기 채널 홀 내에 노출된 기판 상에 블로킹 절연막, 전하 저장막, 채널 막을 순차적으로 형성하되, 상기 블로킹 절연막은 제1 블로킹 절연막 및 제2 블로킹 절연막을 포함하고,
상기 제1 블로킹 절연막이 노출되도록 상기 희생막들을 선택적으로 제거하여 갭을 형성하고, 상기 갭 내에 노출된 상기 제1 블로킹 절연막을 제거하여, 상기 층간 절연막들과 제2 블로킹 절연막 사이에 제1 블로킹 절연막 패턴들을 형성하고, 및 상기 갭 내에 게이트 전극을 형성하는 것을 포함하는 반도체 메모리 소자의 제조 방법이 설명된다.
상기 제1 블로킹 절연막이 노출되도록 상기 희생막들을 선택적으로 제거하여 갭을 형성하고, 상기 갭 내에 노출된 상기 제1 블로킹 절연막을 제거하여, 상기 층간 절연막들과 제2 블로킹 절연막 사이에 제1 블로킹 절연막 패턴들을 형성하고, 및 상기 갭 내에 게이트 전극을 형성하는 것을 포함하는 반도체 메모리 소자의 제조 방법이 설명된다.
Description
본 발명은 이중 블로킹 절연막들을 갖는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다. 예를 들어, 수직형 낸드 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
수직형 낸드 플래시 메모리 소자는 기판과 수직한 방향으로 연장하는 채널 구조물과 교대로 적층된 복수의 층간 절연막들 및 복수의 게이트 전극들을 포함할 수 있다. 게이트 전극들은 층간 절연막들 사이에 개재된 희생층을 제거하여 갭을 형성하고, 상기 갭 내에 형성될 수 있다. 이에 따라, 수직 채널을 갖는 3차원 낸드 플래시 메모리 소자의 제조에서, 층간 절연막 사이의 희생막들을 제거하는 공정이 필요할 수 있다. 희생막을 제거하는 공정을 수행할 때, 수직 채널을 포함하는 채널 구조물의 외측벽에 형성되는 블로킹 절연막이 노출되고, 희생막을 제거하는 습식 식각액에 의해 상기 블로킹 절연막이 불균일하게 제거되거나 손상될 수 있다. 이에 따라, 반도체 소자의 특성이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 이중의 블로킹 절연막들을 갖는 반도체 메모리 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이중의 블로킹 절연막들을 갖는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 메모리 소자의 제조 방법은 기판 상에 층간 절연막들 및 희생막들을 교대로 적층하고, 상기 층간 절연막들 및 상기 희생막들을 관통하여 상기 기판을 노출하는 채널 홀을 형성하고, 상기 채널 홀의 측벽 및 상기 채널 홀 내에 노출된 기판 상에 블로킹 절연막, 전하 저장막, 채널 막을 순차적으로 형성하되, 상기 블로킹 절연막은 제1 블로킹 절연막 및 제2 블로킹 절연막을 포함하고, 상기 제1 블로킹 절연막이 노출되도록 상기 희생막들을 선택적으로 제거하여 갭을 형성하고, 상기 갭 내에 노출된 상기 제1 블로킹 절연막을 제거하여, 상기 층간 절연막들과 제2 블로킹 절연막 사이에 제1 블로킹 절연막 패턴들을 형성하고, 및 상기 갭 내에 게이트 전극을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 메모리 소자의 제조 방법은 기판 상에 다수의 층간 절연막들 및 다수의 희생막들을 교대로 적층하고, 상기 층간 절연막들 및 상기 희생막들을 관통하여 상기 기판의 제1 표면을 노출하는 적어도 두 개의 채널 홀들을 형성하고, 상기 채널 홀들 내에 필라 구조물들을 형성하되, 각 상기 필라 구조물들은 제1 블로킹 절연막, 제2 블로킹 절연막, 전하 트랩막, 터널 절연막, 수직 채널, 및 충진 절연막을 포함하고, 상기 필라 구조물들의 사이에 상기 층간 절연막들 및 상기 희생막들을 관통하는 트렌치를 형성하되, 상기 트렌치는 상기 층간 절연막들 및 상기 희생막들의 측면들 및 상기 기판의 제2 표면을 노출하고, 상기 트렌치 내에 노출된 상기 희생막들을 제거하여 갭을 형성하고, 상기 갭 내에 노출된 상기 제1 블로킹 절연막을 제거하여, 상기 갭 내에 상기 제2 블로킹 절연막을 노출시키고, 상기 갭 내에 게이트 전극을 형성하고, 및 상기 트렌치 내에 트렌치 절연물을 형성하는 것을 포함할 수 있다.
기타 본 발명의 구체적인 사항들은 본문 내에서 보다 상세하게 설명될 것이다.
본 발명의 기술적 사상에 의한 수직형 갖는 반도체 메모리 소자는 이중 층의 블로킹 절연막을 포함하므로, 반도체 소자 제조 과정 중에 손상 받은 제1 블로킹 절연막을 제거함으로써, 제조 공정 중 손상받지 않은 제2 블로킹 절연막을 형성할 수 있다. 따라서 수직형 반도체 메모리 소자의 특성이 저하되는 것을 방지 또는 완화시킬 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 1b는 도 1a의 C 영역의 확대도이다.
도 2, 3, 4, 5a, 6, 7a, 8a, 9, 10, 11a, 12a, 13a, 14, 및 도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 단면도들이다.
도 5b, 7b, 8b, 11b, 12b, 및 도 13b는 각각 도 5a, 7a, 8a, 11a, 12a, 및 13a의 C 영역들의 확대도들이다.
도 16a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 16b 및 16c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램이다.
도 1b는 도 1a의 C 영역의 확대도이다.
도 2, 3, 4, 5a, 6, 7a, 8a, 9, 10, 11a, 12a, 13a, 14, 및 도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 단면도들이다.
도 5b, 7b, 8b, 11b, 12b, 및 도 13b는 각각 도 5a, 7a, 8a, 11a, 12a, 및 13a의 C 영역들의 확대도들이다.
도 16a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 16b 및 16c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)" 은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막(또는 층)이 개재될 수 도 있다. 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어 들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타내는 단면도이고, 도 1b는 도 1a의 C 영역의 확대도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(1000)는 기판(100) 상에 배치된 반도체 패턴(141), 필라(pillar) 구조물(195), 및 게이트 전극들(220)을 포함할 수 있다. 반도체 소자(1000)는 층간 절연막들(110), 트렌치 절연물(230), 및 공통 소스 라인(201)을 더 포함할 수 있다. 반도체 소자(1000)는 층간 절연막(110), 필라 구조물(195)을 덮는 캡핑 절연막(235), 비트 라인 콘택(240), 및 비트 라인(250)을 더 포함할 수 있다.
기판(100)은 벌크 실리콘 웨이퍼, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(silicon-on-insulator: SOI) 등을 포함할 수 있다.
반도체 패턴(141)은 기판(100) 상에 Z 방향으로 돌출할 수 있다. 반도체 패턴(141)은 단결정 실리콘 또는 실리콘-게르마늄 화합물을 포함할 수 있다.
필라 구조물(195)은 수직 채널(170), 충진 절연막 패턴(180), 채널 패드(190), 전하 저장막(160), 및 블로킹 절연막 패턴(150a)을 포함할 수 있다.
수직 채널(170)은 반도체 패턴(141) 상에 실린더 형상을 가지면서 Z 방향으로 돌출하여 연장할 수 있다. 수직 채널(170)의 바닥은 반도체 패턴(141)과 접촉할 수 있다. 수직 채널(170)은 반도체 패턴(141)을 통하여 기판(100)과 전기적으로 연결될 수 있다. 수직 채널(170)은 다결정 실리콘을 포함할 수 있다.
충진 절연막 패턴(180)은 수직 채널(170)의 내부를 채울 수 있다. 충진 절연막 패턴(180)은 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 절연물을 포함할 수 있다.
채널 패드(190)는 충진 절연막 패턴(180) 상에 배치될 수 있다. 채널 패드(190)는 수직 채널(170)의 상부 측벽과 직접 접촉하여 전기적으로 연결될 수 있다.
전하 저장막(160)은 전하 트랩막(161) 및 터널 절연막(162)을 포함할 수 있다. 전하 트랩막(161)은 터널 절연막(162) 상에 배치되고, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 터널 절연막(162)은 수직 채널(170)의 외 측벽을 둘러쌀 수 있다. 터널 절연막(162)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
블로킹 절연막 패턴(150a)은 제1 블로킹 절연막 패턴(151a) 및 제2 블로킹 절연막(152)을 포함할 수 있다. 제2 블로킹 절연막(152)은 전하 트랩막(161) 상에 배치되고, 실리콘 산화물 같은 산화물을 포함할 수 있다. 제1 블로킹 절연막 패턴(151a)은 층간 절연막(110)과 제2 블로킹 절연막(152)과 사이에 배치되고, 실리콘 산화물 같은 산화물을 포함할 수 있다. 제2 블로킹 절연막(152)은 제1 블로킹 절연막 패턴(151a)보다 치밀할 수 있다. 예를 들어, 제1 블로킹 절연막 패턴(151a)은 증착된 실리콘 산화물을 포함할 수 잇고, 및 제2 블로킹 절연막(152)은 산화된 실리콘 또는 질소가 산소로 치환된 실리콘 산화물을 포함할 수 있다. 질소가 산소로 치환된 실리콘 산화물은 실리콘 질화물을 산화시켜 실질적으로 변질된 실리콘 산화물을 의미한다. 제2 블로킹 절연막(152)의 두께는 제1 블로킹 절연막 패턴(151a)의 두께보다 크거나 동일할 수 있다. 제2 블로킹 절연막(152)은 수직으로 연속하고, 및 제1 블로킹 절연막은 수직으로 불연속한다.
게이트 전극들(220) 및 층간 절연막들(110)은 필라 구조물(195)의 측벽을 둘러싸면서 X 방향으로 연장할 수 있다. 제1 블로킹 절연막 패턴(151a)과 접촉하는 게이트 전극들(220)의 부분들 라운드진 곡면 형상을 갖도록 라운드질 수 있다. 게이트 전극들(220)의 측면에서 수직 채널(170)까지의 거리는 층간 절연막(110)의 측면에서 수직 채널(170)까지의 거리보다 짧을 수 있다. 최하부에 위치한 게이트 전극들(220)은 반도체 패턴(141)의 외 측벽을 둘러쌀 수 있다. 최하부에 위치한 게이트 전극들(220)과 반도체 패턴(141) 사이에 전하 저장막(160) 및 블로킹 절연막 패턴(151a)이 생략될 수 있다. 게이트 전극들(220)은 텅스텐, 구리 또는 금속 실리사이드 등의 도전 물질을 포함할 수 있다. 층간 절연막(110)과 전하 저장막(160) 사이에 제1 블로킹 절연막 패턴(151a) 및 제2 블로킹 절연막(152)이 개재될 수 있다. 도시된 바와 같이, 층간 절연막(110)은 제1 블로킹 절연막 패턴(151a)의 일 측면에 형성되고, 제2 블로킹 절연막(152)은 제1 블로킹 절연막 패턴(151a)의 타 측면에 형성될 수 있다. 게이트 전극들(220)과 층간 절연막들(110)은 교대로 적층될 수 있다. 층간 절연막(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
트렌치 절연물(230)은 필라 구조물들(195) 사이에 배치되어 게이트 전극들(220) 및 층간 절연막들(110)을 수직으로 관통할 수 있다. 트렌치 절연물(230)은 기판(100)과 접촉할 수 있다. 트렌치 절연물(230)은 X 방향을 따라 연장할 수 있다. 트렌치 절연물(230)의 측벽들 상에 게이트 전극들(220) 및 층간 절연막들(110)과 접촉하는 트렌치 스페이서(203)가 배치될 수 있다.
공통 소스 라인(201)은 트렌치 절연물(230)과 정렬되도록 기판(100) 내에 형성될 수 있다. 공통 소스 라인(201)은 기판(100) 내에 주입된 인 또는 비소 같은 N형 불순물을 포함할 수 있다.
캡핑 절연막(235)은 수직 채널(170) 및 채널 패드(190) 상에 배치될 수 있다. 캡핑 절연막(235)은 실리콘 산화물을 포함할 수 있다.
비트 라인 콘택(240)은 캡핑 절연막(235)을 관통하여 채널 패드(190)와 접촉할 수 있다. 비트 라인 콘택(240)은 실리콘, 실리사이드, 금속 같은 전도체를 포함할 수 있다.
비트 라인(250)은 캡핑 절연막(235) 및 비트 라인 콘택(240) 상에 Y 방향으로 연장하도록 배치될 수 있다. 비트 라인(250)은 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
도 2, 3, 4, 5a, 6, 7a, 8a, 9, 10, 11a, 12a, 13a, 14, 및 도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 단면도들이고, 및 도 5b, 7b, 8b, 11b, 12b, 및 도 13b는 각각 도 5a, 7a, 8a, 11a, 12a, 및 13a의 C 영역들의 확대도들이다.
도 2를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 기판(100) 상에 층간 절연막(110) 및 희생막(120)을 교대로 반복적으로 적층하는 것을 포함할 수 있다. 이에 따라, 복수의 층간 절연막들(110) 및 복수의 희생막들(120)이 기판(100) 상에 Z 방향으로 교대로 적층될 수 있다. 기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
층간 절연막들(110)은 실리콘 산화물 같은 절연 물질을 포함할 수 있다. 층간 절연막들(110)의 두께는 동일하지 않을 수 있다. 예를 들어, 최하부에 위치한 층간 절연막(110)은 다른 층간 절연막들(110)보다 얇은 두께를 가질 수 있다.
희생막들(120)은 층간 절연막들(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물 같은 절연물질을 포함할 수 있다.
도 3을 참조하면, 상기 방법은 층간 절연막들(110) 및 희생막들(120)을 관통하여 기판(100)을 노출하는 채널 홀(140)을 형성하는 것을 포함할 수 있다. 예를 들어, 채널 홀(140)을 형성하는 것은 최상부 층간 절연막(110) 상에 마스크 패턴(130)을 형성하고, 마스크 패턴(130)을 식각 마스크로 사용하여 기판(100)의 상면이 노출될 때까지 층간 절연막들(110) 및 희생막들(120)을 이방성 식각하는 것을 포함할 수 있다. 채널 홀(140)은 상면도에서 원, 타원, 또는 다각형 모양의 홀 형태를 가질 수 있다. 마스크 패턴(130)은 포토레지스트 패턴을 포함할 수 있다. 채널 홀(140)이 형성된 후, 마스크 패턴(130)은 제거될 수 있다.
도 4를 참조하면, 상기 방법은 채널 홀(140)의 하부를 부분적으로 채우는 반도체 패턴(141)을 형성하는 것을 포함할 수 있다. 예를 들어, 채널 홀(140)에 의해서 노출된 기판(100)의 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 채널 홀(140)의 저면 부위를 부분적으로 채우는 반도체 패턴(141)을 형성할 수 있다. 반도체 패턴(141)은 단결정 실리콘 또는 단결정 실리콘-게르마늄을 포함할 수 있으며, 경우에 따라 도핑된 불순물 이온을 포함할 수도 있다. 반도체 패턴(141)의 상면은 최하부에 위치한 희생막(120)의 상면보다 높은 레벨에 위치할 수 있다.
도 5a 및 도 5b를 참조하면, 상기 방법은 채널 홀(140)의 측벽, 최상부 층간 절연막(110), 및 반도체 패턴(141) 상에 제1 블로킹 절연막(151), 제2 블로킹 절연막(152), 전하 트랩막(161) 및 터널 절연막(162)을 순차적으로 형성하는 것을 포함할 수 있다. 도 2d에서는, 제1 블로킹 절연막(151) 및 제2 블로킹 절연막(152)을 하나의 막인 블로킹 절연막(150)으로 도시하고, 전하 트랩막(161) 및 터널 절연막(162)을 하나의 막인 전하 저장막(160)으로 도시하였다. 제1 블로킹 절연막(151) 및 제2 블로킹 절연막(152)은 식각 용액에 대하여 서로 식각 속도(etch rate)가 다른 절연막을 포함할 수 있다. 예를 들어, 불산(HF) 용액에서 식각 속도(etch rate)가 다른 실리콘 산화물(SiO2)을 포함할 수 있다. 제1 블로킹 절연막(151)및 제2 블로킹 절연막(152)의 증착 방식은 서로 다를 수 있다. 예를 들어, 제1 블로킹 절연막(151)은 화학 기상 증착(chemical vapor deposition) 방식을 이용하여 형성된 실리콘 산화물(SiO2)을 포함할 수 있다. 제2 블로킹 절연막(152)은 래디컬 산화 공정을 이용하여 실리콘 질화물(SixNy)이 실리콘 산화물(SiO2)로 변환된 실리콘 산화물(SiO2)을 포함할 수 있다. 래디컬 산화 공정을 이용하여 형성된 실리콘 산화물(SiO2)은 열적으로 산화된 실리콘 산화물(thermally oxidized silicon)과 유사한 특성을 가질 수 있다. 이에 따라, 제2 블로킹 절연막(152)은 제1 블로킹 절연막(151)에 비해 치밀(denser)하고 단단할 수 있다. 제2 블로킹 절연막(152)의 두께는 제1 블로킹 절연막(151)의 두께보다 크거나 동일하게 형성할 수 있다.
전하 저장막(160)은 전하 트랩막(161) 및 터널 절연막(162)을 포함할 수 있다. 전하 트랩막(161)은 실리콘 질화물 같은 질화물을 포함할 수 있다. 터널 절연막(162)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
도 6을 참조하면, 상기 방법은 블로킹 절연막(150) 및 전하 저장막(160)을 이방성 식각하여 최상부 층간 절연막(110)의 상면 및 반도체 패턴(141)의 상면을 노출시키는 것을 포함할 수 있다. 상기 식각 공정을 수행하면, 채널 홀(140)의 측벽에 스페이서 형상의 블로킹 절연막(150) 및 전하 저장막(160)이 남아있게 된다. 노출된 반도체 패턴(141)의 상면은 리세스될 수 있다.
도 7a 및 7b를 참조하면, 상기 방법은 채널 홀(140) 내에 채널 막(170a) 및 충진 절연막(180a)을 형성하는 것을 포함할 수 있다. 채널 막(170a)은 최상부 층간 절연막(110), 채널 홀(140)의 측벽 및 노출된 반도체 패턴(141) 상에 형성될 수 있다. 채널 막(170a)은 반도체 패턴(141)의 상면과 직접 접촉하여 기판(100)과 전기적으로 연결될 수 있다. 채널 막(170a)은 폴리 실리콘을 포함할 수 있다. 충진 절연막(180a)은 채널 홀(140)의 내부를 완전히 채우도록 채널 막(170a) 상에 형성될 수 있다. 충진 절연막(180a)은 실리콘 산화물을 포함할 수 있다.
도 8a 및 8b를 참조하면, 상기 방법은 충진 절연막(180a)을 에치-백하여 패드 리세스(190a)를 갖는 충진 절연막 패턴(180)을 형성하는 것을 포함할 수 있다. 최상부에 위치한 층간 절연막(100) 상에 채널 막(170a)이 노출될 수 있다.
도 9를 참조하면, 상기 방법은 패드 리세스(190a)를 채우는 패드 물질을 채우고 화학 기계적 연마 공정(chemical mechanical polishing)을 수행하여 수직 채널(170) 및 채널 패드(190)를 형성하는 것을 포함할 수 있다. 채널 홀(140)의 측벽 상에 블로킹 절연막(150), 전하 저장막(160), 수직 채널(170) 및 충진 절연막 패턴(180)이 순차적으로 적층된 구조가 형성될 수 있다. 채널 패드(190)는 불순물이 도핑된 폴리 실리콘같은 도전 물질을 포함할 수 있다.
도 10을 참조하면, 상기 방법은 캡핑 절연막(235)을 형성하고, 및 인접한 수직 채널들(170) 사이의 캡핑 절연막(235), 층간 절연막들(110) 및 희생막들(120)을 이방성 식각하여 트렌치(200)를 형성하는 것을 포함할 수 있다. 트렌치(200)는 층간 절연막들(110) 및 희생막들(120)을 수직으로 관통하여 기판(100)을 노출시킬 수 있다. 트렌치(200)는 X 방향을 따라 연장할 수 있다. 트렌치(200)의 측벽에 층간 절연막들(110) 및 희생막들(120)의 측면이 노출될 수 있다.
도 11a 및 11b를 참조하면, 상기 방법은 트렌치(200)의 측벽에 노출된 희생막들(120)을 제거하여 층간 절연막들(110) 사이에 갭(210)을 형성하는 것을 포함할 수 있다. 갭(210)에 의해 제1 블로킹 절연막(151), 반도체 패턴(141)의 측벽의 일부, 및 기판(100)의 상면의 일부가 노출될 수 있다. 제1 블로킹 절연막(151)이 부분적으로 제거될 수 있다.
희생막들(120)을 제거하는 것은 층간 절연막들(110)과의 식각 선택비가 높은 제1 식각액을 사용하는 습식 식각 공정을 수행하는 것을 포함할 수 있다. 층간 절연막(110) 및 희생막(120)이 각각 실리콘 산화막 및 실리콘 질화막을 포함하는 경우, 제1 식각액은 인산(H3PO4)을 포함할 수 있다. 본 실시예에 의하면, 블로킹 절연막(150)이 제1 블로킹 절연막(151) 및 제2 블로킹 절연막(152)을 포함하기 때문에, 제2 블로킹 절연막(152)은 제1 블로킹 절연막(151)에 의해 인산(H3PO4)의 공격으로부터 보호되거나 손상이 완화될 수 있다.
도 12a 및 12b를 참조하면, 상기 방법은 손상된 제1 블로킹 절연막(151)을 제거하여 제2 블로킹 절연막(152)을 노출시키는 것을 포함할 수 있다. 갭(210) 내에 노출된 제1 블로킹 절연막(151)이 제거됨으로써, 갭(210)의 내부 공간이 수평 방향으로 확장되고 제2 블로킹 절연막(152)이 노출될 수 있다. 층간 절연막(110) 및 제2 블로킹 절연막(152) 사이에 제1 블로킹 절연막 패턴(151a)이 형성될 수 있다. 갭(210) 내에 노출된 제1 블로킹 절연막 패턴(151a)의 상 하부면은 곡면 형태를 갖도록 라운드질 수 있다. 이 공정에 의하여, 제1 블로킹 절연막 패턴(151a), 제2 블로킹 절연막(152), 전하 저장막(160), 수직 채널(170), 충진 절연막 패턴(180), 및 채널 패드(190)를 포함하는 필라 구조물(195)이 형성될 수 있다.
갭(210) 내에 노출된 제1 블로킹 절연막(151)을 제거하는 것은 제2 식각액을 이용하여 습식 식각 공정 수행하는 것을 포함할 수 있다. 제1 블로킹 절연막(151) 및 제2 블로킹 절연막(152)이 실리콘 산화물을 포함하는 경우, 제2 식각액은 불산(HF)을 포함할 수 있다. 제1 블로킹 절연막(151)은 제2 블로킹 절연막(152)보다 불산(HF)에 대해 2배 이상 식각 속도가 빠를 수 있다. 제2 블로킹 절연막(152)은 제1 블로킹 절연막(151)이 제거된 후에도 최초에 형성된 두께와 유사한 두께로 균일하게 남아 있을 수 있다. 이에 따라, 제2 블로킹 절연막(152)이 실질적으로 블로킹 절연막(150)의 역할을 수행함으로써, 반도체 소자의 특성의 악화를 줄일 수 있다. 또한 제1 블로킹 절연막(151)을 제거하는 과정에서, 산화물 계열의 층간 절연막(110)도 일부 제거되기 때문에, 층간 절연막(110)의 두께가 최초 증착 시에 비해 감소될 수 있다. 따라서, 갭(210)의 높이(h)가 증가될 수 있다. 이에 따라, 후속 공정에서, 갭(210) 내에 형성되는 게이트 전극의 높이가 증가되어 적당한 채널 길이(channel length)를 확보하는데 유리할 수 있다.
도 13a 및 13b를 참조하면, 상기 방법은 갭(210)의 내부의 층간 절연막(110), 제1 블로킹 절연막 패턴(151a)의 상 하부면 및 제2 블로킹 절연막(152) 상에 갭(210)을 완전히 채우는 게이트 전극들(220)을 형성하는 것을 포함할 수 있다. 게이트 전극들(220)은 갭(210)의 내벽 상에 직접적으로 형성된 배리어 금속막을 포함할 수 있다.
게이트 전극들(220)은 제1 블로킹 절연막 패턴(151a)의 상/하면과 접촉하는 부분은 곡면 형상을 갖도록 라운드질 수 있다. 배리어 금속막은 티타늄, 티타늄 질화물, 탄탈륨, 및/또는 탄탈륨 질화물과 같은 금속 질화물을 포함할 수 있다. 게이트 전극들(220)은 텅스텐, 티타늄, 탄탈륨, 백금, 금속 실리사이드 같은 금속성 물질을 포함할 수 있다.
이 후, 상기 방법은 트렌치(200) 내에 노출된 기판(100) 내에 불순물을 주입하여 트렌치(200)를 따라 X 방향으로 연장하는 공통 소스 라인(201)을 형성하는 것을 더 포함할 수 있다. 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다.
도 14를 참조하면, 상기 방법은 트렌치(200)의 측벽 상에 트렌치 스페이서(203) 및 트렌치(200)를 채우며 X 방향으로 연장하는 트렌치 절연물(230)을 형성하는 것을 포함할 수 있다. 트렌치 스페이서(203)는 실리콘 산화물 또는 실리콘 질화물같은 절연 물질을 포함할 수 있다. 트렌치 절연물(230)은 실리콘 산화물 같은 절연물을 포함할 수 있다. 이 공정은 트렌치 절연물(230)의 상면과 캡핑 절연막(235)의 상면을 평탄하게 하는 화학적 기계적 연마 공정을 수행하는 것을 더 포함할 수 있다.
도 15를 참조하면, 상기 방법은 상부 캡핑 절연막(235)내에 채널 패드(190) 상면을 노출시키는 콘택 홀들을 형성하고, 상기 콘택 홀들 내부에 비트 라인 콘택(240)을 형성하는 것을 포함할 수 있다. 비트 라인 콘택(240)은 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
이후, 도 1a 및 1b을 참조하면, 상기 방법은 캡핑 절연막(235) 상에 비트 라인 콘택(240)의 상면과 접촉하고 Y 방향으로 연장하는 비트 라인(250)을 형성하는 것을 포함할 수 있다. 비트 라인(250)은 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의하면, 블로킹 절연막(150)이 제1 블로킹 절연막(151) 및 제2 블로킹 절연막(152)을 포함하므로, 제1 블로킹 절연막(151)이 희생막들(120)을 제거하는 공정에서 식각액에 의한 제2 블로킹 절연막(152)이 손상되는 것을 방지할 수 있다. 손상된 제1 블로킹 절연막(151)을 제거하여 제2 블로킹 절연막(152)이 실질적인 블로킹을 위한 절연막으로 사용될 수 있다.
도 16a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 16a를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 프로세서(2220) 또는 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 일 실시예에 의한 반도체 소자(1000)를 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 16b 및 16c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들(2300, 2400)을 개념적으로 도시한 블록다이어그램이다. 도 16b를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다.
바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 마이크로 프로세서 유닛(2320), 파워 공급부(2330), 기능 유닛(2340), 및 디스플레이 컨트롤 유닛(2350)은 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 바디(2310)의 상면 혹은 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다.
디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다.
파워 공급부(2330)는 전류 또는 전압을 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다.
마이크로 프로세서 유닛(2320)은 파워 공급부(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다.
기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다.
마이크로 프로세서 유닛(2320) 또는 기능 유닛(2340)은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(1000)를 포함할 수 있다.
도 16c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 전자 시스템(2400)은 마이크로프로세서(2414)와 직접적으로 통신하는 램(2416)을 더 포함할 수 있다. 마이크로프로세서(2414) 및/또는 램(2416)은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 정보를 입력하거나 또는 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 마이크로프로세서(2414), 램(2416), 및/또는 메모리 시스템(2412)은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(1000)를 포함할 수 있다.
이상, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
110: 층간 절연막
120: 희생막 130: 마스크 패턴
140: 채널 홀 141: 반도체 패턴
150: 블로킹 절연막 150a: 블로킹 절연막 패턴
151: 제1 블로킹 절연막 151a: 제1 블로킹 절연막 패턴
152: 제2 블로킹 절연막
160: 전하 저장막
161: 전하 트랩막 162: 터널 절연막
170: 수직 채널
180: 충진 절연막 패턴 180a: 충진 절연막
190: 채널 패드 190a: 패드 리세스
195: 필라 구조물
200: 트렌치 201: 공통 소스 라인
203: 트렌치 스페이서 210: 갭
220: 게이트 전극 230: 트렌치 절연물
235: 캡핑 절연막
240: 비트 라인 콘택 250: 비트 라인
120: 희생막 130: 마스크 패턴
140: 채널 홀 141: 반도체 패턴
150: 블로킹 절연막 150a: 블로킹 절연막 패턴
151: 제1 블로킹 절연막 151a: 제1 블로킹 절연막 패턴
152: 제2 블로킹 절연막
160: 전하 저장막
161: 전하 트랩막 162: 터널 절연막
170: 수직 채널
180: 충진 절연막 패턴 180a: 충진 절연막
190: 채널 패드 190a: 패드 리세스
195: 필라 구조물
200: 트렌치 201: 공통 소스 라인
203: 트렌치 스페이서 210: 갭
220: 게이트 전극 230: 트렌치 절연물
235: 캡핑 절연막
240: 비트 라인 콘택 250: 비트 라인
Claims (10)
- 기판 상에 층간 절연막들 및 희생막들을 교대로 적층하고;
상기 층간 절연막들 및 상기 희생막들을 관통하여 상기 기판을 노출하는 채널 홀을 형성하고;
상기 채널 홀의 측벽 및 상기 채널 홀 내에 노출된 기판 상에 블로킹 절연막, 전하 저장막, 채널 막을 순차적으로 형성하되, 상기 블로킹 절연막은 제1 블로킹 절연막 및 제2 블로킹 절연막을 포함하고;
상기 제1 블로킹 절연막이 노출되도록 상기 희생막들을 선택적으로 제거하여 갭을 형성하고;
상기 갭 내에 노출된 상기 제1 블로킹 절연막을 제거하여, 상기 층간 절연막들과 제2 블로킹 절연막 사이에 제1 블로킹 절연막 패턴들을 형성하고; 및
상기 갭 내에 게이트 전극을 형성하는 것을 포함하는 반도체 메모리 소자의 제조 방법. - 제1항에 있어서,
상기 제2 블로킹 절연막은 제1 블로킹 절연막보다 치밀한 반도체 메모리 소자의 제조 방법. - 제1항에 있어서,
상기 제1 블로킹 절연막은 상기 제2 블로킹 절연막보다 불산(HF)에 대해 2배 이상 빠른 식각 속도를 갖는 반도체 메모리 소자의 제조 방법. - 제1항에 있어서,
상기 제2 블로킹 절연막을 형성하는 것은 실리콘 질화막을 형성하고, 래디칼 산화 공정을 수행하여 상기 실리콘 질화막을 실리콘 산화막으로 변질시키는 것을 포함하는 반도체 메모리 소자의 제조 방법. - 제1항에 있어서,
상기 제1 블로킹 절연막을 형성하는 것은 화학 기상 증착 공정 또는 원자층 증착 공정을 수행하여 실리콘 산화막을 형성하는 것을 포함하는 반도체 메모리 소자의 제조 방법. - 제1항에 있어서,
상기 제2 블로킹 절연막의 두께는 제1 블로킹 절연막의 두께보다 크거나 같은 반도체 메모리 소자의 제조 방법. - 제1항에 있어서,
상기 제2 블로킹 절연막은 수직으로 연속하는 반도체 메모리 소자의 제조 방법. - 제1항에 있어서,
상기 제1 블로킹 절연막 패턴은 수직으로 불연속하는 반도체 메모리 소자의 제조 방법. - 제1항에 있어서,
상기 제1 블로킹 절연막 패턴은 상기 층간 절연층들과 상기 전하 저장막 사이에 형성되는 반도체 메모리 소자의 제조 방법. - 기판 상에 다수의 층간 절연막들 및 다수의 희생막들을 교대로 적층하고,
상기 층간 절연막들 및 상기 희생막들을 관통하여 상기 기판의 제1 표면을 노출하는 적어도 두 개의 채널 홀들을 형성하고,
상기 채널 홀들 내에 필라 구조물들을 형성하되, 각 상기 필라 구조물들은 제1 블로킹 절연막, 제2 블로킹 절연막, 전하 트랩막, 터널 절연막, 수직 채널, 및 충진 절연막을 포함하고,
상기 필라 구조물들의 사이에 상기 층간 절연막들 및 상기 희생막들을 관통하는 트렌치를 형성하되, 상기 트렌치는 상기 층간 절연막들 및 상기 희생막들의 측면들 및 상기 기판의 제2 표면을 노출하고,
상기 트렌치 내에 노출된 상기 희생막들을 제거하여 갭을 형성하고,
상기 갭 내에 노출된 상기 제1 블로킹 절연막을 제거하여, 상기 갭 내에 상기 제2 블로킹 절연막을 노출시키고,
상기 갭 내에 게이트 전극을 형성하고, 및
상기 트렌치 내에 트렌치 절연물을 형성하는 것을 포함하는 반도체 메모리 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130147755A KR20150062768A (ko) | 2013-11-29 | 2013-11-29 | 이중 블로킹 절연막들을 갖는 반도체 메모리 소자를 제조하는 방법 |
| US14/315,906 US20150155297A1 (en) | 2013-11-29 | 2014-06-26 | Methods of fabricating semiconductor devices having double-layered blocking insulating layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130147755A KR20150062768A (ko) | 2013-11-29 | 2013-11-29 | 이중 블로킹 절연막들을 갖는 반도체 메모리 소자를 제조하는 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20150062768A true KR20150062768A (ko) | 2015-06-08 |
Family
ID=53265976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130147755A KR20150062768A (ko) | 2013-11-29 | 2013-11-29 | 이중 블로킹 절연막들을 갖는 반도체 메모리 소자를 제조하는 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20150155297A1 (ko) |
| KR (1) | KR20150062768A (ko) |
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| US11594486B2 (en) | 2020-07-27 | 2023-02-28 | SK Hynix Inc. | Semiconductor device and manufacturing method of semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR102130558B1 (ko) * | 2013-09-02 | 2020-07-07 | 삼성전자주식회사 | 반도체 장치 |
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| JPWO2021020084A1 (ko) | 2019-07-26 | 2021-02-04 | ||
| KR20210028759A (ko) | 2019-09-03 | 2021-03-15 | 삼성전자주식회사 | 반도체 장치 |
| CN110808254B (zh) * | 2019-10-28 | 2023-06-16 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
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| CN112885837A (zh) * | 2021-03-22 | 2021-06-01 | 长江存储科技有限责任公司 | 三维存储器和制备三维存储器的方法 |
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| Publication number | Publication date |
|---|---|
| US20150155297A1 (en) | 2015-06-04 |
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