KR20150043748A - 반도체 소자의 패턴 형성 방법 - Google Patents
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Abstract
본 발명의 실시 형태에 따른 반도체 소자의 패턴 형성 방법은, 기판 상에 제1 마스크층 및 제2 마스크층을 순차적으로 형성하는 단계, 제2 마스크층을 패터닝하여 제2 마스크 패턴층을 형성하는 단계, 제2 마스크 패턴층에 의해 노출된 제1 마스크층을 식각하여, 제2 마스크 패턴층과의 경계로부터 기판 상으로 폭이 감소하는 네거티브 경사 영역을 가지는 제1 마스크 패턴층을 형성하는 단계, 및 제1 마스크 패턴층에 의해 노출된 기판 상에 박막층을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것이다.
반도체 소자의 제조에 있어 다양한 종류의 박막이 이용되고 있다. 박막은 재료, 형성되는 공정 조건 및 하부 막질 등에 따라 다른 특성들을 가지게 되며, 그 중에 하나가 응력(stress)이다. 응력은 결정성에 따른 팽창이나 수축, 하부 막과의 열팽창 계수의 차이 및 공정 환경 등에 의해 발생된다. 박막이 인장(tensile) 또는 압축(compressive) 응력을 가지는 경우, 박막의 형상이 변형될 수 있으며 이에 의해 하부의 층도 변형될 수 있어 정밀한 박막 패턴을 형성하기 위해서 향상된 공정 기술이 요구된다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 네거티브 경사를 가지는 고경도의 마스크 패턴을 이용함으로써, 반도체 소자의 신뢰성을 향상시키는 반도체 소자의 패턴 형성 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법은, 기판 상에 제1 마스크층 및 제2 마스크층을 순차적으로 형성하는 단계; 상기 제2 마스크층을 패터닝하여 제2 마스크 패턴층을 형성하는 단계; 상기 제2 마스크 패턴층에 의해 노출된 상기 제1 마스크층을 식각하여, 상기 제2 마스크 패턴층과의 경계로부터 상기 기판 상으로 폭이 감소하는 네거티브 경사 영역을 가지는 제1 마스크 패턴층을 형성하는 단계; 및 상기 제1 마스크 패턴층에 의해 노출된 상기 기판 상에 박막층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 박막층은 상기 기판의 상면에서 상기 제1 마스크 패턴층으로부터 이격되어 형성될 수 있다.
본 발명의 일 실시예에서, 상기 박막층을 형성하는 단계는, 상기 제1 마스크 패턴층 및 상기 제2 마스크 패턴층이 형성된 상기 기판 상에 상기 박막층을 형성하는 물질을 증착하는 단계; 및 상기 제2 마스크 패턴층을 제거하는 단계를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 박막층의 형성 이전에, 상기 제2 마스크 패턴층을 제거하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 박막층을 형성하는 단계는, 상기 제2 마스크 패턴층의 연화점(softening point)보다 높은 온도에서 수행될 수 있다.
본 발명의 일 실시예에서, 상기 제1 마스크 패턴층을 형성하는 단계는, 상기 제1 마스크층의 적어도 일부를 습식 식각하는 단계를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 마스크층은 상기 제2 마스크층보다 경도가 높은 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 마스크층은 상기 기판의 상면으로부터 수직한 방향에서 밀도가 변화될 수 있다.
본 발명의 일 실시예에서, 상기 제1 마스크층은 상기 기판의 상면으로부터 수직한 방향에서 공극율(porosity)이 변화될 수 있다.
본 발명의 일 실시예에서, 상기 제1 마스크층에서, 상기 기판에 인접한 영역의 공극율이 상기 제2 마스크층에 인접한 영역의 공극율보다 클 수 있다.
본 발명의 일 실시예에서, 상기 제1 마스크층은 상기 제2 마스크층과 접촉된 영역으로부터 상기 기판과 접촉된 영역을 따라, 공극율이 점진적으로 증가할 수 있다.
본 발명의 일 실시예에서, 상기 박막층은 인장 또는 압축 응력을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 마스크층은 유전 물질 또는 절연 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법은, 기판 상에 네거티브 경사 영역을 가지며 비감광성 물질을 포함하는 마스크 패턴층을 형성하는 단계; 및 상기 마스크 패턴층에 의해 노출된 상기 기판 상에 박막층을 형성하는 단계를 포함할 수 있다.
네거티브 경사를 가지는 고경도의 마스크 패턴을 이용함으로써, 반도체 소자의 신뢰성을 향상시키는 반도체 소자의 패턴 형성 방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자의 패턴을 도시하는 평면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 공정 순서에 따라 나타내는 도면들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자의 패턴을 도시하는 평면도이다.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 공정 순서에 따라 나타내는 도면들이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 나타내는 공정들 중 어느 한 공정을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 나타낸 단면도이다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 16은 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 나타낸 단면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 공정 순서에 따라 나타내는 도면들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자의 패턴을 도시하는 평면도이다.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 공정 순서에 따라 나타내는 도면들이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 나타내는 공정들 중 어느 한 공정을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 나타낸 단면도이다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 16은 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형되거나 여러 가지 실시 형태가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자의 패턴을 도시하는 평면도이다.
도 1을 참조하면, 반도체 소자(100a)는 일 방향으로 연장되는 라인 형태 및 직사각형의 형상을 가지는 박막층(130)을 포함하며, 박막층(130)의 주변에는 제1 마스크 패턴층(110a)이 배치될 수 있다.
박막층(130)은 인장 또는 압축 응력을 가지는 층일 수 있으며, 예를 들어 금속 또는 유전 물질로 이루어질 수 있다. 본 실시예에서의 박막층(130)의 형상은 예시적인 것으로, 박막층(130)은 다양한 형상으로 제조될 수 있다.
제1 마스크 패턴층(110a)은 유전 물질 또는 절연 물질로 이루어질 수 있으며, 예컨대, PEOX(Plasma Enhanced Oxide)로 이루어질 수 있다. 또한, 제1 마스크 패턴층(110a)은 비감광성 물질로 이루어질 수 있다. 제1 마스크 패턴층(110a)은 기판(101)에 수직한 방향에서 밀도 또는 공극율이 변화될 수 있다. 예를 들어, 제1 마스크 패턴층(110a)은 서로 다른 밀도를 가지는 복수의 층을 포함할 수 있으며, 하부의 층이 상부의 층보다 상대적으로 밀도가 작을 수 있다. 제1 마스크 패턴층(110a)은 서로 다른 공극율(porosity)을 가지는 복수의 층을 포함할 수 있으며, 하부의 층이 상부의 층보다 상대적으로 공극율이 클 수 있다. 또한, 제1 마스크 패턴층(110a)의 밀도 또는 공극율은 상부로부터 하부까지 점진적으로 변화될 수도 있다.
본 실시예에서는, 하기에 도 2 내지 도 6을 참조하여 상술하는 것과 같이, 제1 마스크 패턴층(110a)이 박막층(130)의 형성을 위한 마스크층으로서 역할을 수행하면서도 최종 구조에 잔존하여 반도체 소자(100a)의 일 구성 요소를 이룰 수 있다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 공정 순서에 따라 나타내는 도면들이다. 도 2 내지 도 6은, 도 1의 평면도에서 절단선 A-A'에 따라 절단된 단면들을 도시한다.
도 2를 참조하면, 기판(101) 상에 제1 마스크층(110) 및 제2 마스크층(120)이 순차적으로 형성된다. 제1 마스크층(110) 및 제2 마스크층(120)은 도 1의 박막층(130)을 형성하기 위한 마스크층들이다.
기판(101)은 실리콘(Si) 기판과 같은 통상의 반도체 기판일 수 있다. 또한, 기판(101)은 상기 반도체 기판 및 상기 반도체 기판 상에 형성된 반도체 소자의 일부 구성 요소들을 포함할 수도 있다.
제1 마스크층(110)은 예를 들어, 절연 물질로 이루어질 수 있으며, PEOX와 같은 실리콘 산화물(SiO2)로 이루어질 수 있다. 제1 마스크층(110)은 제2 마스크층(120)보다 경도(hardness)가 큰 물질 및 고온 안정성이 뛰어난 물질을 포함할 수 있다. 제1 마스크층(110)은 예를 들어, 화학 기상 증착법(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다.
제1 마스크층(110)은 형성하려는 박막층(130)의 두께를 고려하여, 예컨대, 박막층(130)의 두께의 1.5 내지 3배의 두께로 형성할 수 있다. 제1 마스크층(110)의 형성 시, RF 파워 또는 소스 가스량 등을 제어함으로써 기판(101)에 수직한 방향에서 밀도 또는 공극율이 변화되도록 제1 마스크층(110)을 형성할 수 있다. 이에 의해, 제1 마스크층(110)은 기판(101)에 인접한 영역에서의 공극율이 제2 마스크층(120)에 인접한 영역에서 공극율보다 크도록 형성될 수 있다. 예를 들어, 제1 마스크층(110)은 서로 다른 밀도 또는 공극율을 가지는 복수의 층들을 포함할 수 있다.
제2 마스크층(120)은 제1 마스크층(110)과 다른 물질로 이루어질 수 있으며, 예를 들어, 포토레지스트층일 수 있다. 제2 마스크층(120)은 스핀 코팅(spin coating)을 이용하여 제1 마스크층(110) 상에 형성될 수 있다. 제2 마스크층(120)은 제1 두께(T1)를 가지며, 상기 제1 두께(T1)는 제1 마스크층(110)의 제2 두께(T2)보다 작거나 이와 유사할 수 있으며, 도면에 도시된 것에 한정되지 않는다.
도 3을 참조하면, 제2 마스크층(120)을 패터닝하여 제2 마스크 패턴층(120a)을 형성한다.
제2 마스크 패턴층(120a)은, 제2 마스크층(120)에 대한 노광 및 현상 등의 공정을 수행하여, 도 1의 박막층(130)이 형성될 영역에서 제2 마스크층(120)을 제거함으로써 형성될 수 있다.
도 4를 참조하면, 제2 마스크 패턴층(120a)에 의해 노출된 제1 마스크층(110)을 식각하여 제1 마스크 패턴층(110a)을 형성한다.
제1 마스크층(110)은 예를 들어 습식 식각법에 의해 식각될 수 있다. 제1 마스크 패턴층(110a)은 제2 마스크 패턴층(120a)과의 경계로부터 기판(101) 상으로 폭이 감소하는 네거티브 경사를 가지도록 형성될 수 있다. 상기 네거티브 경사에 의해, 제1 마스크 패턴층(110a)은 기판(101)의 상면과 90도보다 작은 소정 각도(θ)를 이룰 수 있다. 이와 같은 네거티브 경사는, 제1 마스크층(110)이 밀도 또는 공극율이 다른 영역들을 포함하도록 형성되어 상기 영역들 사이의 식각율이 상이함에 따라 형성될 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 실시예에 따라서, 제1 마스크층(110) 전체의 특성이 실질적으로 균일하게 형성된 경우에도, 식각 조건을 달리하여 여러 단계로 식각을 수행함으로써 상기 네거티브 경사를 형성할 수 있다.
제1 마스크 패턴층(110a)은 제2 마스크 패턴층(120a)과 접하는 영역에서 제1 폭(W1)을 가지고, 기판(101)과 접하는 영역에서 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 특히, 제1 마스크 패턴층(110a)의 기판(101)과 접하는 영역의 단부는, 제2 마스크 패턴층(120a)과 접하는 영역의 단부보다 소정 거리(D1)만큼 내측으로 위치하도록 형성될 수 있다.
도 5를 참조하면, 제1 마스크 패턴층(110a) 및 제2 마스크 패턴층(120a)이 형성된 기판(101) 상에 박막층(130)을 형성한다.
박막층(130)은 기판(101)의 상부 또는 일 측면으로부터 증착 물질이 직진성을 가지고 기판(101)으로 이동하여 증착되어 형성될 수 있다. 또한, 상기 증착 물질은 기판(101)에 대하여 소정 각도를 가지고 이동하여 증착될 수 있으며, 수직으로 또는 경사진 각도로 이동하여 증착될 수 있다. 따라서, 기판(101) 상의 박막층(130)의 크기(D3)는, 제1 마스크 패턴층(110a) 사이의 개구부의 최대 길이(D2)와 동일하거나 유사할 수 있다. 실시예에 따라서, 박막층(130)의 크기(D3)는 상기 개구부의 최대 길이(D2)보다 작을 수도 있으며, 박막층(130)의 위치도 상기 개구부의 하부로부터 소정 길이만큼 시프트되어 형성될 수 있다.
박막층(130)은 예를 들어, 물리기상증착법(Physical Vapor Deposition, PVD)을 이용하여 형성할 수 있으나, 이에 한정되지 않는다. 박막층(130)은 예를 들어 금속으로 이루어질 수 있으나, 이에 한정되지 않고 반도체 소자 내에서의 역할에 따라 다양한 물질이 이용될 수 있다. 박막층(130)의 두께(T3)는 제1 마스크 패턴층(110a)의 두께보다 작을 수 있다. 또한, 박막층(130)은 제1 마스크 패턴층(110a)의 측면의 네거티브 경사에 의해, 기판(101)의 상면에서 제1 마스크 패턴층(110a)으로부터 이격되어 형성될 수 있다.
본 실시예에서, 박막층(130)은 기판(101)의 전면(前面)으로부터 형성되므로 제2 마스크 패턴층(120a) 상에도 증착된다. 따라서, 박막층(130)이 예를 들어, 상대적으로 큰 응력을 가지는 금속 물질로 이루어진 경우, 박막층(130)의 응력의 영향이 하부의 제2 마스크 패턴층(120a) 및 제1 마스크 패턴층(110a)으로 전달될 수 있다. 하지만, 본 발명의 실시예에 따르면, 상대적으로 큰 경도의 제1 마스크 패턴층(110a)이 제2 마스크 패턴층(120a)의 하부에 형성되어 있기 때문에, 박막층(130)의 응력에 의해 마스크 패턴층이 변형되어 초래되는 불량을 방지할 수 있다.
또한, 박막층(130)이 제1 마스크 패턴층(110a)의 측면 상에도 증착되는 경우라도, 제1 마스크 패턴층(110a)이 네거티브 경사를 가지므로, 제1 마스크 패턴층(110a)의 측면 상의 박막층(130)이 기판(101) 상의 박막층(130)과 연결되어 제거되지 않고 잔존하는 것을 방지할 수 있다.
도 6을 참조하면, 제2 마스크 패턴층(120a)을 제거한다. 제2 마스크 패턴층(120a)이 제거됨에 따라, 제2 마스크 패턴층(120a) 상의 박막층(130)도 함께 제거되는 리프트 오프(lift off) 공정이 수행될 수 있다.
이에 의해, 기판(101) 상에는 박막층(130) 및 제1 마스크 패턴층(110a)이 잔존하게 된다. 박막층(130) 및 제1 마스크 패턴층(110a)은 모두 반도체 소자의 구성 요소일 수 있다. 본 실시예에 따르면, 리프트 오프 공정에 의해, 박막층(130)은 별도의 패터닝 공정 없이 증착과 동시에 기판(101) 상에 패터닝되어 형성될 수 있어 공정이 용이해질 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자의 패턴을 도시하는 평면도이다.
도 7을 참조하면, 반도체 소자(100b)는 기판(101) 및 기판(101) 상에서 일 방향으로 연장되는 라인 형태 및 직사각형의 형상을 가지는 박막층(130)을 포함할 수 있다.
박막층(130)은 인장 또는 압축 응력을 가지는 층일 수 있으며, 예를 들어 금속 또는 유전 물질로 이루어질 수 있다. 본 실시예에서의 박막층(130)의 형상은 예시적인 것으로, 박막층(130)은 다양한 형상으로 제조될 수 있다.
기판(101)은 실리콘(Si) 기판과 같은 통상의 반도체 기판일 수 있다. 또한, 기판(101)은 상기 반도체 기판 및 상기 반도체 기판 상에 형성된 반도체 소자의 일부 구성 요소들을 포함할 수도 있다.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 공정 순서에 따라 나타내는 도면들이다. 도 8 내지 도 10은, 도 7의 평면도에서 절단선 B-B'에 따라 절단된 단면들을 도시한다.
도 8 내지 도 10을 참조한 이하의 설명에서, 도 2 내지 도 7을 참조하여 상술한 내용과 중복되는 설명은 생략된다. 도 8을 참조하면, 기판(101) 상에 제1 마스크 패턴층(110a)이 형성된다. 제1 마스크 패턴층(110a)은 도 2 내지 도 4를 참조하여 상술한 것과 같이, 제1 마스크층(110) 및 제2 마스크층(120)을 순차적으로 형성한 후, 제2 마스크층(120)을 패터닝하여 제2 마스크 패턴층(120a)을 형성하고, 이를 이용하여 제1 마스크층(110)을 식각함으로써 형성될 수 있다. 제1 마스크 패턴층(110a)의 측면에는 네거티브 경사가 형성될 수 있다.
본 실시예에서는, 제1 마스크 패턴층(110a)의 형성 후, 제2 마스크 패턴층(120a)(도 4 참조)을 제거하는 공정이 더 수행될 수 있다. 따라서, 기판(101) 상에 제1 마스크 패턴층(110a)만 잔존할 수 있다.
도 9를 참조하면, 제1 마스크 패턴층(110a)이 형성된 기판(101) 상에 박막층(130)을 형성한다.
박막층(130)은 제1 마스크 패턴층(110a)의 측면의 네거티브 경사에 의해, 기판(101)의 상면에서 제1 마스크 패턴층(110a)으로부터 소정 거리(D4)만큼 이격되어 형성된다.
본 실시예에서, 박막층(130)은 상대적으로 고온에서 형성될 수 있다. 제2 마스크 패턴층(120a)이 먼저 제거된 상태이므로, 박막층(130)은 제2 마스크 패턴층(120a)의 연화점(softening point)보다 높은 온도에서 형성되는 것이 가능하다. 박막층(130)은 예를 들어, 150℃ 이상의 온도에서 형성될 수 있다. 이 경우에도, 제1 마스크 패턴층(110a)은 제2 마스크 패턴층(120a)보다 고온 안정성이 높은 물질로 이루어지기 때문에, 변형되지 않을 수 있다.
박막층(130)이 예를 들어, 상대적으로 큰 응력을 가지는 금속 물질로 이루어진 경우, 제1 마스크 패턴층(110a) 상의 박막층(130)의 응력의 영향이 하부의 제1 마스크 패턴층(110a)으로 전달될 수 있다. 하지만, 본 발명의 실시예에 따르면, 제1 마스크 패턴층(110a)의 경도가 상대적으로 크기 때문에, 박막층(130)의 응력에 의해 제1 마스크 패턴층(110a)이 변형되는 것을 방지할 수 있다. 또한, 박막층(130)이 고온에서 형성되는 경우라도, 제2 마스크 패턴층(120a)이 제거된 상태이므로, 제2 마스크 패턴층(120a)에 의해 증착 챔버 등이 오염되는 것을 방지할 수 있다. 예를 들어, 박막층(130)이 구리(Cu)를 포함하는 경우, 고온에서 불량 없이 형성 가능하며, 별도의 식각 공정을 수행하지 않고 용이하게 패터닝할 수 있다.
도 10을 참조하면, 제1 마스크 패턴층(110a)을 제거한다. 즉, 본 단계에서는 제1 마스크 패턴층(110a)에 대한 리프트 오프 공정이 수행되며, 이에 따라, 제1 마스크 패턴층(110a) 상의 박막층(130)도 함께 제거된다. 제1 마스크 패턴층(110a)은 예를 들어, 불산(HF)을 불화암모늄(NH4F)과 혼합한 BOE(Buffered Oxide Etchant) 용액을 이용하여 제거할 수 있다.
제1 마스크 패턴층(110a)의 제거 후, 기판(101) 상에는 패터닝된 박막층(130)만이 잔존하게 된다. 본 실시예에 따르면, 박막층(130)은 별도의 패터닝 공정 없이 증착과 동시에 기판(101) 상에 패터닝되어 형성될 수 있어 공정이 용이해질 수 있다.
본 실시예에서는, 도 8을 참조하여 상술한 것과 같이 제1 마스크 패턴층(110a)의 형성 후 제2 마스크 패턴층(120a)을 제거하는 공정을 별도로 수행하였으나, 실시예에 따라서는 본 단계에서 제1 마스크 패턴층(110a)을 제거함으로써, 상부의 제2 마스크 패턴층(120a)이 동시에 제거되도록 하는 것도 가능할 것이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 나타내는 공정들 중 어느 한 공정을 설명하기 위한 도면이다.
도 11을 참조하면, 기판(201) 상에 제1 마스크 패턴층(210a)이 형성된다. 제1 마스크 패턴층(210a)은, 도 4 및 도 8을 참조하여 상술한 제1 마스크 패턴층(110a)에 대응되는 층일 수 있다. 다만, 본 실시예의 제1 마스크 패턴층(210a)은 도 4 및 도 8의 제1 마스크 패턴층(110a)과 달리 네거티브 경사를 가지는 제1 영역(R1) 및 포지티브 경사를 가지는 제2 영역(R2)을 포함한다. 이와 같이, 제1 마스크 패턴층(210a)은 적어도 일부분에서 네거티브 경사 영역을 포함함으로써, 상부면의 폭보다 감소된 폭을 가지는 하부면을 가질 수 있으며, 상단부로부터 소정 거리(D5)만큼 중앙으로 이격된 하단부를 가질 수 있다.
본 실시예의 제1 마스크 패턴층(210a)을 이용하여 후속에서 박막층(130)을 형성하는 경우에도 박막층(130)은 기판(201) 상에서 제1 마스크 패턴층(210a)으로부터 이격되어 형성될 수 있다.
제1 마스크 패턴층(210a)은 예를 들어, 균일한 막질을 가지는 제1 마스크층에 건식 식각에 의해 제1 영역(R1)을 먼저 형성한 후, 습식 식각에 의해 제2 영역(R2)을 형성함으로써 제조할 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 실시예에 따라 제1 마스크 패턴층(210a)이 서로 다른 식각 특성을 가지는 층들을 포함하도록 함으로써 도 11에 도시된 것과 같은 측면 형태가 형성될 수도 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 나타낸 단면도이다.
도 12를 참조하면, 본 실시예에 따른 반도체 소자(300)는, 기판(301), 기판(301) 상의 발광구조물(340), 제1 전극(330a), 제2 전극(330b) 및 패시베이션층(310a)을 포함할 수 있다. 발광구조물(340)은 제1 도전형 반도체층(342), 활성층(344) 및 제2 도전형 반도체층(346)을 포함할 수 있다. 본 실시예에서는, 본 발명의 반도체 소자의 패턴 형성 방법을 이용하여 제조된 반도체 소자의 일 예로서, 발광소자(LED)를 예시하여 설명한다.
기판(301)은 반도체 성장용 기판으로 제공될 수 있으며, 사파이어, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등과 같이 절연성, 도전성, 반도체 물질을 이용할 수 있다. 질화물 반도체 성장용 기판으로 널리 이용되는 사파이어는, 전기 절연성을 가지며 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a측 방향의 격자상수가 각각 13.001Å과 4.758Å이며, C(0001)면, A(1120)면, R(1102)면 등을 갖는다. 이 경우, 상기 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 성장용 기판으로 주로 사용된다. 한편, 도면에는 도시되지 않았으나, 기판(301)의 상면, 즉, 반도체층들의 성장면에는 다수의 요철 구조가 형성될 수 있으며, 이러한 요철 구조에 의하여 반도체층들의 결정성과 광 방출 효율 등이 향상될 수 있다.
도면에는 도시되지 않았으나, 제1 도전형 반도체층(342)에 작용하는 응력을 완화하여 결정성을 향상시키기 위한 버퍼층이 기판(301) 상에 더 배치될 수 있다.
제1 및 제2 도전형 반도체층(342, 346)은 각각 n형 및 p형 불순물이 도핑된 반도체로 이루어질 수 있으나, 이에 한정되지 않고 반대로 각각 p형 및 n형 반도체로 이루어질 수도 있다. 제1 및 제2 도전형 반도체층(342, 346)은 질화물 반도체, 예컨대, AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 물질로 이루어질 수 있으며, 각각의 층은 단일층으로 이루어질 수도 있지만, 도핑 농도, 조성 등의 특성이 서로 다른 복수의 층을 구비할 수도 있다. 다만, 제1 및 제2 도전형 반도체층(342, 346)은 질화물 반도체 외에도 AlInGaP나 AlInGaAs 계열의 반도체를 이용할 수도 있을 것이다.
제1 및 제2 도전형 반도체층(342, 346)의 사이에 배치된 활성층(344)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출하며, 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있다. 필요에 따라, 단일 양자우물(SQW) 구조가 사용될 수도 있을 것이다.
제1 및 제2 전극(330a, 330b)은 각각 제1 및 제2 도전형 반도체층(342, 346)에 전기적으로 접속된다. 제1 및 제2 전극(330a, 330b)은 각각 제1 및 제2 도전형 반도체층(342, 346) 상에서 패시베이션층(310a)의 단부로부터 이격되어 배치될 수 있다. 제1 및 제2 전극(330a, 330b)의 두께는 패시베이션층(310a)보다 작을 수 있으나, 도면에 도시된 상대적인 두께에 한정되지 않는다.
제1 및 제2 전극(330a, 330b)은 전기전도성 물질, 예컨대, Ag, Al, Ni, Cr 등의 물질 중 하나 이상을 증착하여 형성될 수 있다. 실시 형태에 따라, 제1 및 제2 전극(330a, 330b)은 투명 전극층을 포함할 수 있으며, 상기 투명 전극층은 예를 들어, ITO(Indium tin Oxide), AZO(Aluminium Zinc Oxide), IZO(Indium Zinc Oxide), ZnO, GZO(ZnO:Ga), In2O3, SnO2, CdO, CdSnO4, 또는 Ga2O3일 수 있다. 도면에는 도시되지 않았으나, 오믹전극층이 제2 도전형 반도체층(346) 상에 더 배치될 수 있으며, 상기 오믹전극층은 예를 들어, 고농도의 p형 불순물을 포함하는 p-GaN을 포함할 수 있다. 또는, 상기 오믹전극층은 금속 물질 또는 투명 전도성 산화물로 형성될 수 있다.
패시베이션층(310a)은 유전 물질 또는 절연 물질로 이루어질 수 있으며, 예컨대, PEOX일 수 있다. 패시베이션층(310a)은 기판(301)에 수직한 방향에서 밀도가 변화될 수 있으며, 하부 영역이 상부 영역보다 상대적으로 밀도가 작을 수 있다. 패시베이션층(310a)은 기판(301)에 수직한 방향에서 공극율이 변화될 수 있으며, 하부 영역이 상부 영역보다 상대적으로 공극율이 클 수 있다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 개략적인 단면도들이다. 도 13 내지 도 15는 도 12의 반도체 소자(300)의 제조 방법을 도시한다.
도 13을 참조하면, 기판(301) 상에 발광구조물(340)이 형성된다. 발광구조물(340)은, 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD), 수소화 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE), 분자선 에피택시(Molecular Beam Epitaxy, MBE) 등과 같은 공정을 이용하여, 기판(301) 상에 순차적으로 제1 도전형 반도체층(342), 활성층(344) 및 제2 도전형 반도체층(346)을 성장시킴으로써 형성될 수 있다.
도 14를 참조하면, 먼저, 발광구조물(340)의 일부 영역을 제거하여 제1 도전형 반도체층(342)의 일부가 노출되도록 한다.
다음으로, 발광구조물(340)의 상면에 패시베이션층(310a) 및 포토레지스트층(320a)을 형성한다. 패시베이션층(310a) 및 포토레지스트층(320a)의 형성은, 도 2 내지 도 4를 참조하여 상술한 제1 마스크 패턴층(110a) 및 제2 마스크 패턴층(120a)의 형성 공정에 의할 수 있다. 구체적으로, 패시베이션층(310a) 및 포토레지스트층(320a) 물질들을 적층한 후, 포토레지스트층(320a)을 패터닝하고 이를 이용하여 패시베이션층(310a) 물질을 패터닝한다. 이 때, 패시베이션층(310a)의 측면은 네거티브 경사를 갖는다.
도 15를 참조하면, 발광구조물(340) 상에 제1 전극(330a) 및 제2 전극(330b)을 형성한다.
제1 전극(330a) 및 제2 전극(330b)은, 도 5 및 도 6을 참조하여 상술한 박막층(130)의 형성 공정에 의할 수 있다. 구체적으로, 패시베이션층(310a)을 마스크층으로 이용하여 금속층(330)을 증착하여 패시베이션층(310a)에 의해 노출된 발광구조물(340)의 상 면에 제1 전극(330a) 및 제2 전극(330b)을 형성할 수 있다. 금속층(330)은 예를 들어, 스퍼터링(sputtering) 또는 전자빔 증발법(electron beam evaporation)을 이용하여 증착할 수 있다.
다음으로, 포토레지스트층(320a) 및 포토레지스트층(320a) 상부의 금속층(330)을 제거하여 도 12의 반도체 소자(300)가 제조될 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 나타낸 단면도이다.
도 16을 참조하면, 본 실시예에 따른 반도체 소자(400)는, 기판(401), 기판(401) 상의 반사층(405), 돌출부(430), 버퍼층(435) 및 발광구조물(440)을 포함할 수 있으며, 발광구조물(440) 상의 제1 전극(450a) 및 제2 전극(450b)을 더 포함할 수 있다. 발광구조물(440)은 제1 도전형 반도체층(442), 활성층(444) 및 제2 도전형 반도체층(446)을 포함할 수 있다. 본 실시예에서는, 도 7 내지 도 10을 참조하여 상술한 반도체 소자의 패턴 형성 방법을 이용하여 제조된 반도체 소자의 일 예로서, 발광소자(LED)를 예시하여 설명한다.
본 실시예의 반도체 소자(400)는 도 12의 반도체 소자(300)와 달리, 반사층(405) 및 반사층(405) 상에 배치된 돌출부(430)를 더 포함한다.
반사층(405)은 활성층(444)으로부터 생성된 빛 중 기판(401) 방향을 향하는 광을 발광구조물(440)의 상부를 향하여 리디렉션(redirection)하기 위한 반사 구조물이다. 반사층(405)은 분산형 브래그 반사(Distributed Bragg Reflector, DBR)층 또는 무지향성 반사(Omni-Directional Reflector, ODR)층일 수 있다. 반사층(405)은 굴절률이 서로 다른 층들이 교대로 증착된 구조일 수 있다.
돌출부(430)는 반사층(405)의 상면에 일정한 간격을 두고 돌출 형성될 수 있으며, 돔 형상, 뿔 형상, 다각형기둥 형상, 원 기둥 형상 또는 라인 형상과 같은 다양한 형상을 가질 수 있다.
돌출부(430)는 반사층(405) 및 발광구조물(440)의 굴절률보다 낮은 굴절률을 가지는 물질로 이루어질 수 있으며, 투광성 물질로 이루어질 수도 있다. 구체적으로, 돌출부(430)는 SiOx, SiNx, Al2O3, HfO, TiO2, TaO, ZrO, ZnO 및 그 조합으로 이루어진 군에서 선택된 투광성 물질로 이루어질 수 있다. 돌출부(430)가 투광성 물질로 이루어지는 경우, 입사되는 빛의 손실없이 광 경로를 보정할 수 있으며, 저굴절률의 특성에 의해 입사되는 광을 법선 방향에 가깝게 보정하여, 반사층(405)에 의해 반사되는 빛의 양을 증가시킬 수 있다.
돌출부(430) 상의 버퍼층(435)은 제1 도전형 반도체층(442)에 작용하는 응력을 완화하여 결정성을 향상시키기 위한 것으로, AlN, GaN 또는 AlGaN으로 이루어질 수 있다.
특히, 본 실시예의 돌출부(430)는, 도 7 내지 도 10을 참조하여 상술한 반도체 소자의 패턴 형성 방법을 이용하여 형성될 수 있다. 예를 들어, 돌출부(430)가 예컨대, TiO2 또는 TaO와 같이 습식 및 건식 식각이 모두 어려운 물질로 이루어지면서 약 200℃ 이상의 고온에서 증착되어야 하는 경우, 본 발명의 반도체 소자의 패턴 형성 방법을 이용할 수 있다. 이 경우, 포토레지스트층과 같이 상대적으로 고온 안정성이 낮은 마스크층이 없는 상태에서 돌출부(430)를 이루는 물질이 증착되므로 반도체 소자의 불량 발생 및 증착 챔버의 오염을 방지할 수 있으며, 증착과 동시에 돌출부(430)의 형상으로 패터닝될 수 있어 식각 공정을 생략할 수 있는 공정 상의 이점이 있다. 실시예에 따라, 반사층(405)도 본 발명의 반도체 소자의 패턴 형성 방법을 이용하여 패터닝된 층들을 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101, 201, 301, 401: 기판 110: 제1 마스크층
110a, 201a: 제1 마스크 패턴층 120: 제2 마스크층
120a: 제2 마스크 패턴층 130: 박막층
310a: 패시베이션층 330a, 450a: 제1 전극
330b, 450b: 제2 전극 340, 440: 발광구조물
342, 442: 제1 도전형 반도체층 344, 444: 활성층
346, 446: 제2 도전형 반도체층 405: 반사층
430: 돌출부 435: 버퍼층
110a, 201a: 제1 마스크 패턴층 120: 제2 마스크층
120a: 제2 마스크 패턴층 130: 박막층
310a: 패시베이션층 330a, 450a: 제1 전극
330b, 450b: 제2 전극 340, 440: 발광구조물
342, 442: 제1 도전형 반도체층 344, 444: 활성층
346, 446: 제2 도전형 반도체층 405: 반사층
430: 돌출부 435: 버퍼층
Claims (10)
- 기판 상에 제1 마스크층 및 제2 마스크층을 순차적으로 형성하는 단계;
상기 제2 마스크층을 패터닝하여 제2 마스크 패턴층을 형성하는 단계;
상기 제2 마스크 패턴층에 의해 노출된 상기 제1 마스크층을 식각하여, 상기 제2 마스크 패턴층과의 경계로부터 상기 기판 상으로 폭이 감소하는 네거티브 경사 영역을 가지는 제1 마스크 패턴층을 형성하는 단계; 및
상기 제1 마스크 패턴층에 의해 노출된 상기 기판 상에 박막층을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
- 제1 항에 있어서,
상기 박막층은 상기 기판의 상면에서 상기 제1 마스크 패턴층으로부터 이격되어 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제1 항에 있어서,
상기 박막층을 형성하는 단계는,
상기 제1 마스크 패턴층 및 상기 제2 마스크 패턴층이 형성된 상기 기판 상에 상기 박막층을 형성하는 물질을 증착하는 단계; 및
상기 제2 마스크 패턴층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제1 항에 있어서,
상기 박막층의 형성 이전에,
상기 제2 마스크 패턴층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제1 항에 있어서,
상기 박막층의 형성 이후에,
상기 제1 마스크 패턴층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제1 항에 있어서,
상기 박막층을 형성하는 단계는, 상기 제2 마스크 패턴층의 연화점(softening point)보다 높은 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제1 항에 있어서,
상기 제1 마스크층은 상기 제2 마스크층보다 경도가 높은 물질을 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제1 항에 있어서,
상기 제1 마스크층은 상기 기판의 상면으로부터 수직한 방향에서 밀도가 변화되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제1 항에 있어서,
상기 제1 마스크층은 상기 기판의 상면으로부터 수직한 방향에서 공극율(porosity)이 변화되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제1 항에 있어서,
상기 박막층은 인장 또는 압축 응력을 가지는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
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2014
- 2014-05-13 US US14/276,502 patent/US20150104944A1/en not_active Abandoned
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