KR101490174B1 - 다중 접합 구조를 가지는 발광 다이오드 및 이의 형성방법 - Google Patents
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Abstract
다중 접합 구조를 가지는 발광 다이오드 및 이의 형성방법이 개시된다. 각각의 발광 구조체는 막대 형상 등을 가지고, p형 반도체층을 중심으로 2개의 발광층들이 형성된다. 또한, p형 반도체층의 측면에는 p형 전극이 형성되며, p형 전극의 형성은 희생층을 형성과 제거를 통해 수행된다. 이를 통해 측면 전극으로 p형 전극을 형성할 수 있다.
Description
본 발명은 발광 다이오드의 구조 및 그 제조방법에 관한 것으로, 더욱 상세하게는 복수개의 기둥형상을 가지고 다중 접합 구조를 가지는 발광체 및 이를 전기적으로 연결하는 전극구조를 가지는 발광 다이오드 및 이의 제조방법에 관한 것이다.
발광 다이오드는 p형 반도체층으로부터 공급되는 정공과 n형 반도체층으로부터 공급되는 전자의 재결합에 의해 빛이 생성되는 전자 소자이다. 전자와 정공의 재결합에의한 발광 동작과 일정한 휘도를 구현하기 위해서는 양자구속효과가 요구된다. 양자구속효과를 얻기 위해서 발광 동작이 수행되는 발광층에는 다중양자우물 구조가 사용된다. 다중양자우물 구조는 장벽층과 우물층이 교대로 형성된 양상을 가진다.
최근에는 공정기술의 발달에 따라 질화갈륨을 기반으로 하는 발광 다이오드가 고휘도를 구현하고 있으며, 칩 타입의 다양성에 기인한 다양한 제품이 제조되고 있다. 예컨대 노멀 타입(Normal Type)은 상부의 p형 반도체층 및 발광층을 부분 식각하여 n형 반도체층의 일부를 노출시킨 구조를 가진다. 노출된 p형 반도체층 및 n형 반도체층 상부에 전극층이 형성되는 구조를 가진다. 또한, 플립칩 타입은 광의 배출이 기판 방향으로 이루어지는 특징을 가진다. 또한, 수직형 타입은 기판의 분리 공정이 수행되는 특징을 가진다.
또한, 발광 다이오드를 이용하여 조명장치가 구현되는 경우, 다수의 발광 다이오드들을 직렬로 연결하여 고휘도를 구현하며, 교류 전원을 직접 사용하는 기술적 구성이 이루어지기도 한다.
또한, 조명용 발광 다이오드의 제작시, 패키징 공정에서는 광의 직진성을 확보하고자 하는 연구가 지속되고 있으며, 전극의 배치 구조를 통해 광의 배출을 원활히 하는 연구가 진행되고 있다.
상술한 조명용 발광 다이오드의 경우, 개별적으로 형성된 발광 다이오드들을 패키징 공정에서 직렬로 배선하는 방식이 사용된다. 따라서, 패키지 공정 과정에서 개별적인 칩의 성능 확인이 필요하며, 리드 프레임 또는 별도의 기판 상에 발광 다이오드 칩을 실장하고 배선하는 공정이 요구된다. 따라서, 과도한 생산공정 및 작업비용이 소모되는 단점이 있다.
따라서, 하나의 발광 구조에서 다양한 컬러를 형성하거나 고휘도를 구현하는 것은 기술적 난제로 남아 있는 사안이다.
본 발명이 이루고자 하는 제1 과제는 다중 접합을 구현하고, 이를 전기적으로 연결하여 고휘도를 구현할 수 있는 발광 다이오드를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 제2 과제는 상기 제1 과제의 달성을 위해 사용되는 발광 다이오드의 형성방법을 제공하는데 있다.
상기 제1 과제를 달성하기 위한 본 발명은, 기판 상에 형성되고, 제1 n형 반도체층, 제1 발광층, p형 반도체층, 제2 발광층 및 제2 n형 반도체층이 형성된 발광 구조체; 상기 발광 구조체 하부의 제1 n형 반도체층에 접하는 제1 n형 전극; 상기 발광 구조체 상부의 제2 n형 반도체층에 접하는 제2 n형 전극; 및 상기 발광 구조체의 상기 p형 반도체층의 측면과 접하는 p형 전극을 포함하는 발광 다이오드를 제공한다.
또한, 상기 제2 과제를 달성하기 위한 본 발명은, 기판 상에 제1 n형 반도체층, 제1 발광층, p형 반도체층, 제2 발광층 및 제2 n형 반도체층을 순차적으로 형성하는 단계; 상기 제2 n형 반도체층, 상기 제2 발광층, 상기 p형 반도체층, 상기 제1 발광층 및 상기 제1 n형 반도체층을 식각하여 발광 구조체를 형성하는 단계; 상기 발광 구조체 사이의 이격공간을 제1 패시베이션층으로 매립하고, 상기 p형 반도체층 측면과 접하는 p형 전극을 형성하는 단계; 및 상기 p형 전극 상에 제2 패시베이션층을 형성하고, 상기 제2 패시베이션층 상에 상기 제2 n형 반도체층과 전기적으로 연결되는 제2 n형 전극을 형성하는 단계를 포함하는 발광 다이오드의 형성방법을 제공한다.
상술한 본 발명에 따르면, 다중 접합 구조는 하나의 p형 반도체층을 중심으로 상하부에 2개의 발광층들이 배치된다. 또한, 각각의 발광 구조체들은 상호간에 동일한 형상을 가지며, p형 반도체층의 측면에는 p형 전극이 공통으로 형성된다. 따라서, 공통 전극들에 의해 다수개의 발광 구조체들은 병렬로 연결되며, 하나의 발광 구조체에서도 2개의 발광층들이 병렬로 연결된 구성을 가진다. 따라서, 고휘도의 동작이 가능하며, 발광층의 제조공정에 따라 다양한 컬러의 광의 형성이 가능해진다.
도 1은 본 발명의 바람직한 실시예에 따른 발광 다이오드를 도시한 단면도이다.
도 2 내지 도 8은 본 발명의 바람직한 실시예에 따라 상기 도 1의 발광 다이오드의 형성방법을 설명하기 위한 단면도들이다.
도 2 내지 도 8은 본 발명의 바람직한 실시예에 따라 상기 도 1의 발광 다이오드의 형성방법을 설명하기 위한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 1은 본 발명의 바람직한 실시예에 따른 발광 다이오드를 도시한 단면도이다.
도 1을 참조하면 본 실시예에 따른 발광 다이오드는 기판(100) 상에 형성된 복수개의 발광 구조체들(200)을 가진다. 각각의 발광 구조체(200)는 제1 n형 반도체층(210), 제1 발광층(220), p형 반도체층(230), 제2 발광층(240) 및 제2 n형 반도체층(250)을 가진다. 또한, 각각의 발광 구조체(200)에는 전극들(310, 320, 330)이 연결된다. 형성되는 전극들은 제1 n형 전극(310), p형 전극(320) 및 제2 n형 전극(330)으로 구성된다. 제1 n형 전극(310)은 제1 n형 반도체층(210)과 전기적으로 연결되고, p형 전극(320)은 p형 반도체층(230)과 전기적으로 연결되며, 제2 n형 전극(330)은 제2 n형 반도체층(250)과 전기적으로 연결된다. 특히, p형 전극(320)은 발광 구조체들(200)에 의해 형성된 이격 공간에 형성되고, p형 반도체층(230)의 측면과 접하여 형성된다.
기판(100) 상에는 제1 n형 반도체층(210)이 형성된다. 상기 기판(100)은 제1 n형 반도체층(210)의 재질에 따라 달리 설정될 수 있다. 예컨대 제1 n형 반도체층(210)이 질화갈륨을 포함하는 경우, 상기 기판(100)은 사파이어, 질화갈륨 또는 산화아연을 포함할 수 있다. 또한, 기판(100)과 제1 n형 반도체층(210) 사이에는 격자 부정합에 따라 제1 n형 반도체층(210)의 결정결함을 해소하기 위한 버퍼층이 더 구비될 수 있다. 상기 제1 n형 반도체층(210)은 도우너가 도핑된다. 도핑되는 도우너는 제1 n형 반도체층(210)의 재질에 따라 결정된다. 예컨대 제1 n형 반도체층(210)이 질화갈륨을 포함하는 경우, 도우너는 실리콘임이 바람직하다.
제1 n형 반도체층(210) 상에는 제1 발광층(220)이 형성된다. 상기 제1 발광층(220)은 장벽층과 우물층이 교대로 형성된 구조를 가짐이 바람직하다. 만일, 제1 n형 반도체층(210)이 질화갈륨을 포함하는 경우, 상기 장벽층은 질화갈륨을 포함함이 바람직하다. 또한, 장벽층과 우물층은 밴드갭 엔지니어링을 수행하기 위해 인듐을 추가로 포함할 수 있다. 예컨대 장벽층에 포함되는 인듐의 분률은 우물층에 포함되는 인듐의 분률보다 낮음이 바람직하다. 실시의 형태에 따라서 상기 장벽층은 질화갈륨만으로 형성될 수 있고, 장벽층보다 낮은 분률을 가지는 인듐이 포함될 수 있다.
제1 발광층(220) 상에는 p형 반도체층(230)이 형성된다. p형 반도체층(230)에는 억셉터가 도핑된다. 도핑되는 억셉터는 p형 반도체층(230)의 재질에 따라 다양하게 선택될 수 있다. 예컨대, p형 반도체층(230)이 질화갈륨을 포함하는 경우, 상기 엑셉터는 2족 원소 중에서 선택될 수 있다.
p형 반도체층(230) 상에는 제2 발광층(240)이 형성된다. 상기 제2 발광층(240)은 장벽층과 우물층이 교대로 형성된 구조를 가질 수 있으며, 제1 발광층(220)과 동일한 구성을 가질 수 있다. 또한, 실시의 형태에 따라서 상기 제2 발광층(240)은 제1 발광층(220)과 상이한 밴드갭 엔지니어링이 수행될 수 있다. 예컨대, 도입되는 인듐의 함량에 따라 제1 발광층(220)은 제1 컬러의 광을 형성할 수 있으며, 제2 발광층(240)은 제1 컬러와 다른 제2 컬러의 광을 형성할 수 있다.
제2 발광층(240) 상에는 제2 n형 반도체층(250)이 형성된다. 상기 제2 n형 반도체층(250)은 제1 n형 반도체층(210)과 동일한 조성을 가짐이 바람직하다.
상기 제1 n형 반도체층(210)의 측면 또는 상부에는 제1 n형 전극(310)이 형성된다. 또한, 제1 n형 전극(310) 상부에는 제1 패시베이션층(410)이 형성되며, 제1 패시베이션층(410) 상부 및 p형 반도체층(230)의 측면에는 p형 전극(320)이 형성된다. 또한, p형 전극(320) 상부에는 제2 패시베이션층(420)이 형성되며, 제2 패시베이션층(420)의 상부 또는 제2 n형 반도체층의 측면에는 제2 n형 전극(330)이 형성될 수 있다. 또한, 실시의 형태에 따라서 제2 n형 전극(330)은 제2 n형 반도체층(250)의 측면에 형성되는 경우, 상기 제2 패시베이션층(420)의 최상부 표면은 제2 n형 반도체층(250)의 표면을 상회하지 않도록 형성됨이 바람직하다.
제1 n형 전극(310) 및 제2 n형 전극(330)은 발광층들(220, 240)에서 생성된 광이 배출되는 방향에 따라 다양한 패턴으로 형성될 수 있다.
예컨대, 발광층들(220, 240)에서 형성된 광이 상부로 배출되는 경우, 제2 n형 전극(330)은 광을 외부로 원활하게 배출하기 위해 미세패턴의 형상으로 제공될 수 있다. 또한, 발광층들(220, 240)에서 형성된 광이 하부의 기판(100) 방향으로 배출되는 경우, 제2 n형 전극(330)은 제2 n형 반도체층(250) 상부 전체에 도포되고, 제1 n형 전극(310)은 제1 n형 전극(310) 측면에 패턴화된 형태로 제공될 수 있다. 또한, 발광층들(220, 240)에서 형성된 광이 상부 및 하부 방향으로 배출되는 경우, 제1 n형 전극(310) 및 제2 n형 전극(330)은 패턴화된 형태로 제공될 수 있다.
또한, 상기 제1 패시베이션층(410) 및 제2 패시베이션층(420)은 제1 n형 반도체층(210), 제1 발광층(220), p형 반도체층(230), 제2 발광층(240) 및 제2 n형 반도체층(250)의 굴절율보다 낮은 굴절율을 가짐이 바람직하다. 이를 통해 제1 패시베이션층(410) 및 제2 패시베이션층(420)으로 입사되는 광에 대한 반사가 원활히 수행될 수 있다.
상기 도 1에서 각각의 발광 구조체(200)의 제1 n형 반도체층(210)은 서로 전기적으로 연결된 상태이다. 따라서, 제1 n형 반도체층(210)과 전기적으로 연결되는 제1 n형 전극(310)은 각각의 발광 구조체(200)의 제1 n형 반도체층(210)에 전기적으로 연결된다.
또한, 제1 패시베이션층(410) 상부에 형성되는 p형 전극(320)은 p형 반도체층(220)의 측면에 접한다. 또한, 제2 n형 전극(330)은 제2 n형 반도체층(250)에 전기적으로 연결된다.
따라서, 상기 도 1의 구조에서는 다수의 발광 구조체(200)가 상호간에 병렬 연결되며, p형 전극(320)을 중심으로 n형 전극(310, 330)을 향해 병렬 연결된 구조가 형성된다.
도 2 내지 도 8은 본 발명의 바람직한 실시예에 따라 상기 도 1의 발광 다이오드의 형성방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상에 제1 n형 반도체층(210), 제1 발광층(220), p형 반도체층(230), 제2 발광층(240) 및 제2 n형 반도체층(250)이 순차적으로 형성된다. 각각의 막질은 MOCVD 공정을 통해 형성됨이 바람직하다. 또한, 각각의 막질은 질화갈륨을 포함함이 바람직하다. 질화갈륨을 이용하여 각각의 막질이 형성될 경우, 기판(100)은 사파이어로 구성됨이 바람직하다. 또한, 상기 기판(100)과 제1 n형 반도체층(210) 사이에는 버퍼층이 추가로 구비될 수 있다.
도 3을 참조하면, 최상층인 제2 n형 반도체층(250) 상에 마스크층(403)이 형성된다. 상기 마스크층(403)은 산화막(401) 및 금속막(402)으로 구성된다. 상기 산화막(401)은 실리콘 산화물임이 바람직하다. 또한, 상기 금속막(402)은 산화막(401)에 대해 식각 선택비를 가지는 금속이라면 어느 것이나 가능할 것이나 니켈, 크롬 또는 티타늄임이 바람직하다.
상기 마스크층(403)의 형성은 다양한 형태로 이루어질 수 있다. 예컨대 포트레지스트 패턴을 형성하고, 산화막(401) 및 금속막(402)을 증착하고, 포토레지스트 패턴을 제거하여 소정의 패턴을 형성하는 리프트-오프 공정을 통해서 형성될 수 있다. 이외에도 산화막(401)과 금속막(402)을 순차적으로 증착한 다음, 상부에 포토레지스트 패턴을 형성하고, 형성된 포토레지스트 패턴을 식각 마스크로 이용하여 식각을 수행하는 공정을 통해 마스크층(403)이 형성될 수도 있다.
도 4를 참조하면, 형성된 마스크층(403)을 식각 마스크로 이용하여 식각이 수행된다. 식각은 하부의 제1 n형 반도체층(210)의 일부가 노출되도록 진행될 수 있다. 식각 공정을 통해 나노 사이즈 또는 마이크로 사이즈의 발광 구조체(200)가 형성된다. 각각의 발광구조체(200)는 저면에서 제1 n형 반도체층(210)의 표면이 노출되며, 제1 n형 반도체층(210), 제1 발광층(220), p형 반도체층(230), 제2 발광층(240) 및 제2 n형 반도체층(250)의 측면이 노출된다.
또한, 도시되지 않으나 노출된 제1 n형 반도체층(210)의 표면에 제1 n형 전극이 형성될 수 있다. 상기 제1 n형 전극의 형성은 통상의 발광 다이오드 제작 공정을 따를 수 있다. 예컨대, 포토레지스트를 도포하고, 제1 n형 반도체층의 표면을 오픈한 다음, 증착을 통해 제1 n형 전극을 형성한다. 이후에는 포토레지스트를 제거하여 제1 n형 반도체층(210) 상부의 제1 n형 전극을 잔류시킨다.
도 5를 참조하면, 상기 도 4의 구조물에 제1 패시베이션층(410) 및 희생층(415)이 형성된다. 상기 제1 패시베이션층(410)은 용액 공정이 가능한 물질 중에서 선택됨이 바람직하다. 예컨대, 벤조시이클로부텐(benzocyclobutene) 등은 낮은 수분 흡수성과 열적 안정성을 가지고 있으므로 제1 패시베이션층(410)으로 사용가능하다 할 것이다. 만일, 상기 도 4에서 제1 n형 반도체층(210) 상에 제1 n형 전극이 형성된 경우, 상기 제1 패시베이션층(410)은 제1 n형 전극을 완전히 매립함이 바람직하다.
또한, 희생층(415)은 용액 공정이 가능한 물질 중에서 선택되며, 제1 패시베이션층(410)과 식각 선택비를 가진 물질로 선택된다. 예컨대 상기 희생층(415)은 통상의 포토레지스트로 용액공정을 통해 형성될 수 있다.
또한, 제1 패시베이션층(410)은 발광 구조체(200)의 이격공간을 매립하며 형성되고, 제1 n형 반도체층(210) 및 제1 발광층(220)의 측면을 차폐하도록 형성된다. 따라서, 제1 패시베이션층(410)은 p형 반도체층(230)의 측면의 일정영역까지 형성된다. 또한, 제1 패시베이션층(410) 상부에 형성되는 희생층(415)은 p형 반도체층(230)의 측면의 일부를 매립하고, p형 반도체층(230)의 최상층이 가지는 높이를 상회하지 않는다. 따라서, 희생층(415)에 의해 p형 반도체층(230)의 측면 일부는 노출될 수도 있다.
이어서, 절연층(321)이 도포된다. 상기 절연층(321)은 부도체 특성을 가진 재질이라면 어느 것이나 가능할 것이다. 따라서, 다양한 온도 범위에서 증착 공정이 가능한 실리콘 산화물이 절연층(321)의 재료로 사용될 수 있다. 증착에 의해 희생층(415)의 표면 및 희생층(415)에 의해 노출된 막질의 표면은 절연층(321)으로 도포된다.
도 6을 참조하면, 도 5에 개시된 구조물에 대해 전면 식각이 수행된다. 상기 전면 식각은 이방성 건식 식각임이 바람직하며, 식각액으로는 불산이 함유된 솔루션 용액, 즉, HF, HF+DI water 또는 BOE 계열이 바람직하다. 전면 식각을 통해 마스크층(403) 상부의 절연층(321) 및 희생층(415) 상부의 절연층(321)은 제거된다. 또한, 식각이 진행됨에 따라 마스크층(403)을 구성하는 금속막(402)은 제거될 수 있다. 따라서, 마스크층(403)의 산화막(401)과 발광 구조체들(200) 사이의 이격공간을 매립하는 희생층(415)은 노출된다. 따라서, 상기 전면 식각을 통해 p형 반도체층(230)의 일부, 제2 발광층(240), 제2 n형 반도체층(250) 및 산화막(401)의 측면에 형성된 절연층(321)은 잔류한다.
이어서, 희생층(415)이 제거된다. 희생층(415)은 유기물이므로 용매를 이용한 제거가 용이하다. 또한, 마스크층(403)을 구성하는 산화막(401) 및 제1 패시베이션층(410)에 대한 식각 선택비를 가지는 용매의 선택을 통해 희생층(415)의 제거가 용이하게 수행될 수 있다. 희생층(415)의 제거를 통해 p형 반도체층(230)의 측면은 노출되고, 제1 패시베이션층(410)의 표면도 노출된다.
계속해서, p형 전극(320)이 형성된다. 상기 p형 전극(320)은 Ni/Au의 재질을 가질 수 있다. p형 전극(320)은 통상의 증착법을 통해 형성되며, 노출된 잔류하는 절연층(321)의 측면, 희생층(415)의 제거를 통해 노출된 p형 반도체층(230)의 측면 및 제1 패시베이션층(410)의 표면 상에 형성된다.
도 7을 참조하면, p형 전극(320)은 선택적으로 제거되고, 산화막(401) 및 절연층(321)도 제거된다. 따라서, 제1 패시베이션층(410) 상에 p형 전극(320)이 잔류하며, 상기 p형 전극(320)은 p형 반도체층(230)과 접하게 된다.
먼저, 형성된 p형 전극(320)에 대한 식각이 수행된다. 상기 식각은 이방성 건식 식각임이 바람직하다. 또한, p형 반도체층(230)의 측면과 접하는 p형 전극(320)층을 잔류시키기 위해 기판(100)은 일정한 기울기를 가지고 식각이 수행될 수 있다. 이를 통해 산화막(401) 상부의 p형 전극(320) 및 절연층(321)의 측면에 형성된 p형 전극(320)은 제거될 수 있다. 이어서, 잔류하는 산화막(401) 및 절연층(321)을 제거하면, p형 반도체층(230)의 측면과 접하는 p형 전극(320)이 형성된다.
또한, 형성된 p형 전극(320) 하부의 절연층(321) 및 산화막(401)을 제거하면, 절연층(321) 및 산화막(401) 상부의 p형 전극(320)은 제거되고, p형 반도체층(230) 측면의 p형 전극(320)만 잔류하게된다. 상기 절연층(321) 및 산화막(401)의 제거는 습식 식각을 통해 달성될 수 있으며, HF 등의 식각 용액의 투입을 통해 달성된다.
도 8을 참조하면, 상기 도 7의 구조물에 대해 제2 패시베이션층(420)을 형성한다. 상기 제2 패시베이션층(420)은 용액 공정이 가능한 절연물이라면 어느 것이나 가능할 것이다. 따라서, SOG(Spin on Glass) 등을 통해 제2 패시베이션층(420)이 형성될 수 있다. 이외에도 부도체 특성을 가진 고분자 재료가 제2 패시베이션층(420)으로 사용될 수 있다.
제2 패시베이션층(420)은 제2 n형 반도체층(250)의 상부 또는 측부를 노출하는 형태로 진행될 수 있다. 또한, 상기 제2 패시베이션층(420)의 상부 및 노출된 제2 n형 반도체층(250) 상에 제2 n형 전극(330)이 형성된다. 상기 제2 n형 전극(330)은 Ti/Au 또는 Cr/Au의 구성을 가질 수 있다.
또한, 이후의 별도의 공정을 통해 제1 n형 전극(310)층 및 p형 전극(320)은 외부로 노출될 수 있다.
예컨대, 제2 패시베이션층(420)의 식각을 통해 p형 전극(320)이 노출될 수 있으며, 제2 패시베이션층(420), p형 전극(320) 및 제1 패시베이션층(410)의 식각을 통해 제1 n형 전극(310)이 노출될 수 있다.
또한, 상기 도 4에서 제1 n형 전극(310)의 형성이 수행되지 않은 경우, 상기 도 8 이후의 공정에서 선택적 식각을 통해 제1 n형 반도체층(210)의 표면 일부를 노출시키고, 도전성 금속물의 매립을 통해 제1 n형 전극(310)을 형성할 수 있다.
상술한 본 발명에 따르면, 막대 형상의 발광 구조체가 동일한 기판(100) 상에 다수 형성된다. 또한, 각각의 발광 구조체들(200)은 동일한 제1 n형 반도체층(210) 상에 형성되며, 2개의 발광층들(220, 240)을 가진다. 따라서, 제1 n형 반도체층(210)과의 전기적 접속은 적어도 하나의 제1 n형 전극(310)을 통해 달성될 수 있으며, p형 반도체층(230)은 공통 전극인 p형 전극(320)과 전기적으로 접속된다. 또한, 각각의 발광 구조체(200)의 제2 n형 반도체층(250)은 하나의 제2 n형 전극(330)과 전기적으로 연결된다.
제조공정에 따라 제1 발광층(220)과 제2 발광층(240)은 서로 상이한 컬러의 광을 형성할 수 있다. 따라서, 다양한 컬러의 광의 구현이 가능해지며, p형 반도체층(230)과 전기적으로 연결되는 p형 전극(320)을 원활히 형성할 수 있다.
100 : 기판 200 : 발광 구조체
210 : 제1 n형 반도체층 220 : 제1 발광층
230 : p형 반도체층 240 : 제2 발광층
250 : 제2 n형 반도체층 310 : 제1 n형 전극
320 : p형 전극 330 : 제2 n형 전극
210 : 제1 n형 반도체층 220 : 제1 발광층
230 : p형 반도체층 240 : 제2 발광층
250 : 제2 n형 반도체층 310 : 제1 n형 전극
320 : p형 전극 330 : 제2 n형 전극
Claims (14)
- 기판 상에 형성되고, 제1 n형 반도체층, 제1 발광층, p형 반도체층, 제2 발광층 및 제2 n형 반도체층이 형성된 발광 구조체;
상기 발광 구조체 하부의 제1 n형 반도체층에 접하는 제1 n형 전극;
상기 발광 구조체 상부의 제2 n형 반도체층에 접하는 제2 n형 전극; 및
상기 발광 구조체의 상기 p형 반도체층의 측면과 접하는 p형 전극을 포함하고,
상기 발광 구조체는 상기 기판 상에 형성된 인접한 발광 구조체와 동일한 형상을 가지고,
상기 p형 전극은 상기 발광 구조체의 이격 공간 사이를 매립하는 제1 패시베이션층 상에 형성되는 것을 특징으로 하는 발광 다이오드. - 삭제
- 제1항에 있어서, 상기 발광 구조체와 상기 인접한 발광 구조체는 상기 제1 n형 반도체층을 공유하는 것을 특징으로 하는 발광 다이오드.
- 삭제
- 제1항에 있어서, 상기 제2 n형 전극은 상기 p형 전극의 상부에 형성된 제2 패시베이션층 상에 형성되는 것을 특징으로 하는 발광 다이오드.
- 기판 상에 제1 n형 반도체층, 제1 발광층, p형 반도체층, 제2 발광층 및 제2 n형 반도체층을 순차적으로 형성하는 단계;
상기 제2 n형 반도체층, 상기 제2 발광층, 상기 p형 반도체층, 상기 제1 발광층 및 상기 제1 n형 반도체층을 식각하여 발광 구조체를 형성하는 단계;
상기 발광 구조체 사이의 이격공간을 제1 패시베이션층으로 매립하고, 상기 p형 반도체층 측면과 접하는 p형 전극을 형성하는 단계; 및
상기 p형 전극 상에 제2 패시베이션층을 형성하고, 상기 제2 패시베이션층 상에 상기 제2 n형 반도체층과 전기적으로 연결되는 제2 n형 전극을 형성하는 단계를 포함하는 발광 다이오드의 형성방법. - 제6항에 있어서, 상기 발광 구조체를 형성하는 단계에서의 상기 식각은 상기 제1 n형 반도체층의 일부를 잔류시켜서 상기 발광 구조체 사이의 이격공간을 통해 상기 제1 n형 반도체층을 노출시키는 것을 특징으로 하는 발광 다이오드의 형성방법.
- 제6항에 있어서, 상기 p형 전극을 형성하는 단계는,
상기 발광 구조체의 이격공간에 상기 제1 패시베이션층을 매립하는 단계;
상기 제1 패시베이션층 상에 희생층을 형성하는 단계;
상기 희생층 및 상기 발광 구조체의 노출 부위에 절연층을 도포하는 단계;
상기 절연층에 대한 식각을 수행하고, 상기 희생층을 제거하여 상기 p형 반도체층의 측면을 노출하는 단계; 및
상기 p형 반도체층의 측면에 접하는 상기 p형 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 발광 다이오드의 형성방법. - 제8항에 있어서, 상기 제1 패시베이션층은 상기 제1 발광층의 측면을 완전히 감싸고, 상기 p형 반도체층 측면의 일부까지 형성되는 것을 특징으로 하는 발광 다이오드의 형성방법.
- 제8항에 있어서, 상기 희생층은 상기 p형 반도체층의 측면에 형성되는 것을 특징으로 하는 발광 다이오드의 형성방법.
- 제8항에 있어서, 상기 절연층에 대한 식각을 통해 상기 희생층 상부의 상기 절연층은 제거되고, 상기 제2 발광층 및 상기 제2 n형 반도체층의 측면을 차폐하는 상기 절연층은 잔류하는 것을 특징으로 하는 발광 다이오드의 형성방법.
- 제11항에 있어서, 상기 p형 전극을 형성하는 단계는 상기 잔류하는 절연층의 제거를 통해 상기 절연층 상의 상기 p형 전극을 제거하여 상기 p형 반도체층과 접하는 상기 p형 전극은 잔류시키는 것을 특징으로 하는 발광 다이오드이 형성방법.
- 제7항에 있어서, 상기 발광 구조체를 형성하는 단계 이후에, 상기 이격공간을 통해 노출된 제1 n형 반도체층 상에 제1 n형 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 발광 다이오드의 형성방법.
- 제13항에 있어서, 상기 제1 패시베이션층은 상기 제1 n형 전극을 완전히 차폐하는 것을 특징으로 하는 발광 다이오드의 형성방법.
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