KR20150043044A - 반도체 장치 및 이를 포함하는 반도체 시스템 - Google Patents

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Abstract

본 발명은 반도체 장치 및 이를 포함하는 반도체 시스템에 관한 것으로, 특히 반도체 장치의 패리티 비트 저장 공간을 줄일 수 있도록 하는 기술이다. 이러한 본 발명은 리드 동작시 데이터 마스크 신호의 전달 경로를 통해 패리티 비트를 출력하고, 라이트 동작시 데이터 마스크 신호의 전달 경로를 통해 데이터 마스크 신호를 입력받는 메모리, 및 리드 동작시 패리티 비트를 디코딩하여 에러를 검출하고, 라이트 동작시 데이터 마스크 신호를 메모리에 출력하는 시스템 온 칩을 포함한다.

Description

반도체 장치 및 이를 포함하는 반도체 시스템{Semiconductor device and system including the same}
본 발명은 반도체 장치 및 이를 포함하는 반도체 시스템에 관한 것으로, 특히 반도체 장치의 패리티 비트 저장 공간을 줄일 수 있도록 하는 기술이다.
종래에는 DRAM(Dynamic RAM)과 같은 반도체 메모리 장치의 동작속도의 한계로 인해 반도체 메모리 장치가 시스템 클록(System Clock)의 라이징 엣지(rising edge)에 동기되어 동작하는 동기식 반도체 메모리 장치(Synchronous Memory Device)인 SDR이 주로 사용되어 왔었다. 동기식(synchronous) 반도체 메모리 장치의 개발과 함께 그 동작속도는 더욱 고속화되었다.
이러한 고속화 추세는 시스템 클록의 라이징 엣지와 폴링 엣지에 모두 동작가능하도록 설계된 DDR의 출현과 함께 더욱 진행되고 있다. 이와 같이, SDR과 DDR 모두 차세대 반도체 메모리 장치를 대표하는 소자들로서, 사용자(user)의 요구나 적용제품에서의 특성 등의 고려에 따라 현재 메모리장치의 주류를 형성하고 있다.
한편, 이러한 SDR과 DDR은 각각 DQ 마스크(mask) 기능을 갖고 있다. 여기서 DQ는 데이터의 입출력 채널(channel)을 의미하고 마스크란 "데이터를 가린다" 라는 의미이다.
그래서, DQM 또는 데이터 마스크(DM ; Data mask) 신호는 리드(read) 동작 또는 라이트(write) 동작에 있어서 일부 데이터의 진행을 가로막아 리드나 라이트 되지 못하도록 하는 역할을 수행하게 된다. 따라서, SDR과 DDR은 데이터 라이트시 입력된 데이터를 메모리 셀에 라이트 하지 못하도록 DM 명령을 주게 된다.
이러한 과정을 살펴보면, SDR에 있어서는, DM 버퍼(buffer)에서 출력되는 DM신호를 클록(clock)에 동기시켜 DM 신호를 생성하게 된다. 그리고, DDR에 있어서는 DM 버퍼의 출력을 메모리 컨트롤러(controller)의 데이터 스트로브(DS; data strobe) 신호를 클록에 동기시킨다. 이렇게 데이터 스트로브(DS) 신호의 출력에 동기되어 DM 신호를 생성한다.
웨이퍼 상의 반도체 메모리 소자의 터미네이션 테스트를 진행할 때, 테스트의 효율성을 향상시키기 위해 데이터 마스크 패드에 대해서는 터미네이션 테스트를 생략하게 된다.
한편, 컴퓨팅 장치에 연관되는 메모리 모듈은 일반적으로 두 가지 카테고리의 데이터, 즉 일반 데이터와 그래픽 데이터를 처리하기 위해 사용된다. 여기서, 그래픽을 처리하는 예로는 스크린에 이미지를 디스플레이하는 것을 들 수 있다. 그래픽 처리에 관련되는 메모리 모듈로는 데이터 마스크 DM 모듈을 예로 들 수 있다.
데이터 마스크 DM 모듈은 DRAM의 사용을 개선하도록 특별히 설계된다. 이러한 데이터 마스크 DM는 그래픽 처리시 DRAM으로 고속의 판독 및 기록 동작을 수행하기 위한 것이다.
이렇게 데이터 마스크 DM 모듈와 DRAM과의 고속 판독 및 기록 동작은 각 DRAM의 데이터 버스에 입출력되는 각각의 DM 비트 신호를 가짐으로써 수행된다. 이러한 DM 비트 신호의 목적 중의 하나는 연관되는 데이터 라인을 마스킹하여 그 DM 비트 신호에 연관된 DRAM으로 불필요한 기록 동작을 피하는 것이다.
그런데, 반도체 장치의 동작 속도를 높이기 위하여 반도체 장치의 동작 주파수는 지속적으로 증가되고 있고, 동시에 입출력되는 데이터 비트의 수도 증가되고 있다. 이에 따라, 반도체 장치에 배치되는 패드의 개수가 계속 증가하고 있다.
본 발명은 데이터 마스크(DM; Data Mask) 패드를 이용하여 패리티 비트를 전송함으로써 반도체 장치의 패리티 비트 저장 공간을 줄일 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 장치는, 패리티 비트 선택신호에 따라 패리티 비트를 생성하는 패리티 비트 생성부; 선택신호에 따라 데이터 마스크 신호의 전달 경로를 통해 패리티 비트를 출력하는 선택부; 및 라이트 동작시 데이터 마스크 신호를 입력받아 디코딩하는 디코더를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 장치는 데이터를 패리티 비트 생성부에 출력하는 데이터 패드; 및 디코더로부터 인가되는 데이터 마스크 신호가 입력되는 데이터 마스크 패드를 더 포함한다.
그리고, 선택부는 리드 동작시 패리티 비트 생성부로부터 인가되는 패리티 신호를 선택하여 제 1채널로 출력하고, 라이트 동작시 선택신호에 의해 동작하지 않는다.
그리고, 디코더는 라이트 동작시 제 1채널로부터 인가되는 데이터 마스크 신호를 디코딩하고, 리드 동작시 선택신호에 의해 동작하지 않는다.
그리고, 위의 실시예는 패리티 비트의 라이트 동작시 제 2채널을 통해 인가되는 패리티 비트를 입력받는 데이터 패드를 더 포함한다.
또한, 패리티 비트 생성부는 복수의 데이터와 패리티 비트 선택신호를 배타적 오아 연산하는 복수의 배타적 오아게이트를 포함한다.
또한, 패리티 비트 생성부는 홀수 패리티를 검출하는 짝수 패리티 발생기를 포함할 수도 있고, 짝수 패리티를 검출하는 홀수 패리티 발생기를 포함할 수도 있다.
본 발명의 다른 실시예에 따른 반도체 시스템은, 리드 동작시 데이터 마스크 신호의 전달 경로를 통해 패리티 비트를 출력하고, 라이트 동작시 데이터 마스크 신호의 전달 경로를 통해 데이터 마스크 신호를 입력받는 메모리; 및 리드 동작시 패리티 비트를 디코딩하여 에러를 검출하고, 라이트 동작시 데이터 마스크 신호를 메모리에 출력하는 시스템 온 칩을 포함하는 것을 특징으로 한다.
위의 메모리는 패리티 비트 선택신호에 따라 패리티 비트를 생성하는 패리티 비트 생성부; 선택신호에 따라 데이터 마스크 신호의 전달 경로를 통해 패리티 비트를 출력하는 선택부; 및 라이트 동작시 데이터 마스크 신호를 입력받아 디코딩하는 디코더를 포함한다.
그리고, 메모리는 데이터를 패리티 비트 생성부에 출력하는 데이터 패드; 및 디코더로부터 인가되는 데이터 마스크 신호가 입력되는 데이터 마스크 패드를 더 포함한다.
그리고, 선택부는 리드 동작시 패리티 비트 생성부로부터 인가되는 패리티 비트를 선택하여 제 1채널로 출력하고, 라이트 동작시 선택신호에 의해 동작하지 않는다.
그리고, 디코더는 라이트 동작시 제 1채널로부터 인가되는 데이터 마스크 신호를 디코딩하고, 리드 동작시 선택신호에 의해 동작하지 않는다.
또한, 본 발명의 다른 실시예는 패리티 비트의 라이트 동작시 제 2채널을 통해 인가되는 패리티 비트를 입력받는 데이터 패드를 더 포함한다.
그리고, 위의 패리티 비트 생성부는 홀수 패리티를 검출하는 짝수 패리티 발생기를 포함하거나, 짝수 패리티를 검출하는 홀수 패리티 발생기를 포함할 수 있다.
위의 시스템 온 칩은 라이트 동작시 데이터 마스크 신호를 메모리에 출력하는 데이터 마스크 패드; 패리티 비트의 라이트 동작시 메모리에 패리티 비트를 출력하는 데이터 패드; 리드 동작시 패리티 비트를 디코딩하는 패리티 비트 디코더; 및 패리티 비트 디코더의 출력에서 에러를 검출하는 에러 검출부를 더 포함한다.
본 발명의 실시예는 데이터 마스크(DM; Data Mask) 패드를 이용하여 패리티 비트를 전송함으로써 패리티 비트를 수신하기 위한 핀을 별도로 필요로 하지 않는다. 이에 따라, 본 발명의 실시예는 반도체 장치의 패리티 비트 저장 공간을 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성도.
도 2는 도 1의 실시예에서 데이터 마스크 모드와 패리티 모드의 신호 전달 경로를 설명하기 위한 도면.
도 3은 도 1의 패리티 비트 생성부에 관한 상세 회로도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성도이다.
본 발명의 실시예에 따른 반도체 시스템은 메모리(100)와 시스템 온 칩(System On Chip; SOC, 200)을 포함한다. 여기서, 메모리(100)와 시스템 온 칩(200)은 채널 CN1, CN2을 통해 서로 연결된다.
그리고, 메모리(100)는 데이터(DQ) 패드 P1와, 데이터 마스크 패드(Data Mask Pad) P2와, 패리티 비트 생성부(110), 디코더(120) 및 선택부(130)를 포함한다. 그리고, 시스템 온 칩(200)은 패리티 비트 디코더(210), 에러 검출부(220), 데이터(DQ) 패드 P3 및 데이터 마스크 패드(Data Mask Pad) P4를 포함한다.
본 발명의 실시예는 에러 보정 코드(ECC; error correcting code) 또는 패리티 비트를 외부로부터 수신하지 않고 내부에서 바로 패리티 비트를 생성하여 별도로 저장 공간을 할애하지 않는다. 즉, 에러 보정 코드를 별도의 저장 공간을 할당하여 저장하는 경우 저장 셀이 필요하고 이를 제어하기 위한 별도의 제어 회로가 추가로 필요하다.
뿐만 아니라, 에러 보정 코드를 생성하기 위해 인터페이스에 별도의 비트가 할당이 되어야 한다. 이에 따라, 본 발명의 실시예는 인터페이스에 별도의 추가적인 데이터 저장용 비트를 할당하지 않고 데이터 마스크 패드 P2를 통해 수신한 데이터를 토대로 하여 내부에서 바로 패리티 비트를 생성한다.
또한, 본 발명의 실시예는 패리티 비트 생성부(110)와 선택부(130)가 메모리(100) 내부에 형성된 것을 특징으로 한다. 이에 따라, 패리티 비트 생성부(110)를 통해 메모리(100) 내부에서 패리티 비트를 생성한다. 그리고, 패리티 비트의 리드 동작 모드시 패리티 비트 생성부(100)에서 생성된 패리티 비트를 데이터 마스크 DM 신호의 전달 경로를 통해 시스템 온 칩(200)에 전달한다.
고속력 인터페이스에서 메모리(100)와 시스템 온 칩(200)은 신호 전달시 오류가 발생할 수 있다. 이에 따라, 메모리(100)와 시스템 온 칩(200) 간의 인터페이스에 패리티 비트를 할당하여 신호 전달시의 송수신 단에서 패리티 오류를 검사하도록 한다. 이러한 경우 본 발명의 실시예에서는 패리티 비트를 할당하기 위한 별도의 패드를 구비하지 않고 데이터 마스크 패드 P2를 이용하여 패리티 비트를 전달하도록 한다.
데이터 마스크(DM ; Data mask) 신호는 라이트(write) 동작에 있어서 일부 데이터의 진행을 가로막아 데이터가 라이트 되지 못하도록 한다. 즉, 입력되는 데이터의 마스킹 여부를 의미하는 신호이다. 메모리(100)에 저장되어 있는 데이터와 동일한 논리 상태의 데이터를 메모리(100)에 라이트 하고자 하는 경우 데이터를 전송하지 않는 마스킹 동작을 수행한다. 따라서, 메모리(100)의 라이트 동작시 데이터 마스크 신호를 이용하게 되며 리드 동작시에는 데이터 마스크 동작이 불필요하다.
이에 따라, 리드 동작시에는 데이터 마스크 패드 P2가 사용되지 않는다. 본 발명의 실시예에서는 데이터 마스크 신호의 전달 경로를 패리티 비트 전송용으로 사용한다. 그리고, 메모리(100)에서 출력되는 데이터의 에러를 시스템 온 칩(200)에서 한번 더 검증할 수 있도록 한다.
데이터 패드 P1는 데이터를 패리티 비트 생성부(110)와 메모리(100)의 외부 채널 CN2로 출력하고, 외부의 채널 CN2로부터 데이터를 입력받는다. 즉, 데이터 패드 P1는 메모리(100)의 외부에서 인가되는 데이터를 선택부(130)를 통해 시스템 온 칩(200)으로 전달하거나, 시스템 온 칩(200)에서 디코더(120)를 통해 입력된 데이터를 입력받는다. 그리고, 데이터 마스크 패드 P2는 데이터 마스크 신호 DM를 선택부(130)에 출력하고 디코더(120)로부터 데이터 마스크 신호를 입력받는다.
패리티 비트 생성부(110)는 패리티 비트 선택신호 PSEL에 따라 패리티 신호 PT를 생성하여 선택부(130)에 출력한다. 여기서, 패리티 비트 선택신호 PSEL는 데이터(DQ) 패드 P1로부터 인가되는 데이터 중 홀수 패리티 비트를 검출할지 짝수 패리티 비트를 검출할 지의 여부를 판단하기 위한 신호이다.
디코더(120)는 선택신호 SEL에 따라 채널 CN1로부터 인가되는 데이터를 디코딩하여 데이터 마스크 패드 P2로 출력한다. 디코더(120)는 데이터 마스크 데이터의 라이트 동작시 선택신호 SEL에 따라 동작하여 데이터 마스크 패드 P2로 데이터를 전달한다.
선택부(130)는 선택신호 SEL에 따라 데이터 마스크 패드 P2로부터 인가되는 데이터 마스크 신호 DM와 패리티 비트 생성부(100)로부터 인가되는 패리티 신호 PT 중 어느 하나를 선택하여 선택신호 DP를 출력한다. 선택부(130)에서 출력된 선택신호 DP는 채널 CN1을 통해 시스템 온 칩(200)의 패리티 비트 디코더(210)에 전달된다.
패리티 비트 디코더(210)는 채널 CN1을 통해 전달된 선택신호 DP를 디코딩하여 생성된 에러를 에러 검출부(220)에 출력한다. 에러 검출부(220)는 패리티 비트 디코더(210)의 출력에 따라 데이터 전송 중에 에러가 발생하였는지 여부를 판단한다.
시스템 온 칩(200)은 외부로부터 커맨드 신호, 어드레스 및 데이터를 입력받아 메모리(100)에 데이터가 라이트 되거나 리드 되도록 제어한다. 그리고, 메모리(100)는 시스템 온 칩(200)에서 출력되는 제어신호에 의해 데이터 리드 또는 라이트 동작을 수행한다.
그런데, 메모리(100)와 시스템 온 칩(200) 간의 SI(Signal Integrity) 문제는 주로 메모리(100)의 데이터가 시스템 온 칩(200)으로 전달될 때 발생한다. 이러한 시스템 온 칩(200)은 드라이버 사이즈, 구동 능력(Drivability) 등이 메모리(100)에 비해 비교적 자유롭다.
이에 따라, 시스템 온 칩(200) 보다 비교적 에러 가능성이 낮은 메모리(100)에서 패리티 비트를 생성하는 것이 효율적이다. 본 발명에 따른 제 1실시예에서는 패리티 비트 생성부(110)가 메모리(100) 내부에 포함된 것을 그 일 예로 설명하였다.
이상에서와 같이, 본 발명의 실시예는 패리티 모드와 데이터 마스크 모드에서 데이터 전달 경로가 달라지게 된다.
도 2에서와 같이, 메모리의 리드 동작시 패리티 모드 RMRD로 동작하는 경우 선택부(130)는 선택신호 SEL에 따라 패리티 비트 생성부(110)의 패리티 신호 PT를 선택한다. 그리고, 디코더(120)는 선택신호 SEL에 의해 동작하지 않는다.
이에 따라, 메모리의 리드 동작시 패리티 모드 RMRD로 동작하는 경우 메모리(100)의 패리티 비트가 채널 CN1을 통해 시스템 온 칩(200)으로 전달된다. 즉, 메모리(100)의 데이터 패드 P1에서 출력된 데이터가 패리티 비트 생성부(110), 선택부(130)를 통해 선택신호 DP로 출력된다. 이 선택신호 DP가 채널 CN1을 통해 시스템 온 칩(200)의 패리티 비트 디코더(210), 에러 검출부(220)의 전달 경로로 전달된다.
여기서, 선택신호 DP의 출력라인은 원래 데이터 마스크 데이터가 출력되는 신호 라인이다. 하지만, 본 발명의 실시예에서는 이 선택신호 DP의 출력 라인이 패리티 모드 RMRD 동작시 패리티 비트가 전달되는 경로로 사용된다.
반면에, 메모리의 라이트 동작시 데이터 마스크 모드 DMWT로 동작하는 경우 선택신호 SEL에 따라 선택부(130)가 동작하지 않는다. 그리고, 선택신호 SEL에 따라 디코더(120)가 동작하게 되어 데이터 마스크 패드 P2에 데이터 마스크 신호 DM가 전달된다.
이에 따라, 메모리의 라이트 동작시 데이터 마스크 모드 DMWT로 동작하는 경우 시스템 온 칩(200)의 마스크 데이터가 채널 CN1을 통해 메모리(100)로 전달된다. 즉, 시스템 온 칩(200)의 데이터 마스크 패드 P4를 통해 출력된 마스크 데이터가 채널 CN1을 통해 메모리(100)에 출력된다. 이 데이터 마스크 데이터가 메모리(100)의 디코더(120), 데이터 마스크 패드 P2의 전달 경로로 전달된다.
또한, 메모리의 라이트 동작시 패리티 모드 PMWT로 동작하는 경우 시스템 온 칩(200)의 데이터가 채널 CN2을 통해 메모리(100)로 전달된다. 즉, 시스템 온 칩(200)의 데이터 패드 P3를 통해 출력된 데이터가 채널 CN2을 통해 메모리(100)의 데이터 패드 P1로 전달된다.
도 3은 도 1의 패리티 비트 생성부에 관한 상세 회로도이다.
패리티 비트 생성부(110)는 복수의 배타적 오아게이트 XOR1~XOR7를 포함한다.
여기서, 배타적 오아게이트 XOR1는 데이터 D0와 데이터 D1를 배타적 오아 연산한다. 그리고, 배타적 오아게이트 XOR2는 데이터 D2와 데이터 D3를 배타적 오아 연산한다.
그리고, 배타적 오아게이트 XOR3는 데이터 D4와 데이터 D5를 배타적 오아 연산한다. 또한, 배타적 오아게이트 XOR4는 데이터 D6와 데이터 D7를 배타적 오아 연산한다.
그리고, 배타적 오아게이트 XOR5는 배타적 오아게이트 XOR1, XOR2의 출력을 배타적 오아 연산한다. 그리고, 배타적 오아게이트 XOR6는 배타적 오아게이트 XOR3, XOR4의 출력을 배타적 오아 연산한다. 또한, 배타적 오아게이트 XOR7는 배타적 오아게이트 XOR6의 출력과 패리티 비트 선택신호 PSEL를 배타적 오아 연산한다.
이러한 구성을 갖는 패리티 비트 생성부(110)는 패리티 비트 선택신호 PSEL의 제어에 따라 데이터 패드 P1로부터 인가되는 데이터에서 패리티 비트를 생성하여 선택부(130)에 출력한다. 여기서, 패리티 비트 선택신호 PSEL는 데이터 패드 P1로부터 인가되는 데이터 중 홀수 패리티 비트를 검출할지 짝수 패리티 비트를 검출할 지의 여부를 판단하기 위한 신호이다. 이러한 패리티 비트 선택신호 PSEL의 선택 비트는 모드 레지스터 세트(Mode Register Set; MRS)에 설정될 수 있다.
예를 들어, 패리티 비트 생성부(110)가 짝수 패리티 발생기인 것을 가정한다. 그러면, 데이터 패드 P1로부터 인가되는 데이터가 "1 1 0 1 0 1 0 1 [1]"인 경우 패리티 영역에서 홀수 패리티 [1]의 개수를 검출한다.
반면에, 패리티 비트 생성부(110)가 홀수 패리티 발생기인 것을 가정한다. 그러면, 데이터 패드 P1로부터 인가되는 데이터가 "1 1 0 1 0 1 0 1 [0]"인 경우 패리티 영역에서 짝수 패리티 [0]의 개수를 검출한다.
만약, 메모리(100)의 패리티 비트 생성부(110)에서 패리티 비트로 "1"을 출력한 경우 시스템 온 칩(200)의 패리티 비트 디코더(210)에서 "1"을 검출한 경우 정상으로 판단하고 "0"을 검출한 경우 패일로 판단하게 된다. 반면에, 메모리(100)의 패리티 비트 생성부(110)에서 패리티 비트로 "0"을 출력한 경우 시스템 온 칩(200)의 패리티 비트 디코더(210)에서 "0"을 검출한 경우 정상으로 판단하고 "1"을 검출한 경우 패일로 판단하게 된다.
즉, 패리티 비트 생성부(110)는 n 비트의 데이터를 전송함에 있어서, 데이터 중 논리 하이 상태인 비트의 개수가 홀수인 경우 논리 하이 상태를 가지고, 데이터 중 논리 하이 상태인 비트의 개수가 짝수인 경우 논리 로우 상태를 가지는 패리티 비트를 함께 전송하여 에러 유무를 판별할 수 있다.
이러한 패리티 비트 생성부(110)의 에러 체크 방식은 다양한 방법에 의해 구현할 수 있다. 본 발명의 실시예에서는 패리티 비트들로 이루어진 해밍 코드(Hamming Code) 방식으로 데이터의 에러를 검출하는 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며 CRC(Cyclic Redundancy Check) 또는 기타의 방식으로 에러를 검출할 수도 있다.

Claims (20)

  1. 패리티 비트 선택신호에 따라 패리티 비트를 생성하는 패리티 비트 생성부;
    선택신호에 따라 데이터 마스크 신호의 전달 경로를 통해 상기 패리티 비트를 출력하는 선택부; 및
    라이트 동작시 데이터 마스크 신호를 입력받아 디코딩하는 디코더를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    데이터를 상기 패리티 비트 생성부에 출력하는 데이터 패드; 및
    상기 디코더로부터 인가되는 상기 데이터 마스크 신호가 입력되는 데이터 마스크 패드를 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서, 상기 선택부는
    리드 동작시 상기 패리티 비트 생성부로부터 인가되는 패리티 신호를 선택하여 제 1채널로 출력하고, 라이트 동작시 상기 선택신호에 의해 동작하지 않는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서, 상기 디코더는
    라이트 동작시 제 1채널로부터 인가되는 상기 데이터 마스크 신호를 디코딩하고, 리드 동작시 상기 선택신호에 의해 동작하지 않는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서, 상기 패리티 비트의 라이트 동작시 제 2채널을 통해 인가되는 패리티 비트를 입력받는 데이터 패드를 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서, 상기 패리티 비트 생성부는
    복수의 데이터와 상기 패리티 비트 선택신호를 배타적 오아 연산하는 복수의 배타적 오아게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서, 상기 패리티 비트 생성부는
    홀수 패리티를 검출하는 짝수 패리티 발생기를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 6항에 있어서, 상기 패리티 비트 생성부는
    짝수 패리티를 검출하는 홀수 패리티 발생기를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 리드 동작시 데이터 마스크 신호의 전달 경로를 통해 패리티 비트를 출력하고, 라이트 동작시 상기 데이터 마스크 신호의 전달 경로를 통해 상기 데이터 마스크 신호를 입력받는 메모리; 및
    상기 리드 동작시 상기 패리티 비트를 디코딩하여 에러를 검출하고, 상기 라이트 동작시 상기 데이터 마스크 신호를 상기 메모리에 출력하는 시스템 온 칩을 포함하는 것을 특징으로 하는 반도체 시스템.
  10. 제 9항에 있어서, 상기 메모리는
    패리티 비트 선택신호에 따라 상기 패리티 비트를 생성하는 패리티 비트 생성부;
    선택신호에 따라 상기 데이터 마스크 신호의 전달 경로를 통해 상기 패리티 비트를 출력하는 선택부; 및
    상기 라이트 동작시 데이터 마스크 신호를 입력받아 디코딩하는 디코더를 포함하는 것을 특징으로 하는 반도체 시스템.
  11. 제 10항에 있어서, 상기 메모리는
    데이터를 상기 패리티 비트 생성부에 출력하는 데이터 패드; 및
    상기 디코더로부터 인가되는 상기 데이터 마스크 신호가 입력되는 데이터 마스크 패드를 더 포함하는 것을 특징으로 하는 반도체 시스템.
  12. 제 10항에 있어서, 상기 선택부는
    상기 리드 동작시 상기 패리티 비트 생성부로부터 인가되는 상기 패리티 비트를 선택하여 제 1채널로 출력하고, 상기 라이트 동작시 상기 선택신호에 의해 동작하지 않는 것을 특징으로 하는 반도체 시스템.
  13. 제 10항에 있어서, 상기 디코더는
    상기 라이트 동작시 제 1채널로부터 인가되는 상기 데이터 마스크 신호를 디코딩하고, 상기 리드 동작시 상기 선택신호에 의해 동작하지 않는 것을 특징으로 하는 반도체 시스템.
  14. 제 10항에 있어서, 상기 패리티 비트의 라이트 동작시 제 2채널을 통해 인가되는 패리티 비트를 입력받는 데이터 패드를 더 포함하는 것을 특징으로 하는 반도체 시스템.
  15. 제 10항에 있어서, 상기 패리티 비트 생성부는
    홀수 패리티를 검출하는 짝수 패리티 발생기를 포함하는 것을 특징으로 하는 반도체 시스템.
  16. 제 10항에 있어서, 상기 패리티 비트 생성부는
    짝수 패리티를 검출하는 홀수 패리티 발생기를 포함하는 것을 특징으로 하는 반도체 시스템.
  17. 제 9항에 있어서, 상기 시스템 온 칩은
    상기 라이트 동작시 상기 데이터 마스크 신호를 상기 메모리에 출력하는 데이터 마스크 패드를 더 포함하는 것을 특징으로 하는 반도체 시스템.
  18. 제 9항에 있어서, 상기 시스템 온 칩은
    패리티 비트의 라이트 동작시 상기 메모리에 패리티 비트를 출력하는 데이터 패드를 더 포함하는 것을 특징으로 하는 반도체 시스템.
  19. 제 9항에 있어서, 상기 시스템 온 칩은
    상기 리드 동작시 상기 패리티 비트를 디코딩하는 패리티 비트 디코더를 더 포함하는 것을 특징으로 하는 반도체 시스템.
  20. 제 19항에 있어서, 상기 시스템 온 칩은
    상기 패리티 비트 디코더의 출력에서 에러를 검출하는 에러 검출부를 더 포함하는 것을 특징으로 하는 반도체 시스템.
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