KR20150035327A - Power Semiconductor Device - Google Patents

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KR20150035327A
KR20150035327A KR20130115716A KR20130115716A KR20150035327A KR 20150035327 A KR20150035327 A KR 20150035327A KR 20130115716 A KR20130115716 A KR 20130115716A KR 20130115716 A KR20130115716 A KR 20130115716A KR 20150035327 A KR20150035327 A KR 20150035327A
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이백우
부성운
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삼성전자주식회사
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Abstract

The present invention relates to a power semiconductor device. The disclosed power semiconductor device comprises a semiconductor structure formed on a lower structure, wherein a connection structure including a solder bump can be formed on the semiconductor structure. The semiconductor structure can have a structure of being electrically connected to the solder bump of the connection structure.

Description

전력 반도체 장치{Power Semiconductor Device}[0001] Power Semiconductor Device [0002]

본 개시는 전력 반도체 장치에 관한 것으로, 구체적으로는 향상된 전기적 연결 구조를 지닌 전력 반도체 소자, 이를 포함하는 전력 반도체 장치에 관한 것이다. This disclosure relates to a power semiconductor device, and more particularly, to a power semiconductor device having an improved electrical connection structure, and a power semiconductor device including the same.

산업용 모터나 자동차용 모터 등의 인버터 회로, 대용량 서버의 전원장치, 및 무정전 전원장치 등에 있어서, 주로 수백 킬로와트(KW)로부터 수 메가와트(MW)까지의 비교적 큰 전력을 취급하기 위한 전력용 반도체 소자가 사용되는 일이 있다. 이 전력용 반도체 소자로서는, 예를 들면 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor) 및 IGBT(Insulated Gate Bipolar Transistor) 등의 반도체 스위치가 있다.BACKGROUND ART Power semiconductor devices (hereinafter referred to as " power semiconductors ") for handling relatively large powers from several hundred kilowatts (KW) to several megawatts (MW) in inverter circuits such as industrial motors and automobile motors, power supplies for large capacity servers, and uninterruptible power supplies May be used. As this power semiconductor element, there are semiconductor switches such as MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) and IGBT (Insulated Gate Bipolar Transistor).

이러한 전력용 반도체 소자의 패키지는 외부 환경으로부터의 보호, 외장 및 외부 전극에의 접속이 주요한 필요 기능이었다. 하지만, 최근의 스위치용 전력 소자, 특히 파워 모듈에서는 내부 임피던스의 최소화, 내부 전극에 의한 전자계의 영향 억제, 최적의 절연 성능, 장수명화의 요구 및 비용 등에 대한 요구에 대응할 수 있는 패키지 기술이 요구된다.Such a package for a power semiconductor device is a necessary function for protecting from the external environment, external connection, and connection to an external electrode. However, recently, in a power device for a switch, particularly a power module, there is a need for a package technology capable of minimizing the internal impedance, suppressing the influence of the electromagnetic field due to the internal electrode, demanding optimum insulation performance, .

전력용 반도체 소자는 외부 시스템과 전기적으로 연결이 되어야 그 기능이 제대로 발휘될 수 있다. 이와 관련하여, 전력용 반도체 소자를 외부 시스템과 전기적으로 연결하기 위한 기술로 와이어 본딩 또는/및 솔더링 등에 의한 접합기술이 있다. 이러한 접합기술의 주요 요소 중 하나는 전력용 반도체 소자에 형성되는 전극의 특성이 된다. The power semiconductor device must be electrically connected to an external system so that its function can be exhibited properly. In this connection, there is a bonding technique by wire bonding or / and soldering or the like as a technique for electrically connecting a power semiconductor device to an external system. One of the main elements of this bonding technique is the characteristic of the electrode formed in the power semiconductor device.

본 개시에서는 외부 시스템과 전력 반도체 소자와의 전기적인 연결 시, 전력 반도체 소자의 전극이 솔더층과 전기적으로 연결된 구조를 지닌 전력 반도체 장치를 제공하고자 한다. In this disclosure, it is desired to provide a power semiconductor device having a structure in which an electrode of a power semiconductor device is electrically connected to a solder layer when an external system and a power semiconductor device are electrically connected.

본 발명의 일 실시예에 따른 전력 소자는 A power device according to an embodiment of the present invention includes:

하부 구조체;A substructure;

상기 하부 구조체 상에 형성된 반도체 구조체; 및A semiconductor structure formed on the substructure; And

상기 반도체 구조체 상에 형성된 연결 구조체;를 포함하며, And a connection structure formed on the semiconductor structure,

상기 연결 구조체는 상기 반도체 구조체와 전기적으로 연결된 솔더 범프;를 포함하는 전력 반도체 장치를 제공할 수 있다.The connection structure may include a solder bump electrically connected to the semiconductor structure.

상기 연결 구조체는, 전도층; 및The connection structure may include a conductive layer; And

상기 전도층 표면에 형성된 절연층;을 포함하며, And an insulating layer formed on the surface of the conductive layer,

상기 솔더 범프는 상기 상기 절연층의 일 영역에 노출된 상기 전도층 표면에 형성될 수 있다. The solder bump may be formed on the surface of the conductive layer exposed in one region of the insulating layer.

상기 반도체 구조체는 상기 반도체층의 제 1면에 형성된 제 1전극 및 제 2전극; 및 상기 반도체층의 제 2면에 형성된 제 3전극;을 포함하며, The semiconductor structure including a first electrode and a second electrode formed on a first surface of the semiconductor layer; And a third electrode formed on a second surface of the semiconductor layer,

상기 솔더 범프는 상기 제 3전극과 접합된 것일 수 있다. The solder bump may be bonded to the third electrode.

상기 반도체 구조체는 IGBT 구조체이며, 상기 제 1전극은 게이트이며, 상기 제 2전극은 에미터이며, 상기 제 3전극은 컬렉터일 수 있다.The semiconductor structure is an IGBT structure, the first electrode is a gate, the second electrode is an emitter, and the third electrode is a collector.

상기 반도체 구조체는 MOSFET 구조체이며, 상기 제 1전극은 게이트이며, 상기 제 2전극은 소스이며, 상기 제 3전극은 드레인일 수 있다.The semiconductor structure is a MOSFET structure, the first electrode is a gate, the second electrode is a source, and the third electrode is a drain.

상기 하부 구조체 및 상기 연결 구조체 사이에 형성된 다이오드 구조체;를 포함할 수 있다.And a diode structure formed between the lower structure and the connection structure.

상기 다이오드 구조체는, 애노드, 다이오드 물질층 및 캐소드를 포함할 수 있다. The diode structure may include an anode, a layer of a diode material, and a cathode.

상기 전도층은 Al, Cu, Ni, Cu/Mo, W, W/Cu, Fe-Ni/Cu, Ni/Mo, W/Ni 또는 Fe-Ni/Ni으로 형성된 것일 수 있다. The conductive layer may be formed of Al, Cu, Ni, Cu / Mo, W, W / Cu, Fe-Ni / Cu, Ni / Mo, W / Ni or Fe-Ni / Ni.

상기 절연층은 절연성 수지 또는 금속산화물로 형성된 것일 수 있다. The insulating layer may be formed of an insulating resin or a metal oxide.

상기 절연성 수지는 에폭시, 폴리 이미드 또는 LCP일 수 있다. The insulating resin may be epoxy, polyimide or LCP.

상기 연결 구조체 상에 형성된 금속 실드층을 더 포함할 수 있다. And a metal shield layer formed on the connection structure.

상기 연결 구조체 상에 형성된 방열 구조체를 더 포함할 수 있다. And a heat dissipation structure formed on the connection structure.

본 발명의 실시예에 따른 전력 반도체 장치에 따르면, 하부 구조체 상에 형성된 전력 반도체 소자를 포함하며, 전력 반도체 장치의 전극들이 솔더층 또는 솔더범프를 지닌 연결 구조체와 전기적으로 연결된 구조를 지님으로써, 열적 기계적으로 신뢰성을 확보할 수 있다. According to the power semiconductor device according to the embodiment of the present invention, the power semiconductor device formed on the lower structure and the electrodes of the power semiconductor device are electrically connected to the connection structure having the solder layer or the solder bump, And mechanical reliability can be ensured.

도 1a는 본 발명의 실시예에 따른 전력 반도체 장치의 실시예의 개략적인 구조를 나타낸 단면도이다.
도 1b는 도 1a에 나타낸 실시예에 따른 전력 반도체 장치의 반도체 구조체를 나타낸 도면이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 전력 반도체 장치의 연결 구조체의 제조 방법을 나타낸 도면이다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 전력 반도체 장치의 연결 구조체의 다양한 예시를 나타낸 도면이다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 전력 반도체 장치의 전극과 연결 구조체의 결합 공정을 개략적으로 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 전력 반도체 장치가 다이오드 영역을 더 포함하는 구조를 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 전력 반도체 장치 상에 금속 실드층이 형성된 구조를 나타낸 도면이다.
도 7은 본 발명의 실시예에 따른 전력 반도체 장치 상에 방열 구조체가 더 형성된 구조를 나타낸 도면이다. FIG. 1A is a cross-sectional view showing a schematic structure of an embodiment of a power semiconductor device according to an embodiment of the present invention. FIG.
FIG. 1B is a diagram showing a semiconductor structure of a power semiconductor device according to the embodiment shown in FIG. 1A.
2A to 2E are views illustrating a method of manufacturing a connection structure of a power semiconductor device according to an embodiment of the present invention.
3A to 3C are views showing various examples of connection structures of a power semiconductor device according to an embodiment of the present invention.
4A to 4C are schematic views illustrating a process of coupling electrodes and a connection structure of a power semiconductor device according to an embodiment of the present invention.
5 is a diagram illustrating a structure in which a power semiconductor device according to an embodiment of the present invention further includes a diode region.
6 is a view illustrating a structure in which a metal shield layer is formed on a power semiconductor device according to an embodiment of the present invention.
7 is a view illustrating a structure in which a heat dissipation structure is further formed on a power semiconductor device according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 전력 반도체 소자에 대해 설명하고자 한다. 참고로, 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 동일한 명칭을 지닌 구성 요소들은 동일한 물질로 형성된 것일 수 있다. 도면 상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. Hereinafter, a power semiconductor device according to an embodiment of the present invention will be described with reference to the accompanying drawings. In the drawings, like reference numerals refer to like elements, and elements having the same name may be formed of the same material. The size of each component in the drawings may be exaggerated for clarity and convenience of explanation.

한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 예를 들면, 한 층이 기판이나 다른 층의 "위", "상부" 또는 "상"에 구비된다고 설명될 때, 그 층은 기판이나 다른 층에 직접 접하면서 위에 존재할 수도 있고, 그 사이에 또 다른 층이 존재할 수도 있다.On the other hand, the embodiments described below are merely illustrative, and various modifications are possible from these embodiments. For example, when one layer is described as being provided on a "top", "top", or "top" of a substrate or other layer, the layer may be on top of the substrate or other layer directly, Other layers may also be present.

또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도시된 것처럼 다른 요소들에 대한 어떤 요소들의 상대적인 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 구성요소가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.Also, relative terms such as "top" or "above" and "under" or "below" may be used herein to describe the relative relationship of certain elements to other elements as shown in the Figures. Relative terms are intended to include different orientations of the device in addition to those depicted in the Figures. For example, if an element is turned over in the figures, the elements depicted as being on the upper surface of the other elements will have a direction on the lower surface of the other elements. Thus, the example "top" may include both "under" and "top" directions depending on the particular orientation of the figure. If the elements are oriented in different directions (rotated 90 degrees with respect to the other direction), the relative descriptions used herein can be interpreted accordingly.

본 명세서에서 "층"이라는 용어는, 물체들이 포개져 생기는 구조체의 일부를지칭하기 위하여 사용한다. 따라서, "층"이라는 용어는 물체들의 두께에 의해 의미가 한정되어 해석될 필요는 없다.
The term "layer" is used herein to refer to a portion of a structure resulting from the superposition of objects. Thus, the term "layer" need not be construed as meaning limited by the thickness of the objects.

도 1a는 본 발명의 실시예에 따른 전력 반도체 장치의 실시예의 개략적인 구조를 나타낸 단면도이다.FIG. 1A is a cross-sectional view showing a schematic structure of an embodiment of a power semiconductor device according to an embodiment of the present invention. FIG.

도 1a를 참조하면, 본 발명의 실시예에 따른 전력 반도체 장치는, 하부 구조체(10), 하부 구조체(10) 상에 형성된 반도체 구조체(120), 반도체 구조체(120) 상에 형성된 연결 구조체를 포함할 수 있다. 연결 구조체는 평판형의 전극 연결체(planar electrode interconnect)일 수 있다. 연결 구조체는 전도층(200)의 양면에 각각 형성된 제 1절연층(210a) 및 제 2절연층(201b)을 포함할 수 있으며, 제 1절연층(210a)의 일영역이 제거되어 노출된 영역에는 반도체 구조체(120)의 전극과 전기적으로 연결되는 솔더 범프(230a)가 형성될 수 있다. 그리고, 연결 구조체는 하부 구조체와 솔더 범프(230b)를 통하여 전기적으로 연결될 수 있다. 하부 구조체(10)와 반도체 구조체(120) 사이에 솔더층(110)을 더 포함할 수 있다.1A, a power semiconductor device according to an embodiment of the present invention includes a lower structure 10, a semiconductor structure 120 formed on a lower structure 10, and a connection structure formed on the semiconductor structure 120 can do. The connection structure may be a planar electrode interconnect. The connection structure may include a first insulation layer 210a and a second insulation layer 201b formed on both surfaces of the conductive layer 200. The first insulation layer 210a may be formed by removing one region of the first insulation layer 210a, A solder bump 230a electrically connected to the electrode of the semiconductor structure 120 may be formed. The connection structure may be electrically connected to the lower structure through the solder bumps 230b. And may further include a solder layer 110 between the lower structure 10 and the semiconductor structure 120.

도 1a에 나타낸 하부 구조체(10)는 전력 반도체 소자에 사용되는 기판일 수 있으며, DBC(direct bonded copper), PCB(printed circuit board)를 포함한 유기물 기판 또는 리드프레임 등의 다양한 형태가 될 수 있다. 예를 들어 하부 구조체(10)는 소정의 회로 요소와 연결된 구리 패턴층(102a, 102b)을 포함하는 DBC(direct bonded copper) 기판일 수 있다. 하부 구조체(10)는 세라믹층(101)의 양면에 각각 형성된 구리층(103)과 구리 패턴층(102a, 102b)을 포함할 수 있다. 세라믹층(101)은 전기적 절연을 위해 Al2O3, AlN 등과 같은 세라믹으로 형성된 것일 수 있다. 그리고, 구리 패턴층(102a)은 반도체 구조체(120)의 각 전극 요소와 전기적으로 연결되는 패턴 형상을 포함하도록 형성될 수 있다. 하부 구조체는 반도체 구조체(120)를 포함하는 전력 반도체 장치 전력을 공급하는 역할을 할 수 있으며, 전력 반도체 장치에서 발생하는 열을 그 외부로 방출시키는 열 방출 통로로서의 역할을 할 수 있다. The lower structure 10 shown in FIG. 1A may be a substrate used for a power semiconductor device, and may be in various forms such as an organic substrate including a direct bonded copper (DBC), a printed circuit board (PCB), or a lead frame. For example, the substrate 10 may be a direct bonded copper (DBC) substrate comprising copper pattern layers 102a and 102b connected to predetermined circuit elements. The lower structure 10 may include a copper layer 103 and copper pattern layers 102a and 102b formed on both sides of the ceramic layer 101, respectively. The ceramic layer 101 may be formed of a ceramic such as Al 2 O 3 , AlN or the like for electrical insulation. The copper pattern layer 102a may be formed to include a pattern shape electrically connected to each electrode element of the semiconductor structure 120. [ The substructure may serve to supply power of the power semiconductor device including the semiconductor structure 120 and may serve as a heat release path for discharging the heat generated in the power semiconductor device to the outside.

도 1b는 도 1a에 나타낸 실시예에 따른 전력 반도체 장치의 반도체 구조체(120)를 나타낸 도면이다. FIG. 1B is a diagram showing a semiconductor structure 120 of a power semiconductor device according to the embodiment shown in FIG. 1A.

도 1a 및 1b를 참조하면, 반도체 구조체(120)는 반도체층(13)의 제 1면에 형성된 제 1전극(11) 및 제 2전극(12)을 포함할 수 있다. 그리고, 반도체층(13)의 제 2면에 형성된 제 3전극(14)을 포함할 수 있다. 1A and 1B, a semiconductor structure 120 may include a first electrode 11 and a second electrode 12 formed on a first surface of a semiconductor layer 13. [ The third electrode 14 may be formed on the second surface of the semiconductor layer 13.

반도체 구조체(120)는 수 암페어(A) 내지 수 킬로암페어(kA)의 전류가 흐를 수 있는 고전력의 반도체 구조체, 즉 파워 소자가 될 수 있다. 반도체 구조체(120)는 절연 게이트 양극성 트랜지스터(IGBT), 금속 산화막 반도체 전계효과 트랜지스터(MOSFET) 또는 트라이액(triac) 등을 위한 반도체 구조체가 될 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 반도체 구조체(120)는 저전력의 반도체 구조체가 될 수도 있으며, 이를 한정하지 않는다. The semiconductor structure 120 may be a high-power semiconductor structure, i.e., a power device, capable of flowing currents of several amps (A) to several kiloamps (kA). The semiconductor structure 120 may be a semiconductor structure for an insulated gate bipolar transistor (IGBT), a metal oxide semiconductor field effect transistor (MOSFET), or triac. However, this is only exemplary, and the semiconductor structure 120 may be a low-power semiconductor structure, but is not limited thereto.

예를 들어, 반도체 구조체(120)는 IGBT 구조체가 될 수 있다. 이 경우, 제 1전극(11)은 게이트일 수 있으며, 제 2전극(12)은 에미터(emitter)일 수 있으며, 제 3전극(14)은 컬렉터일 수 있다. 그리고, 반도체 구조체(120)는 MOSFET 구조체가 될 수 있다. 이 경우, 제 1전극(11)은 게이트일 수 있으며, 제 2전극(12)은 소스(source)일 수 있으며, 제 3전극(14)은 드레인(drain)일 수 있다. 반도체층(13)은 반도체 소자의 종류에 따라 선택될 수 있으며, 예를 들어 파워 소자의 경우, 반도체층(13)은 채널층 및 채널 공급층을 포함하는 다층 구조로 형성될 수 있다. 채널층은 GaN, InGaN, 또는 AlGaN등으로 구성된 다양한 물질 중 적어도 하나를 포함할 수 있으며, 채널 공급층은 AlGaN, AlInN, InGaN, AlN 또는 AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함할 수 있다. 제 1전극(11), 제 2전극(12) 및 제 3전극(14)은 금속, 금속 합금, 전도성 금속 산화물 또는 질화물 등의 전도성 물질로 형성될 수 있다. For example, the semiconductor structure 120 may be an IGBT structure. In this case, the first electrode 11 may be a gate, the second electrode 12 may be an emitter, and the third electrode 14 may be a collector. And, the semiconductor structure 120 may be a MOSFET structure. In this case, the first electrode 11 may be a gate, the second electrode 12 may be a source, and the third electrode 14 may be a drain. The semiconductor layer 13 may be selected depending on the type of the semiconductor device. For example, in the case of a power device, the semiconductor layer 13 may be formed in a multi-layer structure including a channel layer and a channel supply layer. The channel layer may include at least one of various materials composed of GaN, InGaN, or AlGaN, and the channel supply layer may include at least one of various materials composed of AlGaN, AlInN, InGaN, AlN or AlInGaN. The first electrode 11, the second electrode 12, and the third electrode 14 may be formed of a conductive material such as a metal, a metal alloy, a conductive metal oxide, or a nitride.

본 발명의 실시예에 의한 전력 반도체 장치의 반도체층(13)은 다양한 제조 방법에 의해 형성될 수 있으며, 예를 들어 물리기상증착법(physical vapor deposition, PVD), 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.The semiconductor layer 13 of the power semiconductor device according to the embodiment of the present invention may be formed by various manufacturing methods and may be formed by physical vapor deposition (PVD), plasma enhanced CVD (PECVD) , Low pressure CVD (LPCVD), sputtering, atomic layer deposition (ALD), or the like, but the present invention is not limited thereto.

솔더층(110)은 반도체 구조체(120)의 제 3전극(14)과 하부 구조체(10)와의 접합을 위해 형성된 것일 수 있으며, 금속 등의 전도성 물질이 다층 또는 단층 구조로 형성된 것일 수 있다. 솔더층(110)은 솔더링(soldering) 또는 신터링(sintering) 공정에 의해 형성될 수 있다. 솔더층(110)은 예를 들어, 주석(Sn), 구리(Cu), 은(Ag), 금(Au), 아연(Zn), 납(Pb), 비스무스(Bi) 또는 인듐(In) 중 적어도 하나의 물질을 포함하여 형성된 것일 수 있다. 신터링의 경우, 나노 또는 마이크로 크기의 은 페이스트(silver paste) 또는 Cu 페이스트를 사용하여, 가압 및 가열 공정에 의해 수행될 수 있다. 제 1전극(11)의 양측부는 빈 공간일 수 있으며, 선택적으로 전기적 절연 특성 향상 등을 위하여 절연 물질로 채워질 수 있다. The solder layer 110 may be formed for bonding the third electrode 14 and the lower structure 10 of the semiconductor structure 120 and may be formed of a conductive material such as a metal in a multilayer or single layer structure. The solder layer 110 may be formed by a soldering or sintering process. The solder layer 110 may be formed of, for example, Sn, Cu, Ag, Au, Zn, Pb, Bi, Or may be formed comprising at least one material. In the case of sintering, it can be carried out by a pressurization and heating process using nano- or micro-sized silver paste or Cu paste. Both sides of the first electrode 11 may be an empty space and may be filled with an insulating material to selectively improve the electrical insulation property.

선택적으로, 반도체 구조체(120)의 제 3전극(14) 상에는 제 3전극(14)과 솔더 범프(230a) 사이의 접합을 위하여 추가적으로 금속 등의 물질로 접촉층 또는 패드층이 더 형성될 수 있다. Optionally, a contact layer or pad layer may be further formed on the third electrode 14 of the semiconductor structure 120, such as a metal, for bonding between the third electrode 14 and the solder bump 230a .

연결 구조체의 전도층(200)은 금속 평판으로 형성될 수 있으며, 금속 또는 합금으로 형성된 것일 수 있으며, 단층 또는 다층 구조로 형성된 것일 수 있다. 예를 들어 전도층(200)은 Al, Cu, Ni, Cu/Mo, W, W/Cu, Fe-Ni/Cu, Ni/Mo, W/Ni 또는 Fe-Ni/Ni으로 형성될 수 있으며, 이에 제한되지는 않는다. 전도층(200)의 양면에 형성된 제 1절연층(210a) 및 제 2절연층(210b)은 절연 물질로 형성된 것일 수 있으며, 절연성 수지나 금속산화물 등으로 형성된 것일 수 있다. 예를 들어 제 1절연층(210a) 및 제 2절연층(210b)는 에폭시, 폴리 이미드 또는 LCP(liquid crystal polymer)로 형성된 것일 수 있다. 연결구조체와 하부 구조체(10) 사이에는 신뢰성 개선을 위하여 절연성 수지가 충진층(underfill)(240)이 형성될 수 있다. 일반적인 전극 연결 공정의 경우 와이어를 사용하여 와이어 본딩 공정을 실시해야 하지만, 본 발명의 실시예의 연결 구조체의 경우 솔더 범프(230a, 230b)를 사용하여 평판형의 전극 연결체를 구현할 수 있다. 이하, 도면을 참조하여 연결 구조체를 형성하는 방법을 설명하고자 한다. The conductive layer 200 of the connection structure may be formed of a metal plate, a metal or an alloy, or a single layer or a multilayer structure. For example, the conductive layer 200 may be formed of Al, Cu, Ni, Cu / Mo, W, W / Cu, Fe-Ni / Cu, Ni / Mo, W / Ni, But is not limited thereto. The first insulating layer 210a and the second insulating layer 210b formed on both surfaces of the conductive layer 200 may be formed of an insulating material, or may be formed of an insulating resin, a metal oxide, or the like. For example, the first insulating layer 210a and the second insulating layer 210b may be formed of epoxy, polyimide, or LCP (liquid crystal polymer). An underfill 240 may be formed between the connection structure and the lower structure 10 to improve reliability. In the case of a general electrode connection process, a wire bonding process must be performed using a wire. However, in the case of the connection structure of the embodiment of the present invention, a plate-shaped electrode connection body can be realized by using the solder bumps 230a and 230b. Hereinafter, a method of forming a connection structure will be described with reference to the drawings.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 전력 반도체 장치의 연결 구조체의 제조 방법을 나타낸 도면이다. 2A to 2E are views illustrating a method of manufacturing a connection structure of a power semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 금속 또는 합금으로 소정의 형상을 지닌 평판 구조체의 전도층(300)을 형성한다. 전도층(300)은 단층 또는 다층 구조로 형성될 수 있으며, 예를 들어 전도층(300)은 Al, Cu, Ni, Cu/Mo, W, W/Cu, Fe-Ni/Cu, Ni/Mo, W/Ni 또는 Fe-Ni/Ni으로 형성될 수 있다. 원하는 형상의 전도층(300)을 얻기 위하여 기계적 펀칭(punching)이나 물리적 또는 화학적 에칭 공정을 실시할 수 있다.Referring to FIG. 2A, a conductive layer 300 of a flat structure having a predetermined shape is formed of a metal or an alloy. The conductive layer 300 may be formed of a single layer or a multi-layer structure. For example, the conductive layer 300 may be formed of Al, Cu, Ni, Cu / Mo, W, W / Cu, , W / Ni or Fe-Ni / Ni. A mechanical punching or a physical or chemical etching process may be performed to obtain the conductive layer 300 having a desired shape.

도 2b를 참조하면, 전도층(300)의 표면에 절연성 수지나 금속산화물 등으로 절연층(310)을 형성한다. 절연층(310)은 예를 들어 에폭시, 폴리 이미드 또는 LCP 등으로 전도층(300)의 적어도 한면에 적층한 뒤 열과 압력을 가하여 라미네이션(lamination) 공정을 실시하여 형성할 수 있다. 평판 구조의 전도층(300)을 m1-m1'로 자른 단면에서는 전도층(300)의 표면에 절연층(310)이 형성된 형태를 확인할 수 있다. 그리고, l1 및 l2를 기준으로 양쪽 단부를 절단(trimming)한다. 도 2c에서는 도 2b의 l1 및 l2를 기준으로 전도층(300)의 양쪽 단부를 절단한 평면도 및 m2-m2'를 기준으로 자른 단면도를 나타내었다. 이처럼 전도층(300) 및 절연층(310)의 일부를 절단하는 것은 전도층(300)들을 원하는 형태로 부분적으로 분리를 하기 위한 것이다. Referring to FIG. 2B, an insulating layer 310 is formed on the surface of the conductive layer 300 with an insulating resin, a metal oxide, or the like. The insulating layer 310 may be formed, for example, by laminating at least one surface of the conductive layer 300 with epoxy, polyimide, or LCP, and applying heat and pressure to perform a lamination process. In the cross section of the conductive layer 300 having a flat plate structure cut by m1-m1 ', it can be seen that the insulating layer 310 is formed on the surface of the conductive layer 300. Then, both ends are trimmed based on l1 and l2. FIG. 2C is a plan view of both ends of the conductive layer 300 taken along line l1 and l2 in FIG. 2B, and a cross-sectional view cut along the line m2-m2 '. Cutting a part of the conductive layer 300 and the insulating layer 310 as described above is for partially separating the conductive layers 300 into a desired shape.

도 2d를 참조하면, 솔더 범프가 형성될 위치의 절연층(310)을 제거하여 전도층(300)을 노출시켜 개구부(320)를 형성하기 위하여, 리소그래피(lithography), 플라즈마 에칭(plasma stching) 또는 레이저 드릴링(laser drilling) 등을 공정을 실시한다. 추가적으로 노출된 전도층(300)의 표면에 대해 Ni, Cu, Ag 또는 Ag 등으로 코팅할 수 있다. 도 2d에서는 평면도를 m3-m3' 및 n3-n3'로 자른 단면음 함께 나타내었으며, 이를 살펴보면, 다수의 개구부(320)가 형성된 것을 확인할 수 있다. Referring to FIG. 2D, lithography, plasma stitching, or plasma etching is performed to remove the insulating layer 310 at the position where the solder bump is to be formed to expose the conductive layer 300 to form the opening 320. Laser drilling, and the like. Further, the surface of the exposed conductive layer 300 may be coated with Ni, Cu, Ag or Ag. In FIG. 2D, the plan views are shown together with cross-sectional tones cut into m3-m3 'and n3-n3', and it can be seen that a plurality of openings 320 are formed.

그리고, 도 2e를 참조하면, 도 2e의 개구부(320)에 솔더 볼(solder ball)을 위치시키거나 솔더 페이스트(solder paste)를 프린팅 공정으로 도포한 후 리플로우(reflow) 공정을 통하여 솔더 범프(330a, 330b)를 형성한다. 이 때, 연결되는 하부의 전도성 표면과의 거리를 고려하여 솔더 범프(330a, 330b)의 크기를 선택적으로 조절할 수 있다. 도 2e에서는 평면도를 m4-m4' 및 n4-n4'로 자른 단면도를 함께 나타내었으며, 서로 다른 크기의 솔더 범프(330a, 330b)들이 개구부(320)에 안착된 것을 확인할 수 있다. Referring to FIG. 2E, a solder ball is placed on the opening 320 of FIG. 2E, or a solder paste is applied by a printing process, and a reflow process is performed to form a solder bump 330a, and 330b. At this time, the size of the solder bumps 330a and 330b can be selectively adjusted in consideration of the distance from the lower conductive surface to be connected. FIG. 2E is a cross-sectional view taken along planes m4-m4 'and n4-n4', and it can be seen that solder bumps 330a and 330b of different sizes are seated in the opening 320.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 전력 반도체 장치의 연결 구조체의 다양한 예시를 나타낸 도면이다. 3A to 3C are views showing various examples of connection structures of a power semiconductor device according to an embodiment of the present invention.

도 3a 내지 도 3c를 참조하면, 연결 구조체는 전도층(300) 표면에 절연층(310)이 형성되어 있으며, 절연층(310)이 제거된 영역에 형성된 솔버 범프(330a, 330b)를 포함할 수 있다. 연결 구조체의 전도층(300)은 상술한 바와 같이 원하는 형상의 패턴 구조를 지니도록 있으며, 그 내부에 다양한 형상의 댐핑부(340a, 340b, 340c)를 포함하여 외부의 물리적인 압력이나 열적 충격에 대한 내성을 향상시킬 수 있다. 3A to 3C, the connection structure includes the insulating layer 310 on the surface of the conductive layer 300 and includes the solver bumps 330a and 330b formed in the region where the insulating layer 310 is removed . The conductive layer 300 of the connection structure has a pattern structure of a desired shape as described above and includes damping portions 340a, 340b, and 340c having various shapes therein to prevent external physical pressure or thermal shock It is possible to improve resistance to heat.

도 4a 내지 도 4c는 본 발명의 실시예에 따른 전력 반도체 장치의 전극과 연결 구조체의 결합 공정을 개략적으로 나타낸 도면이다. 4A to 4C are schematic views illustrating a process of coupling electrodes and a connection structure of a power semiconductor device according to an embodiment of the present invention.

도 4a를 참조하면, 상기 도 2a 내지 도 2e에 의해 형성된 연결 구조체를 준비하고, 반도체 구조체(120)가 형성된 하부 구조체(10)를 준비한다. 반도체 구조체(120)를 포함하는 하부 구조체(10) 상에 솔더 레지스트(solder resist)(130)를 스크린 프린팅(screen printing)이나 디스펜싱(dispensing) 공정 등에 의해 코팅하고, 연결 구조체의 솔더 범프(230a, 230b)가 대응되는 위치의 솔더 레지스트(130)를 제거하여 반도체 구조체(120) 표면 및 하부 구조체(10)의 표면을 일부 노출시킨다. Referring to FIG. 4A, a connection structure formed according to FIGS. 2A to 2E is prepared, and a lower structure 10 in which a semiconductor structure 120 is formed is prepared. A solder resist 130 is coated on the lower structure 10 including the semiconductor structure 120 by a screen printing or a dispensing process and the solder bumps 230a And 230b are removed to expose the surface of the semiconductor structure 120 and the surface of the lower structure 10 partially.

도 4b를 참조하면, 연결 구조체를 반도체 구조체(120)가 형성된 하부 구조체(10)에 결합시킨다. 이 때, 연결 구조체의 솔더 범프(230a, 230b)가 노출된 반도체 구조체(120) 및 하부 구조체(10)의 개구 부분과 접촉되도록 정렬하여 리플로우 공정을 통하여 결합시킬 수 있다. 그리고, 선택적으로 도 4c에 나타낸 바와 같이 연결 구조체 및 하부 구조체(10) 사이의 빈공간을 절연성 수지로 충진하여 충진층(240)을 형성할 수 있다. 충진층(240)은 높은 열전도도를 지닌 수지를 사용하여 열방출 특성을 향상시킬 수 있다. Referring to FIG. 4B, the connection structure is coupled to the lower structure 10 in which the semiconductor structure 120 is formed. At this time, the solder bumps 230a and 230b of the connection structure may be aligned to be in contact with the openings of the exposed semiconductor structure 120 and the lower structure 10, and may be coupled through a reflow process. Alternatively, as shown in FIG. 4C, the filler layer 240 may be formed by filling an empty space between the connection structure and the lower structure 10 with an insulating resin. The filling layer 240 can improve heat radiation characteristics by using a resin having a high thermal conductivity.

도 4a 및 도 4b를 참조하면, 파워모듈의 전기적 연결이 평판형 전극 연결체로 이루어 짐으로써, 기존의 와이어본딩(wirebonding) 기술이 적용된 파워모듈에 비해 parasitic을 낮출수 있어, 파워모듈 스위칭 성능이 개선될 수 있다. 또한, 반도체 소자에서 다수의 제 1 전극과 제 2 전극이 하나의 평판형의 전극 연결체(planar electrode interconnect)로 동시에 연결됨으로써, 공정성이 개선된다. 4A and 4B, since the electrical connection of the power module is formed of the plate type electrode assembly, the parasitic can be lowered compared with the power module to which the conventional wire bonding technology is applied, so that the power module switching performance is improved . Also, in a semiconductor device, a plurality of first electrodes and a plurality of second electrodes are simultaneously connected to a planar electrode interconnect, thereby improving the processability.

도 5는 본 발명의 실시예에 따른 전력 반도체 장치가 다이오드 영역을 더 포함하는 구조를 나타낸 도면이다. 5 is a diagram illustrating a structure in which a power semiconductor device according to an embodiment of the present invention further includes a diode region.

도 5를 참조하면, 하부 구조체(10) 상에는 반도체 구조체(120) 및 다이오드 구조체(140)가 형성되어 있다. 그리고, 하부 구조체(10), 반도체 구조체(120) 및 다이오드 구조체(140) 상에는 연결 구조체가 형성될 수 있다. 다이오드 구조체(140)은 애노드(anode), 다이오드 물질층 및 캐소드(cathode)를 포함할 수 있다. 애노드 및 캐소드는 금속, 금속 합금, 전도성 금속 산화물 또는 전도성 금속 질화물 등으로 형성된 것일 수 있다. 다이오드 물질층은 p-n 접합 영역일 수 있으며, p형 반도체 물질층 및 n형 반도체 물질을 포함하거나, p형 산화층 및 n형 산화층을 포함할 수 있다. 애노드는 하부 구조체(10)와 전기적으로 연결될 수 있으며, 캐소드는 솔더 범프(230a)를 통하여 연결 구조체와 전기적으로 연결될 수 있다. Referring to FIG. 5, a semiconductor structure 120 and a diode structure 140 are formed on a lower structure 10. A connection structure may be formed on the lower structure 10, the semiconductor structure 120, and the diode structure 140. Diode structure 140 may include an anode, a layer of diode material, and a cathode. The anode and the cathode may be formed of a metal, a metal alloy, a conductive metal oxide, a conductive metal nitride, or the like. The diode material layer may be a p-n junction region, and may include a p-type semiconductor material layer and an n-type semiconductor material, or may include a p-type oxide layer and an n-type oxide layer. The anode may be electrically connected to the lower structure 10, and the cathode may be electrically connected to the connection structure through the solder bumps 230a.

본 발명의 실시예에 따른 전력 반도체 장치의 경우, 솔더 범프를 지닌 연결 구조체를 포함할 수 있으며, 연결 구조체 상부에 추가적인 구조체를 더 포함할 수 있다. 예를 들어 전자파 간섭(Electro Magnetic Interference: EMI)을 방지하기 위한 금속 실드층이나 전력 반도체 장치 내부의 열을 방출하기 위하여 방열 구조체를 더 포함할 수 있다. The power semiconductor device according to an embodiment of the present invention may include a connection structure having solder bumps, and may further include an additional structure on the connection structure. For example, a metal shield layer for preventing Electro Magnetic Interference (EMI) or a heat dissipation structure for discharging heat inside the power semiconductor device.

도 6은 본 발명의 실시예에 따른 전력 반도체 장치 상에 금속 실드층이 형성된 구조를 나타낸 도면이다. 6 is a view illustrating a structure in which a metal shield layer is formed on a power semiconductor device according to an embodiment of the present invention.

도 6을 참조하면, 하부 구조체(10) 상에는 반도체 구조체(120) 및 다이오드 구조체(140)가 형성되어 있으며, 하부 구조체(10), 반도체 구조체(120) 및 다이오드 구조체(140) 상에는 연결 구조체(200, 210a, 210b, 230a, 230b)가 형성되어 있다. 그리고, 연결 구조체(200, 210a, 210b, 230a, 230b) 상에는 전자파 간섭을 방지하기 위한 금속 실드층(250)이 형성될 수 있다. 금속 실드층은 절연층((210b) 상에 Cu 또는 Ni 등의 전도성 금속으로 형성될 수 있다. 6, the semiconductor structure 120 and the diode structure 140 are formed on the lower structure 10, and the connection structure 200 (200) is formed on the lower structure 10, the semiconductor structure 120 and the diode structure 140, , 210a, 210b, 230a, and 230b are formed. In addition, a metal shield layer 250 may be formed on the connection structures 200, 210a, 210b, 230a, and 230b to prevent electromagnetic interference. The metal shield layer may be formed of a conductive metal such as Cu or Ni on the insulating layer 210b.

도 7은 본 발명의 실시예에 따른 전력 반도체 장치 상에 방열 구조체가 더 형성된 구조를 나타낸 도면이다.7 is a view illustrating a structure in which a heat dissipation structure is further formed on a power semiconductor device according to an embodiment of the present invention.

도 7을 참조하면, 하부 구조체(10) 상에는 반도체 구조체(120) 및 다이오드 구조체(140)가 형성되어 있으며, 하부 구조체(10), 반도체 구조체(120) 및 다이오드 구조체(140) 상에는 연결 구조체(200, 210a, 210b, 230a, 230b)가 형성되어 있다. 그리고, 연결 구조체(200, 210a, 210b, 230a, 230b) 상에는 전력 반도체 장치 내부의 열을 방출하기 위한 방열 구조체(260)이 더 형성될 수 있다. 방열 구조체(260)는 금속 등의 열전도도가 높은 물질로 형성될 수 있으며, 방열 효율을 높이기 위하여 그 표면적을 높일 수 있으도록 요철 구조 등의 형상을 지니도록 형성할 수 있다. 7, the semiconductor structure 120 and the diode structure 140 are formed on the lower structure 10, and the connection structure 200 (200) is formed on the lower structure 10, the semiconductor structure 120 and the diode structure 140, , 210a, 210b, 230a, and 230b are formed. A heat dissipation structure 260 may be further formed on the connection structures 200, 210a, 210b, 230a, and 230b to radiate heat inside the power semiconductor device. The heat dissipation structure 260 may be formed of a material having a high thermal conductivity such as a metal or the like and may have a concavo-convex structure or the like so as to increase the surface area thereof in order to increase the heat dissipation efficiency.

지금까지, 본 발명의 이해를 돕기 위하여 전력 반도체 장치에 대한 예시적인 실시예가 설명되고 첨부된 도면에 도시되었다. 그러나, 이러한 실시예는 단지 본 발명을 예시하기 위한 것이고 이를 제한하지 않는다는 점이 이해되어야 할 것이다. 그리고 본 발명은 도시되고 설명된 내용에 국한되지 않는다는 점이 이해되어야 할 것이다. 이는 다양한 다른 변형이 본 기술분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.Up to now, to facilitate understanding of the present invention, an exemplary embodiment of a power semiconductor device has been described and shown in the accompanying drawings. It should be understood, however, that such embodiments are merely illustrative of the present invention and not limiting thereof. And it is to be understood that the invention is not limited to the details shown and described. Since various other modifications may occur to those of ordinary skill in the art.

10: 하부 구조체, 110: 솔더층
120: 반도체 구조체, 130: 솔더 레지스터
140: 다이오드 구조체, 11: 제 1전극,
12: 제 2전극, 13: 반도체층
14: 제 3전극, 200: 전도층
210a, 210b: 절연층, 230a, 230b: 솔더 범프
240: 충진층, 250: 금속 실드층
260: 발열 구조체10: Substrate, 110: Solder layer
120: semiconductor structure, 130: solder resist
140: diode structure, 11: first electrode,
12: second electrode, 13: semiconductor layer
14: third electrode, 200: conductive layer
210a, 210b: insulating layer, 230a, 230b: solder bump
240: filling layer, 250: metal shield layer
260: heating structure

Claims (12)

하부 구조체;
상기 하부 구조체 상에 형성된 반도체 구조체; 및
상기 반도체 구조체 상에 형성된 연결 구조체;를 포함하며,
상기 연결 구조체는 상기 반도체 구조체와 전기적으로 연결된 솔더 범프;를 포함하는 전력 반도체 장치. A substructure;
A semiconductor structure formed on the substructure; And
And a connection structure formed on the semiconductor structure,
And the connection structure includes a solder bump electrically connected to the semiconductor structure. 제 1항에 있어서, 상기 연결 구조체는,
전도층; 및
상기 전도층 표면에 형성된 절연층;을 포함하며,
상기 솔더 범프는 상기 상기 절연층의 일 영역에 노출된 상기 전도층 표면에 형성된 전력 반도체 장치. The connector according to claim 1,
Conductive layer; And
And an insulating layer formed on the surface of the conductive layer,
Wherein the solder bump is formed on the surface of the conductive layer exposed in one region of the insulating layer. 제 2항에 있어서,
상기 반도체 구조체는 상기 반도체층의 제 1면에 형성된 제 1전극 및 제 2전극; 및 상기 반도체층의 제 2면에 형성된 제 3전극;을 포함하며,
상기 솔더 범프는 상기 제 3전극과 접합된 전력 반도체 장치.3. The method of claim 2,
The semiconductor structure including a first electrode and a second electrode formed on a first surface of the semiconductor layer; And a third electrode formed on a second surface of the semiconductor layer,
And the solder bump is bonded to the third electrode. 제 3항에 있어서,
상기 반도체 구조체는 IGBT 구조체이며, 상기 제 1전극은 게이트이며, 상기 제 2전극은 에미터이며, 상기 제 3전극은 컬렉터인 전력 반도체 장치.The method of claim 3,
Wherein the semiconductor structure is an IGBT structure, the first electrode is a gate, the second electrode is an emitter, and the third electrode is a collector. 제 3항에 있어서,
상기 반도체 구조체는 MOSFET 구조체이며, 상기 제 1전극은 게이트이며, 상기 제 2전극은 소스이며, 상기 제 3전극은 드레인인 전력 반도체 장치. The method of claim 3,
Wherein the semiconductor structure is a MOSFET structure, the first electrode is a gate, the second electrode is a source, and the third electrode is a drain. 제 2항에 있어서,
상기 하부 구조체 및 상기 연결 구조체 사이에 형성된 다이오드 구조체;를 포함하는 전력 반도체 장치.3. The method of claim 2,
And a diode structure formed between the lower structure and the connection structure. 제 6항에 있어서,
상기 다이오드 구조체는, 애노드, 다이오드 물질층 및 캐소드를 포함하는 전력 반도체 장치.The method according to claim 6,
Wherein the diode structure comprises an anode, a diode material layer and a cathode. 제 2항에 있어서,
상기 전도층은 Al, Cu, Ni, Cu/Mo, W, W/Cu, Fe-Ni/Cu, Ni/Mo, W/Ni 또는 Fe-Ni/Ni으로 형성된 전력 반도체 장치.3. The method of claim 2,
Wherein the conductive layer is formed of Al, Cu, Ni, Cu / Mo, W, W / Cu, Fe-Ni / Cu, Ni / Mo, W / Ni or Fe-Ni / Ni. 제 2항에 있어서,
상기 절연층은 절연성 수지 또는 금속산화물로 형성된 전력 반도체 장치.3. The method of claim 2,
Wherein the insulating layer is formed of an insulating resin or a metal oxide. 제 9항에 있어서,
상기 절연성 수지는 에폭시, 폴리 이미드 또는 LCP인 전력 반도체 장치.10. The method of claim 9,
Wherein the insulating resin is epoxy, polyimide or LCP. 제 1항 내지 제 10항 중 어느 한 항에 있어서,
상기 연결 구조체 상에 형성된 금속 실드층을 더 포함하는 전력 반도체 장치.11. The method according to any one of claims 1 to 10,
And a metal shield layer formed on the connection structure. 제 1항 내지 제 10항 중 어느 한 항에 있어서,
상기 연결 구조체 상에 형성된 방열 구조체를 더 포함하는 전력 반도체 장치.
11. The method according to any one of claims 1 to 10,
And a heat dissipation structure formed on the connection structure.
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