KR20150025765A - 반도체 장치 - Google Patents

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KR20150025765A KR20130103771A KR20130103771A KR20150025765A KR 20150025765 A KR20150025765 A KR 20150025765A KR 20130103771 A KR20130103771 A KR 20130103771A KR 20130103771 A KR20130103771 A KR 20130103771A KR 20150025765 A KR20150025765 A KR 20150025765A
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Abstract

본 기술은 각각 복수의 단위 메모리 블록을 포함하는 복수의 메모리 블록; 상기 복수의 메모리 블록 사이의 영역들 중에서 제 1 방향으로 연장된 제 1 영역; 상기 복수의 메모리 블록 사이의 영역들 중에서 제 2 방향으로 연장된 제 2 영역; 및 상기 제 1 영역 중에서 가장자리 부분에 테스트 모드 관련 회로 블록이 배치될 수 있다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치의 효율적인 레이아웃 기술에 관한 것이다.
반도체 장치는 메모리 영역과 메모리 영역의 데이터 입/출력과 관련된 다양한 회로 구성 및 신호 라인들이 배치된다.
상술한 회로 구성 및 신호 라인들을 제한된 영역내에 효율적으로 배치하는 것은 반도체 장치의 설계에 있어 매우 어려운 작업이 될 수 있다.
특히, 메인 메모리(Main Memory)에 비해 그래픽 메모리의 경우 제품 특성상 상대적으로 많은 신호 라인이 필요하므로 메인 메모리와 동일한 공간에 더 많은 신호 라인을 배치해야 한다.
본 발명의 실시예는 메모리 영역의 데이터 입/출력과 관련된 다양한 회로 구성 및 신호 라인들을 효율적으로 배치할 수 있는 반도체 장치를 제공한다.
본 발명의 실시예는 각각 복수의 단위 메모리 블록을 포함하는 복수의 메모리 블록; 상기 복수의 메모리 블록 사이의 영역들 중에서 제 1 방향으로 연장된 제 1 영역; 상기 복수의 메모리 블록 사이의 영역들 중에서 제 2 방향으로 연장된 제 2 영역; 및 상기 제 1 영역 중에서 가장자리 부분에 테스트 모드 관련 회로 블록이 배치될 수 있다.
본 발명의 실시예는 제 1 메모리 뱅크; 제 2 메모리 뱅크; 및 상기 제 1 메모리 뱅크와 상기 제 2 메모리 뱅크 사이에 배치되는 교차 영역을 포함하며, 상기 제 1 메모리 뱅크의 복수의 메모리 블록 사이의 영역들 중에서 제 1 방향으로 연장된 제 1 영역 중에서 가장자리 부분에 테스트 모드 관련 회로 블록이 배치될 수 있다.
본 기술은 여유 공간을 활용하여 데이터 입/출력과 관련된 다양한 회로 구성 및 신호 라인들을 효율적으로 배치할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치(1)의 레이아웃도,
도 2는 도 1의 신호 라인 배치 상태를 보여주기 위한 레이아웃도,
도 3은 본 발명의 다른 실시예에 따른 반도체 장치(100)의 레이아웃도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(1)는 제 1 메모리 뱅크(10)와 제 2 메모리 뱅크(20)에 대해 주변 회로 영역들(30, 40)이 각각 배치된다.
또한 제 1 메모리 뱅크(10)와 제 2 메모리 뱅크(20) 사이에 교차 영역(50)이 배치된다.
제 1 메모리 뱅크(10)는 복수의 메모리 블록(11-14), 제 1 영역(15, 16), 제 2 영역(17, 18) 및 제 3 영역(19)을 포함할 수 있다.
복수의 메모리 블록(11-14) 각각은 복수의 단위 메모리 블록 즉, 복수의 매트(MAT)를 포함할 수 있다.
제 1 영역(15, 16)은 복수의 메모리 블록(11-14) 사이의 영역들 중에서 제 1 방향(예를 들어, 수평 방향)으로 연장된 영역이 될 수 있다.
제 1 영역(15, 16)에는 컬럼 제어를 위한 신호 라인들이 배치될 수 있다.
제 2 영역(17, 18)은 복수의 메모리 블록(11-14) 사이의 영역들 중에서 제 2 방향(예를 들어, 수직 방향)으로 연장된 영역이 될 수 있다.
제 2 영역(17, 18)에는 컬럼 디코딩 동작 및 컬럼 제어 관련 회로 구성이 배치될 수 있다.
제 3 영역(19)은 제 1 영역(15, 16)과 제 2 영역(17, 18)이 교차하는 영역이 될 수 있다.
제 3 영역(19)에는 복수의 메모리 블록(11-14)에 포함된 센스 앰프(Sense Amp) 들의 동작 타이밍 제어와 관련된 회로 구성들이 배치될 수 있다.
제 2 메모리 뱅크(20)는 복수의 메모리 블록(21-24), 제 1 영역(25, 26), 제 2 영역(27, 28) 및 제 3 영역(29)을 포함할 수 있다.
복수의 메모리 블록(21-24) 각각은 복수의 단위 메모리 블록 즉, 복수의 매트(MAT)를 포함할 수 있다.
제 1 영역(25, 26)은 복수의 메모리 블록(21-24) 사이의 영역들 중에서 제 1 방향(예를 들어, 수평 방향)으로 연장된 영역이 될 수 있다.
제 2 영역(27, 28)은 복수의 메모리 블록(21-24) 사이의 영역들 중에서 제 2 방향(예를 들어, 수직 방향)으로 연장된 영역이 될 수 있다.
제 2 영역(27, 28)에는 컬럼 디코딩 동작 및 컬럼 제어 관련 회로 구성이 배치될 수 있다.
제 3 영역(29)은 제 1 영역(25, 26)과 제 2 영역(27, 28)이 교차하는 영역이 될 수 있다.
제 3 영역(29)에는 복수의 메모리 블록(21-24)에 포함된 센스 앰프(Sense Amp) 들의 동작 타이밍 제어와 관련된 회로 구성들이 배치될 수 있다.
교차 영역(50)은 제 1 메모리 뱅크(10)와 제 2 메모리 뱅크(20)에 의해 공유될 수 있다.
교차 영역(50)에는 로우 어드레스 제어 관련 회로 구성이 배치될 수 있다.
또한 교차 영역(50)에는 테스트 모드 로직(Test Mode Logic) 및 이와 연관된 퓨즈 블록(Fuse Block)들이 배치될 수 있다.
도 2에 도시된 바와 같이, 로우 및 컬럼 제어를 위한 신호 라인들이 교차 영역(50)에서 제 1 메모리 뱅크(10)의 제 1 영역(15, 16) 및 제 3 영역(19)을 경유하여 제 2 영역(17, 18)의 컬럼 디코딩 동작 관련 회로까지 배치될 수 있다.
또한 테스트 모드 로직에서 출력되는 테스트 신호들이 교차 영역(50)에서 제 1 메모리 뱅크(10)의 제 1 영역(15, 16) 및 제 3 영역(19)을 경유하여 제 2 영역(17, 18)까지 배치될 수 있다.
컬럼 및 로우 제어를 위한 신호 라인들이 교차 영역(50)에서 제 2 메모리 뱅크(20)의 제 1 영역(25, 26) 및 제 3 영역(29)을 경유하여 제 2 영역(27, 28)의 컬럼 디코딩 동작 관련 회로까지 배치될 수 있다.
또한 테스트 모드 로직에서 출력되는 테스트 신호들이 교차 영역(50)에서 제 2 메모리 뱅크(20)의 제 1 영역(25, 26) 및 제 3 영역(29)을 경유하여 제 2 영역(27, 28)까지 배치될 수 있다.
도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치(100)는 제 1 메모리 뱅크(200)와 제 2 메모리 뱅크(300)에 대해 주변 회로 영역들(30, 40)이 각각 배치된다.
또한 제 1 메모리 뱅크(200)와 제 2 메모리 뱅크(300) 사이에 교차 영역(500)이 배치된다.
제 1 메모리 뱅크(200)는 복수의 메모리 블록(11-14), 제 1 영역(250, 260), 제 2 영역(270, 280) 및 제 3 영역(290)을 포함할 수 있다.
복수의 메모리 블록(11-14) 각각은 복수의 단위 메모리 블록 즉, 복수의 매트(MAT)를 포함할 수 있다.
제 1 영역(250, 260)은 복수의 메모리 블록(11-14) 사이의 영역들 중에서 제 1 방향(예를 들어, 수평 방향)으로 연장된 영역이 될 수 있다.
제 1 영역(250, 260)에는 컬럼 제어를 위한 신호 라인들이 배치될 수 있다.
또한 제 1 영역(250, 260) 특히, 제 1 영역(250)의 가장자리 부분에 테스트 모드 로직(Test Mode Logic) 및 이와 연관된 퓨즈 블록(Fuse Block)들(TM)(610)이 배치될 수 있다.
복수의 메모리 블록(11-14) 각각은 구조적 특성(예를 들어, 6F2 구조)에 따라 더미 매트(Dummy Mat)가 존재할 수 있다.
더미 매트는 실제 데이터 저장이 이루어지지 않는 구성으로서 해당 회로 구성이 필요 없으므로 제 1 영역(250, 260) 중에서 더미 매트와 동일 선상의 영역 즉, 제 1 영역(250)의 가장자리 부분은 회로 구성이 존재하지 않은 여유 공간일 수 있다.
따라서 테스트 모드 로직 및 이와 연관된 퓨즈 블록들(610)을 제 1 영역(250)의 가장자리 부분에 배치할 수 있다.
제 2 영역(270, 280)은 복수의 메모리 블록(11-14) 사이의 영역들 중에서 제 2 방향(예를 들어, 수직 방향)으로 연장된 영역이 될 수 있다.
제 2 영역(270, 280)에는 컬럼 디코딩 동작 및 컬럼 제어 관련 회로 구성이 배치될 수 있다.
제 3 영역(290)은 제 1 영역(250, 260)과 제 2 영역(270, 280)이 교차하는 영역이 될 수 있다.
제 3 영역(290)에는 복수의 메모리 블록(11-14)에 포함된 센스 앰프(Sense Amp) 들의 동작 타이밍 제어와 관련된 회로 구성들이 배치될 수 있다.
제 2 메모리 뱅크(300)는 복수의 메모리 블록(21-24), 제 1 영역(350, 360), 제 2 영역(370, 380) 및 제 3 영역(390)을 포함할 수 있다.
복수의 메모리 블록(21-24) 각각은 복수의 단위 메모리 블록 즉, 복수의 매트(MAT)를 포함할 수 있다.
제 1 영역(350, 360)은 복수의 메모리 블록(21-24) 사이의 영역들 중에서 제 1 방향(예를 들어, 수평 방향)으로 연장된 영역이 될 수 있다.
제 1 영역(350, 360)에는 컬럼 제어를 위한 신호 라인들이 배치될 수 있다.
또한 제 1 영역(350, 360) 특히, 제 1 영역(360)의 가장자리 부분에 테스트 모드 로직 및 이와 연관된 퓨즈 블록들(620)이 배치될 수 있다.
복수의 메모리 블록(21-24) 또한 상술한 바와 같이, 구조적 특성에 따라 더미 매트가 존재할 수 있다.
더미 매트는 실제 데이터 저장이 이루어지지 않는 구성으로서 해당 회로 구성이 필요 없으므로 제 1 영역(350, 360) 중에서 더미 매트와 동일 선상의 영역 즉, 제 1 영역(360)의 가장자리 부분은 회로 구성이 존재하지 않은 여유 공간일 수 있다.
따라서 테스트 모드 로직 및 이와 연관된 퓨즈 블록들(620)을 제 1 영역(360)의 가장자리 부분에 배치할 수 있다.
제 2 영역(370, 380)은 복수의 메모리 블록(2124) 사이의 영역들 중에서 제 2 방향(예를 들어, 수직 방향)으로 연장된 영역이 될 수 있다.
제 2 영역(370, 380)에는 컬럼 디코딩 동작 및 컬럼 제어 관련 회로 구성이 배치될 수 있다.
제 3 영역(390)은 제 1 영역(350, 360)과 제 2 영역(370, 380)이 교차하는 영역이 될 수 있다.
제 3 영역(390)에는 복수의 메모리 블록(21-24)에 포함된 센스 앰프(Sense Amp) 들의 동작 타이밍 제어와 관련된 회로 구성들이 배치될 수 있다.
교차 영역(500)은 제 1 메모리 뱅크(200)와 제 2 메모리 뱅크(300)에 의해 공유될 수 있다.
교차 영역(500)에는 로우 어드레스 제어 관련 회로 구성이 배치될 수 있다.
도 3에 도시된 바와 같이, 로우 및 컬럼 제어를 위한 신호 라인들이 교차 영역(500)에서 제 1 메모리 뱅크(200)의 제 1 영역(260)을 경유하여 제 3 영역(290)까지 배치된다.
그리고 로우 및 컬럼 제어를 위한 신호 라인들이 제 3 영역(290)에서 제 2 영역(270, 280)의 컬럼 디코딩 동작 관련 회로까지 배치될 수 있다.
한편, 테스트 모드 로직 및 이와 연관된 퓨즈 블록들(610)에서 출력되는 테스트 신호들이 제 1 메모리 뱅크(200)의 제 1 영역(250)을 경유하여 제 3 영역(290)까지 배치될 수 있다.
컬럼 및 로우 제어를 위한 신호 라인들이 교차 영역(500)에서 제 2 메모리 뱅크(300)의 제 1 영역(350)을 경유하여 제 3 영역(390)까지 배치된다.
그리고 컬럼 및 로우 제어를 위한 신호 라인들이 제 3 영역(390)에서 제 2 영역(370, 380)의 컬럼 디코딩 동작 관련 회로까지 배치될 수 있다.
또한 테스트 모드 로직 및 이와 연관된 퓨즈 블록들(620)에서 출력되는 테스트 신호들이 제 2 메모리 뱅크(300)의 제 1 영역(360)을 경유하여 제 3 영역(390)까지 배치될 수 있다.
상술한 바와 같이, 로우 및 컬럼 제어를 위한 신호 라인들이 교차 영역(500)에서 제 1 메모리 뱅크(200) 및 제 2 메모리 뱅크(300) 각각의 제 1 영역들(260, 350)을 경유하여 제 3 영역들(290, 390)까지만 배치된다.
그리고 테스트 신호들이 제 1 메모리 뱅크(200) 및 제 2 메모리 뱅크(300) 각각의 가장자리 부분에서 제 3 영역들(290, 390) 각각까지만 배치되므로 신호 라인을 효율적으로 배치할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 각각 복수의 단위 메모리 블록을 포함하는 복수의 메모리 블록;
    상기 복수의 메모리 블록 사이의 영역들 중에서 제 1 방향으로 연장된 제 1 영역;
    상기 복수의 메모리 블록 사이의 영역들 중에서 제 2 방향으로 연장된 제 2 영역; 및
    상기 제 1 영역 중에서 가장자리 부분에 테스트 모드 관련 회로 블록이 배치되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 복수의 메모리 블록 각각의 복수의 단위 메모리 블록은 더미(Dummy) 메모리 블록들을 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 영역 중에서 상기 더미 메모리 블록과 동일 선상의 영역에 상기 테스트 모드 관련 회로 블록이 배치되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 영역과 상기 제 2 영역이 교차하는 영역에 해당하는 제 3 영역을 더 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 테스트 모드 관련 회로 블록과 연결되는 신호 라인이 상기 제 3 영역까지 연장되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 테스트 모드 관련 회로 블록은
    테스트 모드 로직 및 이와 연관된 퓨즈 블록을 포함하는 반도체 장치.
  7. 제 1 메모리 뱅크;
    제 2 메모리 뱅크; 및
    상기 제 1 메모리 뱅크와 상기 제 2 메모리 뱅크 사이에 배치되는 교차 영역을 포함하며,
    상기 제 1 메모리 뱅크의 복수의 메모리 블록 사이의 영역들 중에서 제 1 방향으로 연장된 제 1 영역 중에서 가장자리 부분에 테스트 모드 관련 회로 블록이 배치되는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 메모리 뱅크의 복수의 메모리 블록 각각의 복수의 단위 메모리 블록은 더미 메모리 블록들을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 영역 중에서 상기 더미 메모리 블록들과 동일 선상의 영역에 상기 테스트 모드 관련 회로 블록이 배치되는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제 1 메모리 뱅크의 복수의 메모리 블록 사이의 영역들 중에서 제 2 방향으로 연장된 제 2 영역, 및
    상기 제 1 영역과 상기 제 2 영역이 교차하는 영역에 해당하는 제 3 영역을 더 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 테스트 모드 관련 회로 블록과 연결되는 신호 라인이 상기 제 3 영역까지 연장되는 반도체 장치.
  12. 제 10 항에 있어서,
    로우 및 컬럼 제어를 위한 신호 라인들이 상기 교차 영역에서 상기 제 3 영역까지 연장되는 반도체 장치.
  13. 제 7 항에 있어서,
    상기 제 2 메모리 뱅크의 복수의 메모리 블록 사이의 영역들 중에서 제 1 방향으로 연장된 제 1 영역 중에서 가장자리 부분에 테스트 모드 관련 회로 블록이 배치되는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 2 메모리 뱅크의 복수의 메모리 블록 각각의 복수의 단위 메모리 블록은 더미 메모리 블록들을 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 1 영역 중에서 상기 더미 메모리 블록들과 동일 선상의 영역에 상기 테스트 모드 관련 회로 블록이 배치되는 반도체 장치.
  16. 제 13 항에 있어서,
    상기 제 2 메모리 뱅크의 복수의 메모리 블록 사이의 영역들 중에서 제 2 방향으로 연장된 제 2 영역, 및
    상기 제 1 영역과 상기 제 2 영역이 교차하는 영역에 해당하는 제 3 영역을 더 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 테스트 모드 관련 회로 블록과 연결되는 신호 라인이 상기 제 3 영역까지 연장되는 반도체 장치.
  18. 제 16 항에 있어서,
    로우 및 컬럼 제어를 위한 신호 라인들이 상기 교차 영역에서 상기 제 3 영역까지 연장되는 반도체 장치.
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