KR20150005113A - 광학 신호 경로를 포함하는 반도체 패키지 - Google Patents

광학 신호 경로를 포함하는 반도체 패키지 Download PDF

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Abstract

제1칩 스택(chip stack)부 및 제2칩 스택부가 적층된 기판, 및 기판에 형성된 캐비티(cavity) 내에 장착되어 제1 및 제2칩 스택부 사이를 연결하는 광학 신호 경로를 제공하는 광통신부를 포함하는 반도체 패키지를 제시한다.

Description

광학 신호 경로를 포함하는 반도체 패키지{Semiconductor package with optical signal path}
본 발명은 반도체 패키지 기술에 관한 것으로서, 보다 상세하게는 광학 신호 경로(optical signal path)를 포함하는 반도체 패키지(package)에 관한 것이다.
모바일(mobile) 기기와 같은 전자 제품이 점점 소형화되면서도 고용량의 데이터(data) 처리를 요구하고 있다. 전자 제품에 사용되는 반도체 소자의 집적도를 증가시킬 필요가 커지고 있으나 획기적으로 집적도 증가된 반도체 칩을 구현하기가 어렵다. 고용량의 데이터 처리가 가능한 반도체 칩(chip)을 구현하기 하기 위해 평면 트랜지스터(Tr) 구조 대신 수직 트랜지스터 구조를 가지도록 하는 3차원 구조가 제안되고 있으나, 제조상의 어려움으로 현실화에는 상당한 기간이 소요될 것으로 예측되고 있다.
고용량의 데이터 처리를 위해 반도체 칩을 포함하는 반도체 패키지를 고용량의 데이터 처리를 가능하도록 하는 구현하는 방법들이 고려될 수 있다. 다수의 반도체 칩들 하나의 패키지로 패키징(packaging)하여 반도체 패키지가 고용량의 데이터 처리가 가능하도록 하는 방법들이 고려될 수 있다.
고용량의 반도체 패키지는 복수의 반도체 칩을 적층하는 적층 패키지 형태로 제작될 수 있다. 다수의 반도체 칩들을 포함하는 반도체 패키지는 다수의 반도체 칩들을 구동하므로, 반도체 칩을 구동하는 신호 경로의 수가 반도체 칩들의 수에 의존하여 증가하고 있다. 또한, 반도체 칩의 크기가 작아지며 신호의 전기적 경로들 사이의 간격이 좁아지고 있어, 배선(interconnection)의 스큐(skew), 반사 및 간섭으로 인해 데이터가 왜곡되는 현상이 해결되어야 할 문제로 대두되고 있다.
본 발명은 신호 경로들 간의 간섭 현상을 억제할 수 있는 반도체 패키지를 제시하고자 한다.
본 발명의 일 관점은, 제1칩 스택(chip stack)부 및 제2칩 스택부가 적층된 기판; 및 상기 기판에 형성된 캐비티(cavity) 내에 장착되어 상기 제1 및 제2칩 스택부 사이를 연결하는 광학 신호 경로를 제공하는 광통신부;를 포함하는 반도체 패키지를 제시한다.
본 발명의 다른 일 관점은, 일면 상에 제1칩 스택(chip stack)부 및 제2칩 스택부가 적층되고 타면에 오목한 캐비티(cavity) 홈을 가지는 상부 기판; 상기 상부 기판의 타면에 일면이 부착되는 하부 기판; 및 상기 하부 기판의 일면 상에 상기 캐비티 홈에 삽입되게 장착되어 상기 제1 및 제2칩 스택부 사이를 연결하는 광학 신호 경로를 제공하는 광통신부;를 포함하는 반도체 패키지를 제시한다.
본 출원의 실시예들에 따르면, 광학 신호 경로를 포함하여 신호 경로들의 간섭 및 데이터(data) 왜곡을 억제할 수 있는 반도체 패키지를 제시할 수 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위해서 제시한 도면들이다.
도 5는 본 발명의 다른 일 실시예에 따른 반도체 패키지를 설명하기 위해서 제시한 도면들이다.
본 발명의 실시예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부" 또는 "하부", "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어 있다"의 기재는, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다. "직접적으로 연결"되거나 "직접적으로 접속"되는 경우는 중간에 다른 구성 요소들이 존재하지 않은 것으로 해석될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다. "칩"의 기재는 집적회로가 집적된 반도체 칩을 의미할 수 있으며, DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나 반도체 기판이거나 논리 집적회로가 집적된 로직(logic) 칩을 의미할 수 있다. 칩은 집적회로가 집적된 다이(die) 또는 기판(substrate)으로 해석될 수도 있다.
도 1을 참조하면, 반도체 패키지는 제1칩 스택부(chip stack part: 100)와 제2칩 스택부(200)가 적층된 기판(300, 400)을 포함하여 구성될 수 있다. 제1칩 스택부(100)는 단일 제1반도체 칩(110)을 포함하여 구성될 수 있다. 또는 제1칩 스택부(100)는 다수의 제1반도체 칩(110)들이 상호 적층되어 구성될 수 있다. 다수의 제1반도체 칩(110)들이 적층된 제1칩 스택부(100)는 개개의 제1반도체 칩(110)들이 적층 연결되어 보다 많은 용량을 제공하도록 구성될 수 있다. 제1반도체 칩(110)은 데이터(data) 저장을 위한 메모리 칩(memory chip)일 수 있다. 예컨대, 제1반도체 칩(110)은 디램(DRAM) 메모리 칩일 수 있다.
제1칩 스택부(100)를 구성하기 위해서 상호 적층된 다수의 제1반도체 칩(110)들은 상호 간에 연결 구조(interconnection)로 전기적 신호적으로 상호 연결될 수 있다. 예컨대, 다수의 제1반도체 칩(110)들은 개개의 제1반도체 칩(110)을 관통하는 제1관통 전극(120)을 관통실리콘비아(through silicon via) 형태로 구비하고, 제1관통 전극(120)과 제1관통 전극(120)이 솔더층(solder layer)와 같은 제1접합 도전층(125)으로 체결되어 상호 연결 구조를 이룰 수 있다. 경우에 따라 이러한 연결 구조는 재배선(RDL: ReDistributed Layer)을 포함하거나 또는 본딩 와이어(bonding wire)를 포함할 수 있으나, 제1칩 스택부(100)의 전체 패키지(package) 크기를 줄여 보다 밀집되고 얇은 부피를 가지도록 유도하기 위해서 제1관통 전극(120)들을 포함하는 연결 구조가 보다 유효하다. 제1반도체 칩(110)들은 제1관통 전극(120)들이 상호 정렬되게 상호 적층될 수 있으며, 제1반도체 칩(110)과 제1반도체 칩(110) 사이에는 절연성 제1접착층(130)이 개재될 수 있다.
제1반도체 칩(110)들이 적층된 적층체는 제1칩 스택 기판(140) 상에 실장 적층될 수 있다. 제1칩 스택 기판(140)은 인쇄회로기판(PCB: Printed Circuit Board)나 인터포저(interposer) 기판 형태로 도입될 수 있다. 제1칩 스택 기판(140)은 기판 회로를 이루는 배선 또는 비아(via)와 같은 연결 구조를 구비할 수 있다. 예컨대, 제1칩 스택 기판(140)을 관통하는 제1관통 비아(150)가 관통기판비아(through substrate via) 형태로 도입되어, 제1칩 스택 기판(140) 상에 실장된 제1반도체 칩(110)들의 적층체를 제1칩 스택 기판(140)에 구비되는 솔더볼(solder ball)과 같은 제1칩 스택 외부 연결 단자(155)에 전기적 신호적으로 연결할 수 있다. 제1칩 스택 기판(140) 상에 적층된 제1반도체 칩(110)들을 보호하는 제1보호층(160)이 에폭시몰딩재(EMC: Epoxy Molding Compound)를 몰딩(molding)하여 형성할 수 있다. 제1칩 스택부(100)는 제1칩 스택 외부 연결 단자(155)를 이용하여 기판(300, 400)과 전기적으로 연결되고, 제1칩 스택부(100)와 연결된 제1칩 스택 외부 연결 단자(155)들 사이를 절연하고 보호하는 제1절연층(170)이 제1칩 스택부(100)와 기판(300, 400) 사이의 계면에 도입될 수 있다.
제2칩 스택부(200)는 단일 제2반도체 칩(210)을 포함하여 구성될 수 있다. 또는 제2칩 스택부(200)는 다수의 제2반도체 칩(210)들이 상호 적층되어 구성될 수 있다. 제2반도체 칩(210)은 로직 칩(logic chip)으로 구비될 수 있다. 제2반도체 칩(210)은 제1반도체 칩(110)을 이루는 디램(DRAM) 메모리 칩을 동작을 제어하는 기능을 수행하는 컨트롤러(controller) 칩으로 구비될 수 있다. 제2칩 스택부(200)를 구성하는 다수의 제2반도체 칩(210)들은 상호 간에 연결 구조(interconnection)로 전기적 신호적으로 상호 연결될 수 있다. 예컨대, 다수의 제2반도체 칩(210)들은 개개의 제2반도체 칩(210)을 관통하는 제2관통 전극(220)을 관통실리콘비아(through silicon via) 형태로 구비하고, 제2관통 전극(220)과 제1관통 전극(220)이 솔더층(solder layer)와 같은 제2접합 도전층(225)으로 체결되어 상호 연결 구조를 이룰 수 있다. 경우에 따라 이러한 연결 구조는 재배선(RDL: ReDistributed Layer)을 포함하거나 또는 본딩 와이어(bonding wire)를 포함할 수 있으나, 제2칩 스택부(200)의 전체 패키지(package) 크기를 줄여 보다 밀집되고 얇은 부피를 가지도록 유도하기 위해서 제2관통 전극(220)들을 포함하는 연결 구조가 보다 유효하다. 제2반도체 칩(210)들은 제2관통 전극(220)들이 상호 정렬되게 상호 적층될 수 있으며, 제2반도체 칩(210)과 제2반도체 칩(210) 사이에는 절연성 제2접착층(230)이 개재될 수 있다.
제2반도체 칩(210)들이 적층된 적층체는 제2칩 스택 기판(240) 상에 실장 적층될 수 있다. 제2칩 스택 기판(240)은 인쇄회로기판(PCB: Printed Circuit Board)나 인터포저(interposer) 기판 형태로 도입될 수 있다. 제2칩 스택 기판(240)은 기판 회로를 이루는 배선 또는 비아(via)와 같은 연결 구조를 구비할 수 있다. 예컨대, 제2칩 스택 기판(240)을 관통하는 제2관통 비아(250)가 관통기판비아(through substrate via) 형태로 도입되어, 제2칩 스택 기판(240) 상에 실장된 제2반도체 칩(210)들의 적층체를 제2칩 스택 기판(240)에 구비되는 솔더볼(solder ball)과 같은 제2칩 스택 외부 연결 단자(255)에 전기적 신호적으로 연결할 수 있다. 제2칩 스택 기판(240) 상에 적층된 제2반도체 칩(210)들을 보호하는 제2보호층(260)이 에폭시몰딩재(EMC: Epoxy Molding Compound)를 몰딩(molding)하여 형성할 수 있다. 제2칩 스택부(200)는 제2칩 스택 외부 연결 단자(255)를 이용하여 기판(300, 400)과 전기적으로 연결되고, 제2칩 스택부(200)와 연결된 제2칩 스택 외부 연결 단자(255)들 사이를 절연하고 보호하는 제2절연층(270)이 제2칩 스택부(200)와 기판(300, 400) 사이의 계면에 도입될 수 있다.
제1칩 스택부(100)와 제2칩 스택부(200)는 기판(300, 400) 상에 상호 간에 이격되게 위치할 수 있다. 기판(300, 400)은 실장된 제1칩 스택부(100)와 제2칩 스택부(200)를 신호적으로 상호 연결시키는 신호 경로(signal path)를 제공한다. 기판(300, 400)에 구비되는 신호 경로는 전기적인 신호 경로 부분(electrical signal path part)과 광학적 신호 경로 부분(optical signal path part)을 포함할 수 있다. 전기적인 신호 경로 부분은 기판(300, 400)에 구비되는 연결 배선(470) 및 연결 비아(315, 325)를 포함하는 전기적 연결 구조로 구비될 수 있다. 광학적 신호 경로 부분은 광통신부(500)에 의해 제공되도록 구성될 수 있으며, 광통신부(500)는 광학적 신호 경로 부분으로 광학 신호를 전송 및 수신하고 또한 광학적 신호 경로 부분으로 전송되는 광학 신호를 전기적 신호로 전환하여 전기적 신호 경로 부분으로 전달하거나 또는 전기적 신호 경로 부분에서 전달된 신호를 광학적 신호로 전환하여 광학적 신호 경로 부분으로 전달하는 역할을 할 수 있다.
광통신부(500)는 제1칩 스택부(100)와 전기적으로 연결되어 전기적 신호를 교환할 수 있는 제1광 송수신부(511, 513)를 포함하고, 제2칩 스택부(200)와 전기적으로 연결되어 전기적 신호를 교환할 수 있는 제2광 송수신부(531, 533)를 포함하고, 제1광 송수신부(511, 513)와 제2광 송수신부(531, 533) 사이에 광학 신호 경로(501)가 구성되어 제1광 송수신부(511, 513)와 제2광 송수신부(531, 533) 사이에 광학적인 신호의 교환이 이루어질 수 있다. 제1광 송수신부(511, 513)은 제1광 수신부(511)와 제1광 송신부(513)을 포함하여 구성될 수 있고, 이에 대응되는 제2광 송수신부(531, 533)는 제2광 수신부(531) 및 제2광 송신부(533)가 제1광 수신부(511)와 제1광 송신부(513)에 각각 정렬되게 배치되어 구성될 수 있다.
기판(300, 400)에 구비된 전기적 연결 구조(470, 315)를 통해 제1광 송수신부(511, 513)는 제1칩 스택부(100)과 전기적 신호를 교환할 수 있고, 또한 전기적 연결 구조(470, 325)를 통해 제2광 송수신부(531, 533)은 제2칩 스택부(200)와 전기적 신호를 교환할 수 있다. 이에 따라, 기판(300, 400)에 구비된 전기적 연결 구조(470, 315, 325)를 이용한 전기적 신호 경로와 광통신부(500)을 이용한 광학적 신호 경로로 구성되는 신호 경로를 통해 제2칩 스택부(200)와 제1칩 스택부(100)는 신호 교환 또는 신호 전송을 이룰 수 있다.
제2칩 스택부(200)의 제2반도체 칩(210)이 컨트롤러(controller)로서 제1칩 스택부(100)의 제1반도체 칩(110)인 디램 칩을 제어할 경우, 로직 칩인 제2반도체 칩(210)으로부터 전송되는 신호는 상부 기판(300) 부분을 관통하는 연결 비아로 형성된 제2관통기판비아(through substrate via: 325)와 제2연결 배선 부분(473)을 통해 제2광 송수신부(531, 533)에 전기적 신호로 전달될 수 있다. 제2광 송수신부(531, 533)의 제2광 송신부(533)는 전달받은 전기적 신호를 광학적 신호로 전환하여 광학 신호 경로(501)로 광학 신호를 전송하고, 전송된 광학 신호를 제1광 송수신부(511, 513)의 제1광 수신부(511)가 수신할 수 있다. 수신된 광학 신호는 제1광 수신부(511)에 의해 전기적 신호로 전환되어 제1연결 배선 부분(471) 및 이에 전기적으로 연결되게 상부 기판(300)을 관통하는 제1관통기판비아(315)를 통해 전기적 신호로 제1칩 스택부(100)의 제1반도체 칩(110)에 전달될 수 있다. 이와 같은 광학 신호의 전송 및 교환을 위해서, 광통신부(500)을 이루는 광 송수신부들(511, 513, 531, 533)은 광학 신호의 전송 및 수신, 광전 전환을 위한 광 다이오드(photo diode)와 같은 광학 소자(optical device)를 포함할 수 있다.
제1칩 스택부(100)와 제2칩 스택부(200) 사이의 신호 경로가 광학 신호 경로를 제공하는 광통신부(500)에 의해 제공될 수 있으므로, 전기 저항에 의한 열적 스트레스(thermal stress)가 패키지에 유발되는 것을 유효하게 억제하거나 방지할 수 있다. 이에 따라, 열적으로 보다 유효하게 안정한 패키지의 개발이 가능하다. 신호의 이동 경로에 광학 신호 경로가 포함되고 있으므로, 전기 신호 보다 빠른 광학 신호에 의한 신호 전달이 가능하여 보다 빠른 동작 속도의 구현이 가능하다. 칩 스택부(100, 200)에 적층되는 칩(110, 210)들의 크기가 축소(shrink)되며 유발될 수 있는 전기적 신호 간섭 또는 왜곡 현상을 광학 신호의 전송 및 교환으로 유효하게 억제할 수 있다. 따라서 패키지의 신뢰성을 개선할 수 있다.
제1 및 제2칩 스택부(100, 200)들이 상호 이격되게 실장되는 패키지 기판(300, 400)은 내부에 캐비티(cavity: 303)를 구비하고, 캐비티(303) 내에 광통신부(500)가 위치할 수 있다. 캐비티(303)는 상부 기판(300)과 하부 기판(400) 사이에 위치하고 또한 제1 및 제2칩 스택부(100, 200)들이 실장되는 이격 부분(310)에 위치할 수 있다. 캐비티(303)의 바닥 부분에 광통신부(500)가 위치하고, 광통신부(500)에 의해 제공될 광학 신호 경로(501)를 구성하기 위해, 전반사 반사경부(550)들이 캐비티(303)의 상측 천정 부분에 위치할 수 있다. 전반사 반사경부(550)들은 제1광 송신부(513), 제1광 수신부(511), 제2광 송신부(533) 및 제2광 수신부(531)에 각각 정렬되게 위치할 수 있다. 제2광 송신부(533)에서 전송되는 신호 광은 제2광 송신부(533)에 정렬된 전반사 반사경부(550)에 의해 전반사되고, 제1광 수신부(511)에 정렬된 다른 전반사 반사경부(550)로 전달되어 전반사되어 제1광 수신부(511)로 전송될 수 있다.
패키지 기판(300, 400) 내에 캐비티(303)를 제공하기 위해서, 패키지 기판(300, 400)은 패키지 크기의 축소와 열을 외부로 방출하는 데 보다 유용한 구조를 제공하기 위해서, 실리콘(Si) 기판을 이용한 인터포저 기판으로 도입될 수 있다. 패키지 기판(300, 400)은 도 2 및 도 3에 각각 제시된 바와 같이 상부 기판(300)과 하부 기판(400)이 상하로 결합 및 체결되어 이루어질 수 있다. 도 1 및 도 2에 제시된 바와 같이, 상부 기판(300)은 관통기판비아(through substrate via) 기술 및 재배선(RDL) 기술을 기반으로 형성할 수 있다.
상부 기판(300)은 제1칩 스택부(100)이 실장될 제1부분(330)에 제1관통기판비아(315)들을 구비하고, 제2칩 스택부(200)이 실장될 제2부분(350)에 제2관통기판비아(325)들을 구비하게 제작될 수 있다. 제1부분(330)과 제2부분(350) 사이의 이격 부분(310)에 위치하도록 캐비티(303)를 제공할 홈을 형성할 수 있다. 캐비티(303) 홈의 천정 부분에는 캐비티(303) 내에 발생된 열을 방열시키는 방열부(305)가 구비될 수 있다. 방열부(305)는 캐비티 (303)에 연결되는 다양한 히트 싱크(heat sink) 구조물로 형성될 수 있다. 방열부(305)로 히트 스프레드(heat spread)와 같은 별도의 구조물을 제1부분(330)과 제2부분(350) 사이의 이격 부분(310)에 부착할 수 있다. 방열부(305)(303)는 캐비티(303)의 천정 부분을 이루는 상부 기판(300) 부분을 관통하여 캐비티(303) 내에 연결되는 방열구 형태로 제작될 수 있다. 캐비티(303)에 직접적으로 연결되는 방열구들을 포함하는 방열부(305)는 광통신부(500) 등에서 발생되는 열을 유효하게 방열시켜 패키지의 열적 안정성을 개선할 수 있다.
도 1 및 도 3을 참조하면, 상부 기판(300)에 대응되는 하부 기판(400)을 관통기판비아(through substrate via) 기술 및 재배선(RDL) 기술을 기반으로 형성할 수 있다. 하부 기판(400)은 실리콘(Si) 기판을 이용한 인터포저 기판으로 도입될 수 있다. 제1 및 제2관통기판비아(315, 325)와 광학 인터페이스(500: 511, 513, 531, 533) 등과 전기적으로 연결될 연결 구조로 제1 및 제2연결 배선 부분(471, 473)을 포함하는 연결 배선(470)을 하부 기판(400) 상에 형성할 수 있다. 연결 배선(470)에 연결되도록 제3관통기판비아(415)들이 하부 기판(400)을 관통하여 형성될 수 있다. 제3관통기판비아(415)는 하부 기판(400)의 하면에 위치하는 외부 접속 단자(490), 예컨대, 볼그레이어레이(BGA) 솔더볼(solder ball)과 연결 배선(470)을 전기적으로 연결할 수 있다.
도 3과 도 4를 함께 참조하면, 하부 기판(400)의 제1연결 배선 부분(471)에 의해 광통신부(500)를 이루는 제1광 송수신부(511, 513)와 제1칩 스택부(100)의 신호 핀(signal pin)에 연결되는 제1관통기판비아(315)가 상호 전기적으로 연결될 수 있다. 예컨대, 제1광 송신부(513)는 제1연결 배선 부분(471)에 전기적으로 연결되고, 제1연결 배선 부분(471)은 마이크로 솔더볼(micro solder ball) 또는 범프(bump)와 같은 제3접합 도전층(316)을 개재하여 제1관통기판비아(315)에 전기적으로 연결될 수 있다. 광통신부(500)를 이루는 제1광 송수신부(511, 513)는 제3관통기판비아(415)에 연결되는 제3연결 배선 부분(475)에 의해 외부 접속 단자(490)와 전기적으로 연결될 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 신호 전달 경로를 광학 신호 경로(도 1의 501)을 포함하여 형성하도록 광통신부(500)를 기판(300, 400)에 내장시킴으로써, 보다 빠른 동작 속도를 구현할 수 있다. 또한, 광학 신호 전달을 기반으로 신호 경로를 구성하여 전기적 저항으로 인한 열적 스트레스(thermal stress)를 감소시킬 수 있어, 패키지의 열적 안정성을 개선할 수 있다. 제1 및 제2칩 스택부(100, 200)의 칩(110, 120)들의 상면이 노출되도록 보호층(160, 260)을 구비하고, 기판(300, 400)의 캐비티(303) 부분에 방열구를 포함하는 방열부(305)를 구비함으로써, 패키지 외부로 열을 보다 유효하게 방출할 수 있다. 신호를 광학적 경로를 통해 주고 받을 수 있어, 칩(110, 210)의 크기 축소에 따른 전기적 연결 구조에서 유발될 수 있는 신호 간섭 및 왜곡 현상을 유효하게 억제할 수 있어, 패키지의 신뢰성을 개선할 수 있다.
도 5를 참조하면, 패키지 기판(300, 400) 내부의 캐비티(303)에 장착되는 광통신부(500)를 이루는 제1광 송수신부(511, 513)과 제2광 송수신부(531, 533)에 광학 신호 경로를 제공하는 광 파이버(optical fiber: 1501)가 설치될 수 있다. 예컨대, 광 파이버(1501)는 제1광 송신부(513)와 제2광 수신부(531)을 연결하게 설치되고, 또한, 제1광 수신부(511)와 제2광 송신부(533)을 연결하게 설치될 수 있다. 광 파이버(1501)를 통해 신호 광들이 전송되어 광 신호가 교환될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 제1칩 스택부, 200: 제2칩 스택부,
300, 400: 기판, 303: 캐비티,
305: 방열부, 315, 325: 관통기판비아,
511, 513: 제1광 송수신부, 531, 533: 제2광 송수신부.

Claims (20)

  1. 제1칩 스택(chip stack)부 및 제2칩 스택부가 적층된 기판; 및
    상기 기판에 형성된 캐비티(cavity) 내에 장착되어 상기 제1 및 제2칩 스택부 사이를 연결하는 광학 신호 경로를 제공하는 광통신부;를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 광통신부는
    상기 제1칩 스택부에 전기적으로 연결되는 제1광 송수신부; 및
    상기 제1광 송수신부에 대응되며 상기 제2칩 스택부에 전기적으로 연결되는 제2광 송수신부를 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 광통신부는
    상기 제1광 송수신부와 상기 제2광 송수신부 사이에 상기 광학 신호 경로를 제공하기 위해 상기 캐비티 내에 상기 제1 및 제2광 송수신부들에 각각 정렬되게 배치된 전반사 반사경부들을 더 포함하는 반도체 패키지.

  4. 제2항에 있어서,
    상기 광통신부는
    상기 제1광 송수신부와 상기 제2광 송수신부 사이에 상기 광학 신호 경로를 제공하기 위해 상기 캐비티 내에 상기 제1 및 제2광 송수신부들에 각각 연결되게 배치된 광 파이버(optical fiber)들을 더 포함하는 반도체 패키지.
  5. 제2항에 있어서,
    상기 제1광 송수신부와 상기 제1칩 스택부에 전기적으로 연결하기 위해 상기 기판을 관통하는 제1관통기판비아(through substrate via); 및
    상기 제2광 송수신부와 상기 제2칩 스택부에 전기적으로 연결하기 위해 상기 기판을 관통하는 제1관통기판비아(through substrate via)를 더 포함하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 기판에 설치되어
    상기 캐비티 내에 발생된 열을 방열시키는 방열부를 더 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 방열부는
    상기 캐비티에 연결되게 상기 기판을 관통하는 다수의 방열구들을 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1칩 스택부는
    단일 메모리(memory) 칩 또는 상호 적층된 다수의 메모리(memory) 칩들을 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 메모리 칩은
    디램(DRAM) 메모리 칩인 반도체 패키지.
  10. 제1항에 있어서,
    상기 제1칩 스택부는
    관통실리콘비아(through silicon via)로 상호 전기적으로 연결되도록 상호 적층된 다수의 메모리(memory) 칩들을 포함하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 제2칩 스택부는
    단일 로직(logic) 칩 또는 상호 적층된 다수의 로직 칩들을 포함하는 반도체 패키지.
  12. 일면 상에 제1칩 스택(chip stack)부 및 제2칩 스택부가 적층되고 타면에 오목한 캐비티(cavity) 홈을 가지는 상부 기판;
    상기 상부 기판의 타면에 일면이 부착되는 하부 기판; 및
    상기 하부 기판의 일면 상에 상기 캐비티 홈에 삽입되게 장착되어 상기 제1 및 제2칩 스택부 사이를 연결하는 광학 신호 경로를 제공하는 광통신부;를 포함하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 광통신부는
    상기 제1칩 스택부에 전기적으로 연결되는 제1광 송수신부; 및
    상기 제1광 송수신부에 대응되며 상기 제2칩 스택부에 전기적으로 연결되는 제2광 송수신부를 포함하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 광통신부는
    상기 제1광 송수신부와 상기 제2광 송수신부 사이에 상기 광학 신호 경로를 제공하기 위해 상기 캐비티 내에 상기 제1 및 제2광 송수신부들에 각각 정렬되게 배치된 전반사 반사경부들을 더 포함하는 반도체 패키지.

  15. 제13항에 있어서,
    상기 광통신부는
    상기 제1광 송수신부와 상기 제2광 송수신부 사이에 상기 광학 신호 경로를 제공하기 위해 상기 캐비티 내에 상기 제1 및 제2광 송수신부들에 각각 연결되게 배치된 광 파이버(optical fiber)들을 더 포함하는 반도체 패키지.
  16. 제13항에 있어서,
    상기 제1광 송수신부와 상기 제1칩 스택부에 전기적으로 연결하기 위해 상기 상부 기판을 관통하는 제1관통기판비아(through substrate via); 및
    상기 제2광 송수신부와 상기 제2칩 스택부에 전기적으로 연결하기 위해 상기 상부 기판을 관통하는 제1관통기판비아(through substrate via)를 더 포함하는 반도체 패키지.
  17. 제12항에 있어서,
    상기 상부 기판에 설치되어
    상기 캐비티 홈 내에 발생된 열을 방열시키기 위해 상기 상부 기판의 일면으로 관통하는 다수의 방열구들을 포함하는 반도체 패키지.
  18. 제17항에 있어서,
    상기 방열구는
    상기 제1 및 제2칩 스택부들을 사이의 상기 상부 기판의 일면에 입구가 노출되는 반도체 패키지.
  19. 제12항에 있어서,
    상기 제1칩 스택부는
    관통실리콘비아(through silicon via)로 상호 전기적으로 연결되도록 상호 적층된 다수의 메모리(memory) 칩들을 포함하는 반도체 패키지.
  20. 제12항에 있어서,
    상기 제2칩 스택부는
    단일 로직(logic) 칩 또는 상호 적층된 다수의 로직 칩들을 포함하는 반도체 패키지.
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