KR20150000816A - 반도체 장치 - Google Patents

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겐타로 이케다
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가부시끼가이샤 도시바
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Abstract

실시 형태의 반도체 장치는, 소스 단자에 접속되는 제1 소스, 제1 드레인, 게이트 단자에 접속되는 제1 게이트를 갖는 노멀리 오프 트랜지스터와, 제1 드레인에 접속되는 제2 소스, 드레인 단자에 접속되는 제2 드레인, 게이트 단자에 접속되는 제2 게이트를 갖는 노멀리 온 트랜지스터를 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 출원은 일본 특허 출원 제2013-133107호(2013년 6월 25일)에 기초한 것으로서, 그 우선권의 이익을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 원용된다.
본원에 설명된 실시 형태는 일반적으로 반도체 장치에 관한 것이다.
차세대 파워 반도체 디바이스용 재료로서 Ⅲ족 질화물, 예를 들어, GaN(질화갈륨)계의 반도체가 기대되고 있다. GaN계의 반도체 디바이스는 Si(실리콘)에 비해 넓은 밴드 갭을 구비하고, Si의 반도체 디바이스에 비해 높은 내압 및 낮은 손실을 실현할 수 있다.
GaN계의 트랜지스터에서는, 일반적으로, 2차원 전자 가스(2DEG)를 캐리어로 하는 HEMT(High Electron Mobility Transistor) 구조가 적용된다. 통상의 HEMT에서는, 게이트에 전압을 인가하지 않아도 도통되는 노멀리 온 트랜지스터로 된다. 이 때문에, 게이트에 전압을 인가하지 않는 한 도통하지 않는 노멀리 오프 트랜지스터를 실현하는 것이 곤란하다는 문제가 있다.
수백V 내지 1000V라고 하는 큰 전력을 취급하는 전원 회로 등에서는, 안전면을 중시하여 노멀리 오프 동작이 요구된다. 따라서, 노멀리 온 GaN계 트랜지스터와 노멀리 오프 Si 트랜지스터를 캐스코드 접속하여, 노멀리 오프 동작을 실현하는 회로 구성이 제안되어 있다.
그러나, 이와 같은 회로 구성에 있어서는, 노멀리 온 GaN계 트랜지스터의 게이트 전압이 충분히 높아지지 못하여, 온 전류를 충분히 흘릴 수 없다고 하는 문제가 있다.
도 1은 제1 실시 형태의 반도체 장치의 회로도.
도 2는 비교 형태의 반도체 장치의 회로도.
도 3은 제2 실시 형태의 반도체 장치의 회로도.
도 4는 제3 실시 형태의 반도체 장치의 회로도.
도 5는 제4 실시 형태의 반도체 장치의 회로도.
도 6은 제5 실시 형태의 노멀리 온 트랜지스터의 모식 단면도.
도 7은 제6 실시 형태의 반도체 장치의 상면 모식도.
도 8은 제7 실시 형태의 반도체 장치의 회로도.
도 9는 제8 실시 형태의 반도체 장치의 회로도.
도 10은 제9 실시 형태의 반도체 장치의 회로도.
도 11은 제10 실시 형태의 반도체 장치의 회로도.
도 12는 제11 실시 형태의 반도체 장치의 회로도.
실시 형태의 반도체 장치는, 소스 단자에 접속되는 제1 소스, 제1 드레인, 게이트 단자에 접속되는 제1 게이트를 갖는 노멀리 오프 트랜지스터와, 제1 드레인에 접속되는 제2 소스, 드레인 단자에 접속되는 제2 드레인, 게이트 단자에 접속되는 제2 게이트를 갖는 노멀리 온 트랜지스터를 구비한다.
이하, 도면을 참조하면서 본 발명의 실시 형태를 설명한다. 또한, 이하의 설명에서는, 동일한 부재 등에는 동일한 부호를 붙이고, 한번 설명한 부재 등에 대해서는 적절히 그 설명을 생략한다.
또한, 본 명세서에서, 반도체 장치란, 디스크리트(discrete) 반도체 등의 복수의 소자가 조합된 파워 모듈 또는 디스크리트 반도체 등의 복수의 소자에 이들 소자를 구동하는 구동 회로나 자기 보호(self-protecting) 기능을 내장한 인텔리전트 파워 모듈, 또는 파워 모듈이나 인텔리전트 파워 모듈을 구비한 시스템 전체를 포함하는 개념이다.
또한, 본 명세서에서, 노멀리 온 트랜지스터란, 소스와 게이트가 동일 전위 시에, 채널이 온 상태로 되어, 소스와 드레인간에 전류가 흐르는 트랜지스터를 의미하는 것으로 한다. 또한, 본 명세서에서, 노멀리 오프 트랜지스터란, 소스와 게이트가 동일 전위 시에, 채널이 오프 상태로 되어, 소스와 드레인간에 전류가 흐르지 않는 트랜지스터를 의미하는 것으로 한다.
또한, 본 명세서에서, 레벨 시프트 소자란, 소자의 양단의 전압을 소정량만큼 시프트시키는 기능을 구비하는 소자를 의미한다. 그리고, 소자의 양단의 전압차를 시프트 전압이라고 칭하는 것으로 한다.
또한, 본 명세서에서, GaN계 반도체란, 질화물 반도체 중, GaN, AlN, InN 또는 그들 중간의 조성을 구비하는 AlXGa1 - XN, InGa1 - XN 등의 총칭이다.
(제1 실시 형태)
본 실시 형태의 반도체 장치는, 소스 단자, 게이트 단자 및 드레인 단자를 구비한다. 그리고, 소스 단자에 접속되는 제1 소스, 제1 드레인, 게이트 단자에 접속되는 제1 게이트를 갖는 노멀리 오프 트랜지스터와, 제1 드레인에 접속되는 제2 소스, 드레인 단자에 접속되는 제2 드레인, 게이트 단자에 접속되는 제2 게이트를 갖는 노멀리 온 트랜지스터를 구비한다.
도 1은 본 실시 형태의 반도체 장치의 회로도이다. 본 실시 형태의 반도체 장치는, 예를 들어, 정격 전압이 600V나 1200V의 파워 모듈이다.
본 실시 형태의 반도체 장치는, 전자를 캐리어로 하는 n형 채널의 노멀리 오프 트랜지스터(10)와, 전자를 캐리어로 하는 n형 채널의 노멀리 온 트랜지스터(20)가 직렬로 접속되어 파워 모듈을 구성한다. 노멀리 오프 트랜지스터(10)는, 예를 들어, Si(실리콘)의 종형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이다. 또한, 노멀리 온 트랜지스터(20)는, 예를 들어, GaN(질화갈륨)계 반도체의 HEMT이다. 노멀리 온 트랜지스터(20)는 게이트 절연막을 구비한다.
또한, 노멀리 오프 트랜지스터(10)는 도시하지 않은 기생 보디(body) 다이오드를 구비하고 있다.
노멀리 오프 트랜지스터(10)는 노멀리 온 트랜지스터(20)에 비해 소자 내압이 낮다. 노멀리 오프 트랜지스터(10)의 소자 내압은, 예를 들어, 10 내지 30V이다. 또한, 노멀리 온 트랜지스터(20)의 소자 내압은, 예를 들어, 600 내지 1200V이다.
반도체 장치는, 소스 단자(100)와, 드레인 단자(200)와, 게이트 단자(300)를 구비한다. 그리고, 노멀리 오프 트랜지스터(10)는 소스 단자(100)에 접속되는 제1 소스(11)와, 제1 드레인(12), 게이트 단자(300)에 접속되는 제1 게이트(13)를 갖는다.
또한, 노멀리 온 트랜지스터(20)는, 제1 드레인(12)에 접속되는 제2 소스(21), 드레인 단자(200)에 접속되는 제2 드레인(22), 게이트 단자(300)에 접속되는 제2 게이트(23)를 갖는다. 일반적으로, 제2 소스(21)보다 고전압이 인가되는 노멀리 온 트랜지스터(20)의 제2 드레인(22)은 높은 내압을 구비하도록 디바이스 설계가 이루어진다. 예를 들어, 게이트 전극과 드레인 전극간의 거리를, 게이트 전극과 소스 전극간의 거리보다 길게 하도록 설계된다.
본 실시 형태의 반도체 장치는, 상기 구성에 의해, 소스 단자(100)와, 드레인 단자(200)와, 게이트 단자(300)를 구비하는 노멀리 오프 트랜지스터로서 기능한다.
즉, 반도체 장치의 오프 시에는, 소스 단자(100) 및 게이트 단자(300)는 접지 전위로 고정된다. 그리고, 드레인 단자(200)에는, 예를 들어, 600 내지 1200V의 전압이 인가된다. 이때, 노멀리 오프 트랜지스터(10)는, 제1 소스(11)와 제1 게이트(13) 사이의 전위차가, 임계값 이하인 0V이기 때문에 오프 상태로 된다. 한편, 노멀리 온 트랜지스터(20)는, 제2 소스(21)의 전위가 올라감으로써 제2 소스(21)와 제2 게이트(23) 사이의 전위차가 임계값 이하로 되어 오프 상태로 된다. 따라서, 반도체 장치 전체가 오프 상태로 된다.
반도체 장치의 온 시에는, 소스 단자(100)는 접지 전위로 고정된다. 그리고, 게이트 단자(300)에는, 포지티브 게이트 전압, 예를 들어, 5V 내지 15V의 게이트 전압이 인가된다. 이때, 노멀리 오프 트랜지스터(10)는, 제1 소스(11)와 제1 게이트(13) 사이의 전위차가 임계값 이상이 되어 온 상태로 된다. 한편, 노멀리 온 트랜지스터(20)는, 제2 게이트(23)에 포지티브 전압이 인가됨으로써 제2 소스(21)와 제2 게이트(23) 사이의 전위차가 임계값 이상이 되어 온 상태로 된다. 따라서, 반도체 장치가 온 상태로 된다.
도 2는 비교 형태의 반도체 장치의 회로도이다. 이 반도체 장치도, 소스 단자(100)와, 드레인 단자(200)와, 게이트 단자(300)를 구비한다. 그리고, 노멀리 오프 트랜지스터(10)는, 소스 단자(100)에 접속되는 제1 소스(11)와, 제1 드레인(12), 게이트 단자(300)에 접속되는 제1 게이트(13)를 갖는다. 또한, 노멀리 온 트랜지스터(20)는, 제1 드레인(12)에 접속되는 제2 소스(21), 드레인 단자(200)에 접속되는 제2 드레인(22), 소스 단자(100)에 접속되는 제2 게이트(23)를 갖는다.
비교 형태의 반도체 장치도, 상기 구성에 의해, 소스 단자(100)와, 드레인 단자(200)와, 게이트 단자(300)를 구비하는 노멀리 오프 트랜지스터로서 기능한다. 하지만, 도 2의 구성에서는, 제2 게이트(23)가 소스 단자(100)에 접속되기 때문에, 게이트에 오버 드라이브, 즉, 포지티브 전압을 인가할 수 없다. 반도체 장치의 온 시에는, 제2 소스(21)가 노멀리 오프 트랜지스터(10)의 온 저항과 정격 전류의 곱으로 나타나는 전압분만큼, 전위가 상승되기 때문에, 실효적으로 게이트 전압이 네거티브가 된다. 이 때문에, 온 전류를 충분히 흐르게 하지 못할 우려가 있다.
본 실시 형태에서는, 노멀리 오프 트랜지스터(10)의 제1 게이트(13)와, 노멀리 온 트랜지스터(20)의 제2 게이트(23)가 모두 게이트 단자(300)에 접속되어 있다. 따라서, 반도체 장치의 온 시에, 노멀리 온 트랜지스터(20)의 제2 게이트(23)에 오버 드라이브, 즉, 포지티브 전압을 인가하는 것이 가능하게 된다. 이 때문에, 온 시의 채널 저항이 저감한다. 따라서, 큰 온 전류를 얻는 것이 가능하게 된다.
본 실시 형태의 반도체 장치에서는, 노멀리 오프 트랜지스터(10)의 오프 시의 제1 소스(11)와 제1 드레인(12) 사이의 내압이, 노멀리 온 트랜지스터(20)의 제2 소스(21)와 제2 게이트(23) 사이의 내압보다 낮다. 구체적으로는, 노멀리 오프 트랜지스터(10)의 애벌란시 항복 전압(avalanche breakdown voltage)이, 노멀리 온 트랜지스터(20)의 게이트 절연막의 내압보다 낮아지도록 설계되어 있다.
노멀리 오프 트랜지스터(10)의 애벌란시 항복 전압은, 노멀리 오프 트랜지스터(10)의 기생 보디 다이오드의 내압 또는 채널부의 펀치 스루 내압으로 규정된다. 노멀리 오프 트랜지스터(10)의 애벌란시 항복 전압은, 예를 들어, 노멀리 오프 트랜지스터(10)를 형성하는 불순물층의 불순물 농도나 불순물 프로파일을 조정함으로써 조정이 가능하다.
노멀리 오프 트랜지스터(10)의 애벌란시 항복 전압이나 노멀리 온 트랜지스터(20)의 게이트 절연막의 내압은, 예를 들어, 노멀리 오프 트랜지스터(10)나 노멀리 온 트랜지스터(20)의 전극에, 측정침을 대서 직접 평가하는 것이 가능하다.
노멀리 오프 트랜지스터(10)와, 노멀리 온 트랜지스터(20)가 직렬로 접속된 회로 구성에서는, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)의 접속부(이하, 간단히 접속부라고도 칭함), 즉, 노멀리 오프 트랜지스터(10)의 제1 드레인(12) 또는 노멀리 온 트랜지스터(20)의 제2 소스(21)에, 디바이스 동작 중에 과전압이 발생할 우려가 있다. 과전압은, 예를 들어, 반도체 장치가 온 상태로부터 오프 상태로 이행할 때 소스 단자(100)와 드레인 단자(200) 사이에 인가되고 있는 고전압이, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)의 기생 용량의 비로 분압됨으로써 발생할 수 있다. 또는 반도체 장치의 오프 시에, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20) 각각의 누설 전류비로, 소스 단자(100)와 드레인 단자(200) 사이에 인가되고 있는 고전압이 분압됨으로써 발생할 수 있다.
과전압이 발생하면, 노멀리 온 트랜지스터(20)의 제2 소스(21)와 제2 게이트(23) 사이에 고전압이 인가된다. 이 과전압이, 게이트 절연막의 내압 이상으로 되면, 노멀리 온 트랜지스터(20)의 게이트 절연막의 누설 전류가 증대하거나, 또는 파괴될 우려가 있다. 노멀리 온 트랜지스터(20)의 게이트 절연막의 누설 전류가 증대하거나, 또는 게이트 절연막이 파괴되면 반도체 장치가 동작 불량으로 된다. 이 때문에, 반도체 장치의 신뢰성이 저하된다.
또한, 게이트 절연막에 문제가 발생하지 않은 경우에도, 노멀리 온 트랜지스터(20)의 제2 소스(21)와, 제2 게이트(23) 사이에 고전압이 인가됨으로써, 제2 소스(21)측에 전하가 포획된다. 이에 의해, 전류 붕괴(collapse)가 발생할 우려가 있다. 전류 붕괴가 발생하면 온 전류가 저하하기 때문에 동작 불량으로 된다. 따라서, 반도체 장치의 신뢰성이 역시 저하된다.
본 실시 형태에서는, 노멀리 오프 트랜지스터(10)의 애벌란시 항복 전압이, 노멀리 온 트랜지스터(20)의 게이트 절연막의 내압보다 낮아지도록 설계된다. 이에 의해, 노멀리 오프 트랜지스터의 오프 시의 제1 소스와 제1 드레인간의 내압을, 노멀리 온 트랜지스터의 제2 소스와 제2 게이트간의 내압보다 낮게 한다.
따라서, 가령 접속부에 과전압이 발생한 경우에도, 노멀리 오프 트랜지스터(10)의 애벌란시 항복이 발생함으로써, 접속부의 전하를 빠져 나가게 할 수 있다. 따라서, 노멀리 온 트랜지스터(20)의 제2 소스(21)와, 제2 게이트(23) 사이에 인가되는 전압을, 노멀리 온 트랜지스터(20)의 게이트 절연막의 내압보다 낮게 하는 것이 가능하게 된다. 따라서, 노멀리 온 트랜지스터(20)의 게이트 절연막의 누설 전류의 증대, 게이트 절연막의 파괴가 방지된다. 또한, 전류 붕괴도 방지된다. 따라서, 반도체 장치의 신뢰성이 향상된다.
또한, 일반적으로, 노멀리 온 트랜지스터(20)의 게이트 절연막의 내압은 30V를 초과한다. 따라서, 노멀리 오프 트랜지스터(10)의 애벌란시 항복 전압은 30V 이하인 것이 바람직하다.
또한, 애벌란시 항복 전압은, 노멀리 온 트랜지스터(20)의 임계값(Vth)의 절댓값보다 충분히 높은 것이 바람직하다. 이는, 노멀리 온 트랜지스터(20)를 확실하게 오프할 수 있도록 하기 때문이다. 이 관점에서 노멀리 오프 트랜지스터(10)의 애벌란시 항복 전압은, 노멀리 온 트랜지스터(20)의 임계값(Vth)의 절댓값 +5V 이상인 것이 바람직하다. 가령, Vth=-10V인 경우, 노멀리 오프 트랜지스터(10)의 애벌란시 항복 전압은, 15V 이상인 것이 바람직하다.
또한, 노멀리 오프 트랜지스터(10)의 온 저항과 정격 전류의 곱은, 2V 이하인 것이 바람직하다. 2V 정도이면, 노멀리 오프 트랜지스터(10)에서 발생하는 전압 강하에 의해 노멀리 온 트랜지스터(20)의 게이트 바이어스가 저하하는 것을 충분히 억제할 수 있다. 따라서, 게이트 바이어스의 저하에 의한 전류 손실을 최소한으로 억제할 수 있다.
(제2 실시 형태)
본 실시 형태의 반도체 장치는, 게이트 단자와 제2 게이트 사이에, 시프트 전압을 갖고, 제2 게이트측의 전압을 시프트 전압의 양만큼 저하시키는 레벨 시프트 소자를 더 구비하는 점에서, 제1 실시 형태와 다르다. 제1 실시 형태와 중복된 내용에 대해서는 기술을 생략한다.
도 3은 본 실시 형태의 반도체 장치의 회로도이다. 본 실시 형태의 반도체 장치는, 게이트 단자(300)와 제2 게이트(23) 사이에, 제2 게이트(23)측의 전압을 저하시키는 레벨 시프트 소자를 구비하고 있다. 본 실시 형태에서는, 레벨 시프트 소자로서 제너 다이오드(제1 제너 다이오드)(130)가 설치된다.
제너 다이오드(130)의 애노드는 제2 게이트(23)에 접속되고, 캐소드는 게이트 단자(300)에 접속된다.
본 실시 형태에서는, 제1 실시 형태와 마찬가지로, 노멀리 오프 트랜지스터(10)의 제1 게이트(13)와, 노멀리 온 트랜지스터(20)의 제2 게이트(23)가 모두 게이트 단자(300)에 접속되어 있다. 따라서, 반도체 장치의 온 시에, 노멀리 온 트랜지스터(20)의 제2 게이트(23)에 오버 드라이브, 즉, 포지티브 전압을 인가하는 것이 가능하게 된다.
하지만, 제2 게이트(23)에 인가되는 포지티브 게이트 전압이 너무 높으면, 노멀리 온 트랜지스터(20)의 게이트 절연막에 인가되는 전계가 커져서, 게이트 절연막의 신뢰성 불량이 발생할 우려가 있다. 특히, 상술한 바와 같이 노멀리 온 트랜지스터(20)의 소스측은 고내압 구조로 되어 있지 않기 때문에, 게이트 절연막의 신뢰성 불량이 발생하기 쉽다. 예를 들어, 제2 소스(21)와 제2 게이트(23) 사이에 인가되는 전압이 5V 이상이 되면 게이트 절연막의 신뢰성 불량이 발생할 우려가 있다.
본 실시 형태에서는, 게이트 단자(300)에 포지티브 게이트 전압이 인가되는 경우, 제2 게이트(23)에 인가되는 전압은, 제너 다이오드(130)의 제너 전압분만큼 저하된다. 따라서, 반도체 장치의 온 시에 제2 소스(21)와 제2 게이트(23) 사이에 인가되는 전압이 저감된다. 따라서, 노멀리 온 트랜지스터(20)의 게이트 절연막의 신뢰성이 향상된다.
제너 다이오드(130)의 시프트 전압, 즉, 제너 전압이, 노멀리 오프 트랜지스터(10)의 온 시에 인가되는 게이트 전압, 즉, 게이트 단자(300)에 인가되는 전압과, 노멀리 오프 트랜지스터(10)의 온 저항과 정격 전류의 곱의 차보다 작은 것이 바람직하다. 여기서, 노멀리 오프 트랜지스터(10)의 온 저항과 정격 전류의 곱은, 반도체 장치의 온 시의 제1 드레인(12) 및 제2 소스(21)의 전압을 나타낸다.
노멀리 오프 트랜지스터(10)의 온 저항은, 예를 들어, 노멀리 오프 트랜지스터(10)의 전극에, 측정침을 대서 직접 평가하는 것이 가능하다.
예를 들어, 게이트 단자(300)에 인가되는 전압이 10V로 한다. 그리고, 노멀리 오프 트랜지스터(10)의 온 저항(Ron)이 0.1Ω, 정격 전류(드레인 전류)가 10A로 한다. 이 경우, 노멀리 오프 트랜지스터(10)의 온 저항과 정격 전류의 곱, 즉, 제1 드레인(12) 및 제2 소스(21)의 전압이 1V로 된다. 그렇게 하면, 제너 다이오드(130)의 제너 전압은 9V(=10V-1V)보다 작은 것이 바람직하다.
상기 관계를 충족함으로써, 반도체 장치의 온 시에, 노멀리 온 트랜지스터(20)의 제2 소스(21)와 제2 게이트(23) 사이에 오버 드라이브, 즉, 포지티브 전압을 인가하는 것이 보증된다. 따라서, 반도체 장치의 온 전류가 커진다.
제너 다이오드는, 제너 전압이 동작 상태, 동작 환경에 관계없이 안정된다. 따라서, 시프트 전압이 안정되고, 안정된 회로 동작을 실현하는 것이 가능하게 된다. 또한, 제너 다이오드에서는, 폭넓은 범위의 제너 전압을 구비하는 제품이 존재하기 때문에, 원하는 시프트 전압을 1개의 부품으로 실현할 수 있다는 이점이 있다.
또한, 제너 다이오드(130)의 제너 전압이, 노멀리 오프 트랜지스터(10)의 온 시에 인가되는 게이트 전압과, 노멀리 오프 트랜지스터(10)의 온 저항과 정격 전류의 곱의 차에서, 5V 뺀 전압보다 큰 것이 바람직하다. 이 5V는, 게이트 절연막의 신뢰성을 확보하기 위해 허용되는 전압이다.
예를 들어, 게이트 단자(300)에 인가되는 전압이 10V, 노멀리 오프 트랜지스터(10)의 온 저항과 정격 전류의 곱, 즉, 제1 드레인(12) 및 제2 소스(21)의 전압이 1V로 한다. 이 경우, 제너 다이오드(130)의 제너 전압은 4V(=(10V-1V)-5V) 이상인 것이 바람직하다.
상기 관계를 충족함으로써, 반도체 장치의 온 시에, 노멀리 온 트랜지스터(20)의 제2 소스(21)와 제2 게이트(23) 사이에 인가되는 전압, 즉, 게이트 절연막에 인가되는 전압이 5V 이하가 되어, 게이트 절연막의 신뢰성이 향상된다.
(제3 실시 형태)
본 실시 형태의 반도체 장치는, 레벨 시프트 소자가 제1 다이오드이며, 제1 다이오드의 애노드가 게이트 단자측에 접속되고, 제1 다이오드의 캐소드가 제2 게이트측에 접속되고, 게이트 단자와 제2 게이트 사이에, 제1 다이오드와 병렬로 제2 다이오드가 설치되고, 제2 다이오드의 애노드가 제2 게이트에 접속되고, 제2 다이오드의 캐소드가 게이트 단자에 접속되는 점에서, 제1 및 제2 실시 형태와 다르다. 제1 및 제2 실시 형태와 중복된 내용에 대해서는 기술을 생략한다.
도 4는 본 실시 형태의 반도체 장치의 회로도이다. 본 실시 형태의 반도체 장치는, 직렬 접속되는 3개의 다이오드(제1 다이오드)(140a, 140b, 140c)와, 다이오드(제2 다이오드)(150)를 구비하고 있다. 본 실시 형태에서는, 3개의 다이오드(140a, 140b, 140c)가 레벨 시프트 소자이다.
3개의 다이오드(제1 다이오드)(140a, 140b, 140c)의 애노드가 게이트 단자(300)측에 접속되고, 캐소드가 제2 게이트(23)측에 접속된다. 그리고, 다이오드(제2 다이오드)(150)는 게이트 단자(300)와 제2 게이트(23) 사이에, 3개의 다이오드(140a, 140b, 140c)와 병렬로 설치된다. 다이오드(150)의 애노드가 제2 게이트에 접속되고, 캐소드가 게이트 단자(300)에 접속된다.
본 실시 형태에서는, 게이트 단자(300)에 포지티브 게이트 전압이 인가되는 경우, 제2 게이트(23)에 인가되는 전압은, 3개의 다이오드(140a, 140b, 140c)의 순방향 강하 전압(Vf)분만큼 저하된다. 따라서, 반도체 장치의 온 시에 제2 소스(21)와 제2 게이트(23) 사이에 인가되는 전압이 저감된다. 따라서, 노멀리 온 트랜지스터(20)의 게이트 절연막의 신뢰성이 향상된다.
제2 게이트(23)에 인가되는 전압은, 직렬로 접속하는 다이오드의 수를 최적화함으로써 조정할 수 있다. 도 4에서는, 다이오드의 수가 3개인 경우를 예시했지만, 이 개수에 한정되는 것은 아니다.
반도체 장치를 오프 상태로 하는 경우, 게이트 단자(300)에, 예를 들어, 0V가 인가된다. 이때, 노멀리 온 트랜지스터(20)의 제2 게이트(23)에 축적되어 있던 정전하는, 다이오드(150)를 통해서, 게이트 단자(300)로 빠져 나간다. 다이오드(150)가 설치됨으로써, 온 상태로부터 오프 상태로의 스위칭이 빠르게 행해진다.
다이오드(제1 다이오드)(140a, 140b, 140c) 및 다이오드(제2 다이오드)(150)는, 예를 들어, PIN 다이오드 또는 쇼트키 배리어 다이오드이다. PIN 다이오드는, 쇼트키 배리어 다이오드에 비해 순방향 강하 전압(Vf)이 크기 때문에, 시프트 전압을 크게 하는 경우에는 바람직하다. 한편, 쇼트키 배리어 다이오드는 스위칭 속도가 빠르기 때문에, 회로 동작 스피드를 향상시키는 관점에서 바람직하다.
(제4 실시 형태)
본 실시 형태의 반도체 장치는, 게이트 단자와 제2 소스 사이에 직렬 접속되는 제3 다이오드와 제2 제너 다이오드를 더 구비하고, 제3 다이오드의 캐소드가 게이트 단자에 접속되고, 제2 제너 다이오드의 캐소드가 제2 소스에 접속된다. 그 밖의 구성에 대해서는, 제1 실시 형태와 마찬가지이다. 따라서, 제1 실시 형태와 중복된 내용에 대해서는 기술을 생략한다.
도 5는 본 실시 형태의 반도체 장치의 회로도이다. 본 실시 형태의 반도체 장치는, 게이트 단자(300)와 노멀리 온 트랜지스터(20)의 제2 소스(21) 사이에, 직렬 접속되는 다이오드(제3 다이오드)(210)와 제너 다이오드(제2 제너 다이오드)(220)를 더 구비한다. 그리고, 다이오드(제3 다이오드)(210)의 캐소드가 게이트 단자(300)에 접속되고, 제너 다이오드(제2 제너 다이오드)(220)의 캐소드가 제2 소스(21)에 접속된다. 또한, 다이오드(제3 다이오드)(210)의 애노드와, 제너 다이오드(220)의 애노드가 접속된다.
상술한 바와 같이, 노멀리 오프 트랜지스터(10)와, 노멀리 온 트랜지스터(20)가 직렬로 접속된 회로 구성에서는, 노멀리 온 트랜지스터(20)의 제2 소스(21)에, 디바이스 동작 중에 과전압이 발생할 우려가 있다. 본 실시 형태에서는, 제2 소스(21)에, 과전압이 발생한 경우, 다이오드(210)에 순방향 전류가 흘러, 제2 소스(21)의 전압을 저하시키는 것이 가능하게 된다. 따라서, 게이트 절연막의 파괴가 발생하기 어려워져서, 반도체 장치의 신뢰성이 향상된다.
하지만, 반도체 장치를 오프시킬 때는, 제2 소스(21)의 전압이 일정 이상 상승하여, 노멀리 온 트랜지스터(20)를 오프 상태로 할 필요가 있다. 본 실시 형태에서는, 제너 다이오드(220)를 설치함으로써, 반도체 장치를 오프시킬 때, 게이트 단자(300)가 0V로 되었다고 해도, 제너 다이오드(220)의 제너 전압까지는, 제2 소스(21)의 전압이 상승한다. 따라서, 노멀리 온 트랜지스터(20)를 오프 상태로 하는 것이 가능하게 된다.
본 실시 형태에 따르면, 제2 소스(21)에 과전압이 인가될 때, 게이트 절연막의 신뢰성을 좌우하는 제2 소스(21)와, 제2 게이트(23) 사이에 걸리는 전압을 직접 제어하는 것이 가능하게 된다. 따라서, 신뢰성에 편차가 없는 안정한 특성의 반도체 장치를 실현하는 것이 가능하게 된다.
또한, 다이오드(제3 다이오드)(210)는, 예를 들어, PIN 다이오드 또는 쇼트키 배리어 다이오드이다.
(제5 실시 형태)
본 실시 형태의 반도체 장치는, 노멀리 온 트랜지스터가 소스 필드 플레이트(이하 SFP라고도 기술)를 갖는다. 그 밖의 구성에 대해서는, 제1 실시 형태와 마찬가지이다. 따라서, 제1 실시 형태와 중복된 내용에 대해서는 기술을 생략한다.
도 6은 본 실시 형태의 노멀리 온 트랜지스터의 모식 단면도이다. 노멀리 온 트랜지스터는, GaN(질화갈륨)계 반도체의, 게이트 절연막을 구비하는 HEMT이다.
이 노멀리 온 트랜지스터(20)(도 1)는 기판(160) 위의 질화물 반도체층(161) 위에 형성되어 있다. 기판(160)은, 예를 들어, 실리콘(Si)이다.
기판(160)과 질화물 반도체층(161) 사이에는, 버퍼층(도시하지 않음)이 설치된다. 버퍼층은 기판(160)과 질화물 반도체층(161) 사이의 격자 부정합을 완화하는 기능을 구비한다. 버퍼층은, 예를 들어, 질화알루미늄갈륨(AlxGa1 -xN(0<x<1))의 다층 구조로 형성된다.
또한, 질화물 반도체층(161)은 동작층(채널층)(161a)과 장벽층(전자 공급층)(161b)의 적층 구조를 구비한다. 동작층(161a)은, 예를 들어, 질화갈륨(GaN)이며, 장벽층(161b)은, 예를 들어, 질화알루미늄갈륨(AlGaN)이다.
동작층(161a)과 장벽층(161b) 사이에, 헤테로 접합 계면이 형성되어 있다.
질화물 반도체층(161) 위에는, 제1 질화규소막(162)을 사이에 두고, 게이트 전극(164)이 형성된다. 제1 질화규소막(162)은 게이트 절연막으로서 기능한다. 게이트 전극(164)은, 예를 들어, 금속 전극이다. 금속 전극은, 예를 들어, 니켈(Ni) 전극, 티타늄(Ti) 전극 또는 알루미늄(Al) 전극이다.
또한, 질화물 반도체층(161) 위에는, 게이트 전극(164)을 사이에 두고, 소스 전극(166)과 드레인 전극(168)이 설치된다. 소스 전극(166)과 드레인 전극(168)은 각각 게이트 전극(164)과 이격되어 있다.
소스 전극(166)과 게이트 전극(164) 사이 및 드레인 전극(168)과 게이트 전극(164) 사이의 질화물 반도체층(161) 위에는, 제2 질화규소막(170)이 형성된다. 제2 질화규소막(170)은 질화물 반도체층(161)의 표면에 접하여 형성되어 있다. 제2 질화규소막(170)은 게이트 전극(164)과 소스 전극(166), 게이트 전극(164)과 드레인 전극(168) 사이의 질화물 반도체층(161)의 표면을 보호하는 표면 보호막(또는 패시베이션막)으로서 기능한다.
소스 전극(166)은 제2 질화규소막(170) 위에서 드레인 전극(168)측으로 신장되는 2단의 소스 필드 플레이트부(166a, 166b)를 구비한다. 소스 필드 플레이트부(166a, 166b)가, 노멀리 온 트랜지스터(20)가 온할 때, 소스 필드 플레이트로서 기능한다.
소스 필드 플레이트부(166a, 166b)는 소스 전극(166)과 게이트 전극(164) 사이의 소스 영역 및 게이트 전극(164)과 드레인 전극(168) 사이의 드레인 영역에서의 전계를 완화하여, 전류 붕괴를 억제하는 기능을 구비한다. 마찬가지의 기능을 완수하는 구조로서, 게이트 전극(164)을 드레인 전극(168)측으로 신장시키는 게이트 필드 플레이트(이하 GFP라고도 기술)가 있다.
일반적으로, 동작 속도의 저하나 손실의 증대를 피하는 관점에서 트랜지스터의 기생 용량은 작은 쪽이 바람직하다. 특히, 드레인-게이트간 용량(Cgd)은 기생 발진이나 스위칭 속도로의 영향이 크기 때문에, 작은 것이 바람직하다.
따라서, 본 실시 형태의 반도체 장치, 즉, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)를 직접 접속하고, 각각의 게이트 전극이 공통화되는 구성에서는, 게이트-드레인간 용량(Cgd)이 작아지는 SFP가, GFP보다 붕괴 저감을 실현하는 구조로서 바람직하다.
본 실시 형태에 따르면, 제1 실시 형태와 마찬가지의 신뢰성 향상 효과 외에, SFP에 의해 디바이스 특성에 대한 기생 용량의 영향을 억제하여 전류 붕괴를 억제하는 것이 가능하게 된다. 따라서, 신뢰성이 더욱 향상된 반도체 장치가 실현된다.
또한, SFP에 대해서, 소스 전극(166) 자체가 드레인측으로 신장되는 구조를 예로 들어 설명했지만, 예를 들어, 소스 전극(166)과 동일 전위의 SFP 전극을, 소스 전극(166)과 별도로 설치하는 구성이어도 상관없다. 또한, 소스 필드 플레이트부의 수는 2개로 한하지 않고, 1개든, 3개 이상이든 상관없다.
(제6 실시 형태)
본 실시 형태의 반도체 장치는, 기판, 소스의 리드선, 드레인의 리드선, 게이트의 리드선을 더 구비한다. 그리고, 기판 위에, 노멀리 오프 트랜지스터, 노멀리 온 트랜지스터, 제너 다이오드가 실장된다. 소스의 리드선측으로부터 드레인의 리드선측을 향해서, 노멀리 오프 트랜지스터, 노멀리 온 트랜지스터의 순으로 배치된다. 또한, 소스의 리드선측으로부터 드레인의 리드선측을 향해서, 제1 제너 다이오드, 노멀리 온 트랜지스터의 순으로 배치된다. 또한, 소스의 리드선과, 제1 소스가 접속되고, 드레인의 리드선과, 제2 드레인이 접속되고, 게이트의 리드선과 제1 게이트 및 제1 제너 다이오드의 캐소드가 접속된다.
본 실시 형태는, 제2 실시 형태의 회로 구성을, 파워 모듈로서 구체화한 형태이다. 이하, 제2 실시 형태와 중복된 내용에 대해서는 기술을 생략한다.
도 7은 본 실시 형태의 반도체 장치의 상면 모식도이다.
본 실시 형태의 반도체 장치는, 기판(90), 소스의 리드선(91), 드레인의 리드선(92), 게이트의 리드선(93)을 구비한다. 소스의 리드선(91)이 소스 단자(100), 드레인의 리드선(92)이 드레인 단자(200), 게이트의 리드선(93)이 게이트 단자(300)에 대응한다.
기판(90) 중 적어도 표면에는, 예를 들어, 금속의 제1 도전체(95) 및 제2 도전체(96)가 존재한다. 제1 도전체(95) 및 제2 도전체(96)는 물리적으로 분리되어 있다.
기판(90) 위의 제1 도전체(95) 위에 노멀리 오프 트랜지스터(10), 노멀리 온 트랜지스터(20)가 실장된다. 또한, 기판(90) 위의 제2 도전체(96) 위에 제너 다이오드(130)가 실장된다. 노멀리 오프 트랜지스터(10), 노멀리 온 트랜지스터(20), 제너 다이오드(130)는, 예를 들어, 반도체 칩이며, 예를 들어, 도전성 페이스트나 땜납에 의해 기판의 제1 및 제2 도전체(95, 96) 위에 실장된다.
그리고, 소스의 리드선(91)측으로부터 드레인의 리드선(92)측을 향해서, 노멀리 오프 트랜지스터(10), 노멀리 온 트랜지스터(20)의 순으로 배치된다. 또한, 기판(90)의 소스의 리드선(91)측으로부터 드레인의 리드선(92)측을 향해서, 제너 다이오드(130), 노멀리 온 트랜지스터(20)의 순으로 배치된다.
그리고, 소스의 리드선(91)과, 노멀리 오프 트랜지스터(10)의 제1 소스(11)가 접속된다. 그리고, 드레인의 리드선(92)과, 제2 드레인(22)이 접속된다. 게이트의 리드선(93)과 제1 게이트(13) 및 제너 다이오드(130)의 캐소드와 동일 전위로 되는 제2 도전체(96)가 접속된다.
또한, 제너 다이오드(130)의 애노드(130a)와 노멀리 온 트랜지스터(20)의 제2 게이트(23)가 접속된다. 그리고, 노멀리 오프 트랜지스터(10)의 제1 드레인과 동일 전위로 되는 제1 도전체(95)와 노멀리 온 트랜지스터(20)의 제2 소스(21)가 접속된다.
각 접속은, 예를 들어, 와이어 본딩에 의해 행해진다. 와이어 본딩에는, 예를 들어, 구리(Cu), 알루미늄(Al) 등의 재료가 사용된다.
본 실시 형태에 따르면, 소스의 리드선(91)측으로부터 드레인의 리드선(92)측을 향해서, 노멀리 오프 트랜지스터(10), 노멀리 온 트랜지스터(20)의 순으로 배치된다. 이에 의해, 반도체 장치의 온 전류가 흐르는 경로를 짧게 할 수 있다. 이 배치에 의해 온 전류의 경로의 기생 인덕턴스가 최대한 배제되어, 도통 손실이 저감된다.
이상, 본 실시 형태에 따르면, 제2 실시 형태의 효과 외에, 각 디바이스를 적절하게 배치, 접속함으로써, 특성이 우수한 반도체 장치를 실현할 수 있다.
본 실시 형태에 있어서, 제너 다이오드(130)와 노멀리 온 트랜지스터(20)의 거리가, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)의 거리보다 긴 것이 바람직하다. 일반적으로 다이오드쪽이 트랜지스터보다 열적인 영향을 받기 쉽다. 그리고, 노멀리 온 트랜지스터(20)는 큰 전력을 소비하기 때문에 발열량이 크다. 따라서, 제너 다이오드(130)와 노멀리 온 트랜지스터(20)의 거리를 이격함으로써, 반도체 장치의 발열에 의한 특성 변동을 억제하는 것이 가능하게 된다.
(제7 실시 형태)
본 실시 형태의 반도체 장치는, 제1 소스에 접속되는 애노드와, 제1 드레인 및 제2 소스에 접속되는 캐소드를 갖고, 제너 전압이 노멀리 오프 트랜지스터의 애벌란시 항복 전압보다 낮은 제3 제너 다이오드를 더 구비하는 점에서, 제1 실시 형태와 다르다. 제1 실시 형태와 중복된 내용에 대해서는 기술을 생략한다.
도 8은 본 실시 형태의 반도체 장치의 회로도이다. 본 실시 형태의 반도체 장치는, 노멀리 오프 트랜지스터(10)에 대하여 병렬로 제너 다이오드(제3 제너 다이오드)(230)가 설치된다.
제너 다이오드(230)의 애노드는, 제1 소스(11)에 접속된다. 또한, 캐소드는 제1 드레인(12) 및 제2 소스(21)에 접속된다.
제너 다이오드(230)의 제너 전압이, 노멀리 오프 트랜지스터(10)의 애벌란시 항복 전압보다 낮아지도록 설정된다. 또한, 제너 전압은, 노멀리 온 트랜지스터(20)의 게이트 절연막의 내압보다 낮게 설정된다. 이에 의해, 노멀리 오프 트랜지스터(10)의 오프 시의 제1 소스(11)와 제1 드레인(12) 사이의 내압이, 노멀리 온 트랜지스터(20)의 제2 소스(21)와 제2 게이트(23) 사이의 내압보다 낮아진다.
본 실시 형태의 반도체 장치에서는, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)의 접속부에 과전압이 발생한 경우, 과전압이 제너 전압에 도달한 시점에서, 전하가 제너 다이오드(230)로 빠져 나가게 되고, 소스 단자(100)로 빠져 나간다. 따라서, 접속부의 전압 상승이 억제되어, 노멀리 온 트랜지스터(20)의 게이트 절연막의 누설 전류의 증대, 게이트 절연막의 파괴가 방지된다. 또한, 전류 붕괴도 방지된다. 따라서, 반도체 장치의 신뢰성이 향상된다.
제너 다이오드(230)의 제너 전압은, 노멀리 오프 트랜지스터(10)의 애벌란시 항복 전압보다 고정밀도로 제어할 수 있다. 따라서, 본 실시 형태의 반도체 장치에서는, 제너 다이오드(230)를 사용함으로써, 제1 실시 형태보다 안정적으로 접속부의 과전압을 억제하는 것이 가능하게 된다. 또한, 노멀리 오프 트랜지스터(10)의 제1 드레인(12)에 노이즈 등의 예기치 못한 고전압이 인가된 경우에도, 제너 다이오드(230)에 의해 전하를 빠져 나가게 할 수 있기 때문에, 노멀리 오프 트랜지스터(10)의 보호에도 기여한다.
(제8 실시 형태)
본 실시 형태의 반도체 장치는, 제1 드레인과 제3 제너 다이오드 사이에 설치되고, 제1 드레인에 접속되는 애노드와, 제3 제너 다이오드의 캐소드에 접속되는 캐소드를 갖는 제4 다이오드와, 제3 제너 다이오드의 캐소드와, 제1 소스 사이에, 제3 제너 다이오드와 병렬로 설치되는 콘덴서를 더 구비하는 점에서, 제7 실시 형태와 다르다. 제7 실시 형태와 중복된 내용에 대해서는 기술을 생략한다.
도 9는 본 실시 형태의 반도체 장치의 회로도이다. 본 실시 형태의 반도체 장치는, 노멀리 오프 트랜지스터(10)의 드레인측에 다이오드(제4 다이오드)(240)가 설치된다. 그리고, 노멀리 오프 트랜지스터(10)에 병렬로 제너 다이오드(제3 제너 다이오드)(230)가 설치된다. 또한, 제너 다이오드(제3 제너 다이오드)(230)와 병렬로 콘덴서(250)가 설치된다.
다이오드(240)는 제1 드레인(12) 및 제2 소스(21)와 제너 다이오드(230) 사이에 설치된다. 다이오드(240)의 애노드는 제1 드레인(12) 및 제2 소스(21)에 접속된다. 또한, 다이오드(240)의 캐소드는 제너 다이오드(230)의 캐소드에 접속된다.
또한, 콘덴서(250)는 다이오드(240)의 캐소드 및 제너 다이오드(230)의 캐소드와, 제1 소스(11) 사이에, 제너 다이오드(230)와 병렬로 설치된다.
다이오드(240)는 콘덴서(250)측으로부터의 전하의 역류를 방지한다. 다이오드(240)는, 예를 들어, PIN 다이오드 또는 쇼트키 배리어 다이오드이다.
본 실시 형태에 따르면, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)의 접속부에 과전압이 발생한 경우, 그 전하를 콘덴서(250)에 일단 축적한다. 그리고, 축적한 전하를 제너 다이오드(230)에 의해 소스 단자(100)측으로 빠져 나가게 한다. 이에 의해, 접속부의 전압 상승이 억제되어, 노멀리 온 트랜지스터(20)의 게이트 절연막의 누설 전류의 증대, 게이트 절연막의 파괴가 방지된다. 또한, 전류 붕괴도 방지된다. 따라서, 반도체 장치의 신뢰성이 향상된다.
본 실시 형태에서는, 전하를 콘덴서(250)에 일단 축적하기 때문에, 제너 다이오드(230)를 저렴한 기생 용량의 작은 다이오드로 하는 것이 가능하다. 따라서, 반도체 장치를 저렴하게 할 수 있다.
또한, 콘덴서(250)의 용량은, 노멀리 오프 트랜지스터(10)의 제1 소스(11)와 제2 소스(21) 사이에서, 다이오드(240)의 용량과의 직렬 접속으로 된다. 또한, 다이오드(240)는 제너 다이오드만으로 구성하는 경우에 비해 기생 용량이 현저히 작은 제품을 선택할 수 있다. 따라서, 다이오드(240)의 용량을 콘덴서(250)의 용량에 비해 충분히 작게 함으로써, 콘덴서(250)의 용량은, 노멀리 오프 트랜지스터(10)의 기생 용량으로서의 기여가 작아진다. 따라서, 기생 용량의 증대에 의한 노멀리 오프 트랜지스터(10)의 동작 속도의 저하나, 손실의 증가를 억제할 수 있다.
또한, 콘덴서(250)를 설치함으로써, 제7 실시 형태와 같은 제너 다이오드만의 구성보다, 제너 다이오드(230)의 크기를 작게 할 수 있다. 이 때문에, 제너 다이오드(230)의 누설 전류를 작게 할 수 있다. 따라서, 저소비 전력의 반도체 장치가 실현된다.
또한, 콘덴서(250)를 설치함으로써, 제너 다이오드(230)에 대한 응답 속도의 요구가 완화된다. 따라서, 제너 다이오드(230)를 열원인 노멀리 온 트랜지스터(20)로부터 거리적으로 멀리 떨어뜨려 배치하는 것이 가능하게 된다. 따라서, 제너 다이오드(230)의 온도가 고온이 되어 특성이 변동하는 것을 억제할 수 있다.
(제9 실시 형태)
본 실시 형태의 반도체 장치는, 제1 소스에 접속되는 애노드와, 제1 드레인에 접속되는 캐소드를 갖고, 순방향 강하 전압이, 노멀리 오프 트랜지스터의 기생 보디 다이오드의 순방향 강하 전압보다 낮고, 제1 소스와 제1 드레인 사이에, 제3 제너 다이오드와 병렬로 설치되는 쇼트키 배리어 다이오드를 더 구비하는 점에서 제7 실시 형태의 반도체 장치와 다르다. 이하, 제7 실시 형태와 중복된 내용에 대해서는 기술을 생략한다.
도 10은 본 실시 형태의 반도체 장치의 회로도이다. 본 실시 형태의 반도체 장치는, 노멀리 오프 트랜지스터(10)에 대하여 병렬로 제너 다이오드(제3 제너 다이오드)(230)가 설치된다. 또한, 제너 다이오드(230)와 병렬로 쇼트키 배리어 다이오드(260)가 설치된다.
쇼트키 배리어 다이오드(260)의 애노드는 제1 소스(11)에 접속된다. 또한, 쇼트키 배리어 다이오드(260)의 캐소드는, 제1 드레인(12) 및 제2 소스(21)에 접속된다.
쇼트키 배리어 다이오드(260)의 순방향 강하 전압(Vf)은 노멀리 오프 트랜지스터의 기생 보디 다이오드(도시하지 않음)의 순방향 강하 전압(Vf)보다 낮다. 그리고, 쇼트키 배리어 다이오드(260)는 제1 드레인(12) 및 제2 소스(21)와, 제1 소스(11) 사이에, 제너 다이오드(제3 제너 다이오드)(230)와 병렬로 설치된다.
제7 실시 형태와 같이, 쇼트키 배리어 다이오드(260)를 설치하지 않은 경우에는, 소스 단자(100)가 드레인 단자(200)에 대하여 포지티브 전압으로 되는 환류 모드 시에, 전류는 노멀리 오프 트랜지스터(10)의 기생 보디 다이오드를 흐른다. 본 실시 형태에서는, 노멀리 오프 트랜지스터(10)의 기생 보디 다이오드의 순방향 강하 전압(Vf)보다 낮은 순방향 강하 전압(Vf)을 갖는 쇼트키 배리어 다이오드(260)를 설치한다. 이에 의해, 환류 모드 시에 전류는 쇼트키 배리어 다이오드(260)를 흐른다.
쇼트키 배리어 다이오드는, PIN 다이오드와 달리 다수 캐리어만을 사용하여 동작한다. 따라서, PIN 다이오드에 비해 리커버리 특성이 우수하다. 따라서, 본 실시 형태에서는, 제7 실시 형태의 효과 외에, 환류 모드 시의 리커버리 특성을 향상시키는 것이 가능하게 된다. 따라서, 신뢰성 및 리커버리 특성이 우수한 반도체 장치를 실현할 수 있다. 내압의 대부분은 노멀리 온 트랜지스터(20)가 담당하기 때문에 쇼트키 배리어 다이오드(260)는 저내압의 제품을 선택할 수 있다. 이에 의해, 저내압 제품과 마찬가지인 Vf 특성·리커버리 특성을 구비하면서 고내압의 보디 다이오드 동작을 달성할 수 있다.
또한, 순방향 강하 전압(Vf)이 작기 때문에, 환류 모드 시의 도통 손실이나 스위칭 손실도 저감하는 것이 가능하다. 또한, 쇼트키 배리어 다이오드(260)의 기생 용량에 의해, 접속부에서의 과전압의 인가가 억제된다. 또한, 쇼트키 배리어 다이오드(260)의 누설 전류에 의해, 접속부로부터 전하를 빠져 나가게 할 수 있기 때문에, 접속부의 과전압의 인가가 억제된다. 따라서, 신뢰성이 더욱 향상된 반도체 장치가 실현된다.
또한, 쇼트키 배리어 다이오드는, 애벌란시 항복에 대해 보장되지 않으므로, 쇼트키 배리어 다이오드(260)의 내압은, 노멀리 오프 트랜지스터(10)의 애벌란시 항복 전압보다 높은 것이 바람직하다.
(제10 실시 형태)
본 실시 형태의 반도체 장치는, 소스 단자에 접속되는 제1 소스, 제1 드레인, 게이트 단자에 접속되는 제1 게이트를 갖는 노멀리 오프 트랜지스터와, 제1 드레인에 접속되는 제2 소스, 드레인 단자에 접속되는 제2 드레인, 게이트 단자에 접속되는 제2 게이트를 갖는 노멀리 온 트랜지스터와, 방전 단자에 접속되는 애노드와, 제1 드레인에 접속되는 캐소드를 갖고, 제너 전압이 노멀리 온 트랜지스터의 제2 소스와 제2 게이트간의 내압보다 낮고, 제너 전압이 노멀리 오프 트랜지스터의 애벌란시 항복 전압보다 낮은 제너 다이오드를 구비한다.
도 11은 본 실시 형태의 반도체 장치의 회로도이다. 노멀리 오프 트랜지스터(10)와, 노멀리 온 트랜지스터(20)가 직렬 접속되어 파워 모듈을 구성하는 점에 대해서는, 제1 실시 형태와 마찬가지이다. 이하, 제1 실시 형태와 중복된 내용에 대해서는 기술을 생략한다.
본 실시 형태의 반도체 장치는, 소스 단자(100)와, 드레인 단자(200)와, 게이트 단자(300)와, 방전 단자(400)를 구비한다. 그리고, 노멀리 오프 트랜지스터(10)는, 소스 단자(100)에 접속되는 제1 소스(11)와, 제1 드레인(12), 게이트 단자(300)에 접속되는 제1 게이트(13)를 갖는다. 또한, 노멀리 온 트랜지스터(20)는, 제1 드레인(12)에 접속되는 제2 소스(21), 드레인 단자(200)에 접속되는 제2 드레인(22), 게이트 단자(300)에 접속되는 제2 게이트(23)를 갖는다.
또한, 제너 전압이 노멀리 온 트랜지스터(20)의 제2 소스와 제2 게이트간의 내압보다 낮은 제너 다이오드(70)를 구비한다. 또한, 제너 전압은 노멀리 오프 트랜지스터(10)의 애벌란시 항복 전압보다 낮다.
제너 다이오드(70)의 애노드는, 방전 단자(400)에 접속된다. 제너 다이오드(70)의 캐소드는, 제1 드레인(12) 및 제2 소스(21)에 접속된다.
또한, 방전 단자(400)에는, 다이오드(80)를 통해서, 전원(500)이 접속된다. 다이오드(80)는, 예를 들어, PIN 다이오드이다. 전원(500)은, 예를 들어, 직렬 접속되는 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)를 제어하는 제어 회로의 전원이다.
다이오드(80)의 애노드는 방전 단자(400)에 접속된다. 또한, 다이오드(80)의 캐소드는 전원(500)에 접속된다. 다이오드(80)는 접속부에 전원(500)측으로부터 전류가 유입되는 것을 억제한다.
본 실시 형태에 따르면, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)의 접속부에 과전압이 발생한 경우, 과전압이 제너 전압에 도달한 시점에서, 전하가 제너 다이오드(70)로 빠져 나가게 되고, 방전 단자(400)로 빠져 나간다. 따라서, 접속부의 전압 상승이 억제되어, 노멀리 온 트랜지스터(20)의 게이트 절연막의 누설 전류의 증대, 게이트 절연막의 파괴가 방지된다. 또한, 전류 붕괴도 방지된다. 따라서, 반도체 장치의 신뢰성이 향상된다. 또한, 과전압에 의해 접속부에 발생한 전하를, 전원(500)에 입력하여 회생시킴으로써, 반도체 장치의 시스템 전체의 에너지 절약화가 실현된다.
또한, 제너 전압은, 전원(500)의 전압과 접속부에 허용되는 전압의 값에 의해 최적화되는 것이 바람직하다. 예를 들어, 전원(500)의 전압이 5V이며, 접속부에 허용되는 전압이 20V인 경우에는, 제너 전압을 15V 정도로 조정하면 된다.
(제11 실시 형태)
본 실시 형태의 반도체 장치는, 제너 다이오드와 방전 단자 사이에, 제너 다이오드의 애노드에 접속되는 애노드와, 방전 단자에 접속되는 캐소드를 갖는 다이오드를 더 구비하는 것 이외에는, 제10 실시 형태와 마찬가지이다. 이하, 제10 실시 형태와 중복된 내용에 대해서는 기술을 생략한다.
도 12는 본 실시 형태의 반도체 장치의 회로도이다.
본 실시 형태의 반도체 장치는, 제10 실시 형태와 달리, 다이오드(80)가 방전 단자(400)와, 제너 다이오드(70) 사이에 설치된다. 예를 들어, 도 12의 점선틀 내를 1개의 반도체 패키지로 할 수 있다.
본 실시 형태에 의해서도, 제10 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 역류 방지용 다이오드(80)를 반도체 패키지 내에 실장함으로써 보다 콤팩트한 시스템을 실현하는 것이 가능하게 된다.
이상, 실시 형태에 있어서는, 노멀리 오프 트랜지스터(10)에 대해서, Si(실리콘)의 종형 MOSFET, 노멀리 온 트랜지스터(20)에 대해서, GaN(질화갈륨)계 반도체의 ｎ채널형 HEMT를 예로 들어 설명했지만, 노멀리 오프 트랜지스터(10)와 노멀리 온 트랜지스터(20)는 이들에 한정되는 것은 아니다.
본 발명의 소정의 실시 형태를 예시했지만, 이들 실시 형태는 단지 예로서 제시한 것일 뿐, 발명의 범위를 한정하고자 하는 것은 아니다. 실제로, 본 명세서에 설명되는 반도체 장치는 각종 다른 형태들로 실시될 수 있으며; 더욱이, 본 명세서에 설명되는 장치들 및 방법들의 형태에 있어서, 본 발명들의 사상으로부터 벗어나지 않고 다양한 생략들, 치환들 및 변경들이 이루어질 수 있다. 첨부하는 청구항들 및 그의 균등물들은 본 발명들의 범위 및 사상 내에 있는 한 그러한 형태들 또는 수정들을 커버하도록 의도된다.

Claims (20)

  1. 소스 단자에 접속되는 제1 소스, 제1 드레인, 게이트 단자에 접속되는 제1 게이트를 갖는 노멀리 오프 트랜지스터와,
    상기 제1 드레인에 접속되는 제2 소스, 드레인 단자에 접속되는 제2 드레인, 상기 게이트 단자에 접속되는 제2 게이트를 갖는 노멀리 온 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 단자와 상기 제2 게이트 사이에, 시프트 전압을 갖고 상기 제2 게이트측의 전압을 상기 시프트 전압의 양만큼 저하시키는 레벨 시프트 소자를 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 레벨 시프트 소자의 상기 시프트 전압은, 상기 노멀리 오프 트랜지스터의 온 시에 상기 게이트 단자에 인가되는 게이트 전압과, 상기 노멀리 오프 트랜지스터의 온 저항과 정격 전류의 곱의 차보다 작은 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 레벨 시프트 소자는 제1 제너 다이오드이며, 상기 제1 제너 다이오드의 애노드는 상기 제2 게이트에 접속되고, 상기 제1 제너 다이오드의 캐소드는 상기 게이트 단자에 접속되는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 레벨 시프트 소자는 제1 다이오드이며, 상기 제1 다이오드의 애노드는 상기 게이트 단자측에 접속되고, 상기 제1 다이오드의 캐소드는 상기 제2 게이트측에 접속되고, 상기 게이트 단자와 상기 제2 게이트 사이에, 상기 제1 다이오드와 병렬로 제2 다이오드가 설치되고, 상기 제2 다이오드의 애노드는 상기 제2 게이트에 접속되고, 상기 제2 다이오드의 캐소드는 상기 게이트 단자에 접속되는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서,
    상기 레벨 시프트 소자의 상기 시프트 전압은, 상기 노멀리 오프 트랜지스터의 온 시에 상기 게이트 단자에 인가되는 게이트 전압과, 상기 노멀리 오프 트랜지스터의 온 저항과 정격 전류의 곱의 차에서 5V 뺀 전압보다 큰 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 게이트 단자와 상기 제2 소스 사이에, 직렬 접속되는 제3 다이오드와 제2 제너 다이오드를 더 구비하고, 상기 제3 다이오드의 캐소드는 상기 게이트 단자에 접속되고, 상기 제2 제너 다이오드의 캐소드는 상기 제2 소스에 접속되는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 노멀리 온 트랜지스터는, GaN계 반도체의 HEMT인 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 노멀리 온 트랜지스터는, 소스 필드 플레이트를 갖는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 노멀리 오프 트랜지스터는, Si의 종형 MOSFET인 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 노멀리 오프 트랜지스터의 오프 시의 상기 제1 소스와 상기 제1 드레인간의 내압은, 상기 노멀리 온 트랜지스터의 상기 제2 소스와 상기 제2 게이트간의 내압보다 낮은 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 제1 소스에 접속되는 애노드와, 상기 제1 드레인 및 상기 제2 소스에 접속되는 캐소드를 갖고, 제너 전압이 상기 노멀리 오프 트랜지스터의 애벌란시 항복 전압(avalanche breakdown voltage)보다 낮은 제3 제너 다이오드를 더 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 드레인과 상기 제3 제너 다이오드 사이에 설치되고, 상기 제1 드레인에 접속되는 애노드와, 상기 제3 제너 다이오드의 캐소드에 접속되는 캐소드를 갖는 제4 다이오드와,
    상기 제4 다이오드의 캐소드와, 상기 제1 소스 사이에, 상기 제3 제너 다이오드와 병렬로 설치되는 콘덴서를 더 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제12항에 있어서,
    상기 제1 소스에 접속되는 애노드와, 상기 제1 드레인에 접속되는 캐소드를 갖고, 순방향 강하 전압이, 상기 노멀리 오프 트랜지스터의 기생 보디(body) 다이오드의 순방향 강하 전압보다 낮고, 상기 제1 소스와 상기 제1 드레인 사이에, 상기 제3 제너 다이오드와 병렬로 설치되는 쇼트키 배리어 다이오드를 더 구비하는 것을 특징으로 하는 반도체 장치.
  15. 제4항에 있어서,
    기판, 소스의 리드선, 드레인의 리드선, 게이트의 리드선을 더 구비하고,
    상기 기판 위에, 상기 소스의 리드선측으로부터 상기 드레인의 리드선측을 향해서, 상기 노멀리 오프 트랜지스터, 상기 노멀리 온 트랜지스터의 순으로 배치되고,
    상기 기판 위에, 상기 소스의 리드선측으로부터 상기 드레인의 리드선측을 향해서, 상기 제1 제너 다이오드, 상기 노멀리 온 트랜지스터의 순으로 배치되고,
    상기 소스의 리드선과 제1 소스가 접속되고,
    상기 드레인의 리드선과 상기 제2 드레인이 접속되고,
    상기 게이트의 리드선과 상기 제1 게이트 및 상기 제1 제너 다이오드의 캐소드가 접속되는 것을 특징으로 하는 반도체 장치.
  16. 소스 단자에 접속되는 제1 소스, 제1 드레인, 게이트 단자에 접속되는 제1 게이트를 갖는 노멀리 오프 트랜지스터와,
    상기 제1 드레인에 접속되는 제2 소스, 드레인 단자에 접속되는 제2 드레인, 상기 게이트 단자에 접속되는 제2 게이트를 갖는 노멀리 온 트랜지스터와,
    방전 단자에 접속되는 애노드와, 상기 제1 드레인에 접속되는 캐소드를 갖고, 제너 전압이 상기 노멀리 온 트랜지스터의 상기 제2 소스와 상기 제2 게이트 사이의 내압보다 낮고, 상기 제너 전압이 상기 노멀리 오프 트랜지스터의 애벌란시 항복 전압보다 낮은 제너 다이오드를 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 게이트 단자와 상기 제2 게이트 사이에, 시프트 전압을 갖고 상기 제2 게이트측의 전압을 상기 시프트 전압의 양만큼 저하시키는 레벨 시프트 소자를 더 구비하는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 레벨 시프트 소자의 상기 시프트 전압은, 상기 노멀리 오프 트랜지스터의 온 시에 상기 게이트 단자에 인가되는 게이트 전압과, 상기 노멀리 오프 트랜지스터의 온 저항과 정격 전류의 곱의 차보다 작은 것을 특징으로 하는 반도체 장치.
  19. 제16항에 있어서,
    상기 제너 다이오드와 상기 방전 단자 사이에, 상기 제너 다이오드의 애노드에 접속되는 애노드와, 상기 방전 단자에 접속되는 캐소드를 갖는 다이오드를 더 구비하는 것을 특징으로 하는 반도체 장치
  20. 제16항에 있어서,
    상기 방전 단자는 전원에 접속되는 것을 특징으로 하는 반도체 장치.
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