KR20140148449A - 전계 효과형 트랜지스터 및 그 제조 방법, 표시 장치, 이미지 센서 그리고 x선 센서 - Google Patents

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Abstract

전계 효과형 트랜지스터는, 산화물 반도체층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 전계 효과형 트랜지스터로서, 상기 산화물 반도체층은, In(a)Sn(b)Zn(c)O(d) (a ＞ 0, b ＞ 0, c ＞ 0, d ＞ 0, a ＋ b ＋ c = 1) 를 포함하는 제 1 영역과, 상기 제 1 영역보다 상기 게이트 전극으로부터 먼 측에 배치되어 있고, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0, e ＋ f ＋ g = 1) 를 포함하는 제 2 영역을 갖는다.

Description

전계 효과형 트랜지스터 및 그 제조 방법, 표시 장치, 이미지 센서 그리고 X선 센서{FIELD EFFECT TRANSISTOR AND METHOD FOR MANUFACTURING SAME, DISPLAY DEVICE, IMAGE SENSOR, AND X-RAY SENSOR}
본 발명은, 전계 효과형 트랜지스터 및 그 제조 방법, 표시 장치, 이미지 센서 그리고 X 선 센서에 관한 것이다.
최근, In-Ga-Zn-O 계 (이하, InGaZnO 라고 부른다) 의 산화물 반도체 박막을 산화물 반도체층 (채널층) 에 사용한 전계 효과형 트랜지스터, 특히 박막 트랜지스터 (Thin Film Transistor ： TFT) 의 연구 개발이 활발하다. 산화물 반도체 박막은 저온 성막이 가능하고, 또한 아모르퍼스 실리콘보다 고이동도를 나타내고, 또한 가시광에 투명한 점에서, 플라스틱판이나 필름 등의 기판 상에 플렉시블한 TFT 를 형성하는 것이 가능하다 (예를 들어 C. S. Chuang et al., SID 08 DIGEST, P-13).
이와 같은 InGaZnO 를 산화물 반도체층에 사용한 TFT 의 변형예로서, 일본 공개특허공보 2010-21555호에는, 게이트 전극에 가까운 측에 ITO (In 과 Sn 과 O) 를 포함하는 제 1 영역이 배치되고, 게이트 전극으로부터 먼 측에 InGaZnO 를 포함하는 제 2 영역이 배치된 2 층 구조의 산화물 반도체층을 사용한 TFT 가 개시되어 있다.
마찬가지로, 일본 공개특허공보 2010-21333호에는, 게이트 전극에 가까운 측에 In-Zn-O 계 (이하 InZnO 라고 부른다) 의 산화물 반도체를 포함하는 제 1 영역이 배치되고, 게이트 전극으로부터 먼 측에 InGaZnO 를 포함하는 제 2 영역이 배치된 2 층 구조의 산화물 반도체층을 사용한 TFT 가 개시되어 있다.
또, 일본 공개특허공보 2006-165529호에는, In-Sn-Zn-O 계 (이하 InSnZnO 라고 부른다) 의 산화물 반도체를 포함하는 비정질 산화물을 산화물 반도체층에 사용한 TFT 가 개시되어 있다.
그런데, TFT 를 포함하는 유기 EL (Electro Luminescence) 이나 액정에 사용되는 청색 발광층은 파장 450 nm 정도의 피크를 가지는 브로드한 발광을 나타내지만, 유기 EL 소자의 청색광의 발광 스펙트럼의 아래쪽 부분은 파장 420 nm 까지 계속되고 있는 것, 청색 컬러 필터는 파장 400 nm 의 광을 70 ％ 정도는 통과하는 것을 고려하면, 파장 450 nm 보다 작은 파장역에서의 광 조사에 대한 특성 열화가 낮은 것이 요구된다. 가령 InGaZnO 막의 광학 밴드 갭이 비교적 좁고, 그 영역에 광학 흡수를 가지는 경우에는, 트랜지스터의 임계값 시프트가 일어나 버린다는 문제가 생긴다.
여기서, 예를 들어, 광 조사에 대한 안정성의 지표로서, 420 nm 의 광 조사에 대한 임계값 시프트량의 절대값 ｜ΔVth｜ 를 1 V 이하라고 하는 기준을 설정하면, 420 nm 의 광 조사에 대해 ｜ΔVth｜ ≤ 1 V 를 만족하는 TFT 를 실현하는 것은 곤란하다.
구체적으로, C. S. Chuang et al., SID 08 DIGEST, P-13 에서는, 종래의 InGaZnO 를 산화물 반도체층에 사용한 TFT 에 대해 광 조사에 대한 특성 열화를 평가하고 있지만, 파장 420 nm 의 광 조사에 대한 임계값 시프트량의 절대값 ｜ΔVth｜ 가 1 V 를 초과해 버린다.
한편, 디스플레이의 대형화, 고정밀화에 수반하여, 디스플레이 구동용의 TFT 의 가일층의 고이동도화 (예를 들어 20 ㎠/Vs 초과) 가 요구되고 있고, C. S. Chuang et al., SID 08 DIGEST, P-13 과 같은 종래의 TFT (이동도 10 cmA2/Vs 정도) 로는 커버할 수 없는 고기능 디스플레이도 제안되고 있다.
일본 공개특허공보 2010-21555호에서는, 전류 패스층으로서의 제 1 영역이 ITO 를 포함하고 있어 고이동도의 TFT 는 실현 가능하지만, 광 조사 특성에 대해 언급되어 있지 않다.
또, 일본 공개특허공보 2010-21333호에서는, 전류 패스층으로서의 제 1 영역이 InZnO 를 포함하고 있는 것의 이동도는 10 cmA2/Vs 보다 낮고, 광 조사 특성에 대해서는 언급되어 있지 않다. 또한, InZnO 외에 Sn 을 제 1 영역에 불가피 불순물 이상의 레벨로 포함시키는 조합도 기재되어 있지만, 그 경우의 실시예에 관련된 TFT 나 이동도, 광 조사 특성에 대해 언급되어 있지 않다.
또, 일본 공개특허공보 2006-165529호와 같이 InSnZnO 막을 단층의 산화물 반도체층에 사용한 TFT 라면, 고이동도와 높은 스위칭 성능 (예를 들어 On/Off 비가 106 초과) 을 실현하는 것은 곤란하다. 이것은 비교적 InSnZnO 막의 캐리어 농도가 높기 때문에, InSnZnO 막 단독으로는 핀치 오프가 곤란하기 때문이다. 또한 일본 공개특허공보 2006-165529호에는, 광 조사 특성에 대해 언급되어 있지 않다.
본 발명은 상기 사정을 감안하여 이루어진 것이며, 20 ㎠/Vs 초과의 높은 이동도와, 파장 420 nm 의 광 조사에 대해 임계값 시프트량의 절대값 ｜ΔVth｜ 가 1 V 이하가 되는 높은 광 안정성을 양립하는 전계 효과형 트랜지스터 및 그 제조 방법, 표시 장치, 이미지 센서 그리고 X 선 센서를 제공하는 것을 목적으로 한다.
본 발명의 상기 과제는 하기의 수단에 의해 해결되었다.
＜1＞ 산화물 반도체층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 전계 효과형 트랜지스터로서, 상기 산화물 반도체층은, In(a)Sn(b)Zn(c)O(d) (a ＞ 0, b ＞ 0, c ＞ 0, d ＞ 0, a ＋ b ＋ c = 1) 를 포함하는 제 1 영역과, 상기 제 1 영역보다 상기 게이트 전극으로부터 먼 측에 배치되어 있고, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0, e ＋ f ＋ g = 1) 를 포함하는 제 2 영역을 갖는, 전계 효과형 트랜지스터.
＜2＞ 상기 제 1 영역의 조성은, c/(a ＋ b ＋ c) ≥ 0.200 으로 나타내는, 상기 ＜1＞ 에 기재된 전계 효과형 트랜지스터.
＜3＞ 상기 제 1 영역의 조성은, c/(a ＋ b ＋c ) ≤ 0.700 으로 나타내는, 상기 ＜1＞ 또는 상기 ＜2＞ 에 기재된 전계 효과형 트랜지스터.
＜4＞ 상기 제 1 영역의 조성은, c/(a ＋ b ＋c ) ≥ 1/3 으로 나타내는, 상기 ＜1＞ ∼ 상기 ＜3＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.
＜5＞ 상기 제 1 영역의 조성은, c/(a ＋ b ＋ c) ≥ 0.400 으로 나타내는, 상기 ＜1＞ ∼ 상기 ＜4＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.
＜6＞ 상기 제 1 영역의 조성은, a/(a ＋ b ＋ c) ≥ 1/3 으로 나타내는, 상기 ＜1＞ ∼ 상기 ＜5＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.
＜7＞ 상기 제 1 영역의 막두께는, 50 nm 이하인, 상기 ＜1＞ ∼ 상기 ＜6＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.
＜8＞ 상기 제 1 영역의 막두께는, 16 nm 이하인, 상기 ＜7＞ 에 기재된 전계 효과형 트랜지스터.
＜9＞ 상기 제 1 영역의 막두께는, 5 nm 이상인, 상기 ＜1＞ ∼ 상기 ＜8＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.
＜10＞ 상기 제 2 영역의 조성은, f/(e ＋ f) ≤ 0.875 로 나타내는, 상기 ＜1＞ ∼ 상기 ＜9＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.
＜11＞ 상기 제 2 영역의 조성은, f/(e ＋ f) ＞ 0.250 으로 나타내는, 상기 ＜1＞ ∼ 상기 ＜10＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.
＜12＞ 상기 제 2 영역의 막두께는, 10 nm 초과 70 nm 미만인, 상기 ＜1＞ ∼ 상기 ＜11＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.
＜13＞ 상기 산화물 반도체층은 비정질막인, 상기 ＜1＞ ∼ 상기 ＜12＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.
＜14＞ 상기 제 2 영역은, 상기 제 1 영역보다 전기 전도도가 낮은, 상기 ＜1＞ ∼ 상기 ＜13＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터.
＜15＞ 산화물 반도체층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 전계 효과형 트랜지스터의 제조 방법으로서, 상기 산화물 반도체층의 성막 공정으로서, In(a)Sn(b)Zn(c)O(d) (a ＞ 0, b ＞ 0, c ＞ 0, d ＞ 0, a ＋ b ＋ c = 1) 를 포함하는 제 1 영역을, 성막실 내를 제 1 산소 분압/아르곤 분압으로 하여 스퍼터링법에 의해 성막하는 제 1 성막 공정과, 상기 제 1 영역보다 상기 게이트 전극으로부터 먼 측에 배치되고, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0, e ＋ f ＋ g = 1) 를 포함하는 제 2 영역을, 상기 성막실 내를 제 2 산소 분압/아르곤 분압으로 하여 스퍼터링법에 의해 성막하는 제 2 성막 공정을 갖는, 전계 효과형 트랜지스터의 제조 방법.
＜16＞ 상기 제 1 산소 분압/아르곤 분압이, 상기 제 2 산소 분압/아르곤 분압보다 높은, 상기 ＜15＞ 에 기재된 전계 효과형 트랜지스터의 제조 방법.
＜17＞ 상기 ＜1＞ ∼ 상기 ＜14＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터를 구비하는 표시 장치.
＜18＞ 상기 ＜1＞ ∼ 상기 ＜14＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터를 구비하는 이미지 센서.
＜19＞ 상기 ＜1＞ ∼ 상기 ＜14＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터를 구비하는 X 선 센서.
본 발명에 의하면, 20 ㎠/Vs 초과의 높은 이동도와, 파장 420 nm 의 광 조사에 대해 임계값 시프트량의 절대값 ｜ΔVth｜ 가 1 V 이하가 되는 높은 광 안정성을 양립하는 전계 효과형 트랜지스터 및 그 제조 방법, 표시 장치, 이미지 센서 그리고 X 선 센서를 제공할 수 있다.
도 1(A) 는, 본 발명의 실시형태에 관련된 TFT 로서, 탑 게이트 구조로 탑 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(B) 는, 본 발명의 실시형태에 관련된 TFT 로서, 탑 게이트 구조로 보텀 컨택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(C) 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 탑 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(D) 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 보텀 컨택트형의 TFT 의 일례를 나타내는 모식도이다.
도 2 는, 본 발명의 전기 광학 장치의 일 실시형태의 액정 표시 장치에 대해, 그 일부분의 개략 단면도이다.
도 3 은, 도 2 에 나타내는 액정 표시 장치의 전기 배선의 개략 구성도이다.
도 4 는, 본 발명의 전기 광학 장치의 일 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치에 대해, 그 일부분의 개략 단면도이다.
도 5 는, 도 4 에 나타내는 전기 광학 장치의 전기 배선의 개략 구성도이다.
도 6 은, 본 발명의 센서의 일 실시형태인 X 선 센서에 대해, 그 일부분의 개략 단면도이다.
도 7 은, 도 6 에 나타내는 센서의 전기 배선의 개략 구성도이다.
도 8(A) 는 실시예 및 비교예의 TFT 의 평면도이며, 도 8(B) 는 도 8(A) 에 나타내는 TFT 의 A-A 선의 화살표 방향에서 본 단면도이다.
도 9 는, 실시예 1 ∼ 10 및 비교예 2 ∼ 4 에 있어서의 제 1 영역의 조성에 주목한 삼원상도를 나타내는 도면이다.
도 10 은, 실시예 1 ∼ 10 및 비교예 1 ∼ 6 에 관련된 TFT 에 대해 트랜지스터 특성 (Vg-Id 특성) 의 측정 결과 중 대표적인 Vg-Id 특성을 나타내는 도면이다.
도 11 은, 실시예 3 에 관련된 TFT 의 모노크로 광 조사시의 I-V 특성을, 모노크로 광 조사 전의 I-V 특성과 함께 나타내는 도면이다.
도 12 는, 실시예 5 에 관련된 TFT 의 모노크로 광 조사시의 I-V 특성을, 모노크로 광 조사 전의 I-V 특성과 함께 나타내는 도면이다.
도 13 은, 실시예 6 에 관련된 TFT 의 모노크로 광 조사시의 I-V 특성을, 모노크로 광 조사 전의 I-V 특성과 함께 나타내는 도면이다.
도 14 는, 실시예 7 에 관련된 TFT 의 모노크로 광 조사시의 I-V 특성을, 모노크로 광 조사 전의 I-V 특성과 함께 나타내는 도면이다.
도 15 는, 비교예 1 에 관련된 TFT 의 모노크로 광 조사시의 I-V 특성을, 모노크로 광 조사 전의 I-V 특성과 함께 나타내는 도면이다.
도 16 은, 임계값 전압과, 제 1 영역에 있어서의 In 과 Sn 과 Zn 의 조성비의 합계에 대한 Zn 비｛c/(a ＋ b ＋ c)｝의 관계를 표 3 에 기초하여 플롯한 그래프도이다.
도 17 은, 이동도와, 제 1 영역에 있어서의 In 과 Sn 과 Zn 의 조성비의 합계에 대한 Zn 비｛c/(a ＋ b ＋ c)｝의 관계를 표 3 에 기초하여 플롯한 그래프도이다.
도 18 은, 이동도와, 제 1 영역에 있어서의 In 과 Sn 과 Zn 의 조성비의 합계에 대한 In 비｛a/(a ＋ b ＋ c)｝의 관계를 표 3 에 기초하여 플롯한 그래프도이다.
도 19 는, 임계값 시프트량 ΔVth 와, 제 1 영역에 있어서의 In 과 Sn 과 Zn 의 조성비의 합계에 대한 Zn 비｛c/(a ＋ b ＋ c)｝의 관계를 표 3 에 기초하여 플롯한 그래프도이다.
도 20 은, InSnZnO 단막에 있어서의 캐리어 농도의 조성 의존성을 나타내는 도면이다.
이하, 첨부 도면을 참조하면서, 본 발명의 실시형태에 관련된 전계 효과형 트랜지스터 및 그 제조 방법, 표시 장치, 이미지 센서 그리고 X 선 센서에 대해 구체적으로 설명한다. 또한, 도면 중, 동일 또는 대응하는 기능을 갖는 부재 (구성 요소) 에는 동일한 부호를 부여하여 적절히 설명을 생략한다. 또, 이하에서 설명하는 경우에 사용하는 「상」 및 「하」 라는 용어는, 편의적으로 사용하는 것으로서, 방향에 구속되는 것은 아니다.
1. 전계 효과형 트랜지스터
본 발명의 실시형태에 관련된 전계 효과형 트랜지스터에 대해, TFT 를 일례로 들어 구체적으로 설명한다.
＜TFT 의 개략 구성＞
본 발명의 실시형태에 관련된 TFT 는, 게이트 전극, 게이트 절연막, 산화물 반도체층 (활성층), 소스 전극 및 드레인 전극을 가지며, 게이트 전극에 전압을 인가하여, 산화물 반도체층에 흐르는 전류를 제어하고, 소스 전극과 드레인 전극간의 전류를 스위칭하는 기능을 갖는 액티브 소자이다. 그리고, 본 발명의 실시형태에 관련된 TFT 에서는 또한, 산화물 반도체층이, 막두께 방향으로 제 1 영역과, 당해 제 1 영역보다 게이트 전극으로부터 먼 측에 배치된 제 2 영역을 구비하고 있다. 또한, 본 실시형태의 TFT 에 있어서는, 제 1 영역과 제 2 영역간에 전극층 등의 산화물 반도체층 이외의 층은 삽입되지 않는다. 또한, 본 발명에 있어서, TFT 는 기판 상에 형성되어 있어도 되고, 혹은, TFT 의 구성 요소 (예를 들어, 전극) 가 기판으로서 기능하는 경우에는, 별도의 기판을 생략해도 된다. 또, TFT 와 기판은 직접 접하고 있거나, TFT 와 기판의 사이에 추가적인 층이나 요소가 형성되어 있어도 된다.
TFT 의 소자 구조로서는, 게이트 전극의 위치에 기초한, 이른바 역스태거 구조 (보텀 게이트 구조 (형) 라고도 불린다) 및 스태거 구조 (탑 게이트 구조 (형) 라고도 불린다) 중 어느 양태여도 된다. 또, 산화물 반도체층과 소스 전극 및 드레인 전극 (적절히, 「소스·드레인 전극」 이라고 한다.) 의 접촉 부분에 기초하여, 이른바 탑 콘택트형, 보텀 컨택트형 중 어느 양태여도 된다.
또한, 탑 게이트 구조란, 게이트 절연막의 상측에 게이트 전극이 배치되고, 게이트 절연막의 하측에 산화물 반도체층이 형성된 형태이며, 보텀 게이트 구조란, 게이트 절연막의 하측에 게이트 전극이 배치되고, 게이트 절연막의 상측에 산화물 반도체층이 형성된 형태이다. 또, 보텀 컨택트형이란, 소스·드레인 전극이 산화물 반도체층보다 먼저 형성되어 산화물 반도체층의 하면이 소스·드레인 전극에 접촉하는 형태이며, 탑 콘택트형이란, 산화물 반도체층이 소스·드레인 전극보다 먼저 형성되어 산화물 반도체층의 상면이 소스·드레인 전극에 접촉하는 형태이다.
도 1(A) 는, 본 발명의 실시형태에 관련된 TFT 로서, 탑 게이트 구조로 탑 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(A) 에 나타내는 TFT (10) 에서는, 기판 (12) 의 두께 방향의 일면에 산화물 반도체층 (14) 의 제 2 영역 (14B) 과, 산화물 반도체층 (14) 의 제 1 영역 (14A) 이, 순서대로 적층되어 있다. 그리고, 이 제 1 영역 (14A) 상 (표면) 에 소스 전극 (18) 및 드레인 전극 (20) 이 서로 이간되어 설치되고, 또한 이들의 위 (표면) 에 게이트 절연막 (22) 과 게이트 전극 (24) 이 순서대로 적층되어 있다.
도 1(B) 는, 본 발명의 실시형태에 관련된 TFT 로서, 탑 게이트 구조로 보텀 컨택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(B) 에 나타내는 TFT (30) 에서는, 기판 (12) 의 두께 방향의 일면에 소스 전극 (18) 및 드레인 전극 (20) 이 서로 이간되어 설치되어 있다. 그리고, 산화물 반도체층 (14) 의 제 2 영역 (14B) 과, 산화물 반도체층 (14) 의 제 1 영역 (14A) 과, 게이트 절연막 (22) 과, 게이트 전극 (24) 이 순서대로 적층되어 있다.
도 1(C) 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 탑 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(C) 에 나타내는 TFT (40) 에서는, 기판 (12) 의 두께 방향의 일면에 게이트 전극 (24) 과, 게이트 절연막 (22) 과, 산화물 반도체층 (14) 의 제 1 영역 (14A) 과, 산화물 반도체층 (14) 의 제 2 영역 (14B) 이 순서대로 적층되어 있다. 그리고, 이 제 2 영역 (14B) 상 (표면) 에 소스 전극 (18) 및 드레인 전극 (20) 이 서로 이간되어 설치되어 있다.
도 1(D) 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조로 보텀 컨택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1(D) 에 나타내는 TFT (50) 에서는, 기판 (12) 의 두께 방향의 일면에 게이트 전극 (24) 과, 게이트 절연막 (22) 이 순서대로 적층되어 있다. 그리고, 이 게이트 절연막 (22) 의 표면에 소스 전극 (18) 및 드레인 전극 (20) 이 서로 이간되어 설치되고, 또한 이들의 위 (표면) 에, 산화물 반도체층 (14) 의 제 1 영역 (14A) 과, 산화물 반도체층 (14) 의 제 2 영역 (14B) 이 순서대로 적층되어 있다.
또한, 본 실시형태에 관련된 TFT 는, 상기 이외에도, 여러가지 구성을 취하는 것이 가능하고, 적절히, 산화물 반도체층 상에 보호층이나 기판 상에 절연층 등을 구비하는 구성이어도 된다.
이하, 각 구성 요소에 대해 상세히 서술한다. 또한, 대표예로서 도 1(C) 에 나타내는 보텀 게이트 구조로 탑 콘택트형의 TFT (40) 에 대해 구체적으로 설명하지만, 다른 형태의 TFT 에 대해서도 동일하게 하기의 재료나 두께 등을 적용할 수 있다.
＜TFT 의 상세 구성＞
-기판-
TFT (40) 를 형성하기 위한 기판 (12) 의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있다. 기판 (12) 의 구조는 단층 구조여도 되고, 적층 구조여도 된다. 기판 (12) 으로서는, 예를 들어, 유리나 YSZ (이트륨 안정화 지르코늄) 등의 무기 재료, 폴리에틸렌테레프탈레이트나 폴리에틸렌나프탈레이트 등의 수지, 혹은 점토 광물이나 운모 파생 결정 구조를 갖는 입자와의 복합 플라스틱 재료 등의 수지 복합 재료 등으로 형성되는 기판을 사용할 수 있다. 그 중에서도 경량인 점, 가요성을 갖는 점에서 수지 혹은 수지 복합 재료로 형성되는 기판이 바람직하다. 또한, 수지 기판은, 수분이나 산소의 투과를 방지하기 위한 가스 베리어층이나, 수지 기판의 평탄성이나 하부 전극과의 밀착성을 향상하기 위한 언더코트층 등을 구비하고 있어도 된다.
-게이트 전극-
게이트 전극 (24) 으로서는, 높은 도전성을 갖는 것이면 특별히 제한 없고, 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (InZnO) 등의 금속 산화물 도전막 등을, 단층 또는 2 층 이상의 적층 구조로서 사용할 수 있다.
-게이트 절연막-
게이트 절연막 (22) 으로서는, 높은 절연성을 갖는 것이 바람직하고, 예를 들어 SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, HfO2 등의 절연막, 또는 이들의 화합물을 적어도 2 개 이상 포함하는 절연막 등으로 구성할 수 있다.
-산화물 반도체층-
산화물 반도체층 (14) 은, In(a)Sn(b)Zn(c)O(d) (a ＞ 0, b ＞ 0, c ＞ 0, d ＞ 0, a ＋ b ＋ c = 1, 이후 InSnZnO 막이라고 약칭하는 경우가 있다) 를 포함하는 제 1 영역 (14A) 과, 당해 제 1 영역 (14A) 보다 게이트 전극 (24) 으로부터 먼 측에 배치되어 있고, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0, e ＋ f＋g = 1, 이후 InGaZnO 막으로 약칭하는 경우가 있다) 를 포함하는 제 2 영역 (14B) 을 갖는다.
또한, 제 2 영역 (14B) 은, 게이트 전극 (24) 으로부터 먼 측에 배치되어 있고, 제 1 영역 (14A) 보다 전기 전도도가 낮은 것이 바람직하다.
상기 「전기 전도도」 란, 물질의 전기 전도의 용이함을 나타내는 물성값이며, 물질의 캐리어 농도 n, 전기 소량을 e, 캐리어 이동도 μ 로 하면 drude 모델을 가정한 경우, 물질의 전기 전도도 σ 는 이하의 식으로 나타낸다.
σ = neμ
제 1 영역 (14A), 또는 제 2 영역 (14B) 이 n 형 반도체일 때 캐리어는 전자이며, 캐리어 농도란 전자 캐리어 농도를, 캐리어 이동도란 전자 이동도를 나타낸다. 마찬가지로 제 1 영역 (14A), 또는 제 2 영역 (14B) 이 p 형 반도체에서는 캐리어는 정공이며, 캐리어 농도란, 정공 캐리어 농도를, 캐리어 이동도란 정공 이동도를 나타낸다. 또한, 물질의 캐리어 농도와 캐리어 이동도는, 홀 측정에 의해 구할 수 있다.
전기 전도도를 구하는 방법은, 두께를 알고 있는 막의 비저항을 측정함으로써, 막의 전기 전도도를 구할 수 있다. 반도체의 전기 전도도는 온도에 따라 변화하지만, 본문 기재된 전기 전도도는, 실온 (20 ℃) 에서의 전기 전도도를 나타낸다.
또한, 제 1 영역 (14A) 및 제 2 영역 (14B) 의 조성은, 각각 단막으로서는 형광 X 선 분석이나 ICP 발광 분석, 적층막으로서는 예를 들어 2 차 이온 질량 분석 (SIMS) 을 사용함으로써 인정할 수 있다.
이상의 산화물 반도체층 (14) 을 갖는 본 실시형태의 TFT (40) 는, 20 ㎠/Vs 초과의 높은 이동도와, 파장 420 nm 의 광 조사에 대해 임계값 시프트량의 절대값 ｜ΔVth｜ 가 1 V 이하가 되는 높은 광 안정성을 양립할 수 있다.
구체적으로, 제 2 영역 (14B) 보다 전기 전도도가 높음으로써 소위 「캐리어 주행층」 이 되는 제 1 영역 (14A) 에 InSnZnO 막을 사용함으로써 20 ㎠/Vs 초과의 높은 이동도를 실현할 수 있다. 또한, 제 2 영역 (14B) 은, 소위 「저항층」이 된다.
또, 본 실시형태의 TFT 에서는 제 1 영역 (14A) 을 InSnZnO 막으로 하고 있기 때문에, 예를 들어 제 1 영역 (14A) 으로서 InGaZnO 막을 사용한 경우와 비교해서 높은 광 안정성을 양립할 수 있다. 그 요인의 하나로서, InSnZnO 막을 사용한 경우에는 InGaZnO 막에 비해, 극단적인 조성 변조가 필요 없는 In ： Sn ： Zn = 1.000 ： 1.000 ： 1.000 부근의 조성에 있어서도 고이동도화를 실현할 수 있는 것을 들 수 있다. InGaZnO 막에서는 매우 In 함유량이 높은 조성 영역에서 밖에 고이동도를 실현하는 것은 곤란했지만, InGaZnO 막의 산화물 반도체에 있어서는 In ： Ga ： Zn = 1.000 ： 1.000 ： 1.000 으로부터 크게 벗어나는 조성으로 변조한 경우, 광 안정성이 악화되는 것이 시사되고 있다. 그 때문에 본 실시형태에 있어서는 제 1 영역 (14A) 으로서 InSnZnO 막을 사용함으로써 고이동도와 광 안정성을 양립하는 것이 가능하게 되어 있다.
또, 산화물 반도체층 (14) 을 InSnZnO 막의 1 층만으로 구성한 TFT 에 있어서는 고이동도와 높은 스위칭 성능 (예를 들어 On/Off 비가 106 초과) 을 실현하는 것은 곤란하다. 이것은 비교적 InSnZnO 막의 캐리어 농도가 높기 때문에, InSnZnO 막만으로는 핀치 오프가 곤란하기 때문이다. 본 실시형태에서는 제 1 영역 (14A) 과 제 2 영역 (14B) 의 적층 구조를 사용함으로써, 고이동도와 높은 스위칭 성능을 실현하고 있다.
또, 제 1 영역 (14A) 을 InGaZnO 막으로 하고, 제 2 영역 (14B) 을 InSnZnO 막으로 하는 것도 생각된다. 그러나, 이 경우, InSnZnO 가 InGaZnO 와 비교해서 큰 조성 변조를 실시하지 않아도 넓은 조성 범위에서 캐리어 농도가 높기 때문에 제 2 영역 (14B) 의 캐리어 농도를 충분히 억제할 수 없고, 제 2 영역 표면의 InSnZnO 를 단막으로서 측정하고 있는 상태이거나, 혹은 제 1 영역 (14A) 에 다량의 캐리어가 유입되기 때문에, 제 1 영역 (14A) (InGaZnO 막) 의 전도를 관측할 수 있었다고 해도 양호한 스위칭 특성을 나타내지 않는 것이 예상된다.
이상에서, 본 실시형태에서는, 산화물 반도체층 (14) 을 제 1 영역 (14A) 과 제 2 영역 (14B) 의 2 층 구조로 하고, 제 1 영역 (14A) 을 InSnZnO 막으로 하고, 제 2 영역 (14B) 을 InGaZnO 막으로 하고 있다.
이 산화물 반도체층 (14) 은, 비정질막 또는 결정질막 중 어느 것이어도 된다. 단, 비정질막의 경우에는, 저온에서 성막 가능하기 때문에, 가요성이 있는 기판 (12) 상에 바람직하게 형성된다. 또, 비정질막의 경우에는, 결정립계가 존재하지 않아, 균일성이 높은 막이 얻어진다. 또한, 산화물 반도체층 (14) 이 비정질막인지의 여부는, X 선 회절 측정에 의해 확인할 수 있다. 즉, X 선 회절 측정에 의해, 결정 구조를 나타내는 명확한 피크가 검출되지 않은 경우에는, 그 산화물 반도체층 (14) 은 비정질막이라고 판단할 수 있다.
산화물 반도체층 (14) 에 있어서의 제 1 영역 (14A) 과 제 2 영역 (14B) 을 포함한 막두께 (총 막두께) 는, 특별히 한정되지 않지만, 막의 균일성, 및 산화물 반도체층 (14) 중의 토탈 캐리어 농도를 제어한다는 관점에서 10 nm 이상 200 nm 이하인 것이 바람직하다.
산화물 반도체층 (14) 의 제 1 영역 (14A) 은, In 과 Sn 과 Zn 과 O 를 주된 구성 원소로 하고 있는 것이 바람직하다. 또한, 「주된 구성 원소」 란, 제 1 영역 (14A) 의 전체 구성 원소에 대한 In 과 Sn 과 Zn 과 O 의 합계 비율이 98 ％ 이상인 것을 의미하는 것으로 한다. 따라서, 제 1 영역 (14A) 에는 후술하는 Mg 등의 다른 원소도 포함하고 있어도 된다.
제 1 영역 (14A) 은, 상기 서술한 바와 같이 In(a)Sn(b)Zn(c)O(d) 를 포함하고 있고, 제 1 영역 (14A) 의 조성은, c/(a ＋ b ＋ c) ≥ 0.200 으로 나타내는 것이 바람직하다. TFT (40) 의 임계값 전압 (Vth) 이 현저하게 마이너스측에 나타나는 것을 억제할 수 있기 때문이다. 또한, 상기 조성은, 상기 서술한 In 과 Sn 과 Zn 과 O 이외의 다른 원소는 고려하고 있지 않지만, 제 1 영역 (14A) 이 다른 원소를 비함유인 것을 나타내는 것은 아니다. 이후의 조성의 표현도 동일하다.
또, 제 1 영역 (14A) 의 조성은, c/(a ＋ b ＋ c) ≥ 1/3 으로 나타내는 것이 보다 바람직하다. TFT (40) 의 임계값 전압을 0 V 보다 플러스측으로 보다 높게 할 수 있기 때문이다.
또, 제 1 영역 (14A) 의 조성은, c/(a ＋ b ＋ c) ≥ 0.400 으로 나타내는 것이 보다 더 바람직하다. c/(a ＋ b ＋ c) ≥ 0.400 이면 임계값 전압이 거의 포화되기 때문에, Zn 의 조성 비율에 대한 임계값 전압의 변동을 억제할 수 있기 때문이다.
또, 제 1 영역 (14A) 의 조성은, c/(a ＋ b ＋ c) ≤ 0.700 으로 나타내는 것이 바람직하다. TFT (40) 의 이동도를 30 ㎠/Vs 초과로 할 수 있기 때문이다.
또한, 제 1 영역 (14A) 의 조성은, 0.200 ≤ c/(a ＋ b ＋ c) ≤ 0.700 인 것이 보다 바람직하다. 파장 (λ) 420 nm 의 광 조사에 대한 임계값 시프트량의 절대값 ｜ΔVth｜ 를 0.6 V 미만으로 억제할 수 있기 때문이다.
In 의 조성비로 시점을 바꾸어, 제 1 영역 (14A) 의 조성은, a/(a ＋ b ＋ c) ≥ 1/3 으로 나타내는 것이 보다 바람직하다. TFT (40) 의 이동도를 40 ㎠/Vs 초과로 할 수 있기 때문이다.
막두께로 시점을 바꾸어, 제 1 영역 (14A) 의 막두께는, 50 nm 이하인 것이 바람직하다. TFT (40) 의 임계값 전압이 현저하게 마이너스측에 나타나는 것을 억제할 수 있고, 또 S 값의 악화도 억제할 수 있기 때문이다. 또, 제 1 영역 (14A) 의 막두께는, 5 nm 이상인 것이 바람직하다. 막의 평탄성을 높일 수 있기 때문이다.
또한, 제 1 영역 (14A) 의 막두께는, 하기의 완전 공핍형의 이론식 (1) ∼ (3) 으로부터, 16 nm 이하인 것이 바람직하다. 또한, 각 이론식 중의 기호의 의미를 표 1 에 나타낸다. 표 1 의 파라미터는, T. Kawamura 저술 1.5-V Operating Fully-Depleted Amorphous Oxide Thin Film Transistors Achieved by 63-mV/decSubthreshold Slope, IEDM08 Digest p.77 (2008) (이하, 「IEDM08 Digest p.77 (2008)」 이라고도 부른다) 에 기재된 것을 사용하고 있다.
Figure pct00001
Figure pct00002
Figure pct00003
Figure pct00004
(1) 및 (3) 식을 동시에 만족시키면, 완전 공핍 상태가 실현된다. 이 경우에는 노멀리 오프 구동이나 매우 양호한 S 값을 실현하는 것이 가능하다고 생각되고 있다.
계산에 사용하는 파라미터에 의해 완전 공핍 상태를 만족시키는 조건은 약간 다르지만, 일본 공개특허공보 2007-250987 이나 IEDM08 Digest p.77 (2008) 에 의하면 Ne 의 값은 예를 들어 tch = 5 nm 으로 하면 대략 Ne ≤ 5 × 1019 cm-3 이하가 되어 있다. 후술하는 실시예 중에서 가장 높은 캐리어 농도를 갖는 것은, 제 1 영역 (14A) 이 a : b : c = 0.4 : 0.4 : 0.2 의 경우이며, 캐리어 농도는 5 × 1018 cm-3 이었다. 이 경우에 완전 공핍의 조건을 만족시키는 것은 막두께가 16 nm 이하가 된다.
따라서, 양호한 스위칭 특성과 낮은 오프 전류를 실현하기 위해서는, 제 1 영역 (14A) 의 막두께는 16 nm 이하가 바람직한 것이 상기 이론식으로부터 알 수 있다.
제 1 영역 (14A) 의 전기 전도도는, 바람직하게는, 10-6 Scm-1 이상 102 Scm-1 미만이다. 보다 바람직하게는 10-4 Scm-1 이상 102 Scm-1 미만이며, 더욱 바람직하게는 10-1 Scm-1 이상 102 Scm-1 미만이다.
한편, 산화물 반도체층 (14) 의 제 2 영역 (14B) 은, 상기 서술한 바와 같이 In(e)Ga(f)Zn(g)O(h) 를 포함하고 있지만, In 과 Ga 와 Zn 과 O 를 주된 구성 원소로 하고 있는 것이 바람직하다. 또한, 「주된 구성 원소」 란, 제 2 영역 (14B) 의 전체 구성 원소에 대한 In 과 Ga 와 Zn 과 O 의 합계 비율이 98 ％ 이상인 것을 의미하는 것으로 한다. 따라서, 제 2 영역 (14B) 에는 후술하는 바와 같은 Mg 등의 다른 원소도 포함하고 있어도 된다.
또, 제 2 영역 (14B) 의 조성은, f/(e ＋ f) ≤ 0.875 로 나타내는 것이 바람직하다. 제 2 영역 (14B) 의 조성이 f/(e ＋ f) ≤ 0.875 로 나타내는 조성 범위이면 높은 이동도를 실현하기 쉬워지기 때문이다. 한편, 제 2 영역 (14B) 의 조성을 e/(e ＋ f) ＞ 0.875 로 한 경우에는 제 2 영역 (14B) 의 저항값이 비교적 높아지기 때문에 오믹 컨택트의 확보가 곤란해지고, 높은 이동도를 얻는 것은 곤란해지기 쉽다.
또, 제 2 영역 (14B) 의 조성은, f/(e ＋ f) ＞ 0.250 으로 나타내는 것이 바람직하다. 제 2 영역 (14B) 의 조성이, f/(e ＋ f) ≤ 0.250 이면, 제 2 영역 (14B) 의 캐리어 농도가 비교적 높은 상태이며, 제 2 영역 (14B) 으로부터 제 1 영역 (14A) 으로의 캐리어 유입의 효과가 커지기 때문에, Vg-Id 특성 중에 hump 효과가 생기거나, 임계값 전압이 크게 마이너스값을 취하거나 하는 경우가 있다. 그 때문에, 제 2 영역 (14B) 의 조성은 f/(e ＋ f) ＞ 0.250 으로 나타내는 것이 바람직하다.
막두께로 시점을 바꾸어, 제 2 영역 (14B) 의 막두께는, 10 nm 초과 70 nm 미만인 것이 바람직하다. 제 2 영역 (14B) 의 막두께가 10 nm 초과이면, 오프 전류의 저감이나 S 값의 열화의 억제를 기대할 수 있기 때문이다. 또, 제 2 영역 (14B) 의 막두께가 70 nm 미만이면, 소스·드레인 전극 (18, 20) 과 제 1 영역 (14A) 간의 저항이 증대하는 것을 억제하고, 결과적으로 이동도의 저하를 억제할 수 있기 때문이다.
제 2 영역 (14B) 의 전기 전도도는, 제 1 영역 (14A) 과 동일한 범위를 취할 수 있지만, 제 1 영역 (14A) 보다 낮아지도록 바람직하게는, 10-7 Scm-1 이상 101 Scm-1 미만이다. 보다 바람직하게는 10-7 Scm-1 이상 10-1 Scm-1 미만이다.
또, 산화물 반도체층의 캐리어 농도, 바꿔 말하면 전기 전도도의 제어는 제 1 영역 (14A) 및 제 2 영역 (14B) 의 조성 변조에 의해 실시하는 것 외에, 성막시의 산소 분압 제어에 의해서도 실시할 수 있다.
산소 농도의 제어는, 구체적으로는 제 1 영역 (14A) 및 제 2 영역 (14B) 에 있어서의 성막시의 산소 분압을 각각 제어함으로써 실시할 수 있다. 성막시의 산소 분압을 높이면, 캐리어 농도를 저감시킬 수 있고, 그것에 따라 오프 전류의 저감을 기대할 수 있다. 한편, 성막시의 산소 분압을 낮게 하면, 캐리어 농도를 증대시킬 수 있고, 그것에 따라 전계 효과 이동도의 증대를 기대할 수 있다. 또, 예를 들어 제 1 영역 (14A) 성막 후에 산소 라디칼이나 오존을 조사하는 처리를 실시하는 것에 의해서도 막의 산화를 촉진하고, 제 1 영역 중의 산소 결손량을 저감시키는 것이 가능하다.
또, 제 1 영역 (14A) 및 제 2 영역 (14B) 을 포함하는 산화물 반도체층 (14) 의 Zn 의 일부를, 보다 밴드 갭이 넓어지는 원소 이온을 도핑함으로써, 광학 밴드 갭 증대에 수반하는 광 조사 안정성을 부여할 수 있다. 구체적으로는, Mg 를 도핑함으로써 막의 밴드 갭을 크게 하는 것이 가능하다. 예를 들어, 제 1 영역 (14A) 및 제 2 영역 (14B) 의 각 영역에 Mg 를 도프함으로써, In, Sn (또는 Ga), Zn 만의 조성비를 제어한 계에 비해, 적층막의 밴드 프로파일을 유지한 채로 밴드 갭의 증대가 가능하다. 또한, 이 경우, 제 1 영역 (14A) 은 InSnZnO 막이므로, 제 2 영역 (14B) 의 InGaZnO 막보다 상대적으로 밴드 갭이 좁아지기 쉽기 때문에, 제 2 영역 (14B) 보다 제 1 영역 (14A) 에 Mg 를 많이 도프하는 것이, 광 조사 안정성에 기여하는 밴드 갭을 보다 효율적으로 확대할 수 있는 것이라고 생각된다.
유기 EL 에 사용되는 청색 발광층은 파장 450 nm 정도에 피크를 가지는 브로드한 발광을 나타내는 점에서, 가령 제 1 영역 (14A) 및 제 2 영역 (14B) 의 광학 밴드 갭이 비교적 좁고, 그 영역에 광학 흡수를 가지는 경우에는, 트랜지스터의 임계값 시프트가 일어나 버린다는 문제가 생긴다. 따라서, 특히 유기 EL 구동용으로 사용되는 박막 트랜지스터로서는, 채널층에 사용하는 재료의 밴드 갭이, 보다 큰 것이 바람직하다.
또, 제 1 영역 (14A) 및 제 2 영역 (14B) 의 캐리어 농도는 카티온 도핑에 의해서도 임의로 제어할 수 있다. 캐리어 농도를 늘리고 싶은 때는, 상대적으로 가수가 큰 카티온이 되기 쉬운 재료 (예를 들어 Ti, Ta 등) 를 도핑하면 된다. 단, 가수가 큰 카티온을 도핑하는 경우에는, 산화물 반도체층 (14) 의 구성 원소수가 증가하기 때문에, 성막 프로세스의 단순화, 저비용화의 면에서 불리하다는 점에서, 산소 농도 (산소 결손량) 에 의해, 캐리어 농도를 제어하는 것이 바람직하다.
-소스·드레인 전극-
소스 전극 (18) 및 드레인 전극 (20) 은 모두 높은 도전성을 갖는 것이면 특별히 제한 없고, 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (InZnO) 등의 금속 산화물 도전막 등을, 단층 또는 2 층 이상의 적층 구조로서 사용할 수 있다.
＜TFT 의 제조 방법＞
다음으로, 본 발명의 실시형태에 관련된 TFT 의 제조 방법에 대해, 대표예로서 도 1(C) 에 나타내는 보텀 게이트 구조로 탑 콘택트형의 TFT (40) 를 이용하여 간단하게 설명한다. 또한, 다른 형태의 TFT 의 제조 방법에 대해서도 동일하게 하기 방법을 적용할 수 있다.
TFT (40) 의 제조 방법에서는, 먼저 기판 (12) 을 준비하고, 기판 (12) 의 두께 방향의 일면에 게이트 전극 (24) 을 형성한다. 이 게이트 전극 (24) 의 형성 방법은, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등을 들 수 있다. 예를 들어, 스퍼터링법을 사용하는 경우, 당해 스퍼터링법에 의해 전극막을 성막 후, 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝함으로써, 게이트 전극 (24) 을 형성한다. 이 때, 게이트 전극 (24) 및 게이트 배선을 동시에 패터닝하는 것이 바람직하다.
이어서, 게이트 전극 (24) 의 표면 및 당해 게이트 전극 (24) 측에 있는 기판 (12) 의 일면에 게이트 절연막 (22) 을 형성한다. 게이트 절연막 (22) 의 형성 방법은, 게이트 전극 (24) 과 동일한 형성 방법을 사용할 수 있다. 예를 들어, 스퍼터링법을 이용하는 경우, 당해 스퍼터링법에 의해 절연막을 성막 후, 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝함으로써, 게이트 절연막 (22) 을 형성한다.
그 후, 게이트 절연막 (22) 의 표면에 산화물 반도체층 (14) 을 성막 (형성) 하는 성막 공정을 실시한다.
이 산화물 반도체층 (14) 의 성막 방법은, 게이트 전극 (24) 과 동일한 방법을 이용할 수 있다. 그 중에서도, 막두께의 제어가 하기 쉽다는 관점에서, 진공 증착법, 스퍼터링법, 이온 플레이팅법, CVD 또는 플라즈마 CVD 법 등의 기상 성막법을 이용하는 것이 바람직하다. 기상 성막법 중에서도, 스퍼터링법, 펄스 레이저 증착법 (PLD 법) 이 보다 바람직하다. 또한, 양산성의 관점에서, 스퍼터링법이 더욱 바람직하다. 예를 들어, RF 마그네트론 스퍼터링 증착법에 의해, 진공도 및 산소 유량을 제어하여 성막된다. 또한, 스퍼터링법을 이용하는 경우, 원하는 카티온 조성이 되도록 조정한 복합 산화물 타겟을 사용하여도 되고, 3 원 공스퍼터를 사용하여도 된다.
구체적으로, 스퍼터링법을 이용하는 경우, 산화물 반도체층 (14) 의 성막 공정에서는, In(a)Sn(b)Zn(c)O(d) (a ＞ 0, b ＞ 0, c ＞ 0, d ＞ 0, a ＋ b ＋ c = 1) 를 포함하는 제 1 영역 (14A) 을, 스퍼터 성막실 내를 제 1 산소 분압/아르곤 분압으로 하여 성막하는 제 1 성막 공정과, 제 1 영역 (14A) 보다 게이트 전극 (24) 으로부터 먼 측에 배치되고, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0, e ＋ f＋g = 1) 를 포함하는 제 2 영역 (14B) 을, 상기 스퍼터 성막실 내를 제 2 산소 분압/아르곤 분압으로 하여 성막하는 제 2 성막 공정을 순서대로 실시한다. 단, 탑 게이트형의 TFT (10), TFT (30) 의 경우에는, 제 1 성막 공정과 제 2 성막 공정의 순번은 반대가 된다.
이 산화물 반도체층 (14) 의 성막 공정시에, 제 1 산소 분압/아르곤 분압이, 제 2 산소 분압/아르곤 분압보다 높은 것이 바람직하다.
제 2 영역 (14B) 의 컨택트 저항을 내린다는 효과 외에, 제 1 영역 (14A) 의 산소 분압을 높임으로써, 캐리어 주행층이 될 수 있는 제 1 영역 (14A) 의 산소에 관련되는 결함을 적게 할 수 있기 때문이다. 이로써, 과잉인 캐리어를 억제할 수 있고, 높은 스위칭 특성이 얻어진다. 또 InGaZnO 를 비롯한 산화물 반도체계에서는, 산소 결함에서 기인하는 깊은 준위가 가전자체 바로 위에 존재하는 것이 말해지고 있다. 이 깊은 준위 때문에 광 안정성이 악화될 수 있지만, 산소 분압을 높여 이 준위를 억제하면, 조성만큼 큰 효과는 없다고 해도 광 안정성을 높이는 효과를 기대할 수 있다. 또, 산소 결함을 줄임으로써, 이온화 불순물 산란의 효과 (도너로 되어 있는 이온화된 산소 결함이 있으면 산란원으로서 기능한다) 를 억제할 수 있기 때문에, 비교적 높은 이동도가 실현되기 쉬워지는 것이라고 생각한다.
또, 산화물 반도체층 (14) 의 성막 공정 동안, 기판 (12) 을 대기에 노출시키지 않는 것이 바람직하다. 즉, 기판 (12) 을 대기에 노출시키지 않고, 제 1 성막 공정과 제 2 성막 공정을 연속해서 실시하는 것이 바람직하다. 불순물이 산화물 반도체층 (14) 에 섞이는 것을 억제하기 위함이다.
이어서 산화물 반도체층 (14) 을 패터닝한다. 패터닝은 포토리소그래피 및 에칭에 의해 실시할 수 있다. 구체적으로는, 잔존시키는 부분에 포토리소그래피에 의해 레지스트 패턴을 형성하고, 염산, 질산, 묽은 황산, 또는 인산, 질산 및 아세트산의 혼합액 등의 산 용액에 의해 에칭함으로써 패턴을 형성한다.
그리고, 산화물 반도체층 (14) 의 표면에 소스·드레인 전극 (18, 20) 을 형성하기 위한 금속막을 형성한다. 소스·드레인 전극 (18, 20) 의 형성 방법은, 게이트 전극 (24) 과 동일한 형성 방법을 이용할 수 있다. 이어서 금속막을 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝하고, 소스 전극 (18) 및 드레인 전극 (20) 을 형성한다. 이 때, 소스·드레인 전극 (18, 20) 및 도시되지 않은, 이들의 전극에 접속하는 배선을 동시에 패터닝하는 것이 바람직하다.
또한, 상기 소스·드레인 전극 형성 후 혹은 성막 공정 직후 등의 산화물 반도체층 (14) 의 성막 공정 종료 후에, 300 ℃ 이상의 온도에서 포스트 어닐 처리를 실시하는 것이 바람직하다. 포스트 어닐 처리 온도를 300 ℃ 이상으로 함으로써, 산소 결합 상태에 관련되는 결함의 구조 완화가 일어나기 때문에 깊은 결함 준위의 저감이 일어나고, 높은 광 안정성을 실현하기 쉬워지기 때문이다.
포스트 어닐 온도는, 600 ℃ 미만인 것이 바람직하다. 열처리 공정에 있어서 600 ℃ 이상의 온도에서 처리한 경우, 제 1 영역 (14A) 과 제 2 영역 (14B) 의 사이에서 카티온의 상호 확산이 일어나고, 2 개의 영역이 서로 섞여 버릴 우려가 있기 때문이다. 이 경우에는 제 1 영역 (14A) 에만 전도 캐리어를 집중시키는 것이 어려워진다. 따라서, 포스트 어닐 온도는 600 ℃ 미만인 것이 바람직하다. 또한, 제 1 영역 (14A) 과 제 2 영역 (14B) 에서의 카티온의 상호 확산이 일어나고 있는지의 여부는, 예를 들어 단면 TEM 에 의한 분석을 실시함으로써 확인할 수 있다.
또, 포스트 어닐 중의 분위기는 불활성 분위기 또는 산화성 분위기로 하는 것이 바람직하다. 특히, 산화성 분위기이면, 산화물 반도체층 중의 산소가 빠지기 어렵고, 잉여 캐리어가 발생하여 전기 특성 편차가 일어나는 것을 억제할 수 있다. 포스트 어닐 시간에 특별히 한정은 없지만, 막 온도가 균일해지는데 필요로 하는 시간 등을 고려하여, 적어도 10 분 이상 유지하는 것이 바람직하다.
또, 본 실시형태의 TFT (40) 를 사용함으로써, 광 조사에 대한 특성 열화를 저감하기 위한 보호층 등을 산화물 반도체층 (14) 상에 사용하지 않고, 높은 이동도와, 높은 광 조사 안정성이 얻어지지만, 물론 산화물 반도체층 (14) 에 상기와 같은 보호층을 형성해도 된다. 예를 들어 자외 영역 (파장 400 nm 이하) 의 광을 흡수, 반사하는 보호층을 형성함으로써, 더욱 광 조사에 대한 안정성을 향상시키는 것이 가능하다.
이상의 순서에 의해, 도 1(C) 에 나타내는 바와 같은 보텀 게이트 구조로 탑 콘택트형의 TFT (40) 를 제작할 수 있다.
이상의 제조 방법에 의하면, 제 1 영역 (14A) 의 InSnZnO 막이나 제 2 영역 (14B) 의 InGaZnO 막은 저온 (예를 들어 400 ℃ 이하) 에서 성막이 가능하기 때문에, 기판 (12) 도 수지 기판 등을 사용하면 TFT (40) 전체적으로 플렉시블한 TFT 디바이스의 제작이 가능해진다.
2. 변형예
또한, 본 발명을 특정의 실시형태에 대해 상세하게 설명했지만, 본 발명은 이러한 실시형태로 한정되는 것이 아니고, 본 발명의 범위 내에서 다른 여러 가지의 실시형태가 가능한 것은 당업자에게 있어 자명하고, 예를 들어 상기 서술한 복수의 실시형태는, 적절히 조합하여 실시 가능하다.
예를 들어, 본 실시형태에 관련된 TFT 는, 상기 이외에도, 여러 가지 구성을 취하는 것이 가능하고, 예를 들어 기판 (12) 상에 절연층을 형성하거나, 소스 전극 (18) 과 드레인 전극 (20) 의 사이에서 노출되는 산화물 반도체층 (14) 의 면 상에, 단층의 보호층이나 복수층의 보호층을 형성하거나 할 수도 있다.
3. 응용
이상에서 설명한 본 실시형태의 TFT 의 용도에는 특별히 한정은 없지만, 예를 들어 전기 광학 장치 (예를 들어 액정 표시 장치, 유기 EL (Electro Luminescence) 표시 장치, 무기 EL 표시 장치 등의 표시 장치 등) 에 있어서의 구동 소자, 특히 대면적 디바이스에 사용하는 경우에 바람직하다.
또한 본 실시형태의 TFT 는, 수지 기판을 사용한 저온 프로세스로 제작 가능한 디바이스에 특히 바람직하고 (예를 들어 플렉시블 디스플레이 등), X 선 센서 등의 각종 센서, MEMS (Micro Electro Mechanical System) 등, 여러 가지의 전자 디바이스에 있어서의 구동 소자 (구동 회로) 로서 바람직하게 사용되는 것이다.
4. 전기 광학 장치 및 센서
본 실시형태의 전기 광학 장치 또는 센서는, 전술한 본 발명의 TFT 를 구비하여 구성된다.
전기 광학 장치의 예로서는, 표시 장치 (예를 들어 액정 표시 장치, 유기 EL 표시 장치, 무기 EL 표시 장치 등) 가 있다.
센서의 예로서는, CCD (Charge Coupled Device) 또는 CMOS (Complementary Metal Oxide Semiconductor) 등의 이미지 센서나, X 선 센서 등이 바람직하다.
본 실시형태의 전기 광학 장치 또는 센서는, 낮은 소비 전력에 의해 양호한 특성을 나타낸다. 여기서 말하는 특성이란, 전기 광학 장치 (표시 장치) 의 경우에는 표시 특성, 센서의 경우에는 감도 특성을 나타낸다.
이하, 본 발명에 의해 제조되는 전계 효과형 트랜지스터를 구비한 전기 광학 장치 또는 센서의 대표예로서 액정 표시 장치, 유기 EL 표시 장치, X 선 센서에 대해 설명한다.
5. 액정 표시 장치
도 2 에, 본 발명의 전기 광학 장치의 일 실시형태의 액정 표시 장치에 대해, 그 일부분의 개략 단면도를 나타내고, 도 3 에 그 전기 배선의 개략 구성도를 나타낸다.
도 2 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (100) 는, 기판 (12), 도 1(A) 에 나타낸 탑 게이트 구조로 탑 콘택트형의 TFT (10) 와, TFT (10) 의 패시베이션층 (102) 으로 보호된 게이트 전극 (24) 상에 화소 하부 전극 (104) 및 그 대향 상부 전극 (106) 으로 끼워진 액정층 (108) 과, 각 화소에 대응시켜 상이한 색을 발색시키기 위한 RGB 컬러 필터 (110) 를 구비하고, TFT (10) 의 기판 (12) 측 및 RGB 컬러 필터 (110) 상에 각각 편광판 (112a, 112b) 을 구비한 구성이다.
또, 도 3 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (100) 는, 서로 평행한 복수의 게이트 배선 (112) 과, 그 게이트 배선 (112) 과 교차하는, 서로 평행한 데이터 배선 (114) 을 구비하고 있다. 여기서 게이트 배선 (112) 과 데이터 배선 (114) 은 전기적으로 절연되어 있다. 게이트 배선 (112) 과 데이터 배선 (114) 의 교차부 부근에, TFT (10) 가 구비되어 있다.
도 2 및 도 3 에 나타내는 바와 같이, TFT (10) 의 게이트 전극 (24) 은, 게이트 배선 (112) 에 접속되어 있고, TFT (10) 의 소스 전극 (18) 은 데이터 배선 (114) 에 접속되어 있다. 또, TFT (10) 의 드레인 전극 (20) 은 게이트 절연막 (22) 에 형성된 컨택트홀 (116) 을 통하여 (컨택트홀 (116) 에 도전체가 매립되어) 화소 하부 전극 (104) 에 접속되어 있다. 이 화소 하부 전극 (104) 은, 접지된 대향 상부 전극 (106) 과 함께 캐패시터 (118) 를 구성하고 있다.
도 2 에 나타낸 본 실시형태의 액정 장치에 있어서는, 탑 게이트 구조의 TFT (10) 를 구비하는 것으로 했지만, 본 발명의 표시 장치인 액정 장치에 있어서 사용되는 TFT 는 탑 게이트 구조로 한정되지 않고, 보텀 게이트 구조의 TFT 여도 된다.
본 발명에 의해 제조되는 TFT (10) 는, 높은 이동도를 갖기 때문에, 액정 표시 장치에 있어서 고정밀, 고속 응답, 고콘트라스트 등의 고품위 표시가 가능해지고, 대화면화에도 적합하다. 또, 산화물 반도체층 (14) 의 InGaZnO 막이나 InSnZnO 막이 비정질인 경우에는 소자 특성의 편차를 억제할 수 있고, 대화면으로 불균일이 없는 우수한 표시 품위가 실현된다. 게다가 특성 시프트가 적기 때문에, 게이트 전압을 저감할 수 있고, 나아가서는 표시 장치의 소비 전력을 저감할 수 있다. 또, 본 발명에 의하면, 반도체층으로서 저온 (예를 들어 200 ℃ 이하) 에서의 성막이 가능한 비정질 InGaZnO 막이나 InSnZnO 막을 사용하여 박막 트랜지스터를 제작할 수 있기 때문에, 기판으로서는 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 발명에 의하면, 표시 품질이 우수하고 플렉시블한 액정 표시 장치를 제공할 수 있다.
6. 유기 EL 표시 장치
도 4 에, 본 발명의 전기 광학 장치의 일 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치에 대해, 그 일부분의 개략 단면도를 나타내고, 도 5 에 그 전기 배선의 개략 구성도를 나타낸다.
유기 EL 표시 장치의 구동 방식에는, 단순 매트릭스 방식과 액티브 매트릭스 방식의 2 종류가 있다. 단순 매트릭스 방식은 저비용으로 제작할 수 있는 장점이 있지만, 주사선을 1 개씩 선택하여 화소를 발광시키는 점에서, 주사선 수와 주사선당 발광 시간은 반비례한다. 그 때문에 고정밀화, 대화면화가 곤란해지고 있다. 액티브 매트릭스 방식은 화소마다 트랜지스터나 캐패시터를 형성하기 때문에 제조 비용이 높아지지만, 단순 매트릭스 방식과 같이 주사선 수를 늘릴 수 없다는 문제는 없기 때문에 고정밀화, 대화면화에 적합하다.
본 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치 (200) 는, 도 1(A) 에 나타낸 탑 게이트 구조의 TFT (10) 가, 패시베이션층 (202) 을 구비한 기판 (12) 상에, 구동용 TFT (204) 및 스위칭용 TFT (206) 로서 구비되고, 구동용 TFT (204) 및 스위칭용 TFT (206) 상에 하부 전극 (208) 및 상부 전극 (210) 에 끼워진 유기 발광층 (212) 으로부터 형성되는 유기 EL 발광 소자 (214) 를 구비하고, 상면도 패시베이션층 (216) 에 의해 보호된 구성으로 되어 있다.
또, 도 4 및 도 5 에 나타내는 바와 같이, 본 실시형태의 유기 EL 표시 장치 (200) 는, 서로 평행한 복수의 게이트 배선 (220) 과, 그 게이트 배선 (220) 과 교차하는, 서로 평행한 데이터 배선 (222) 및 구동 배선 (224) 을 구비하고 있다. 여기서, 게이트 배선 (220) 과 데이터 배선 (222), 구동 배선 (224) 은 전기적으로 절연되어 있다. 스위칭용 TFT (206) 의 게이트 전극 (24) 은, 게이트 배선 (220) 에 접속되어 있고, 스위칭용 TFT (206) 의 소스 전극 (18) 은 데이터 배선 (222) 에 접속되어 있다. 또, 스위칭용 TFT (206) 의 드레인 전극 (20) 은 구동용 TFT (204) 의 게이트 전극 (24) 에 접속됨과 함께, 캐패시터 (226) 를 사용함으로써 구동용 TFT (10a) 를 온 상태로 유지한다. 구동용 TFT (204) 의 소스 전극 (18) 은 구동 배선 (224) 에 접속되고, 드레인 전극 (20) 은 유기 EL 발광 소자 (214) 에 접속된다.
도 4 에 나타낸 본 실시형태의 유기 EL 장치에 있어서는, 탑 게이트 구조의 구동용 TFT (204) 및 스위칭용 TFT (206) 를 구비하는 것으로 했지만, 본 발명의 표시 장치인 유기 EL 장치에 있어서 사용되는 TFT 는, 탑 게이트 구조로 한정되지 않고, 보텀 게이트 구조의 TFT 여도 된다.
본 실시형태에 의해 제조되는 TFT (10) 는, 높은 이동도를 갖기 때문에, 저소비 전력이고 또한 고품위인 표시가 가능해진다. 또, 본 실시형태에 의하면, 산화물 반도체층 (14) 으로서 저온 (예를 들어 200 ℃ 이하) 에서의 성막이 가능한 비정질 InGaZnO 막이나 InSnZnO 막을 사용하여 박막 트랜지스터를 제작할 수 있기 때문에, 기판으로서 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 실시형태에 의하면, 표시 품질이 우수하고 플렉시블한 유기 EL 표시 장치 (200) 를 제공할 수 있다.
또한, 도 4 에 나타낸 유기 EL 표시 장치 (200) 에 있어서, 상부 전극 (210) 을 투명 전극으로서 탑 이미션형으로 해도 되고, 하부 전극 (208) 및 TFT 의 각 전극을 투명 전극으로 함으로써 보텀 이미션형으로 해도 된다.
7. X 선 센서
도 6 에, 본 발명의 센서의 일 실시형태인 X 선 센서에 대해, 그 일부분의 개략 단면도를 나타내고, 도 7 에 그 전기 배선의 개략 구성도를 나타낸다.
도 6 은, 보다 구체적으로는 X 선 센서 어레이의 일부를 확대한 개략 단면도이다. 본 실시형태의 X 선 센서 (300) 는 기판 (12) 상에 형성된 TFT (10) 및 캐패시터 (310) 와, 캐패시터 (310) 상에 형성된 전하 수집용 전극 (302) 과, X 선 변환층 (304) 과, 상부 전극 (306) 을 구비하여 구성된다.
TFT (10) 상에는 패시베이션막 (308) 이 형성되어 있다.
캐패시터 (310) 는, 캐패시터용 하부 전극 (312) 과 캐패시터용 상부 전극 (314) 으로 절연막 (316) 을 사이에 둔 구조로 되어 있다. 캐패시터용 상부 전극 (314) 은 절연막 (316) 에 형성된 컨택트홀 (318) 을 통하여, TFT (10) 의 소스 전극 (18) 및 드레인 전극 (20) 중 어느 일방 (도 6 에 있어서는 드레인 전극 (20)) 과 접속되어 있다.
전하 수집용 전극 (302) 은, 캐패시터 (310) 에 있어서의 캐패시터용 상부 전극 (314) 상에 형성되어 있고, 캐패시터용 상부 전극 (314) 에 접하고 있다.
X 선 변환층 (304) 은 아모르퍼스 셀렌을 포함하는 층이며, TFT (10) 및 캐패시터 (310) 를 덮도록 형성되어 있다.
상부 전극 (306) 은 X 선 변환층 (304) 상에 형성되어 있고, X 선 변환층 (304) 에 접하고 있다.
도 7 에 나타내는 바와 같이, 본 실시형태의 X 선 센서 (300) 는, 서로 평행한 복수의 게이트 배선 (320) 과, 게이트 배선 (320) 과 교차하는, 서로 평행한 복수의 데이터 배선 (322) 을 구비하고 있다. 여기서 게이트 배선 (320) 과 데이터 배선 (322) 은 전기적으로 절연되어 있다. 게이트 배선 (320) 과 데이터 배선 (322) 의 교차부 부근에, TFT (10) 가 구비되어 있다.
TFT (10) 의 게이트 전극 (24) 은, 게이트 배선 (320) 에 접속되어 있고, TFT (10) 의 소스 전극 (18) 은 데이터 배선 (322) 에 접속되어 있다. 또, TFT (10) 의 드레인 전극 (20) 은 전하 수집용 전극 (302) 에 접속되어 있고, 또한 이 전하 수집용 전극 (302) 은, 캐패시터 (310) 에 접속되어 있다.
본 실시형태의 X 선 센서 (300) 에 있어서, X 선은 도 6 중, 상부 (상부 전극 (306) 측) 로부터 조사되고, X 선 변환층 (304) 에서 전자-정공쌍을 생성한다. 이 X 선 변환층 (304) 에 상부 전극 (306) 에 의해 고전계를 인가해 둠으로써, 생성된 전하는 캐패시터 (310) 에 축적되고, TFT (10) 를 순차 주사함으로써 판독된다.
본 실시형태의 X 선 센서 (300) 는, 이동도 및 온 전류가 높고, 감도 특성이 우수한 TFT (10) 를 구비하기 때문에, S/N 이 높고, 대화면화에 적합하다. 또, 감도 특성이 우수하기 때문에, X 선 디지털 촬영 장치에 사용한 경우에 광다이나믹 레인지의 화상이 얻어진다. 특히 본 실시형태의 X 선 디지털 촬영 장치는, 정지화면 촬영만 가능한 것이 아니고, 동영상에 의한 투시와 정지화면의 촬영을 1 대로 실시할 수 있는 X 선 디지털 촬영 장치에 사용하는 것이 바람직하다. 또한 TFT (10) 에 있어서의 InGaZnO 막이나 InSnZnO 막이 비정질인 경우에는 균일성이 우수한 화상이 얻어진다.
또한, 도 6 에 나타낸 본 실시형태의 X 선 센서 (300) 에 있어서는, 탑 게이트 구조의 TFT (10) 를 구비하는 것으로 했지만, 본 발명의 센서에 있어서 사용되는 TFT 는 탑 게이트 구조로 한정되지 않고, 보텀 게이트 구조의 TFT 여도 된다.
실시예
이하에 실시예를 설명하지만, 본 발명은 이들 실시예에 의해 전혀 한정되는 것은 아니다.
＜TFT 특성에 대한 제 1 영역 조성 의존성＞
-실시예 1 ∼ 10 및 비교예 1 ∼ 4-
먼저, 제 1 영역의 조성 의존성에 대해 이하와 같은 실시예 1 ∼ 10 및 비교예 1 ∼ 4 에 관련된 보텀 게이트 구조로 탑 콘택트형의 TFT 를 제작함으로써 검증했다.
도 8(A) 는 실시예 및 비교예의 TFT 의 평면도이며, 도 8(B) 는 도 8(A) 에 나타내는 TFT 의 A-A 선 화살표 방향에서 본 단면도이다.
먼저, 실시예 1 ∼ 10 및 비교예 1 ∼ 4 에서는, 도 8(A) 및 도 8(B) 에 나타내는 바와 같이, 기판으로서 열산화막 (504) 이 형성된 p 형 Si 기판 (502) (1 inch 각(角) × 1 mm, 두께 ： 525 ㎛t, 열산화막 (SiO2) ： 100 nmt) 을 사용하고, 열산화막 (504) 을 게이트 절연막으로서 사용하는 간이형의 TFT (500) 를 제작했다.
구체적으로는, 열산화막이 형성된 p 형 Si 기판 (502) 상에, 이하 표 2 에 나타내는 바와 같이, 실시예 및 비교예마다 조성 변조를 실시하여 산화물 반도체층의 제 1 영역 (506) 을 두께 5 nm 로 하여 스퍼터 성막했다. 이 성막 조건은, 성막시 도달 진공도 ： 6 × 10-6 Pa, 성막시 압력 ： 4.4 × 10-1 Pa, 성막 온도 ： 실온, 산소 분압/아르곤 분압 ： 0.067 로 실시예 및 비교예 모두에 있어서 공통으로 했다. 또한, 비교예 1 만은, 제 1 영역 (506) 이 InSnZnO 막이 아니고, InGaZnO 막이 되어 있다.
Figure pct00005
그 후, 성막시 도달 진공도 및 성막시 압력, 성막 온도를 동일하게 한 채로 산소 분압/아르곤 분압을 앞의 값보다 약 2 분의 1 인 0.33 으로 변경하여 연속해서 산화물 반도체층의 제 2 영역 (508) 을, 두께 50 nm, 종횡폭 3 mm × 4 mm 로 하여 스퍼터 성막했다.
여기서, 제 2 영역 (508) 의 조성은, In(e)Ga(f)Zn(g)O(h) (1/6 ： 0.5 ： 1/3, f/(e ＋ f) = 0.750, h ＞ 0) 로 실시예 및 비교예 모두에 있어서 공통으로 했다.
또한, 각 스퍼터 성막에서는, 메탈 마스크를 사용하여 패턴 성막하고 있고, 산화물 반도체층은 각 영역간에서 대기 중에 노출시키지 않고 연속해서 성막을 실시했다. 각 영역의 스퍼터는, 제 1 영역 (506) 및 제 2 영역 (508) 에 있어서는 In2O3 타겟, SnO2 (또는 Ga2O3) 타겟, ZnO 타겟을 사용한 3 원 공스퍼터를 사용하여 실시했다. 각 영역의 막두께 조정은 성막 시간의 조정으로 실시했다.
또, 실시예 1 ∼ 10 및 비교예 1 ∼ 4 에 관련된 제 1 영역 (506) 및 제 2 영역 (508) 과 동일한 조건으로 성막을 실시하여 제작한 성막 시료에 대해, 형광 X 선 분석으로 조성 분석함으로써, 제 1 영역 (506) 및 제 2 영역 (508) 의 각각이 상기의 조성이 되는 것을 확인했다. 또, X 선 회절 측정에 의해 각 성막 시료가 비정질막인 것을 확인했다.
그 후, 제 2 영역 (508) 의 표면에 소스·드레인 전극 (510, 512) 을 스퍼터에 의해 성막했다. 소스·드레인 전극 (510, 512) 의 성막은 메탈 마스크를 사용한 패턴 성막으로 제작하고, Ti 를 10 nm 성막 후, Au 를 40 nm 성막했다.
전극층 형성 후, 300 ℃, 산소 분압 100 ％ 의 분위기하에서 포스트 어닐 처리를 실시했다.
이상에 의해, 채널 길이 180 ㎛ 로 채널 폭 1 mm 의 보텀 게이트형 TFT 의 실시예 1 ∼ 10 및 비교예 1 ∼ 4 를 얻었다.
도 9 는, 실시예 1 ∼ 10 및 비교예 2 ∼ 4 에 있어서의 제 1 영역 (506) 의 조성에 주목한 삼원상도를 나타내는 도면이다. 또한, 비교예 1 에 있어서의 제 1 영역 (506) 은, 그 조성의 일부가 Sn 이 아니고 Ga 이므로 삼원상도에 나타내지 않았다.
-비교예 5 및 비교예 6-
또, 추가로 비교예 5 및 비교예 6 으로서, 산화물 반도체층을 50 nm 의 In(a)Sn(b)Zn(c)O(d) (a = 1/3, b = 1/3, c = 1/3) 와 (a = 2/5, b = 2/5, c = 1/5) 단막으로 한 TFT 도 아울러 제작했다. 또한, 비교예 5 및 비교예 6 에 관련된 TFT 는, 산화물 반도체층의 구성 이외는, 상기 실시예 1 에 관련된 TFT 와 동일한 구성이다.
-평가-
제작한 상기 실시예 1 ∼ 10 및 비교예 1 ∼ 6 에 대해, 반도체 파라미터·애널라이저 4156C (애질런트 테크놀로지사 제조) 를 사용하여, 트랜지스터 특성 (Vg-Id 특성) 및 이동도 μ 의 측정을 실시했다. 측정 결과 중 대표적인 Vg-Id 특성을 도 10 에 나타냈다. Vg-Id 특성의 측정은, 드레인 전압 (Vd) 을 10 V 로 고정하고, 게이트 전압 (Vg) 을 -30 V ∼ ＋30 V 의 범위 내에서 소인 (掃引) 하고, 각 게이트 전압 (Vg) 에 있어서의 드레인 전류 (Id) 를 측정함으로써 실시했다. 또, 이동도는, 드레인 전압 (Vd) 을 1 V 로 고정한 상태에서 게이트 전압 (Vg) 을 -30 V ∼ ＋30 V 의 범위 내에서 소인하여 얻은, 선형 영역에서의 Vg-Id 특성으로부터 선형 이동도를 산출하여 기재하고 있다.
또, 제작한 TFT 중 실시예 1 ∼ 10 및 비교예 1 ∼ 4 에 관련된 TFT 는 Vg-Id 특성을 평가한 후, 파장 가변의 모노크로 광을 조사함으로써, 광 조사에 대한 TFT 특성의 안정성을 평가했다.
이 안정성의 평가에서는, 프로브 스테이지대에 각 TFT 를 놓고, 건조 대기를 2 시간 이상 흘린 후, 당해 건조 대기 분위기하에서 TFT 특성을 측정했다. 모노크로 광원의 조사 강도는 10 μW/㎠, 파장 λ 의 범위를 360 ∼ 700 nm 로 하고, 모노크로 광 비조사시의 Vg-Id 특성과, 모노크로 광 조사시의 Vg-Id 특성을 비교함으로써, 광 조사 안정성 (ΔVth) 을 평가했다. 모노크로 광 조사하에 있어서의 TFT 특성의 측정 조건은, Vds = 10 V 로 고정하고, Vg = -15 ∼ 15 V 의 범위에서 게이트 전압을 소인하여 측정했다. 또한, 이하에서 특히 언급하고 있는 경우를 제외하고, 모든 측정은, 모노크로 광을 10 분 조사한 후에 실시하고 있다. 420 nm 의 광 조사에 대한 임계값 시프트량 ΔVth 를 TFT 의 광 안정성의 지표로 했다.
모노크로 광 조사시의 I-V 특성의 측정 결과 중 대표적인 Vg-Id 특성을, 모노크로 광 조사 전의 특성과 함께 도 11 ∼ 도 15 에 나타낸다. 또한, 상기 평가 방법은 이후의 실시예에 있어서 공통이다.
이하의 표 3 에, 이동도, I-V 특성으로부터 구한 임계값 전압 Vth, 및, 모노크로 광 조사 전후의 I-V 특성으로부터 구한 임계값 시프트량 ΔVth 의 측정 결과를 정리했다.
Figure pct00006
도 10 및 표 3 에서, 실시예 1 ∼ 10 및 비교예 1 ∼ 4 에 관해서 모두 20 ㎠/Vs 초과의 높은 이동도와 108 정도의 양호한 On/Off 비가 실현되고 있는 것을 알 수 있다.
한편, 비교예 5 및 6 에 나타내는 바와 같이 실시예 5 나 실시예 3 과 동일한 조성의 막을 산화물 반도체층의 단막으로서 사용한 경우에는, 임계값 전압이 크게 마이너스값을 취하거나, 명료한 스위칭 특성을 나타내지 않는 상황 (표 3 중 「-」 로 나타낸다) 이거나 하는 것을 알 수 있었다. 따라서, 본 실시예로부터, InSnZnO 막을 게이트 전극에 가까운 측에 배치하고, InGaZnO 막을 게이트 전극에 먼 측에 배치함으로써, TFT 에 있어서 높은 이동도와 양호한 On/Off 비, 스위칭 특성을 나타내는 것을 알 수 있었다.
또, 표 3 및 도 11 ∼ 도 15 로부터, 실시예 1 ∼ 10 은 비교예 1 ∼ 4 의 결과에 비해, 광 조사시의 임계값의 변동량 (임계값 시프트량 ΔVth) 이 작아지고 있는 것을 알 수 있다. 실시예 1 ∼ 10 에서는 임계값 시프트량의 절대값 ｜ΔVth｜ 가 1 V 이내에 들어 있는데 대해, 비교예 1 ∼ 4 에서는 임계값 시프트량의 절대값 ｜ΔVth｜ 가 1 V 초과로 큰 값을 취하는 것을 알 수 있다. 따라서, 이상의 결과로부터 InSnZnO/InGaZnO 의 적층형의 산화물 반도체층을 갖는 TFT 에서는, 20 ㎠/Vs 초과의 높은 이동도와, 파장 420 nm 의 광 조사에 대해 임계값 시프트량의 절대값 ｜ΔVth｜ 가 1 V 이하가 되는 높은 광 안정성을 양립하는 것을 확인할 수 있었다.
다음으로, 임계값 전압에 대해 주목한다.
도 16 은, 임계값 전압과, 제 1 영역에 있어서의 In 과 Sn 과 Zn 의 조성비의 합계에 대한 Zn 비｛c/(a ＋ b ＋ c)｝의 관계를 표 3 에 기초하여 플롯한 그래프도이다. 또한, 도면 중의 점선은, In 과 Sn 과 Zn 의 조성비의 합계에 대한 각 Zn 비에 있어서의 임계값 전압의 플롯의 평균치를 연결한 선이다.
도 10, 도 16 및 표 3 으로부터, 임계값 전압은 Zn 비｛c/(a ＋ b ＋ c)｝에 의존하고 있고, 이 Zn 비가 증대함에 따라 임계값 전압이 상승하고 있는 경향을 간파할 수 있다. 그리고, 실시예 1, 3, 4 에서는 임계값 전압이 다른 실시예보다 마이너스측에 있고, 실시예 2 도 거의 0 에 가깝고, 오프 전류가 약간 높은 것을 알 수 있다. 이것은 실시예 1 ∼ 4 의 경우에는 다른 실시예와 비교해서 캐리어 농도가 높기 때문인 것이 예상된다. 도 20 에 나타내는 InSnZnO 단막에 있어서의 캐리어 농도의 조성 의존성을 참고로 하면, 캐리어를 야기하기 쉽다고 생각되는 In 이나 Sn 원소에 비해 Zn 의 원소 함유량이 낮은 경우, 캐리어 농도가 높아진다고 생각된다. 따라서, 임계값 전압·오프 전류의 관점에서 InSnZnO 막 (제 1 영역) 중의 Zn 의 함유량은 어느 정도 높은 것이 바람직하다고 할 수 있다.
예를 들어 도 16 에 나타내는 바와 같이, 실시예 1｛c/(a ＋ b ＋ c) = 0.1｝에서는, 임계값 전압이 현저하게 마이너스측에 나타나고 있다. 한편, 실시예 2 ∼ 10｛c/(a ＋ b ＋ c) ≥ 0.200｝에서는, 임계값 전압이 0 부근이거나 양의 값을 취하고 있다. 따라서, TFT 의 임계값 전압이 현저하게 마이너스측에 나타나는 것을 억제한다는 관점에서, 제 1 영역의 조성이 c/(a ＋ b ＋ c) ≥ 0.200 으로 나타나는 것이 바람직한 것을 알 수 있다.
또, 도 16 에 나타내는 바와 같이, TFT (40) 의 임계값 전압을 0 V 보다 플러스측에 보다 높게 할 수 있다는 관점에서, 제 1 영역의 조성은, c/(a ＋ b ＋ c) ≥ 1/3 으로 나타내는 것이 보다 바람직한 것을 알 수 있다.
또한, 임계값 전압이 거의 포화되고, Zn 의 조성 비율에 대한 임계값 전압의 변동을 억제할 수 있다는 관점에서, 제 1 영역의 조성은, c/(a ＋ b ＋ c) ≥ 0.400 으로 나타내는 것이 보다 더 바람직한 것을 알 수 있다.
다음으로, 이동도에 대해 재주목한다.
도 17 은, 이동도와, 제 1 영역에 있어서의 In 과 Sn 과 Zn 의 조성비의 합계에 대한 Zn 비｛c/(a ＋ b ＋ c)｝의 관계를 표 3 에 기초하여 플롯한 그래프도이다. 또한, 도면 중의 점선은, In 과 Sn 과 Zn 의 조성비의 합계에 대한 각 Zn 비에 있어서의 이동도의 플롯의 평균치를 연결한 선이다.
도 17 에 나타내는 바와 같이, 이동도는 Zn 비｛c/(a ＋ b ＋ c)｝에 의존하고 있고, 이 Zn 비가 감소함에 따라 이동도가 상승하고 있는 경향을 간파할 수 있다. 그리고, Zn 비가 0.800 에서 0.700 으로 감소함에 따라 급격하게 상승하고, 0.700 이하에서 이동도가 30 ㎠/Vs 초과로 되어 있는 것도 확인할 수 있었다. 따라서, 이동도를 30 ㎠/Vs 초과로 한다는 관점에서, 제 1 영역의 조성은, c/(a ＋ b ＋ c) ≤ 0.700 으로 나타내는 것이 바람직한 것을 알 수 있다.
이동도에 대해, In 비로 시점을 바꾸어 고찰한다.
도 18 은, 이동도와, 제 1 영역에 있어서의 In 과 Sn 과 Zn 의 조성비의 합계에 대한 In 비｛a/(a ＋ b ＋ c)｝의 관계를 표 3 에 기초하여 플롯한 그래프도이다. 또한, 도면 중의 점선은, In 과 Sn 과 Zn 의 조성비의 합계에 대한 각 In 비에 있어서의 이동도의 플롯의 평균치를 연결한 선이다.
도 18 에 나타내는 바와 같이, 이동도는 In 비｛a/(a ＋ b ＋ c)｝에 의존 하고 있고, 이 In 비가 증대함에 따라 이동도가 상승하고 있는 경향을 간파할 수 있다. 그리고, In 비가 0.100 에서 1/3 으로 증대함에 따라 급격하게 상승하고, 1/3 이후에서 이동도가 40 ㎠/Vs 초과가 되어 있는 것도 확인할 수 있었다. 따라서, 제 1 영역의 조성은, a/(a ＋ b ＋ c) ≥ 1/3 으로 나타내는 것이 바람직한 것을 알 수 있었다.
다음으로, 임계값 시프트량 ΔVth 에 대해 재주목한다.
도 19 는, 임계값 시프트량 ΔVth 와, 제 1 영역에 있어서의 In 과 Sn 과 Zn 의 조성비의 합계에 대한 Zn 비｛c/(a ＋ b ＋ c)｝의 관계를 표 3 에 기초하여 플롯한 그래프도이다. 또한, 도면 중의 점선은, In 과 Sn 과 Zn 의 조성비의 합계에 대한 각 Zn 비에 있어서의 임계값 시프트량 ΔVth 의 플롯의 평균치를 연결한 선이다.
도 19 에 나타내는 바와 같이, 이동도나 임계값 전압에 비해, 임계값 시프트량 ΔVth 는 Zn 비에 의존하고 있지 않은 것처럼 간파할 수 있다. 그러나, Zn 비 c 가 0.1 과 0.8 일 때에는, 임계값 시프트량의 절대값 ｜ΔVth｜ 가 0.8 V 이상이 되어 기준이 되는 1 V 에 가까워지지만, Zn 비 c 가 0.200 ≤ c/(a ＋ b ＋ c) ≤ 0.700 의 범위 내 (도 9 에 나타내는 해칭 범위) 이면, 그 양단의 c = 0.1 과 c = 0.8 일 때에 비해 임계값 시프트량의 절대값 ｜ΔVth｜ 를 현저하게 저감할 수 있고, 0.6 V 미만으로 억제할 수가 있는 것을 확인할 수 있었다.
따라서, 제 1 영역의 조성은, 0.200 ≤ c/(a ＋ b ＋ c) ≤ 0.700 인 것이 보다 바람직한 것을 알 수 있다.
＜TFT 특성에 대한 제 1 영역 막두께 의존성＞
다음으로, TFT 특성에 대한 제 1 영역의 막두께 의존성에 대해 검토했다.
검토하는데 있어서, 실시예 6 과 구성 (제 1 영역의 조성은 a ： b ： c = 0.2 ： 0.2 ： 0.4) 이 동일하고 제 1 영역의 막두께만이 각각 상이한 실시예 11 ∼ 15 에 관련된 TFT 를 제작했다. 실시예 11 ∼ 15 에 관련된 TFT 의 제 1 영역의 막두께는, 각각 10, 15, 30, 50, 70 nm 로 했다.
다음으로, 제작한 실시예 11 ∼ 15 및 실시예 6 에 관련된 TFT 에 대해, 상기 서술한 방법을 이용하여 각각, 이동도, 임계값 전압, 오프 전류, 및 S 값을 측정했다. 그리고, 측정한 결과를 이하의 표 4 에 정리했다.
Figure pct00007
표 4 에 나타내는 바와 같이, 제 1 영역의 막두께가 70 nm 이면, 임계값 전압이 대폭 마이너스측에 나타남과 함께, 약간의 S 값의 악화를 간파할 수 있다. 따라서, 제 1 영역의 막두께는, 50 nm 이하인 것이 바람직한 것을 알 수 있었다. 50 nm 이하이면 TFT 의 임계값 전압이 현저하게 마이너스측에 나타나는 것을 억제할 수 있고, 또 S 값의 악화도 억제할 수 있기 때문이다.
또, 제 1 영역의 막두께가 30 nm 이하이면, 임계값 전압이 정의 값을 취하는 것을 간파할 수 있다. 따라서, 제 1 영역의 막두께는, 30 nm 이하인 것이 바람직한 것을 알 수 있었다.
일본 출원 2012-101414 의 개시는 그 전체가 참조에 의해 본 명세서에 받아들여진다.
본 명세서에 기재된 모든 문헌, 특허 출원, 및 기술 규격은, 개개의 문헌, 특허 출원, 및 기술 규격이 참조에 의해 받아들여지는 것이 구체적이고 또한 개별적으로 기재된 경우와 동일한 정도로, 본 명세서 중에 참조에 의해 받아들여진다.

Claims (19)

  1. 산화물 반도체층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 전계 효과형 트랜지스터로서,
    상기 산화물 반도체층은,
    In(a)Sn(b)Zn(c)O(d) (a ＞ 0, b ＞ 0, c ＞ 0, d ＞ 0, a ＋ b ＋ c = 1) 를 포함하는 제 1 영역과,
    상기 제 1 영역보다 상기 게이트 전극으로부터 먼 측에 배치되어 있고, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0, e ＋ f ＋ g = 1) 를 포함하는 제 2 영역을 갖는, 전계 효과형 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 1 영역의 조성은, c/(a ＋ b ＋ c) ≥ 0.200 으로 나타내는, 전계 효과형 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 영역의 조성은, c/(a ＋ b ＋c ) ≤ 0.700 으로 나타내는, 전계 효과형 트랜지스터.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 영역의 조성은, c/(a ＋ b ＋c ) ≥ 1/3 으로 나타내는, 전계 효과형 트랜지스터.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 영역의 조성은, c/(a ＋ b ＋ c) ≥ 0.400 으로 나타내는, 전계 효과형 트랜지스터.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 영역의 조성은, a/(a ＋ b ＋ c) ≥ 1/3 으로 나타내는, 전계 효과형 트랜지스터.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 영역의 막두께는, 50 nm 이하인, 전계 효과형 트랜지스터.
  8. 제 7 항에 있어서,
    상기 제 1 영역의 막두께는, 16 nm 이하인, 전계 효과형 트랜지스터.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 영역의 막두께는, 5 nm 이상인, 전계 효과형 트랜지스터.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 2 영역의 조성은, f/(e ＋ f) ≤ 0.875 로 나타내는, 전계 효과형 트랜지스터.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 제 2 영역의 조성은, f/(e ＋ f) ＞ 0.250 으로 나타내는, 전계 효과형 트랜지스터.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 2 영역의 막두께는, 10 nm 초과 70 nm 미만인, 전계 효과형 트랜지스터.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 비정질막인, 전계 효과형 트랜지스터.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제 2 영역은, 상기 제 1 영역보다 전기 전도도가 낮은, 전계 효과형 트랜지스터.
  15. 산화물 반도체층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 전계 효과형 트랜지스터의 제조 방법으로서,
    상기 산화물 반도체층의 성막 공정으로서,
    In(a)Sn(b)Zn(c)O(d) (a ＞ 0, b ＞ 0, c ＞ 0, d ＞ 0, a ＋ b ＋ c = 1) 를 포함하는 제 1 영역을, 성막실 내를 제 1 산소 분압/아르곤 분압으로 하여 스퍼터링법에 의해 성막하는 제 1 성막 공정과,
    상기 제 1 영역보다 상기 게이트 전극으로부터 먼 측에 배치되고, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0, e ＋ f ＋ g = 1) 를 포함하는 제 2 영역을, 상기 성막실 내를 제 2 산소 분압/아르곤 분압으로 하여 스퍼터링법에 의해 성막하는 제 2 성막 공정을 갖는, 전계 효과형 트랜지스터의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 1 산소 분압/아르곤 분압이, 상기 제 2 산소 분압/아르곤 분압보다 높은, 전계 효과형 트랜지스터의 제조 방법.
  17. 제 1 항 내지 제 14 항 중 어느 한 항에 기재된 전계 효과형 트랜지스터를 구비하는, 표시 장치.
  18. 제 1 항 내지 제 14 항 중 어느 한 항에 기재된 전계 효과형 트랜지스터를 구비하는, 이미지 센서.
  19. 제 1 항 내지 제 14 항 중 어느 한 항에 기재된 전계 효과형 트랜지스터를 구비하는, X 선 센서.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170080047A (ko) * 2015-12-31 2017-07-10 엘지디스플레이 주식회사 산화물 박막 트랜지스터와 그를 포함하는 표시 장치 및 그 제조방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9362313B2 (en) * 2012-05-09 2016-06-07 Kobe Steel, Ltd. Thin film transistor and display device
JP6494184B2 (ja) * 2014-06-12 2019-04-03 三菱電機株式会社 薄膜トランジスタ、アクティブマトリックス基板、薄膜トランジスタの製造方法およびアクティブマトリックス基板の製造方法
US10340390B2 (en) * 2015-06-08 2019-07-02 Sharp Kabushiki Kaisha Semiconductor device and method for producing the same
WO2017099024A1 (ja) * 2015-12-09 2017-06-15 シャープ株式会社 アクティブマトリクス基板およびそれを備える液晶表示パネル
WO2017098369A1 (en) * 2015-12-11 2017-06-15 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device, and display device
CN109121438B (zh) * 2016-02-12 2022-02-18 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
JP7063712B2 (ja) * 2018-05-09 2022-05-09 株式会社神戸製鋼所 酸化物半導体層を含む薄膜トランジスタ

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010021333A (ja) * 2008-07-10 2010-01-28 Fujifilm Corp 金属酸化物膜とその製造方法、及び半導体装置
JP2011124360A (ja) * 2009-12-10 2011-06-23 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011135066A (ja) * 2009-11-28 2011-07-07 Semiconductor Energy Lab Co Ltd 積層酸化物材料、半導体装置、および半導体装置の作製方法
JP2012054547A (ja) * 2010-08-06 2012-03-15 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2146379B1 (en) * 2008-07-14 2015-01-28 Samsung Electronics Co., Ltd. Transistor comprising ZnO based channel layer
KR101516050B1 (ko) * 2008-08-27 2015-05-04 이데미쓰 고산 가부시키가이샤 전계 효과형 트랜지스터, 그의 제조 방법 및 스퍼터링 타겟
JP5626978B2 (ja) * 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010021333A (ja) * 2008-07-10 2010-01-28 Fujifilm Corp 金属酸化物膜とその製造方法、及び半導体装置
JP2011135066A (ja) * 2009-11-28 2011-07-07 Semiconductor Energy Lab Co Ltd 積層酸化物材料、半導体装置、および半導体装置の作製方法
JP2011124360A (ja) * 2009-12-10 2011-06-23 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2012054547A (ja) * 2010-08-06 2012-03-15 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170080047A (ko) * 2015-12-31 2017-07-10 엘지디스플레이 주식회사 산화물 박막 트랜지스터와 그를 포함하는 표시 장치 및 그 제조방법

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