KR20140130915A - 범프를 갖는 반도체 소자를 제조하는 방법 - Google Patents

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천진호
박병률
진정기
최길현
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Abstract

씨드 금속층 상에 사이드 리세스를 갖는 포토레지스트 패턴을 형성하고, 도금 공정을 수행하여 상기 사이드 리세스를 채우는 헴을 갖는 도금층을 형성하는 것을 포함하는 반도체 소자 형성 방법이 설명된다.

Description

범프를 갖는 반도체 소자를 제조하는 방법{Method of fabricating a semiconductor device having a bump}
본 발명은 범프를 갖는 반도체 소자 및 그것을 제조하는 방법에 관한 것이다.
반도체 소자의 집적도가 점차 높아지고 고성능을 갖게 되면서 입출력을 위한 범프들의 수가 증가하고 있다. 이에 따라, 범프들의 피치도 축소되고 있으며, 범프의 기계적 및 물리적 안정성이 더욱 중요하게 요구된다. 특히, 범프를 형성하는 공정에서, 필연적으로 범프의 하부에 언더-컷이 형성되는데, 이 언더-컷은 범프의 기계적, 물리적 안정성에 좋지 않으므로, 언더-컷을 줄이거나 언더-컷이 범프에 주는 영향을 줄이는 연구가 필요하다.
본 발명이 해결하고자 하는 과제는 범프를 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 범프를 갖는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 언더-컷의 영향이 적은 반도체 소자의 범프를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 언더-컷의 영향이 적은 반도체 소자의 범프를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 헴(hem)을 갖는 반도체 소자의 범프를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 헴(hem)을 갖는 반도체 소자의 범프를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 형성하는 방법은 기판 상에 금속 배선을 형성하고, 상기 금속 배선 상에 상기 금속 배선의 상부 표면의 일부를 노출시키는 오프닝을 갖는 패시베이션 층을 형성하고, 상기 금속 배선의 상기 노출된 상부 표면 및 상기 패시베이션 층 상에 씨드 금속층을 컨포멀하게 형성하고, 상기 씨드 금속층 상에 베이스 레진, 가교제 및 용제를 포함하는 포토레지스트 층을 형성하고, 노광-전 베이크 공정을 수행하여 상기 포토레지스트 층 내의 상기 용제를 제거하되 상기 용제의 일부가 상기 포토레지스트 층 내에 잔존하고, 노광 공정, 노광-후 베이크 공정, 및 현상 공정을 수행하여 상기 씨드 금속층의 제1 부분을 노출시키는 범프 홀을 갖는 포토레지스트 패턴을 형성하되, 상기 범프 홀은 종단면도에서 상기 범프 홀의 측면 외부 방향으로 상기 포토레지스트 패턴이 제거된 사이드 리세스를 갖고, 제1 도금 공정을 수행하여 노출된 상기 씨드 금속층의 상기 제1 부분 상에 상기 범프 홀을 채우는 제1 도금층을 형성하되, 상기 제1 도금층은 상기 사이드 리세스를 채우는 헴을 갖고, 상기 포토레지스트 패턴을 제거하여 상기 씨드 금속층의 제2 부분을 노출시키고, 및 노출된 상기 씨드 금속층의 상기 제2 부분을 제거하는 것을 포함하고, 상기 헴의 하부에 상기 씨드 금속층이 제거된 언더-컷을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 형성 방법은 기판 상에 패시베이션 층을 형성하고, 상기 패시베이션 층 상에 베리어 금속층을 형성하고, 상기 베리어 금속층 상에 씨드 금속층을 형성하고, 상기 씨드 금속층 상에 유기 용제를 포함하는 포토레지스트 층을 형성하고, 노광-전 베이크 공정을 수행하여 상기 포토레지스트 층의 상기 유기 용제의 대부분을 제거하고, 노광 공정, 노광-후 공정, 및 현상 공정을 수행하여 상기 포토레지스트 층을 포토레지스트 패턴으로 변환하되, 상기 포토레지스트 패턴은 상기 씨드 금속층의 상부 표면의 일부를 노출하는 사실상 수직한 측벽을 갖는 범프 홀을 갖고, 도금 공정을 수행하여 노출된 상기 씨드 금속층의 상기 상부 표면 상에 상기 범프 홀을 채우는 도금층을 형성하는 것을 포함할 수 있다. 상기 범프 홀은 상기 포토레지스트 패턴의 하부에 상기 씨드 금속 층의 상기 상부 표면을 부분적으로 노출하는 사이드 리세스를 가질 수 있다. 상기 도금층은 상기 사이드 리세스를 채우는 돌출한 헴을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자는 언더-컷의 영향이 적은 범프를 포함할 수 있다. 따라서, 범프의 기계적, 물리적 안정성이 우수하게 개선될 수 있고, 반도체 소자의 전기적 성능, 기계적 강도, 물리적 내구성, 및 수명 등이 개선될 수 있다.
도 1a 내지 1d는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들을 개략적으로 도시한 종단면도들이다.
도 2a 내지 2l 및 도 3은 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들을 제조하는 방법들을 개략적으로 설명하는 종단면도들이다.
도 4a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 범프를 갖는 반도체 소자들 중 적어도 하나를 포함하는 메모리 모듈을 개념적으로 도시한 도면이다.
도 4b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 범프를 갖는 반도체 소자들 중 적어도 하나를 포함하는 메모리 카드를 개념적으로 도시한 도면이다.
도 4c 및 4d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 범프를 갖는 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템들을 개념적으로 도시한 블록도들이다.
도 4e는 본 발명의 기술적 사상의 다양한 실시예들에 의한 범프를 갖는 반도체 소자들 중 적어도 하나를 포함하는 모바일 무선 기기를 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a 내지 1d는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들을 개략적으로 도시한 종단면도들이다.
도 1a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10A)는, 기판(100) 상에 배치된 트랜지스터(110), 하부 층간 절연층(120), 상부 층간 절연층(125), 하부 금속 배선들(131, 132) 및 하부 비아들(136, 137), 금속 층간 절연층(140), 상부 금속 배선들(151, 152) 및 상부 비아들(156, 157), 패시베이션 층(160), 및 범프 (190A)를 포함할 수 있다.
기판(100)은 단결정 실리콘 웨이퍼, SOI(silicon on insulator) 웨이퍼, SIGe 웨이퍼, SiC 웨이퍼, 또는 3족 원소들(Al, Ga, In)과 5족 원소들(O, As, Sb)이 결합된 화합물 반도체 웨이퍼를 포함할 수 있다.
트랜지스터(110)는 게이트 패턴(111), 소스 영역(118) 및 드레인 영역(119)을 포함할 수 있다. 게이트 패턴(111)은 게이트 절연층(112), 게이트 전극(113), 게이트 캡핑층(114), 및 게이트 스페이서(115)를 포함할 수 있다. 게이트 절연층(112)은 기판(100)의 표면 상에 직접적으로 형성될 수 있다. 게이트 절연층(112)은 산화물(oxide)을 포함할 수 있다. 예를 들어, 게이트 절연층(112)은 SiO2 같은 산화된 실리콘(oxidized silicon) 또는 HfO2, Al2O3 같은 산화된 금속(oxidized metal)을 포함할 수 있다. 게이트 전극(113)은 도핑된 다결정 실리콘, 금속 실리사이드, 및/또는 텅스텐이나 구리 같은 금속을 포함할 수 있다. 게이트 캡핑층(114) 및 게이트 스페이서(115)는 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 같은 절연물을 포함할 수 있다. 소스 영역(118) 및 드레인 영역(119)은 기판(100)의 일부이고, 인(P, phousphorous) 또는 비소(As, arsenic) 같은 n형 도펀트 또는 보론(B, boron) 같은 p형 도펀트를 포함할 수 있다.
하부 층간 절연층(120)은 기판(100) 및 트랜지스터(110)를 덮을 수 있다. 예를 들어, 하부 층간 절연층(120)은 기판(100)의 표면 및 트랜지스터(100)의 게이트 스페이서(115)와 접촉할 수 있다. 하부 층간 절연층(120)과 트랜지스터(100)의 상면은 동일할(co-planar)할 수 있다. 하부 층간 절연층(120)은 실리콘 산화물을 포함할 수 있다.
상부 층간 절연층(125)은 하부 층간 절연층(120) 및 트랜지스터(110)를 덮을 수 있다. 상부 층간 절연층(125)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
하부 금속 배선들(131, 132)은 상부 층간 절연층(125)의 내부의 상부에 매립될 수 있다. 예를 들어, 하부 금속 배선들(131, 132)의 상면들과 상부 층간 절연층(125)의 상면은 동일(co-planar)할 수 있다. 하부 금속 배선들(131, 132)은 게이트 전극(113)과 전기적으로 연결된 제1 하부 금속 배선(131) 및 기판(100)과 전기적으로 연결된 제2 하부 금속 배선(132)을 포함할 수 있다. 하부 금속 배선들(131, 132)은 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
제1 하부 금속 배선(131)은 제1 하부 비아(136)를 통하여 게이트 전극(113)과 전기적으로 연결될 수 있다. 예를 들어, 제1 하부 비아(136)는 상부 층간 절연층(125) 및 게이트 캡핑층(114)을 수직으로 관통할 수 있다. 제2 하부 금속 배선(132)은 제2 하부 비아(137)를 통하여 기판(100)과 전기적으로 연결될 수 있다. 예를 들어, 제2 하부 비아(137)는 상부 층간 절연층(125) 및 하부 층간 절연층(120)을 수직으로 관통할 수 있다. 제1 하부 비아(136) 및 제2 하부 비아(137)는 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
금속 층간 절연층(140)은 상부 층간 절연층(125) 및 하부 금속 배선들(131, 132)을 덮을 수 있다. 금속 층간 절연층(140)은 실리콘 산화물을 포함할 수 있다.
상부 금속 배선들(151, 152)은 금속 층간 절연층(140)의 상부에 매립될 수 있다. 예를 들어, 상부 금속 배선들(151, 152)의 상면들과 금속 층간 절연층(140)의 상면은 동일(co-planar)할 수 있다. 상부 금속 배선들(151, 152)은 제1 하부 금속 배선(131)과 전기적으로 연결된 제1 상부 금속 배선(151) 및 제2 하부 금속 배선(132)과 전기적으로 연결된 제2 상부 금속 배선(152)과 전기적으로 연결될 수 있다. 상부 금속 배선들(151, 152)은 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
제1 상부 금속 배선(151)은 제1 상부 비아(156)를 통하여 제1 하부 금속 배선(131)과 전기적으로 연결될 수 있고, 및 제2 상부 금속 배선(152)은 제2 상부 비아(157)를 통하여 제2 하부 금속 배선(132)과 전기적으로 연결될 수 있다. 예를 들어, 제1 상부 비아(156) 및 제2 상부 비아(167)는 금속 층간 절연층(140)을 수직으로 관통할 수 있다. 제1 상부 비아(156) 및 제2 상부 비아(167)는 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
패시베이션 층(160)은 금속 층간 절연층(140) 및 상부 금속 배선들(151, 152)을 덮을 수 있다. 패시베이션 층(160)은 상부 금속 배선들(151, 152)의 상면을 부분적으로 노출시킬 수 있다. 패시베이션 층(160)은 실리콘 질화물 또는 폴리이미드를 포함할 수 있다.
범프(190)는 배리어 금속층(171), 씨드 금속층(172), 헴(191H)을 갖는 하부 도금층(191), 상부 도금층(192), 및 솔더 층(193)을 가질 수 있다.
배리어 금속층(171)은 노출된 상부 금속 배선들(151, 152)의 상면들을 덮고, 및 패시베이션 층(160)의 상면 상으로 연장할 수 있다. 배리어 금속층(171)은 Ti, TiN, Ta, TaN 같은 배리어 금속을 포함할 수 있다.
씨드 금속층(172)은 배리어 금속층(171) 상에 직접적으로 형성될 수 있다. 씨드 금속층(172)은 구리를 포함할 수 있다. 배리어 금속층(171) 및 씨드 금속층(171)은 컨포멀하게 형성될 수 있다. 배리어 금속층(171)의 측면 단부들 및 씨드 금속층(171)의 측면 단부들은 실질적으로 수직으로 정렬될 수 있다. 씨드 금속층(172)은 구리(Cu), 루데늄(Ru), 니켈(Ni), 텅스텐(W) 같은 씨드용 금속을 포함할 수 있다.
하부 도금층(191)은 씨드 금속층(172) 상에 형성될 수 있다. 하부 도금층(191)은 배리어 금속층(171) 또는 씨드 금속층(172)의 측면 단부들보다 측방향으로 돌출한 헴(191H)을 가질 수 있다. 헴(191H)은 측면도(in a side view)에서 상면이 경사지고 하면이 수평인 발 모양(foot-shape)을 가질 수 있다. 헴(191H)은 상면도(in a top view)에서 범프(190), 배리어 금속층(171), 및/또는 씨드 금속층(172)의 주변을 에워싸는 림 모양(rim-shape) 모양을 가질 수 있다. 따라서, 헴(191H)의 하부에는 언더-컷(Uc)이 형성될 수 있다. 하부 도금층(191)은 니켈 또는 구리를 포함할 수 있다.
상부 도금층(192)은 하부 도금층(191) 상에 형성될 수 있다. 상부 도금층(192)은 구리 또는 니켈을 포함할 수 있다. 하부 도금층(191) 및 상부 도금층(192)은 단 모양(mesa-shape)을 가질 수 있다.
솔더 층(193)은 상부 도금층(192) 상에 위로 볼록한 모양을 가질 수 있다. 솔더 층(192)은 주석(Sn) 및 은(Ag)을 포함할 수 있다.
도 1b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10B)는 기판(100) 상에 배치된 트랜지스터(110), 하부 층간 절연층(120), 상부 층간 절연층(125), 하부 금속 배선들(131, 132) 및 하부 비아들(136, 137), 금속 층간 절연층(140), 상부 금속 배선들(151, 152) 및 상부 비아들(156, 157), 패시베이션 층(160), 및 범프 (190B)를 포함할 수 있다. 범프(190B)는 배리어 금속층(171), 씨드 금속층(172), 헴(191H)을 갖는 하부 도금층(191), 및 상부 도금층(192)을 가질 수 있다. 상부 도금층(192)의 상면이 노출될 수 있다. 본 발명의 일 실시예에 의한 반도체 소자(1b)는 상면이 노출된 상부 도금층(172)을 갖는 범프(190B)를 포함할 수 있다.
상면이 노출된 상부 도금층(172)을 갖는 범프(190B)는 범프간 직접 본딩(bump-to-bump direct bonding) 기술에 이용될 수 있다. 예를 들어, 상부 도금층(172)이 구리를 포함하는 경우, 범프(190B)는 구리 범프 직접 본딩 (copper bump direct bonding) 기술에 이용될 수 있다.
도 1c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10C)는 기판(100) 상에 배치된 트랜지스터(110), 하부 층간 절연층(120), 상부 층간 절연층(125), 하부 금속 배선들(131, 132) 및 하부 비아들(136, 137), 금속 층간 절연층(140), 상부 금속 배선들(151, 152) 및 상부 비아들(156, 157), 패시베이션 층(160), 및 범프 (190C)를 포함할 수 있다. 범프(190C)는 배리어 금속층(171), 씨드 금속층(172), 헴(191H)을 갖는 하부 도금층(191), 및 솔더 층(193)을 가질 수 있다. 하부 도금층(191)은 니켈 또는 구리를 포함할 수 있다.
도 1d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10D)는 기판(100) 상에 배치된 트랜지스터(110), 하부 층간 절연층(120), 상부 층간 절연층(125), 하부 금속 배선들(131, 132) 및 하부 비아들(136, 137), 금속 층간 절연층(140), 상부 금속 배선들(151, 152) 및 상부 비아들(156, 157), 패시베이션 층(160), 및 범프 (190D)를 포함할 수 있다. 범프(190D)는 배리어 금속층(171), 씨드 금속층(172), 및 헴(191H)을 갖는 하부 도금층(191)을 가질 수 있다. 하부 도금층(191)은 구리를 포함할 수 있다.
본 발명의 다양한 실시예들에 의한 반도체 소자들(10A-10D)은 각각 헴(191H)을 가진 범프들(190A-190D)를 가질 수 있다. 헴(191H)은 범프들(190A-190D)의 하부의 배리어 금속층(171) 및 씨드 금속층(172)의 언더-컷(Uc)의 수평 폭 또는 깊이를 작게할 수 있다. 따라서, 반도체 소자들(10A-10D)의 범프들(190A-190D)이 언더-컷(Uc)으로 받는 영향이 감소하므로, 범프들(190A-190D)의 건축적 특성이 우수해지고, 따라서 수평 점유 면적이 축소될 수 있다. 또한, 범프들(190A-190D) 간의 간격도 축소(shrink)될 수 있다. 그러므로, 본 발명의 기술적 사상에 의한 반도체 소자들(10A-10D)은 보다 좁은 면적 내에 배열된 보다 많은 수의 범프들(190A-190D)을 가질 수 있다.
도 2a 내지 2l은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 개략적으로 설명하는 종단면도들이다.
도 2a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 기판(100) 상에 트랜지스터(110)를 형성하고, 트랜지스터(110)를 덮는 하부 층간 절연층(120)을 형성하는 것을 포함할 수 있다.
기판(100)은 단결정 실리콘 웨이퍼, SOI(silicon on insulator) 웨이퍼, SIGe 웨이퍼, SiC 웨이퍼, 또는 3족 원소들(Al, Ga, In)과 5족 원소들(O, As, Sb)이 결합된 화합물 반도체 웨이퍼를 포함할 수 있다.
트랜지스터(110)는 게이트 패턴(111), 소스 영역(118) 및 드레인 영역(119)을 포함할 수 있다.
게이트 패턴(111)은 게이트 절연층(112), 게이트 전극(113), 게이트 캡핑층(114), 및 게이트 스페이서(115)를 포함할 수 있다. 게이트 절연층(112)은 기판(100)의 표면 상에 직접적으로 형성될 수 있다. 게이트 절연층(112)은 기판(100)의 표면을 산화시킴으로써 형성될 수 있다. 예를 들어, 게이트 절연층(112)은 SiO2 같은 산화된 실리콘(oxidized silicon) 또는 HfO2, Al2O3 같은 산화된 금속(oxidized metal)을 포함할 수 있다. 게이트 전극(113)은 도핑된 다결정 실리콘, 금속 실리사이드, 및/또는 텅스텐이나 구리 같은 금속을 포함할 수 있다. 게이트 캡핑층(114) 및 게이트 스페이서(115)는 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 같은 절연물을 포함할 수 있다. 소스 영역(118) 및 드레인 영역(119)은 기판(100) 내에 인(P, phousphorous) 또는 비소(As, arsenic) 같은 n형 도펀트 또는 보론(B, boron) 같은 p형 도펀트를 주입하여 형성될 수 있다.
하부 층간 절연층(120)은 트랜지스터(110)를 덮을 수 있다. 예를 들어, 하부 층간 절연층(120)은 기판(100) 및 게이트 스페이서(115)와 접촉할 수 있고, 하부 층간 절연층(120)의 상면과 게이트 패턴(110)의 상면은 동일(co-planar)하게 형성될 수 있다. 하부 층간 절연층(120)은 CVD 공정을 통하여 형성된 실리콘 산화물을 포함할 수 있다.
도 2b를 참조하면, 상기 방법은 게이트 패턴(111) 및 하부 층간 절연층(120) 상에 상부 층간 절연층(125) 및 하부 금속 배선들(131, 132)을 형성하는 것을 포함할 수 있다. 상부 층간 절연층(125)은 실리콘 산화물을 포함할 수 있다. 하부 금속 배선들(131, 132)은 상부 층간 절연층(125)의 상부에 매립된 형태로 형성될 수 있다. 예를 들어, 하부 금속 배선들(131, 132)의 상면들과 상부 층간 절연층(125)의 상면은 동일(co-planar)할 수 있다. 하부 금속 배선들(131, 132)은 게이트 전극(113)과 전기적으로 연결된 제1 하부 금속 배선(131) 및 기판(100)과 전기적으로 연결된 제2 하부 금속 배선(132)을 포함할 수 있다.
하부 금속 배선들(131, 132)은 텅스텐 또는 구리 같은 금속을 포함할 수 있다. 제1 하부 금속 배선(131)은 제1 하부 비아(136)를 통하여 게이트 전극(113)과 전기적으로 연결될 수 있다. 예를 들어, 제1 하부 비아(136)는 상부 층간 절연층(125) 및 게이트 캡핑층(114)을 수직으로 관통할 수 있다. 제2 하부 금속 배선(132)은 제2 하부 비아(137)를 통하여 기판(100)과 전기적으로 연결될 수 있다. 예를 들어, 제2 하부 비아(137)는 상부 층간 절연층(125) 및 하부 층간 절연층(120)을 수직으로 관통할 수 있다. 제1 하부 비아(136) 및 제2 하부 비아(137)는 텅스텐 또는 구리 같은 금속을 포함할 수 있다. 하부 금속 배선들(131, 132) 및 하부 비아들(136, 137)은 듀얼 다마신 공정을 이용하여 형성될 수 있다.
도 2c를 참조하면, 상기 방법은 상부 층간 절연층(125) 및 하부 금속 패턴들(131, 132) 상에 금속 층간 절연층(140, inter-metal insulating layer) 및 상부 금속 배선들(151, 152)을 형성하는 것을 포함할 수 있다. 금속 층간 절연층(140)은 실리콘 산화물을 포함할 수 있다. 상부 금속 배선들(151, 152)은 금속 층간 절연층(140)의 상부에 매립된 형태로 형성될 수 있다. 예를 들어, 상부 금속 배선들(151, 152)의 상면들과 금속 층간 절연층(140)의 상면은 동일(co-planar)할 수 있다. 상부 금속 배선들(151, 152)은 제1 하부 금속 배선(131)과 전기적으로 연결된 제1 상부 금속 배선(151) 및 제2 하부 금속 배선(132)과 전기적으로 연결된 제2 상부 금속 배선(152)과 전기적으로 연결될 수 있다. 상부 금속 배선들(151, 152)은 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
제1 상부 금속 배선(151)은 제1 상부 비아(156)를 통하여 제1 하부 금속 배선(131)과 전기적으로 연결될 수 있고, 및 제2 상부 금속 배선(152)은 제2 상부 비아(157)를 통하여 제2 하부 금속 배선(132)과 전기적으로 연결될 수 있다. 예를 들어, 제1 상부 비아(156) 및 제2 상부 비아(157)는 금속 층간 절연층(140)을 수직으로 관통할 수 있다. 제1 상부 비아(156) 및 제2 상부 비아(167)는 텅스텐 또는 구리 같은 금속을 포함할 수 있다. 상부 금속 배선들(151, 152) 및 상부 비아들(156, 157)은 듀얼 다마신 공정을 이용하여 형성될 수 있다.
도 2d를 참조하면, 상기 방법은 금속 층간 절연층(140) 및 상부 금속 배선들(151, 152)을 덮는 패시베이션 층(160)을 형성하고, 상부 금속 배선들(151, 152)의 상면의 일부를 선택적, 부분적으로 노출시키는 오프닝들(165)을 형성하는 것을 포함할 수 있다. 패시베이션 층(160)은 실리콘 질화물 또는 폴리이미드를 포함할 수 있다. 오프닝들(165)은 사진/식각 공정(photo/etch process)을 통하여 형성될 수 있다.
도 2e를 참조하면, 상기 방법은 패시베이션 층(160)의 표면들 및 노출된 상부 금속 배선들(151, 152)의 표면 상에 배리어 금속층(171) 및 씨드 금속층(172)을 컨포멀하게 형성하는 것을 포함할 수 있다. 배리어 금속층(171)은 CVD 공정 등을 통하여 형성될 수 있다. 배리어 금속층(171)은 Ti, TiN, Ta, TaN 같은 배리어 금속을 포함할 수 있다. 씨드 금속층(172)은 스퍼터링 같은 PVD 공정을 통하여 배리어 금속층(171) 상에 형성될 수 있다. 씨드 금속층(172)은 구리(Cu), 루데늄(Ru), 니켈(Ni), 텅스텐(W) 같은 씨드용 금속을 포함할 수 있다.
도 2f를 참조하면, 상기 방법은 씨드 금속층(172) 상에 포토레지스트 층(180)을 형성하고 노광-전 베이크 공정(pre-exposure bake process)을 수행하는 것을 포함할 수 있다. 본 실시예에서, 포토레지스트 층(180)이 네가티브 타입인 경우가 설명된다. 따라서, 포토레지스트 층(180)은 가교부(cross-linking portion)를 가진 베이스 레진(base resin), 가교제(cross-linker), 다양한 첨가제(additives) 및 용제(solvent)를 포함할 수 있다. 예를 들어, 포토레지스트 층(180)은 점성을 가진 액상 또는 젤 형태의 조성물을 포함할 수 있다. 따라서, 포토레지스트 층(180)은 회전 코팅 공정(spin coating process)를 통하여 형성될 수 있다. 노광-전 베이크 공정은 포토레지스트 층(180)이 코팅된 기판(100)을 베이크 오븐(oven) 내에 로딩하고, 및 가열하여 포토레지스트 층(180)의 내부의 용제를 제거하는 것을 포함할 수 있다.
용제는 다양한 유기 화합물을 포함할 수 있다. 예를 들어, 용제는 펜탄(pentane, CH3 -CH2 -CH2 -CH2 -CH3, 36℃), 시클로펜탄(cyclopentane, C5H10, 40℃), 헥산(hexan, CH3 -CH2 -CH2 -CH2 -CH2 -CH3, 69℃), 시클로헥산(cyclohexane, C6H12, 81℃), 벤젠(benzene, C6H6, 80℃), 톨루엔(toluene, C6H5-CH3, 111℃), 1,4-다이옥산(1,4-dioxane, -CH2-CH2-O-CH2-CH2-O-, 101℃), 클로로포름(chloroform, CHCl3, 61℃), 디에틸 에테르(diethyl ether, CH3-CH2-O-CH2-CH3, 35℃), 디클로로메탄(dichloromethane; DCM, CH2Cl2, 40℃), 테트라히드로퓨란(tetrahydrofuran; THF, -CH2-CH2-O-CH2-CH2-, 66℃), 에틸아세테이트(ethyl acetate, CH3-C(=O)-O-CH2-CH3, 77℃), 아세톤(acetone, CH3-C(=O)-CH3, 56℃), 디메틸포름아미드(dimethylformamide; DMF, H-C(=O)N(CH3)2, 153℃), 아세톤이트릴(acetonitrile; MeCN, CH3-C≡N, 82℃), 디메틸 술프옥사이드(dimethyl sulfoxide; DMSO, CH3-S(=O)-CH3, 189℃), 프로필렌 카보네이트(propylene carbonate, C4H6O3, 240℃, 포르믹산(formic acid, H-C(=O)OH, 101℃), n-부탄올(n-butanol, CH3-CH2-CH2-CH2-OH, 118℃), 이소프로판올(Isopropanol; IPA, CH3-CH(-OH)-CH3, 82℃, n-프로판올(n-propanol, CH3-CH(-OH)-CH3, 97℃, 에탄올(ethanol, CH3-CH2-OH, 79℃), 메탄올(methanol, CH3-OH, 65℃), 아세틱산(acetic acid, CH3-C(=O)OH, 118℃), 니트로메탄(nitromethane, CH3-NO2, 100-103℃), 및 물(water, H-O-H, 100℃) 중 적어도 하나 이상을 포함할 수 있다. 괄호 안의 온도들은 끓는 점들(boiling points)이다.
노광-전 베이크 공정은 포토레지스트 층(180)이 함유한 용제의 끓는 점보다 높고, 베이스 레진의 유리 전이 온도보다 낮은 온도에서 수행될 수 있다. 예를 들어, 용제의 끓는 점이 약 100℃ 이고, 베이스 레진의 유리 전이 온도가 150℃라고 가정하면, 노광-전 베이크 공정은 100℃ 내지 150℃의 온도에서 수행될 수 있다. 노광-전 베이크 공정은 포토레지스트 층(180)의 내부에 최초 함유량 또는 총 함유량 중 대부분(almost)을 제거할 수 있다. 예를 들어, 최초 함유량 또는 총 함유량의 80 내지 95%를 제거하고, 약 5 내지 20%의 용제를 잔존시키는 것을 포함할 수 있다. 예를 들어, 용제의 끓는 점보다 높은 온도의 베이크 오븐 내에서 충분한 "제거 시간" 이상의 시간 동안 포토레지스트 층(180)을 둘 경우 99% 이상의 용제가 기화 및 제거된다고 가정하면, 본 발명의 일 실시예에 의한 노광-전 베이크 공정은 "제거 시간" 보다 짧은 "잔존 시간" 동안 수행될 수 있다. 예를 들어, "잔존 시간"은 "제거 시간"의 약 75 지 95%이다. "제거 시간"이 5분 (300초)라고 가정하면, "잔존 시간"은 약 3분 45초 내지 4분 45초 정도일 수 있다. 용제가 자연 건조를 통하여 제거되는 것을 고려하면, "제거 시간"은 더 짧거나 더 길게 조절될 수 있다. 노광-전 베이크 공정의 온도를 낮추면 "제거 시간"은 길어질 것이고, 온도를 올리면 "제거 시간"은 짧아질 것이다. 따라서, 온도와 시간은 적절하게 조절될 수 있다.
도 2g를 참조하면, 상기 방법은 노광 공정을 수행하는 것을 포함할 수 있다. 노광 공정은 포토리소그래피 장비를 이용하여 포토레지스트 층(180)의 노광 영역(Re)에 선택적으로 UV 빛(ultra violet light)을 조사하는 것을 포함할 수 있다. 예를 들어, 노광 공정에서 상부 금속 배선들(151, 152)과 수직으로 정렬되는 비-노광 영역들(Rn)은 UV 빛에 조사되지 않고, 및 상부 금속 배선들(151, 152)과 수직으로 정렬되지 않는 노광 영역들(Re)은 UV 빛에 노출될 수 있다.
도 2h를 참조하면, 상기 방법은 노광-후(post-exposure) 베이크 공정 및 현상(developing) 공정을 수행하여 포토레지스트 패턴(185)을 형성하는 것을 포함할 수 있다. 노광-후 베이크 공정은 포토레지스트 층(180)의 내부의 가교제가 베이스 레진을 가교하여 현상제에 현상 내성을 갖도록 하는 것을 포함할 수 있다. 노광-후 베이크 공정은 베이크 오븐에 기판(100)을 투입하고 포토레지스트 층(180)의 베이스 레진의 유리 전이 온도(glass transition temperature)보다 낮은 온도로 가열하는 것을 포함할 수 있다. 노광-후 베이크 공정은 유기 용제의 끓는 점보다 상대적으로 베이스 레진의 유리 전이 온도와 가까운 온도에서 수행될 수 있다. 즉, 노광-후 베이크 공정은 노광-전 베이크 공정보다 높은 온도에서 수행될 수 있다.
현상 공정은 비-노광 영역(Rn)의 포토레지스트 층(180)을 제거하고, 노광 영역(Re)의 포토레지스트 층(180)을 남겨 포토레지스트 패턴(185)을 형성하는 것을 포함할 수 있다. 예를 들어, 현상 공정은 알칼리성 유기 용제를 포토레지스트 층(180) 상에 공급하여 비-노광 영역(Rn)의 포토레지스트 층(180)을 화학적으로 녹여 제거하는 것을 포함할 수 있다. 노광 영역(Re)의 포토레지스트 층(180)은 UV 빛에 의하여 가교 결합(cross-linking)을 형성함으로써, 유기 용제에 녹지 않고 남아 포토레지스트 패턴(185)을 형성할 수 있다.
포토레지스트 패턴(185)은 상부 금속 배선들(151, 152)과 수직으로 정렬하는 범프 홀(185H)을 가질 수 있다. 범프 홀(185H)은 씨드 금속층(172)의 상부 표면을 노출시킬 수 있다. 범프 홀(185H)의 하부에 발 모양(foot-shaped) 또는 꼬리 모양(tail-shaped)의 사이드 리세스(185R)가 형성될 수 있다. 사이드 리세스(185R)는 상면도에서 (in a top view) 범프 홀(185H)의 주변의 모든 방위들을 에워쌀 수 있다. 예를 들어, 범프 홀(185H)이 상면도에서 원형이라면 사이드 리세스(185R)도 원형 림 모양을 가질 수 있다. 또는, 범프 홀(185H)이 다각형 모양이라면 사이드 리세스(185R)도 다각형 모양을 가질 수 있다. 사이드 리세스(185R)는 포토레지스트 패턴(185)의 수직 하부에 중첩하도록 위치한 씨드 금속층(172)들 공기 중에 노출시킬 수 있다. 따라서, 상면도에서 노출된 씨드 금속층(172)의 표면적은 범프 홀(185H)의 단면적보다 크고 넓을 수 있다.
도 2i를 참조하면, 상기 방법은 제1 도금 공정을 수행하여 씨드 금속층(172) 상에 범프 홀(185H)을 부분적으로 채우는 하부 도금층(191)을 형성하는 것을 포함할 수 있다. 하부 도금층(191)은 범프 홀(185H)의 중간 정도를 채울 수 있다. 하부 도금층(172)은 사이드 리세스(185R)를 채우는 발 모양, 꼬리 모양 또는 림(rim) 모양의 헴(191H, hem)을 가질 수 있다. 헴(191H)은 사이드 리세스(185R)를 채우도록 수평 측면 방향으로 돌출할 수 있다. 헴(191H)은 평평한 하면, 경사진 상면, 및 예리한 에지(sharpen edge)를 가질 수 있다. 예를 들어, 하부 도금층(191)은 니켈을 포함할 수 있다. 하부 도금층(191)이 씨드 금속층(172)과 동일한 금속을 포함할 경우, 그 경계면이 사라질 것이다.
도 2j를 참조하면, 상기 방법은 제2 도금 공정을 수행하여 하부 도금층(191) 상에 범프 홀(185H)을 부분적으로 채우는 상부 도금층(192)을 형성하는 것을 포함할 수 있다. 상부 도금층(192)은 범프 홀(185H)의 거의(almost) 채울 수 있다. 상부 도금층(192)은 구리를 포함할 수 있다.
도 2k를 참조하면, 상기 방법은 솔더링 공정을 수행하여 상부 도금층(192) 상에 솔더 층(193)을 형성하는 것을 포함할 수 있다. 솔더 층(193)은 주석(tin, Sn) 및 은(silver, Ag)를 포함할 수 있다.
도 2l을 참조하면, 상기 방법은 포토레지스트 패턴(185)을 제거하는 것을 포함할 수 있다. 포토레지스트 패턴(185)을 제거하는 것은 황산 등을 포함하는 습식 제거(strip) 공정 또는 O2 플라즈마를 포함하는 애싱(ashing) 공정을 수행하는 것을 포함할 수 있다. 포토레지스트 패턴(185)이 제거되어 상부 금속 배선들(151, 152)과 수직으로 정렬되지 않은 씨드 금속층(172)의 상부 표면들이 노출될 수 있다.
이후, 도 1a를 참조하면, 상기 방법은 습식 식각 공정을 수행하여 노출된 씨드 금속층(172) 및 그 밑의 배리어 금속층(171)을 제거하는 것을 포함할 수 있다. 이 공정에서, 배리어 금속층(171), 씨드 금속층(172), 헴(191H)을 포함하는 하부 도금층(191), 상부 도금층(192), 및 솔더 층(193)을 포함하는 범프(190A)가 형성될 수 있다. 예를 들어, 노출된 씨드 금속층(172)을 제거하는 것은 과산화수소수(hydrogen perozide solution) 와 구연산(citric acid), 및 물을 포함하는 화학 용액을 이용한 습식 식각 공정을 수행하는 것을 포함할 수 있다. 배리어 금속층(171)을 제거하는 것은 과산화수소수(hydrogen peroxide solution)와 수산화칼슘(KOH), 및 물을 포함하는 화학 용액을 이용한 습식 식각 공정을 수행하는 것을 포함할 수 있다.
이 공정에서, 헴(191H)의 하부에 언더-컷(Uc)이 형성될 수 있다. 헴(191H)은 습식 식각 공정에서 노출된 씨드 금속층(172) 및 그 밑의 배리어 금속층(171)을 제거되는 양을 감소시킬 수 있다. 즉, 언더-컷(Uc)이 형성되는 측 방향 깊이가 감소할 수 있다. 언더-컷(Uc)이 형성된 씨드 금속층(172) 또는 베리어 금속층(171)의 수평 폭은 헴(191H)을 고려하지 않고 제외한 제1 도금층(191)의 수평 폭 보다 클 수 있다. 따라서, 언더-컷(Uc)에 의하여 범프(190)의 지지력, 기계적 안정성, 및 물리적 내구성이 받는 영향이 감소할 수 있다. 본 발명의 기술적 사상에 의하면, 헴(191H)에 의하여 언더-컷(Uc)이 패드 패턴들(131, 132)의 하부에 미치는 영향이 최소화될 수 있다.
도 3은 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법을 개략적으로 설명하는 종단면도이다. 도 3을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 도 2a 내지 2j를 참조하여 설명된 공정들을 수행하고, 도 2j의 포토레지스트 패턴(185)을 제거하는 것을 포함할 수 있다. 예를 들어, 도 2k를 참조하여 설명된 솔더 층(193)을 형성하는 공정이 생략될 수 있다. 이후, 도 1b를 참조하여, 상기 방법은 노출된 씨드 금속층(172) 및 그 밑의 배리어 금속층(171)을 제거하는 것을 포함할 수 있다.
도 4a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 범프를 갖는 반도체 소자들(10A-10D) 중 적어도 하나를 포함하는 메모리 모듈(2100)을 개념적으로 도시한 도면이다. 도 4a를 참조하면, 메모리 모듈(2100)은 메모리 모듈 기판(2110), 메모리 모듈 기판(2110) 상에 배치된 다수 개의 메모리 소자들(2120) 및 다수 개의 터미널들(2130)을 포함할 수 있다. 메모리 모듈 기판(2110)은 PCB 또는 웨이퍼를 포함할 수 있다. 메모리 소자들(2120)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 범프를 갖는 반도체 소자들(10A-10D) 중 적어도 하나, 또는 범프를 갖는 반도체 소자들(10A-10D) 중 적어도 하나를 포함하는 반도체 패키지를 포함할 수 있다. 다수 개의 터미널들(2130)은 전도성 금속을 포함할 수 있다. 각 터미널들은 각 메모리 소자들(2120)과 전기적으로 연결될 수 있다. 메모리 모듈(2100)은 미세하고 기계적, 물리적 특성이 우수한 범프를 갖는 반도체 소자들(10A-10D) 중 적어도 하나를 포함하므로 모듈 퍼포먼스가 개선된다.
도 4b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 범프를 갖는 반도체 소자들(10A-10D) 중 적어도 하나를 포함하는 메모리 카드(2200)를 개념적으로 도시한 도면이다. 도 4b을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 카드(2200)는, 메모리 카드 기판(2210) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의한 범프를 갖는 반도체 소자들 중 적어도 하나를 포함할 수 있다. 메모리 카드(2200)는 메모리 카드 기판 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 메모리 카드 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 4c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 범프를 갖는 반도체 소자들(10A-10D) 중 적어도 하나를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 4c를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 범프를 갖는 반도체 소자들 중 적어도 하나는 전자 시스템(2300)에 포함될 수 있다. 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다. 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤러 유닛(2350)은 상기 바디(2310)상에 실장 또는 장착될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 외부에 디스플레이 유닛(2360)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2360)은 상기 바디(2310)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급부(2330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤러 유닛(2350) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(2320)은 파워 공급부(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 상기 디스플레이 유닛(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 다른 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 범프를 갖는 반도체 소자들(10A-10D) 중 적어도 하나는 마이크로 프로세서 유닛(2320) 및 기능 유닛(2340) 중 적어도 어느 하나에 포함될 수 있다.
도 4d는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 범프를 갖는 반도체 소자들(10A-10D) 중 적어도 하나를 포함하는 가진 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 4d를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 범프를 갖는 반도체 소자들(10A-10D) 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412) 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 램(2416) 및 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의한 범프를 갖는 반도체 소자들(10A-10D) 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리 소자를 포함할 수 있다.
도 4e는 본 발명의 기술적 사상의 다양한 실시예들에 의한 범프를 갖는 반도체 소자들(10A-10D) 중 적어도 하나를 포함하는 모바일 무선 기기(2500)를 개략적으로 도시한 도면이다. 모바일 무선 기기(2500)는 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 범프를 갖는 반도체 소자들(10A-10D) 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10A-10D: 반도체 소자
100: 기판 110: 트랜지스터
111: 게이트 패턴 112: 게이트 절연층
113: 게이트 전극 114: 게이트 캡핑층
115: 게이트 스페이서 118: 소스 영역
119: 드레인 영역 120: 하부 층간 절연층
125: 상부 층간 절연층 131: 제1 하부 금속 배선
132: 제2 하부 금속 배선 136: 제1 하부 비아
137: 제2 하부 비아 140: 금속 층간 절연층
151: 제1 상부 금속 배선 152: 제2 상부 금속 배선
156: 제1 상부 비아 157: 제2 상부 비아
160: 패시베이션 층 165: 오프닝
171: 배리어 금속층 172: 씨드 금속층
180: 포토레지스트 층 Re: 노광 영역
Rn: 비-노광 영역 185: 포토레지스트 패턴
185H: 범프 홀 85R: 사이드 리세스
190: 범프 191: 하부 도금층
191h: 헴 192: 상부 도금층
193: 솔더 층 Uc: 언더-컷

Claims (10)

  1. 기판 상에 금속 배선을 형성하고,
    상기 금속 배선 상에 상기 금속 배선의 상부 표면의 일부를 노출시키는 오프닝을 갖는 패시베이션 층을 형성하고,
    상기 금속 배선의 상기 노출된 상부 표면 및 상기 패시베이션 층 상에 씨드 금속층을 컨포멀하게 형성하고,
    상기 씨드 금속층 상에 베이스 레진, 가교제 및 용제를 포함하는 포토레지스트 층을 형성하고,
    노광-전 베이크 공정을 수행하여 상기 포토레지스트 층 내의 상기 용제를 제거하되 상기 용제의 일부가 상기 포토레지스트 층 내에 잔존하고,
    노광 공정, 노광-후 베이크 공정, 및 현상 공정을 수행하여 상기 씨드 금속층의 제1 부분을 노출시키는 범프 홀을 갖는 포토레지스트 패턴을 형성하되, 상기 범프 홀은 종단면도에서 상기 범프 홀의 측면 외부 방향으로 상기 포토레지스트 패턴이 제거된 사이드 리세스를 갖고,
    제1 도금 공정을 수행하여 노출된 상기 씨드 금속층의 상기 제1 부분 상에 상기 범프 홀을 채우는 제1 도금층을 형성하되, 상기 제1 도금층은 상기 사이드 리세스를 채우는 헴을 갖고,
    상기 포토레지스트 패턴을 제거하여 상기 씨드 금속층의 제2 부분을 노출시키고, 및
    노출된 상기 씨드 금속층의 상기 제2 부분을 제거하는 것을 포함하고,
    상기 헴의 하부에 상기 씨드 금속층이 제거된 언더-컷을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  2. 제1항에 있어서,
    상기 금속 배선과 상기 씨드 금속층 사이에 배리어 금속층을 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  3. 제1항에 있어서,
    상기 노광-전 베이크 공정은 상기 용제의 끓는 점보다 높은 온도에서 수행되는 반도체 소자 형성 방법.
  4. 제1항에 있어서,
    상기 노광-전 베이크 공정은 상기 베이스 레진의 유리 전이 온도보다 낮은 온도에서 수행되는 반도체 소자 형성 방법.
  5. 제1항에 있어서,
    상기 노광-전 베이크 공정은 상기 포토레지스트 층으로부터 상기 용제를 최초 함유량의 80 내지 95%를 제거하는 것을 포함하는 반도체 소자 형성 방법.
  6. 제1항에 있어서,
    상기 노광-전 베이크 공정은 상기 포토레지스트 층으로부터 상기 용제의 99% 이상을 제거하는 시간의 75 내지 95%의 시간 동안 수행되는 반도체 소자 형성 방법.
  7. 제1항에 있어서,
    상기 사이드 리세스는 상기 포토레지스트 패턴과 수직으로 정렬, 중첩하는 상기 씨드 금속층의 표면을 부분적으로 노출시키는 반도체 소자 형성 방법.
  8. 제1항에 있어서,
    상기 언더-컷이 형성된 상기 씨드 금속층의 수평 폭은 상기 헴을 제외한 상기 제1 도금층의 수평 폭 보다 큰 반도체 소자 형성 방법.
  9. 제1항에 있어서,
    상기 헴은 상면도에서 상기 제1 도금층의 주변을 에워싸는 림 모양을 갖는 반도체 소자 형성 방법.
  10. 제9항에 있어서,
    상기 헴은 수평으로 평평한 하면, 경사진 상면, 및 예리한 에지를 갖는 반도체 소자 형성 방법.
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