KR20140126083A - Multi-layered ceramic capacitor and board for mounting the same - Google Patents

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KR20140126083A KR1020130044156A KR20130044156A KR20140126083A KR 20140126083 A KR20140126083 A KR 20140126083A KR 1020130044156 A KR1020130044156 A KR 1020130044156A KR 20130044156 A KR20130044156 A KR 20130044156A KR 20140126083 A KR20140126083 A KR 20140126083A
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Abstract

The present invention provides a multi-layered ceramic capacitor. The multi-layered ceramic capacitor comprises a ceramic body, first and second capacitor parts, first and second internal connection conductors, and first to fourth external electrodes. The ceramic body includes a plurality of dielectric layers and has first and second main surfaces facing each other, first and second side surfaces facing each other, and first and second end surfaces facing each other. The first and second capacitor parts are formed in the ceramic body. The first capacitor part includes a first internal electrode having a lead, which is exposed to the first side surface, and a second internal electrode having a lead exposed to the second side surface. The second capacitor part includes a third internal electrode, which is exposed to the first side surface and has a lead separated from the lead of the first internal electrode, and a fourth internal electrode which is exposed to the second side surface and has a lead separated from the lead of the second internal electrode. The first and second internal connection conductors are formed on the first and second side surfaces of the ceramic body and electrically connected to the first to fourth internal electrodes and the first and second internal connection conductors. The first and second capacitor parts are connected in series to the first and second internal connection conductors, respectively.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a multilayer ceramic capacitor,

본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.The present invention relates to a multilayer ceramic capacitor and a mounting substrate thereof.

적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.A multilayer ceramic capacitor which is one of the multilayer chip electronic components can be used for various electronic products such as a liquid crystal display (LCD) and a plasma display panel (PDP) And is a chip-type capacitor mounted on a circuit board and serving to charge or discharge electricity.

이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
Such a multi-layered ceramic capacitor (MLCC) can be used as a component of various electronic devices because of its small size, high capacity, and easy mounting.

상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
The multilayer ceramic capacitor may have a structure in which a plurality of dielectric layers and internal electrodes of different polarities are alternately stacked between the dielectric layers.

특히, 컴퓨터 등의 중앙 처리 장치(CPU)를 위한 전원 공급장치는 낮은 전압을 제공하는 과정에서 부하 전류의 급격한 변화로 인한 전압 노이즈가 발생하는 문제가 있다. Particularly, a power supply device for a central processing unit (CPU) such as a computer has a problem in that voltage noise due to abrupt change in load current occurs in the process of providing a low voltage.

따라서, 이러한 전압 노이즈를 억제하기 위한 디커플링 커패시터 용도로 적층형 커패시터가 전원 공급장치에 널리 사용되고 있다.Thus, stacked capacitors are widely used in power supplies for the purpose of decoupling capacitors for suppressing such voltage noise.

디커플링용 적층 세라믹 커패시터는 동작 주파수가 증가됨에 따라 보다 낮은 ESL 값을 가질 것이 요구되며, 이러한 ESL를 감소시키기 위한 많은 연구가 활발히 이루어지고 있다. A multilayer ceramic capacitor for decoupling is required to have a lower ESL value as the operating frequency increases, and a lot of research is actively conducted to reduce such ESL.

또한, 더 안정적인 전원공급을 위해서, 디커플링용 적층 세라믹 커패시터는 조절가능한 ESR 특성이 요구된다. Also, for more stable power supply, multilayer ceramic capacitors for decoupling require adjustable ESR characteristics.

적층 세라믹 커패시터의 ESR 값이 요구되는 수준보다 낮은 경우에는, 커패시터의 ESL과 마이크로 프로세서 패키지의 플레인 커패시턴스(plane capacitance)로 인하여 발생하는 병렬 공진주파수에서의 임피던스 피크가 높아지고 커패시터의 직렬 공진주파수에서의 임피던스는 지나치게 낮아지는 문제가 있다.When the ESR value of the multilayer ceramic capacitor is lower than the required level, the impedance peak at the parallel resonance frequency caused by the ESL of the capacitor and the plane capacitance of the microprocessor package becomes high and the impedance at the series resonance frequency of the capacitor Is too low.

따라서, 사용자가 전력분배망의 평탄한(flat) 임피던스 특성을 구현할 수 있도록 디커플링용 적층 세라믹 커패시터의 ESR 특성을 용이하게 조절하여 제공되는 것이 바람직하다. Accordingly, it is desirable that the ESR characteristic of the multilayer ceramic capacitor for decoupling is easily adjusted so that the user can realize the flat impedance characteristic of the power distribution network.

ESR 조절과 관련하여, 외부 전극 및 내부 전극을 높은 전기적인 저항을 갖는 재료를 사용하는 방안이 고려될 수 있다. 이러한 재료변경을 통한 방안은 종래의 저 ESL 구조를 유지하면서 높은 ESR 특성을 제공할 수 있다는 장점이 있다. Regarding the ESR control, a method of using a material having a high electrical resistance for the external electrode and the internal electrode can be considered. This modification of the material has an advantage that it can provide a high ESR characteristic while maintaining the conventional low ESL structure.

하지만, 고저항 물질을 외부 전극에 사용하는 경우에 핀홀(pin hole)로 인한 전류집중 현상이 야기하는 국부적 열점(localized heat spot)이 발생하는 문제점이 있다. 또한, 내부 전극에 고저항 재료를 사용할 경우에 고용량화에 따른 세라믹 재료과의 매칭을 위해서 내부 전극의 재료도 계속 변경해야 하는 단점이 있다.
However, when a high-resistance material is used for an external electrode, a localized heat spot is generated, which is caused by current concentration due to a pin hole. Further, when a high-resistance material is used for the internal electrode, there is a disadvantage that the material of the internal electrode must be continuously changed for matching with the ceramic material due to the high capacity.

따라서, 종래의 ESR 조절방안은 상기와 같은 단점이 존재하므로, ESR을 조절할 수 있는 적층 세라믹 커패시터의 연구는 여전히 필요한 실정이다.
Therefore, the conventional ESR control method has the disadvantages as described above. Therefore, research on a multilayer ceramic capacitor capable of controlling the ESR is still required.

또한, 최근의 태블릿(Tablet) PC나 울트라북(Ultra Book) 등 모바일(Mobile) 단말기의 급속한 발전과 더불어 마이크로 프로세서(Micro Processor)도 소형 고집적 제품으로 전환되고 있다.
In addition, with the recent rapid development of mobile terminals such as Tablet PC and Ultra Book, microprocessors are being converted into small and highly integrated products.

이로 인하여 인쇄회로기판의 면적은 줄어들고, 마찬가지로 디커플링 커패시터의 실장 공간도 제한되어 이를 만족할 수 있는 적층 세라믹 커패시터의 요구가 계속되고 있다.
As a result, the area of the printed circuit board is reduced, and similarly, the mounting space of the decoupling capacitor is also limited, and a demand for a multilayer ceramic capacitor that can satisfy the demand is continuing.

일본공개특허공보 2012-138415Japanese Laid-Open Patent Publication No. 2012-138415

본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.The present invention relates to a multilayer ceramic capacitor and a mounting substrate thereof.

본 발명의 일 실시형태는, 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체; 상기 세라믹 본체 내에 형성되며, 제1 측면으로 노출된 리드를 갖는 제1 내부전극과 제2 측면으로 노출된 리드를 갖는 제2 내부전극을 포함하는 제1 커패시터부와 제1 측면으로 노출되며, 상기 제1 내부전극의 리드와 이격된 리드를 갖는 제3 내부전극과 제2 측면으로 노출되며, 상기 제2 내부전극의 리드와 이격된 리드를 갖는 제4 내부전극을 포함하는 제2 커패시터부; 상기 세라믹 본체 내에 형성되며, 제1 및 제2 측면으로 노출된 제1 및 제2 내부 연결도체; 및 상기 세라믹 본체의 제1 및 제2 측면에 형성되며, 상기 제1 내지 제4 내부전극, 제1 및 제2 내부 연결도체와 전기적으로 연결된 제1 내지 제4 외부 전극;을 포함하며, 상기 제1 커패시터부와 제2 커패시터부는 상기 제1 및 제2 내부 연결도체와 각각 직렬로 연결된 적층 세라믹 커패시터를 제공한다.
An embodiment of the present invention is a ceramic body comprising a ceramic body including a plurality of dielectric layers and having first and second main faces facing each other, first and second faces facing each other, and first and second end faces facing each other; A first capacitor portion formed in the ceramic body, the first capacitor portion including a first internal electrode having a lead exposed on a first side and a second internal electrode having a lead exposed on a second side, A third internal electrode having a lead and a lead spaced apart from the first internal electrode, and a fourth internal electrode exposed at a second side and having a lead spaced apart from the lead of the second internal electrode; First and second internal connection conductors formed in the ceramic body and exposed at first and second sides; And first to fourth external electrodes formed on the first and second side surfaces of the ceramic body and electrically connected to the first to fourth internal electrodes and the first and second internal connection conductors, The first capacitor unit and the second capacitor unit provide a multilayer ceramic capacitor connected in series with the first and second internal connection conductors, respectively.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 제1 측면에 서로 이격되어 배치되고, 상기 제3 및 제4 외부 전극은 상기 세라믹 본체의 제2 측면에 서로 이격되어 배치될 수 있다.
In one embodiment of the present invention, the first and second external electrodes are disposed apart from each other on a first side of the ceramic body, and the third and fourth external electrodes are separated from each other on a second side of the ceramic body .

본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터의 실장면은 상기 세라믹 본체의 제1 또는 제2 측면인 것을 특징으로 한다.
In one embodiment of the present invention, the mounting view of the multilayer ceramic capacitor is the first or second side of the ceramic body.

본 발명의 일 실시 예에서, 상기 제1 내부전극의 리드는 제1 외부전극과 연결되고, 상기 제2 내부전극의 리드는 제4 외부전극과 연결되며, 상기 제3 내부전극의 리드는 상기 제2 외부전극과 연결되고, 상기 제4 내부전극의 리드는 제3 외부전극과 연결될 수 있다.In an embodiment of the present invention, the lead of the first internal electrode is connected to the first external electrode, the lead of the second internal electrode is connected to the fourth external electrode, 2 external electrodes, and the leads of the fourth internal electrodes may be connected to the third external electrodes.

본 발명의 일 실시 예에서, 상기 제1 내부 연결도체는 상기 제1 내부전극과 제1 외부전극을 통해 연결되며, 상기 제4 내부전극과 제3 외부전극을 통해 연결될 수 있다.In one embodiment of the present invention, the first internal connection conductor is connected to the first internal electrode through a first external electrode, and may be connected to the fourth internal electrode through a third external electrode.

본 발명의 일 실시 예에서, 상기 제2 내부 연결도체는 상기 제2 내부전극과 제4 외부전극을 통해 연결되며, 상기 제3 내부전극과 제2 외부전극을 통해 연결될 수 있다.
In an embodiment of the present invention, the second internal connection conductor is connected to the second internal electrode through the fourth external electrode, and may be connected to the third internal electrode through the second external electrode.

본 발명의 다른 실시 예에서, 상기 제1 내부전극과 제3 내부전극은 상기 세라믹 본체의 길이-폭 방향 단면에서 하나의 층에 서로 이격되어 형성되며, 상기 제2 내부전극과 제4 내부전극은 상기 세라믹 본체의 길이-폭 방향 단면에서 다른 하나의 층에 서로 이격되어 형성되는 것을 특징으로 할 수 있다.
In another embodiment of the present invention, the first internal electrode and the third internal electrode are spaced apart from each other in a length-width direction cross-section of the ceramic body, and the second internal electrode and the fourth internal electrode The ceramic body may be separated from other ceramic layers in the length-width direction of the ceramic body.

본 발명의 다른 실시 예에서, 상기 제1 내부전극의 리드는 제1 외부전극과 연결되고, 상기 제2 내부전극의 리드는 제3 외부전극과 연결되며, 상기 제3 내부전극의 리드는 상기 제2 외부전극과 연결되고, 상기 제4 내부전극의 리드는 제4 외부전극과 연결될 수 있다.In another embodiment of the present invention, the lead of the first internal electrode is connected to the first external electrode, the lead of the second internal electrode is connected to the third external electrode, 2 external electrodes, and the leads of the fourth internal electrodes may be connected to the fourth external electrodes.

본 발명의 다른 실시 예에서, 상기 제1 내부 연결도체는 상기 제1 내부전극과 제1 외부전극을 통해 연결되며, 상기 제4 내부전극과 제4 외부전극을 통해 연결될 수 있다.In another embodiment of the present invention, the first internal connection conductor is connected to the first internal electrode through the first external electrode, and may be connected to the fourth internal electrode through the fourth external electrode.

본 발명의 다른 실시 예에서, 상기 제2 내부 연결도체는 상기 제2 내부전극과 제3 외부전극을 통해 연결되며, 상기 제3 내부전극과 제2 외부전극을 통해 연결될 수 있다.
In another embodiment of the present invention, the second internal connection conductor is connected to the second internal electrode through the third external electrode, and may be connected to the third internal electrode through the second external electrode.

본 발명의 다른 실시 예에서, 상기 적층 세라믹 커패시터는 상기 세라믹 본체 내에 형성되며, 제1 측면으로 노출된 제5 내부전극과 제2 측면으로 노출된 제6 내부전극을 포함하는 제3 커패시터부와 제7 내부전극과 제8 내부전극을 포함하는 제4 커패시터부를 더 포함하며, 상기 제5 내부전극과 제7 내부전극은 상기 세라믹 본체의 길이-폭 방향 단면에서 하나의 층에 서로 이격되어 형성되며, 상기 제6 내부전극과 제8 내부전극은 상기 세라믹 본체의 길이-폭 방향 단면에서 다른 하나의 층에 서로 이격되어 형성되는 것을 특징으로 할 수 있다.
In another embodiment of the present invention, the multilayer ceramic capacitor is formed in the ceramic body, and includes a third capacitor unit including a fifth internal electrode exposed at the first side face and a sixth internal electrode exposed at the second side face, 7th internal electrode and an eighth internal electrode, wherein the fifth internal electrode and the seventh internal electrode are spaced apart from each other in a length-width direction cross-section of the ceramic body, The sixth internal electrode and the eighth internal electrode may be formed in a different layer from each other in the length-width direction cross-section of the ceramic body.

본 발명의 다른 실시 예에서, 상기 제5 내부전극은 제1 외부전극과 연결되고, 상기 제6 내부전극은 제3 외부전극과 연결되며, 상기 제7 내부전극은 상기 제2 외부전극과 연결되고, 상기 제8 내부전극은 제4 외부전극과 연결될 수 있다.
In another embodiment of the present invention, the fifth internal electrode is connected to the first external electrode, the sixth internal electrode is connected to the third external electrode, the seventh internal electrode is connected to the second external electrode And the eighth internal electrode may be connected to the fourth external electrode.

본 발명의 다른 실시형태는, 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체; 상기 세라믹 본체 내에서 제1 측면으로 노출되며, 상기 세라믹 본체의 길이-폭 방향 단면에서 하나의 층에 서로 이격되어 형성된 제1, 제3, 제5 및 제7 내부전극과 상기 제2 측면으로 노출되며, 상기 세라믹 본체의 길이-폭 방향 단면에서 다른 하나의 층에 서로 이격되어 형성된 제2, 제4, 제6 및 제8 내부전극; 상기 세라믹 본체 내에 형성되며, 제1 및 제2 측면으로 노출된 제1 내지 제4 내부 연결도체; 및 상기 세라믹 본체의 제1 및 제2 측면에 형성되며, 상기 제1 내지 제8 내부전극 및 제1 내지 제4 내부 연결도체와 전기적으로 연결된 제1 내지 제8 외부 전극;을 포함하며, 상기 제1, 제2 내부전극과 상기 제3, 제4 내부전극과 상기 제5, 제6 내부전극과 제7, 제8 내부전극은 각각 제1, 제2, 제3 및 제4 커패시터부를 형성하며, 상기 제1 커패시터부와 상기 제2 커패시터부는 상기 제1 및 제2 내부 연결도체와 각각 직렬로 연결되며, 상기 제3 커패시터부와 상기 제4 커패시터부는 상기 제3 및 제4 내부 연결도체와 각각 직렬로 연결된 적층 세라믹 커패시터를 제공한다.
Another embodiment of the present invention is a ceramic body comprising: a ceramic body including a plurality of dielectric layers and having first and second main faces facing each other, first and second faces facing each other, and first and second end faces facing each other; Third, fifth, and seventh internal electrodes that are exposed at a first side in the ceramic body and are spaced apart from each other in a length-width direction cross-section of the ceramic body, Second, fourth, sixth, and eighth internal electrodes spaced apart from each other in a length-width direction cross-section of the ceramic body; First to fourth internal connection conductors formed in the ceramic body and exposed at first and second sides; And first to eighth external electrodes formed on the first and second side surfaces of the ceramic body and electrically connected to the first to eighth internal electrodes and the first to fourth internal connection conductors, 1, the second internal electrode, the third internal electrode, the fourth internal electrode, the fifth internal electrode, the sixth internal electrode, the seventh internal electrode, and the eighth internal electrode form first, second, third, and fourth capacitor portions, Wherein the first capacitor unit and the second capacitor unit are respectively connected in series with the first and second internal connection conductors, and the third capacitor unit and the fourth capacitor unit are connected in series with the third and fourth internal connection conductors, And a capacitor connected in series.

본 발명의 일 실시 예에서, 상기 제1 내지 제4 외부 전극은 상기 세라믹 본체의 제1 측면에 서로 이격되어 배치되고, 상기 제5 내지 제8 외부 전극은 상기 세라믹 본체의 제2 측면에 서로 이격되어 배치될 수 있다.
In one embodiment of the present invention, the first to fourth external electrodes are disposed apart from each other on a first side of the ceramic body, and the fifth to eighth external electrodes are separated from each other on a second side of the ceramic body .

본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터의 실장면은 상기 세라믹 본체의 제1 또는 제2 측면인 것을 특징으로 한다.
In one embodiment of the present invention, the mounting view of the multilayer ceramic capacitor is the first or second side of the ceramic body.

본 발명의 일 실시 예에서, 상기 제1, 제3, 제5, 제7, 제2, 제4, 제6 및 제8 내부전극은 상기 제1 내지 제8 외부전극과 각각 연결될 수 있다.
In one embodiment of the present invention, the first, third, fifth, seventh, second, fourth, sixth and eighth internal electrodes may be connected to the first to eighth external electrodes, respectively.

본 발명의 일 실시 예에서, 상기 제1 내부 연결도체는 상기 제1 내부전극과 제1 외부전극을 통해 연결되며, 상기 제4 내부전극과 제6 외부전극을 통해 연결될 수 있다.In an embodiment of the present invention, the first internal connection conductor is connected to the first internal electrode through a first external electrode, and may be connected to the fourth internal electrode through a sixth external electrode.

본 발명의 일 실시 예에서, 상기 제2 내부 연결도체는 상기 제2 내부전극과 제5 외부전극을 통해 연결되며, 상기 제3 내부전극과 제2 외부전극을 통해 연결될 수 있다.In an embodiment of the present invention, the second internal connection conductor is connected to the second internal electrode through the fifth external electrode, and may be connected to the third internal electrode through the second external electrode.

본 발명의 일 실시 예에서, 상기 제3 내부 연결도체는 상기 제5 내부전극과 제3 외부전극을 통해 연결되며, 상기 제8 내부전극과 제8 외부전극을 통해 연결될 수 있다.In an embodiment of the present invention, the third internal connection conductor is connected to the fifth internal electrode through the third external electrode, and may be connected to the eighth internal electrode through the eighth external electrode.

본 발명의 일 실시 예에서, 상기 제4 내부 연결도체는 상기 제6 내부전극과 제7 외부전극을 통해 연결되며, 상기 제7 내부전극과 제4 외부전극을 통해 연결될 수 있다.
In an embodiment of the present invention, the fourth internal connection conductor is connected to the sixth internal electrode through a seventh external electrode, and may be connected through the seventh internal electrode and the fourth external electrode.

본 발명의 다른 실시형태는, 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체; 상기 세라믹 본체 내에 형성되며, 제2 측면으로 노출된 리드를 갖는 제1 내부전극과 제1 측면으로 노출된 리드를 갖는 제2 내부전극을 포함하는 제1 커패시터부와 제2 측면으로 노출되며, 상기 제1 내부전극의 리드와 이격된 리드를 갖는 제3 내부전극과 제1 측면으로 노출되며, 상기 제2 내부전극의 리드와 이격된 리드를 갖는 제4 내부전극을 포함하는 제2 커패시터부; 상기 세라믹 본체 내에 형성되며, 제1 및 제2 측면으로 노출된 제1 내지 제3 내부 연결도체; 및 상기 세라믹 본체의 제1 및 제2 측면에 형성되며, 상기 제1 내지 제4 내부전극 및 제1 내지 제3 내부 연결도체와 전기적으로 연결된 제1 내지 제6 외부 전극;을 포함하며, 상기 제1 커패시터부는 상기 제1 및 제2 내부 연결도체와 직렬로 연결되며, 상기 제2 커패시터부는 상기 제2 및 제3 내부 연결도체와 직렬로 연결된 적층 세라믹 커패시터를 제공한다.
Another embodiment of the present invention is a ceramic body comprising: a ceramic body including a plurality of dielectric layers and having first and second main faces facing each other, first and second faces facing each other, and first and second end faces facing each other; A first capacitor portion formed in the ceramic body and including a first internal electrode having a lead exposed on a second side and a second internal electrode having a lead exposed on a first side, A third internal electrode having a lead and a lead spaced apart from the lead of the first internal electrode, and a fourth internal electrode exposed at the first side and having a lead spaced apart from the lead of the second internal electrode; First to third internal connection conductors formed in the ceramic body and exposed to first and second sides; And first to sixth external electrodes formed on the first and second side surfaces of the ceramic body and electrically connected to the first to fourth internal electrodes and the first to third internal connection conductors, 1 capacitor unit is connected in series with the first and second internal connection conductors, and the second capacitor unit is connected in series with the second and third internal connection conductors.

본 발명의 일 실시 예에서, 상기 제1 내지 제3 외부 전극은 상기 세라믹 본체의 제1 측면에 서로 이격되어 배치되고, 상기 제4 내지 제6 외부 전극은 상기 세라믹 본체의 제2 측면에 서로 이격되어 배치될 수 있다.
In one embodiment of the present invention, the first to third external electrodes are spaced apart from each other on a first side of the ceramic body, and the fourth to sixth external electrodes are spaced apart from each other on a second side of the ceramic body .

본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터의 실장면은 상기 세라믹 본체의 제1 또는 제2 측면인 것을 특징으로 한다.
In one embodiment of the present invention, the mounting view of the multilayer ceramic capacitor is the first or second side of the ceramic body.

본 발명의 일 실시 예에서, 상기 제1 내부전극의 리드는 제4 외부전극과 연결되고, 상기 제2 내부전극의 리드는 제2 외부전극과 연결되며, 상기 제3 내부전극의 리드는 상기 제5 외부전극과 연결되고, 상기 제4 내부전극의 리드는 제3 외부전극과 연결될 수 있다.
In one embodiment of the present invention, the lead of the first internal electrode is connected to the fourth external electrode, the lead of the second internal electrode is connected to the second external electrode, 5 external electrodes, and the leads of the fourth internal electrodes may be connected to the third external electrodes.

본 발명의 일 실시 예에서, 상기 제1 내부 연결도체는 상기 제1 외부전극과 연결되며, 상기 제1 내부전극과 제4 외부전극을 통해 연결될 수 있다.In one embodiment of the present invention, the first internal connection conductor is connected to the first external electrode and may be connected to the first internal electrode through a fourth external electrode.

본 발명의 일 실시 예에서, 상기 제2 내부 연결도체는 상기 제2 내부전극과 제2 외부전극을 통해 연결되며, 상기 제3 내부전극과 제5 외부전극을 통해 연결될 수 있다.In one embodiment of the present invention, the second internal connection conductor is connected to the second internal electrode through a second external electrode, and may be connected to the third internal electrode through a fifth external electrode.

본 발명의 일 실시 예에서, 상기 제3 내부 연결도체는 상기 제6 외부전극과 연결되며, 상기 제4 내부전극과 제3 외부전극을 통해 연결될 수 있다.
In an embodiment of the present invention, the third internal connection conductor may be connected to the sixth external electrode, and may be connected to the fourth internal electrode through a third external electrode.

본 발명의 또 다른 실시형태는, 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 상기 제1항 내지 제27항 중 어느 한 항의 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.Another embodiment of the present invention is a printed circuit board comprising: a printed circuit board having first and second electrode pads on the top; And a multilayer ceramic capacitor according to any one of claims 1 to 27 provided on the printed circuit board.

본 발명에 따르면, 2종류의 저항과 커패시터를 가지며 각각의 값을 제어할 수 있다. According to the present invention, there are two kinds of resistors and capacitors, and each value can be controlled.

이로 인하여, 종래 구조에 비하여 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 조절이 용이하며, 부품 감소에 따른 실장 공간과 비용을 줄일 수 있다.Therefore, the impedance can be easily reduced and adjusted in a wider frequency range than the conventional structure, and the mounting space and cost can be reduced due to the reduction in the number of components.

또한, 수직 실장에 따라 비접촉 단자(No Contact terminal)에 의한 다운사이징(Downsizing)의 방해가 없어 제품의 소형화에 유리한 효과가 있다.
In addition, according to the vertical mounting, there is no interference with downsizing by a non-contact terminal, which is advantageous for downsizing the product.

도 1은 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 2는 도 1에 도시된 적층 세라믹 커패시터에 채용가능한 제1 및 제2 내부 연결도체를 나타내는 평면도이다.
도 3은 도 2에 도시된 제1 및 제2 내부 연결도체와 함께 사용가능한 제1 내지 제4 내부 전극을 나타내는 평면도이다.
도 4는 도 1에 도시된 적층 세라믹 커패시터의 등가회로도이다.
도 5는 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터에 채용가능한 제1 및 제2 내부 연결도체를 나타내는 평면도이다.
도 6은 도 5에 도시된 제1 및 제2 내부 연결도체와 함께 사용가능한 제1 내지 제4 내부 전극을 나타내는 평면도이다.
도 7은 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터의 등가회로도이다.
도 8은 본 발명의 제3 실시형태에 따른 적층 세라믹 커패시터에 채용가능한 제1 및 제2 내부 연결도체를 나타내는 평면도이다.
도 9는 도 8에 도시된 제1 및 제2 내부 연결도체와 함께 사용가능한 제1 내지 제8 내부 전극을 나타내는 평면도이다.
도 10은 본 발명의 제3 실시형태에 따른 적층 세라믹 커패시터의 등가회로도이다.
도 11은 본 발명의 제4 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 12는 도 11에 도시된 적층 세라믹 커패시터에 채용가능한 제1 내지 제4 내부 연결도체를 나타내는 평면도이다.
도 13은 도 12에 도시된 제1 내지 제4 내부 연결도체와 함께 사용가능한 제1 내지 제8 내부 전극을 나타내는 평면도이다.
도 14는 도 11에 도시된 적층 세라믹 커패시터의 등가회로도이다.
도 15는 본 발명의 제5 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 16은 도 15에 도시된 적층 세라믹 커패시터에 채용가능한 제1 내지 제3 내부 연결도체를 나타내는 평면도이다.
도 17은 도 16에 도시된 제1 내지 제3 내부 연결도체와 함께 사용가능한 제1 내지 제4 내부 전극을 나타내는 평면도이다.
도 18은 도 15에 도시된 적층 세라믹 커패시터의 등가회로도이다.
도 19는 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 20은 본 발명의 실시예와 비교예의 임피던스를 비교한 그래프이다.1 is a perspective view of a multilayer ceramic capacitor according to a first embodiment of the present invention.
2 is a plan view showing first and second internal connection conductors that can be used in the multilayer ceramic capacitor shown in Fig.
3 is a plan view showing first to fourth internal electrodes usable with the first and second internal connection conductors shown in FIG.
4 is an equivalent circuit diagram of the multilayer ceramic capacitor shown in Fig.
5 is a plan view showing first and second internal connection conductors that can be employed in the multilayer ceramic capacitor according to the second embodiment of the present invention.
FIG. 6 is a plan view showing first to fourth internal electrodes usable with the first and second internal connection conductors shown in FIG. 5; FIG.
7 is an equivalent circuit diagram of a multilayer ceramic capacitor according to a second embodiment of the present invention.
8 is a plan view showing first and second internal connection conductors that can be employed in the multilayer ceramic capacitor according to the third embodiment of the present invention.
9 is a plan view showing first to eighth internal electrodes usable with the first and second internal connection conductors shown in Fig.
10 is an equivalent circuit diagram of a multilayer ceramic capacitor according to a third embodiment of the present invention.
11 is a perspective view of a multilayer ceramic capacitor according to a fourth embodiment of the present invention.
12 is a plan view showing first to fourth internal connection conductors that can be employed in the multilayer ceramic capacitor shown in FIG.
13 is a plan view showing first to eighth internal electrodes usable with the first to fourth internal connecting conductors shown in Fig.
14 is an equivalent circuit diagram of the multilayer ceramic capacitor shown in Fig.
15 is a perspective view of a multilayer ceramic capacitor according to a fifth embodiment of the present invention.
16 is a plan view showing first to third internal connection conductors that can be used in the multilayer ceramic capacitor shown in Fig.
17 is a plan view showing first to fourth internal electrodes usable with the first to third internal connection conductors shown in Fig.
18 is an equivalent circuit diagram of the multilayer ceramic capacitor shown in Fig.
FIG. 19 is a perspective view showing a state in which the multilayer ceramic capacitor of FIG. 1 is mounted on a printed circuit board. FIG.
20 is a graph comparing impedances of the embodiment of the present invention and the comparative example.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shape and size of elements in the drawings may be exaggerated for clarity.

또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.

본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
In order to clearly illustrate the embodiments of the present invention, when the directions of the hexahedron are defined, L, W, and T shown in the drawings indicate the longitudinal direction, the width direction, and the thickness direction, respectively. Here, the thickness direction can be used in the same concept as the lamination direction in which the dielectric layers are laminated.

적층 세라믹 커패시터Multilayer Ceramic Capacitors

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.1 is a perspective view of a multilayer ceramic capacitor according to a first embodiment of the present invention.

도 2는 도 1에 도시된 적층 세라믹 커패시터에 채용가능한 제1 및 제2 내부 연결도체를 나타내는 평면도이다.2 is a plan view showing first and second internal connection conductors that can be used in the multilayer ceramic capacitor shown in Fig.

도 3은 도 2에 도시된 제1 및 제2 내부 연결도체와 함께 사용가능한 제1 내지 제4 내부 전극을 나타내는 평면도이다.
3 is a plan view showing first to fourth internal electrodes usable with the first and second internal connection conductors shown in FIG.

도 1 내지 도 3을 참조하면, 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체(110)를 포함할 수 있다.
1 to 3, a multilayer ceramic capacitor 100 according to a first embodiment of the present invention includes a plurality of dielectric layers 111, and includes first and second main surfaces facing each other, A ceramic body 110 having a first side, a second side, and first and second end faces facing each other.

본 실시형태에서, 상기 세라믹 본체(110)는 서로 대향하는 제1 주면(5) 및 제 2주면(6)과 상기 제1 주면 및 제2 주면을 연결하는 제1 측면(3), 제2 측면(4), 제1 단면(1) 및 제2 단면(2)을 가질 수 있다.In the present embodiment, the ceramic body 110 includes a first main surface 5 and a second main surface 6 facing each other, a first side surface 3 connecting the first main surface and the second main surface, (4), a first end face (1) and a second end face (2).

상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
The shape of the ceramic body 110 is not particularly limited, but may be a hexahedron shape as shown in the figure.

상기 세라믹 본체(110)는 복수의 유전체층이 적층됨으로써 형성되며, 상기 세라믹 본체(110)의 내에는 복수의 내부 전극들(121, 122, 123, 124: 순차적으로 제1 내지 제4 내부 전극)이 유전체층을 사이에 두고 서로 분리되어 배치될 수 있다.
The ceramic body 110 is formed by stacking a plurality of dielectric layers, and a plurality of internal electrodes 121, 122, 123, and 124 (sequentially, first to fourth internal electrodes) are formed in the ceramic body 110 And can be disposed separately from each other with the dielectric layer therebetween.

상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
The plurality of dielectric layers 111 constituting the ceramic body 110 are in a sintered state and the boundaries between the adjacent dielectric layers can be integrated to such an extent that they can not be confirmed.

상기 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
The dielectric layer 111 may be formed by firing a ceramic green sheet including a ceramic powder, an organic solvent, and an organic binder. The ceramic powder may be a material having a high dielectric constant, but not limited thereto, a barium titanate (BaTiO 3 ) -based material, a strontium titanate (SrTiO 3 ) -based material, or the like can be used.

상기 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110) 내에 형성되며, 제1 측면(3)으로 노출된 리드(121a)를 갖는 제1 내부전극(121)과 제2 측면(4)으로 노출된 리드(122a)를 갖는 제2 내부전극(122)을 포함하는 제1 커패시터부와 제1 측면(3)으로 노출되며, 상기 제1 내부전극의 리드(121a)와 이격된 리드(123a)를 갖는 제3 내부전극(123)과 제2 측면(4)으로 노출되며, 상기 제2 내부전극의 리드(122a)와 이격된 리드(124a)를 갖는 제4 내부전극(124)을 포함하는 제2 커패시터부를 포함할 수 있다.
The multilayer ceramic capacitor 100 is formed in the ceramic body 110 and includes a first internal electrode 121 having a lead 121a exposed to the first side 3 and a second internal electrode 121 exposed to the second side 4 A first capacitor portion including a second internal electrode 122 having a lead 122a and a lead 123a exposed to the first side surface 3 and spaced apart from the lead 121a of the first internal electrode And a fourth internal electrode 124 exposed through the third internal electrode 123 and the second side surface 4 and having a lead 124a spaced apart from the lead 122a of the second internal electrode, Section.

본 발명의 제1 실시형태에 따르면, 상기 제1 내지 제4 내부전극(121, 122, 123, 124)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다. According to the first embodiment of the present invention, the first to fourth internal electrodes 121, 122, 123 and 124 may be formed of a conductive paste containing a conductive metal.

상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.The conductive metal may be, but is not limited to, nickel (Ni), copper (Cu), palladium (Pd), or an alloy thereof.

유전체층을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부 전극층을 인쇄할 수 있다. The internal electrode layer can be printed with a conductive paste through a printing method such as a screen printing method or a gravure printing method on a ceramic green sheet forming a dielectric layer.

내부전극이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 세라믹 본체를 형성할 수 있다.
The ceramic green sheet on which the internal electrodes are printed may be alternately laminated and fired to form the ceramic body.

또한, 상기 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110) 내에 형성되며, 제1 및 제2 측면(3, 4)으로 노출된 제1 및 제2 내부 연결도체(125, 126)를 포함할 수 있다.
The multilayer ceramic capacitor 100 further includes first and second internal connection conductors 125 and 126 formed in the ceramic body 110 and exposed to the first and second sides 3 and 4, .

상기 제1 및 제2 내부 연결도체(125, 126)는 특별히 제한되는 것은 아니며, 예를 들어 상기 제1 내지 제4 내부전극(121, 122, 123, 124)과 유사하게 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다. The first and second internal connection conductors 125 and 126 are not particularly limited and may be formed of a conductive material including a conductive metal such as the first to fourth internal electrodes 121 to 122, Paste.

상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
The conductive metal may be, but is not limited to, nickel (Ni), copper (Cu), palladium (Pd), or an alloy thereof.

또한, 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110)의 제1 및 제2 측면(3, 4)에 형성되며, 상기 제1 내지 제4 내부전극(121, 122, 123, 124), 제1 및 제2 내부 연결도체(125, 126)와 전기적으로 연결된 제1 내지 제4 외부 전극(131, 132, 133, 134)을 포함할 수 있다.
The multilayer ceramic capacitor 100 is formed on the first and second side surfaces 3 and 4 of the ceramic body 110 and includes the first to fourth internal electrodes 121 to 122, 132, 133, and 134 that are electrically connected to the first and second internal connection conductors 125 and 126, respectively.

상기 제1 및 제2 외부 전극(131, 132)은 상기 세라믹 본체(110)의 제1 측면(3)에 서로 이격되어 배치되고, 상기 제3 및 제4 외부 전극(133, 134)은 상기 세라믹 본체의 제2 측면(4)에 서로 이격되어 배치될 수 있다.
The first and second external electrodes 131 and 132 are spaced apart from each other on a first side surface 3 of the ceramic body 110 and the third and fourth external electrodes 133 and 134 are formed on the ceramic body 110, And may be spaced apart from each other on the second side 4 of the body.

본 발명의 제1 실시형태에 따르면, 상기 적층 세라믹 커패시터(100)의 실장면은 상기 세라믹 본체(110)의 제1 또는 제2 측면(3, 4)인 것을 특징으로 한다.
According to the first embodiment of the present invention, the laminated ceramic capacitor 100 is mounted on the first or second side surface 3 or 4 of the ceramic body 110.

즉, 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터는 수직 실장 형태로 이해할 수 있으나, 이에 제한되는 것은 아니며 다양한 형태로 실장될 수 있음은 물론이다.
That is, the multilayer ceramic capacitor according to the first embodiment of the present invention can be understood as a vertical mounting type, but it is not limited thereto and may be mounted in various forms.

따라서, 후술하는 적층 세라믹 기판의 실장 기판상에서 제1 및 제2 전극 패드와 접촉하게 되는 외부전극은 제3 및 제4 외부 전극(133, 134)일 수 있다.
Therefore, the external electrodes to be brought into contact with the first and second electrode pads on the mounting substrate of the multilayer ceramic substrate, which will be described later, may be the third and fourth external electrodes 133 and 134.

본 발명의 제1 실시형태에 따르면, 전원 라인과 연결을 위한 외부 단자로 사용되는 제3 및 제4 외부 전극(133, 134)을 제외한 2개의 외부 전극(131, 132)은 ESR 조정용 외부 전극으로 사용되는 형태로 이해할 수 있다. According to the first embodiment of the present invention, the two external electrodes 131 and 132, except for the third and fourth external electrodes 133 and 134 used as external terminals for connection with the power supply line, It can be understood in the form used.

다만, 외부 단자로 사용되는 제3 및 제4 외부 전극은 원하는 ESR 특성에 맞게 임의로 선택될 수 있으므로, 특별히 제한되는 것은 아니다.
However, the third and fourth external electrodes used as external terminals can be arbitrarily selected in accordance with the desired ESR characteristics, and thus are not particularly limited.

상기 ESR 조정용 외부 전극으로 사용될 수 있는 제1 및 제2 외부전극(131, 132)은 상술한 바와 같이 전원 라인과 연결되지 않는 비접촉 단자(No Contact terminal)로서, 실장 상태에서 볼 때 적층 세라믹 커패시터의 상부면에 위치할 수 있다.
The first and second external electrodes 131 and 132, which can be used as the external electrodes for ESR adjustment, are non-contact terminals that are not connected to a power supply line as described above. When the multilayer ceramic capacitor May be located on the upper surface.

즉, 본 발명의 제1 실시형태에 따르면, 상기 비접촉 단자(No Contact terminal)인 제1 및 제2 외부전극(131, 132)이 적층 세라믹 커패시터의 측면이 아닌 상면에 형성되기 때문에 비접촉 단자의 다운 사이징(Downsizing)의 방해가 없어 제품의 소형화에 유리한 효과가 있다.
That is, according to the first embodiment of the present invention, since the first and second external electrodes 131 and 132 which are the non-contact terminals (No contact terminals) are formed on the upper surface of the multilayer ceramic capacitor, There is no disturbance of downsizing, which is advantageous in miniaturization of the product.

상기 제1 내지 제4 외부전극(131, 132, 133, 134)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다. The first to fourth external electrodes 131, 132, 133, and 134 may be formed of a conductive paste containing a conductive metal.

상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.The conductive metal may be, but is not limited to, nickel (Ni), copper (Cu), tin (Sn), or an alloy thereof.

상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스일 수 있다.The conductive paste may further include an insulating material. For example, the insulating material may be glass.

상기 제1 내지 제4 외부전극(131, 132, 133, 134)을 형성하는 방법은 특별히 제한되지 않으며, 상기 세라믹 본체 상에 인쇄법에 의해 형성할 수 있으며, 디핑(dipping)하여 형성할 수도 있으며, 도금 등의 다른 방법을 사용할 수도 있음은 물론이다.
The method for forming the first to fourth external electrodes 131, 132, 133, and 134 is not particularly limited, and may be formed by a printing method on the ceramic body, or may be formed by dipping , Plating, or the like may be used.

상기 적층 세라믹 커패시터(100)는 총 4개의 외부 전극을 갖는 4단자 커패시터이나, 본 발명이 이에 한정되는 것은 아니다.
The multilayer ceramic capacitor 100 is a four-terminal capacitor having four external electrodes in total, but the present invention is not limited thereto.

이하, 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터(100)의 구성 중 내부전극(121, 122, 123, 124), 내부 연결도체(125, 126) 및 외부전극(131, 132, 133, 134)에 대하여 도 2 내지 도 3을 참조하여 자세히 설명하도록 한다.
The inner electrodes 121, 122, 123 and 124, the inner connecting conductors 125 and 126 and the outer electrodes 131, 132, 133, and 133 of the multilayer ceramic capacitor 100 according to the first embodiment of the present invention, 134 will be described in detail with reference to FIG. 2 to FIG.

상기 제1 커패시터부는 상기 세라믹 본체(110) 내에 형성되며, 제1 측면(3)으로 노출된 리드(121a)를 갖는 제1 내부전극(121)과 제2 측면(4)으로 노출된 리드(122a)를 갖는 제2 내부전극(122)을 포함하여, 정전 용량을 형성할 수 있다.The first capacitor unit is formed in the ceramic body 110 and includes a first internal electrode 121 having a lead 121a exposed to the first side 3 and a second internal electrode 121 exposed to the second side 4, And the second internal electrode 122 having the first internal electrode 122 and the second internal electrode 122.

또한, 제2 커패시터부는 제1 측면(3)으로 노출되며, 상기 제1 내부전극의 리드(121a)와 이격된 리드(123a)를 갖는 제3 내부전극(123)과 제2 측면(4)으로 노출되며, 상기 제2 내부전극의 리드(122a)와 이격된 리드(124a)를 갖는 제4 내부전극(124)을 포함하여, 정전 용량을 형성할 수 있다.
The second capacitor portion is exposed to the first side surface 3 and has a third internal electrode 123 and a second side surface 4 having a lead 123a spaced apart from the lead 121a of the first internal electrode And a fourth internal electrode 124 having a lead 122a and a lead 124a spaced apart from the lead 122a of the second internal electrode.

상기 제1 내부전극의 리드(121a)는 제1 외부전극(131)과 연결되고, 상기 제2 내부전극의 리드(122a)는 제4 외부전극(134)과 연결되며, 상기 제3 내부전극의 리드(123a)는 상기 제2 외부전극(132)과 연결되고, 상기 제4 내부전극의 리드(124a)는 제3 외부전극(133)과 연결될 수 있으나, 이에 제한되는 것은 아니다.
The lead 121a of the first internal electrode is connected to the first external electrode 131, the lead 122a of the second internal electrode is connected to the fourth external electrode 134, The lead 123a may be connected to the second external electrode 132 and the lead 124a of the fourth internal electrode may be connected to the third external electrode 133. However,

상기 제1 커패시터부와 제2 커패시터부는 상기 세라믹 본체(110) 내에서 특별히 제한 없이 배치될 수 있으며, 목표 용량값을 구현하기 위하여 복수개가 적층될 수 있다.
The first capacitor unit and the second capacitor unit may be arranged in the ceramic body 110 without limitation, and a plurality of capacitors may be stacked to realize the target capacitance value.

본 발명의 일 실시 예에서, 상기 제1 커패시터부와 제2 커패시터부는 상기 적층 세라믹 커패시터(100) 내에서 병렬로 연결될 수 있다.
In one embodiment of the present invention, the first capacitor portion and the second capacitor portion may be connected in parallel in the multilayer ceramic capacitor 100.

상기 제1 내지 제4 내부 전극(121, 122, 123, 124)은 상기 제1 및 제2 내부 연결도체(125, 126)와 함께 유전체층(111)을 사이에 두고 교대로 배치될 수 있다.
The first to fourth internal electrodes 121, 122, 123 and 124 may be alternately arranged with the dielectric layer 111 interposed therebetween together with the first and second internal connection conductors 125 and 126.

도 2에 도시된 제1 및 제2 내부 연결도체(125, 126)는 각각 하나씩 도시되어 있으나, 적어도 일 극성의 내부 연결도체는 복수개로 제공될 수 있다.
Although the first and second internal connection conductors 125 and 126 shown in FIG. 2 are shown one by one, a plurality of internal connection conductors of at least one polarity may be provided.

이와 유사하게, 도 3에 도시된 제1 내지 제4 내부 전극(121, 122, 123, 124)은 각각 하나씩 도시되어 있으나, 실제 적용되는 형태에서는 내부 전극이 복수 개일 수 있다.
Similarly, each of the first to fourth internal electrodes 121, 122, 123 and 124 shown in FIG. 3 is shown one by one, but in practice, a plurality of internal electrodes may be provided.

한편, 도 2 및 도 3에 도시된 순서에 따라 적층될 수 있으나, 필요에 따라 다양한 순서로 적층될 수 있다.
On the other hand, they may be stacked according to the order shown in FIGS. 2 and 3, but may be stacked in various orders as required.

예를 들어, 제1 및 제2 내부 연결도체(125, 126)가 제1 커패시터부와 제2 커패시터부 사이에 위치하도록 배치될 수 있으며, 제1 및 제2 내부 연결도체(125, 126)가 이격되어 배치될 수도 있다.For example, the first and second inner connection conductors 125 and 126 may be arranged to be located between the first capacitor portion and the second capacitor portion, and the first and second inner connection conductors 125 and 126 Or may be spaced apart.

특히, 제1 및 제2 내부 연결도체(125, 126)의 폭, 길이 및 층수를 변경함으로써 원하는 ESR 특성을 보다 정밀하게 조절할 수 있다.
In particular, the desired ESR characteristics can be adjusted more precisely by changing the width, length, and number of layers of the first and second internal connecting conductors 125 and 126.

본 발명의 제1 실시형태에 따르면, 상기 제1 내부 연결도체(125)는 상기 제1 내부전극(121)과 제1 외부전극(131)을 통해 연결되며, 상기 제4 내부전극(124)과 제3 외부전극(133)을 통해 연결될 수 있다.
According to the first embodiment of the present invention, the first internal connection conductor 125 is connected to the first internal electrode 121 through the first external electrode 131, And may be connected through the third external electrode 133.

또한, 상기 제2 내부 연결도체(126)는 상기 제2 내부전극(122)과 제4 외부전극(134)을 통해 연결되며, 상기 제3 내부전극(123)과 제2 외부전극(132)을 통해 연결될 수 있다.
The second internal connection conductor 126 is connected to the second internal electrode 122 through the fourth external electrode 134 and the third internal electrode 123 and the second external electrode 132 Lt; / RTI >

도 2에 도시된 상기 제1 및 제2 내부 연결도체(125, 126)의 패턴 형상은 본 발명의 일 실시형태에 따른 것에 불과하며, ESR을 조절하기 위하여 다양한 패턴 형상을 가질 수 있음은 물론이다.The pattern shapes of the first and second internal connection conductors 125 and 126 shown in FIG. 2 are only in accordance with one embodiment of the present invention, and it is needless to say that they may have various pattern shapes to control the ESR .

예를 들면, 도 3에 도시된 제1 내지 제4 내부 전극(121, 122, 123, 124)의 패턴 형상과 동일한 형태일 수도 있다.
For example, the pattern shape of the first to fourth internal electrodes 121, 122, 123, and 124 shown in FIG. 3 may be the same.

본 발명의 제1 실시 형태에 따르면, 상기 제1 및 제2 내부 연결도체(125, 126)에 의해 상기 적층 세라믹 커패시터의 등가직렬저항(ESR)이 조절될 수 있다.
According to the first embodiment of the present invention, the equivalent series resistance (ESR) of the multilayer ceramic capacitor can be adjusted by the first and second internal connection conductors 125 and 126.

즉, 후술하는 바와 같이 상기 제1 내부전극(121)과 제2 내부전극(122)을 포함하는 제1 커패시터부와 상기 제3 내부전극(123)과 제4 내부전극(124)을 포함하는 제2 커패시터부가 서로 병렬로 연결될 수 있다.
That is, as described later, a first capacitor unit including the first internal electrode 121 and the second internal electrode 122, and a second capacitor unit including the third internal electrode 123 and the fourth internal electrode 124 Two capacitor portions may be connected in parallel with each other.

또한, 상기 제1 커패시터부와 제2 커패시터부는 제1 및 제2 내부 연결도체(125, 126)와 직렬로 연결될 수 있다.
In addition, the first capacitor unit and the second capacitor unit may be connected in series with the first and second internal connection conductors 125 and 126.

상기와 같은 연결을 통해, 제1 및 제2 내부 연결도체(125, 126)에 의해 상기 적층 세라믹 커패시터의 등가직렬저항(ESR)이 조절될 수 있다.
Through such a connection, the equivalent series resistance (ESR) of the multilayer ceramic capacitor can be adjusted by the first and second internal connection conductors 125 and 126.

또한, 본 실시형태에서는, 전원 라인과 연결을 위한 외부 단자로 제3 및 제4 외부전극(133, 134)이 사용될 수 있으며, 예를 들어 제3 외부전극(133)은 전원단에 연결되고, 제4 외부전극(134)은 그라운드에 연결될 수 있다.In this embodiment, the third and fourth external electrodes 133 and 134 may be used as external terminals for connection to the power supply line. For example, the third external electrode 133 may be connected to the power terminal, The fourth external electrode 134 may be connected to the ground.

한편, 상기 제3 및 제4 외부 전극(133, 134)을 제외한 2개의 외부 전극인 제1 및 제2 외부전극(131, 132)은 ESR 조정용 외부 전극으로 사용될 수 있으며, 비접촉 단자(No Contact terminal)로 이해할 수 있다.
The first and second external electrodes 131 and 132, which are two external electrodes except for the third and fourth external electrodes 133 and 134, may be used as external electrodes for ESR adjustment, ).

도 4는 도 1에 도시된 적층 세라믹 커패시터의 등가회로도이다.
4 is an equivalent circuit diagram of the multilayer ceramic capacitor shown in Fig.

도 4를 참조하면, 상기 제1 내부전극(121)과 제2 내부전극(122)을 포함하는 제1 커패시터부와 상기 제3 내부전극(123)과 제4 내부전극(124)을 포함하는 제2 커패시터부가 서로 병렬로 연결될 수 있다.
4, a first capacitor unit including the first internal electrode 121 and the second internal electrode 122, and a second capacitor unit including the third internal electrode 123 and the fourth internal electrode 124, Two capacitor portions may be connected in parallel with each other.

또한, 상기 제1 커패시터부와 제2 커패시터부는 제1 및 제2 내부 연결도체(125, 126)와 직렬로 연결될 수 있다.
In addition, the first capacitor unit and the second capacitor unit may be connected in series with the first and second internal connection conductors 125 and 126.

상기와 같이 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터는 2종류의 저항과 2종류의 커패시터를 가지며 각각의 값을 제어할 수 있다.
As described above, the multilayer ceramic capacitor according to the first embodiment of the present invention has two kinds of resistors and two types of capacitors, and can control the respective values.

본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터는 상술한 내부전극(121, 122, 123, 124), 내부 연결도체(125, 126) 및 외부전극의 구조를 가짐으로써, 종래 구조에 비하여 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 조절이 용이하며, 부품 감소에 따른 실장 공간과 비용을 줄일 수 있다.
The multilayer ceramic capacitor according to the first embodiment of the present invention has the structure of the internal electrodes 121, 122, 123 and 124, the internal connection conductors 125 and 126 and the external electrodes, Impedance can be easily reduced and adjusted in the frequency domain, and the mounting space and cost due to component reduction can be reduced.

또한, 수직 실장에 따라 비접촉 단자(No Contact terminal)에 의한 다운사이징(Downsizing)의 방해가 없어 제품의 소형화에 유리한 효과가 있다.
In addition, according to the vertical mounting, there is no interference with downsizing by a non-contact terminal, which is advantageous for downsizing the product.

도 5는 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터에 채용가능한 제1 및 제2 내부 연결도체를 나타내는 평면도이다.5 is a plan view showing first and second internal connection conductors that can be employed in the multilayer ceramic capacitor according to the second embodiment of the present invention.

도 6은 도 5에 도시된 제1 및 제2 내부 연결도체와 함께 사용가능한 제1 내지 제4 내부 전극을 나타내는 평면도이다.FIG. 6 is a plan view showing first to fourth internal electrodes usable with the first and second internal connection conductors shown in FIG. 5; FIG.

도 7은 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터의 등가회로도이다.
7 is an equivalent circuit diagram of a multilayer ceramic capacitor according to a second embodiment of the present invention.

도 5 내지 도 7을 참조하면, 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 실시형태에 따른 적층 세라믹 커패시터에 있어서, 상기 제1 내부전극(121')과 제3 내부전극(123')은 상기 세라믹 본체(110)의 길이-폭 방향 단면에서 하나의 층에 서로 이격되어 형성되며, 상기 제2 내부전극(122')과 제4 내부전극(124')은 상기 세라믹 본체(110)의 길이-폭 방향 단면에서 다른 하나의 층에 서로 이격되어 형성되는 것을 특징으로 할 수 있다.
5 to 7, in the multilayer ceramic capacitor according to the second embodiment of the present invention, in the multilayer ceramic capacitor according to the first embodiment, the first internal electrode 121 'and the third internal electrode 123 'are spaced apart from each other in a length-width direction cross section of the ceramic body 110. The second internal electrode 122' and the fourth internal electrode 124 ' 110 are spaced apart from each other in a length-width direction cross-section.

본 발명의 제2 실시형태에서, 상기 제1 내부전극의 리드(121'a)는 제1 외부전극(131)과 연결되고, 상기 제2 내부전극의 리드(122'a)는 제3 외부전극(133)과 연결되며, 상기 제3 내부전극의 리드(123'a)는 상기 제2 외부전극(132)과 연결되고, 상기 제4 내부전극의 리드(124'a)는 제4 외부전극(132)과 연결될 수 있다.
In the second embodiment of the present invention, the leads 121'a of the first internal electrodes are connected to the first external electrodes 131, and the leads 122'a of the second internal electrodes are connected to the third external electrodes 131 ' A lead 123'a of the third internal electrode is connected to the second external electrode 132 and a lead 124'a of the fourth internal electrode is connected to a fourth external electrode 132, respectively.

본 발명의 제2 실시형태에서, 상기 제1 내부 연결도체(125')는 상기 제1 내부전극(121')과 제1 외부전극(131)을 통해 연결되며, 상기 제4 내부전극(124')과 제4 외부전극(134)을 통해 연결될 수 있다.
In the second embodiment of the present invention, the first internal connection conductor 125 'is connected to the first internal electrode 121' through the first external electrode 131, and the fourth internal electrode 124 ' And a fourth external electrode 134. The first and second external electrodes 134 and 134 may be connected to each other.

본 발명의 제2 실시형태에서, 상기 제2 내부 연결도체(126')는 상기 제2 내부전극(122')과 제3 외부전극(133)을 통해 연결되며, 상기 제3 내부전극(123')과 제2 외부전극(132)을 통해 연결될 수 있다.
In the second embodiment of the present invention, the second internal connection conductor 126 'is connected to the second internal electrode 122' through the third external electrode 133, and the third internal electrode 123 ' And a second external electrode 132. The second external electrode 132 is connected to the second external electrode 132. [

도 7을 참조하면, 상기 제1 및 제2 내부 연결도체(125', 126')는 서로 병렬로 연결될 수 있다.
Referring to FIG. 7, the first and second internal connection conductors 125 'and 126' may be connected in parallel with each other.

또한, 상기 제1 내부전극(121')과 제2 내부전극(122')을 포함하는 제1 커패시터부와 상기 제3 내부전극(123')과 제4 내부전극(124')을 포함하는 제2 커패시터부는 제1 및 제2 내부 연결도체(125', 126')와 직렬로 연결될 수 있다.
A first capacitor unit including the first internal electrode 121 'and the second internal electrode 122', and a second capacitor unit including the third internal electrode 123 'and the fourth internal electrode 124' 2 capacitor portion may be connected in series with the first and second internal connection conductors 125 'and 126'.

그 외, 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터의 특징은 상술한 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터의 특징과 동일하므로 여기서는 생략하도록 한다.
In addition, the characteristics of the multilayer ceramic capacitor according to the second embodiment of the present invention are the same as those of the multilayer ceramic capacitor according to the first embodiment of the present invention described above, and thus will not be described here.

도 8은 본 발명의 제3 실시형태에 따른 적층 세라믹 커패시터에 채용가능한 제1 및 제2 내부 연결도체를 나타내는 평면도이다. 8 is a plan view showing first and second internal connection conductors that can be employed in the multilayer ceramic capacitor according to the third embodiment of the present invention.

도 9는 도 8에 도시된 제1 및 제2 내부 연결도체와 함께 사용가능한 제1 내지 제8 내부 전극을 나타내는 평면도이다.9 is a plan view showing first to eighth internal electrodes usable with the first and second internal connection conductors shown in Fig.

도 10은 본 발명의 제3 실시형태에 따른 적층 세라믹 커패시터의 등가회로도이다.10 is an equivalent circuit diagram of a multilayer ceramic capacitor according to a third embodiment of the present invention.

도 8 내지 도 10을 참조하면, 본 발명의 제3 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 실시형태에 따른 적층 세라믹 커패시터에 있어서, 상기 세라믹 본체(110) 내에 형성되며, 제1 측면(3)으로 노출된 제5 내부전극(11)과 제2 측면(4)으로 노출된 제6 내부전극(12)을 포함하는 제3 커패시터부와 제7 내부전극(13)과 제8 내부전극(14)을 포함하는 제4 커패시터부를 더 포함하며, 상기 제5 내부전극(11)과 제7 내부전극(13)은 상기 세라믹 본체(110)의 길이-폭 방향 단면에서 하나의 층에 서로 이격되어 형성되며, 상기 제6 내부전극(12)과 제8 내부전극(14)은 상기 세라믹 본체(110)의 길이-폭 방향 단면에서 다른 하나의 층에 서로 이격되어 형성되는 것을 특징으로 할 수 있다.
8 to 10, a multilayer ceramic capacitor according to a third embodiment of the present invention is the multilayer ceramic capacitor according to the first embodiment, which is formed in the ceramic body 110 and has a first side 3 A third capacitor portion including a fifth internal electrode 11 exposed by the first internal electrode 11 and a sixth internal electrode 12 exposed by the second side surface 4 and a seventh internal electrode 13 and an eighth internal electrode 14 , And the fifth internal electrode 11 and the seventh internal electrode 13 are separated from each other in one layer in the length-width direction cross section of the ceramic body 110 And the sixth internal electrode 12 and the eighth internal electrode 14 are spaced apart from each other in the length-width direction cross-section of the ceramic body 110.

본 발명의 다른 실시 예에서, 상기 제5 내부전극(11)은 제1 외부전극(131)과 연결되고, 상기 제6 내부전극(12)은 제3 외부전극(133)과 연결되며, 상기 제7 내부전극(13)은 상기 제2 외부전극(132)과 연결되고, 상기 제8 내부전극(14)은 제4 외부전극(134)과 연결될 수 있다.
The fifth internal electrode 11 is connected to the first external electrode 131 and the sixth internal electrode 12 is connected to the third external electrode 133, The inner electrode 13 may be connected to the second outer electrode 132 and the eighth inner electrode 14 may be connected to the fourth outer electrode 134.

본 발명의 제3 실시형태에서, 상기 제1 내부전극의 리드(121''a)는 제1 외부전극(131)과 연결되고, 상기 제2 내부전극의 리드(122''a)는 제3 외부전극(133)과 연결되며, 상기 제3 내부전극의 리드(123''a)는 상기 제2 외부전극(132)과 연결되고, 상기 제4 내부전극의 리드(124''a)는 제4 외부전극(132)과 연결될 수 있다.
In the third embodiment of the present invention, the lead 121 '' a of the first internal electrode is connected to the first external electrode 131, and the lead 122 '' a of the second internal electrode is connected to the third The lead 123 '' a of the third internal electrode is connected to the second external electrode 132 and the lead 124 '' a of the fourth internal electrode is connected to the external electrode 133, 4 external electrodes 132. [0034] FIG.

본 발명의 제3 실시형태에서, 상기 제1 내부 연결도체(125'')는 상기 제1 내부전극(121'')과 제1 외부전극(131)을 통해 연결되며, 상기 제4 내부전극(124'')과 제4 외부전극(134)을 통해 연결될 수 있다.
In the third embodiment of the present invention, the first internal connection conductor 125 '' is connected to the first internal electrode 121 '' through the first external electrode 131, 124 '' and the fourth external electrode 134. [

본 발명의 제3 실시형태에서, 상기 제2 내부 연결도체(126'')는 상기 제2 내부전극(122'')과 제3 외부전극(133)을 통해 연결되며, 상기 제3 내부전극(123'')과 제2 외부전극(132)을 통해 연결될 수 있다.
In the third embodiment of the present invention, the second internal connection conductor 126 '' is connected through the third internal electrode 122 '' and the third external electrode 133, 123 " through the second external electrode 132. [0064]

도 10을 참조하면, 상기 제1 및 제2 내부 연결도체(125'', 126'')는 서로 병렬로 연결될 수 있다.
Referring to FIG. 10, the first and second internal connection conductors 125 '' and 126 '' may be connected in parallel with each other.

또한, 상기 제1 내지 제4 커패시터부는 서로 병렬로 연결될 수 있다.
In addition, the first to fourth capacitor units may be connected in parallel with each other.

또한, 상기 제1 내부전극(121'')과 제2 내부전극(122'')을 포함하는 제1 커패시터부와 상기 제3 내부전극(123'')과 제4 내부전극(124'')을 포함하는 제2 커패시터부, 제5 내부전극(11)과 제6 내부전극(12)을 포함하는 제3 커패시터부 및 제7 내부전극(13)과 제8 내부전극(14)을 포함하는 제4 커패시터부는 제1 및 제2 내부 연결도체(125'', 126'')와 직렬로 연결될 수 있다.
The first capacitor unit including the first inner electrode 121 '' and the second inner electrode 122 '', the third inner electrode 123 '' and the fourth inner electrode 124 '', A third capacitor portion including a fifth internal electrode 11 and a sixth internal electrode 12 and a third capacitor portion including a seventh internal electrode 13 and an eighth internal electrode 14, 4 capacitor portion may be connected in series with the first and second internal connection conductors 125 ", 126 ".

그 외, 본 발명의 제3 실시형태에 따른 적층 세라믹 커패시터의 특징은 상술한 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터의 특징과 동일하므로 여기서는 생략하도록 한다.
In addition, the characteristics of the multilayer ceramic capacitor according to the third embodiment of the present invention are the same as those of the multilayer ceramic capacitor according to the first embodiment of the present invention described above, and will not be described here.

도 11은 본 발명의 제4 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.11 is a perspective view of a multilayer ceramic capacitor according to a fourth embodiment of the present invention.

도 12는 도 11에 도시된 적층 세라믹 커패시터에 채용가능한 제1 내지 제4 내부 연결도체를 나타내는 평면도이다.12 is a plan view showing first to fourth internal connection conductors that can be employed in the multilayer ceramic capacitor shown in FIG.

도 13은 도 12에 도시된 제1 내지 제4 내부 연결도체와 함께 사용가능한 제1 내지 제8 내부 전극을 나타내는 평면도이다.13 is a plan view showing first to eighth internal electrodes usable with the first to fourth internal connecting conductors shown in Fig.

도 14는 도 11에 도시된 적층 세라믹 커패시터의 등가회로도이다.
14 is an equivalent circuit diagram of the multilayer ceramic capacitor shown in Fig.

도 11 내지 도 14를 참조하면, 본 발명의 제4 실시형태에 따른 적층 세라믹 커패시터(200)는 복수의 유전체층(211)을 포함하며, 서로 마주보는 제1, 제2 주면(5, 6), 서로 마주보는 제1, 제2 측면(3, 4) 및 서로 마주보는 제1, 제2 단면(1, 2)을 가지는 세라믹 본체(210); 상기 세라믹 본체(210) 내에서 제1 측면(3)으로 노출되며, 상기 세라믹 본체(210)의 길이-폭 방향 단면에서 하나의 층에 서로 이격되어 형성된 제1, 제3, 제5 및 제7 내부전극(221, 223, 225, 227)과 상기 제2 측면(4)으로 노출되며, 상기 세라믹 본체(210)의 길이-폭 방향 단면에서 다른 하나의 층에 서로 이격되어 형성된 제2, 제4, 제6 및 제8 내부전극(222, 224, 226, 228); 상기 세라믹 본체(210) 내에 형성되며, 제1 및 제2 측면(3, 4)으로 노출된 제1 내지 제4 내부 연결도체(241, 242, 243, 244); 및 상기 세라믹 본체(210)의 제1 및 제2 측면(3, 4)에 형성되며, 상기 제1 내지 제8 내부전극(221, 222, 223, 224, 225, 226, 227, 228) 및 제1 내지 제4 내부 연결도체(241, 242, 243, 244)와 전기적으로 연결된 제1 내지 제8 외부 전극(231, 232, 233, 234, 235, 236, 237, 238);을 포함하며, 상기 제1, 제2 내부전극(221, 222)과 상기 제3, 제4 내부전극(223, 224)과 상기 제5, 제6 내부전극(225, 226)과 제7, 제8 내부전극(227, 228)은 각각 제1, 제2, 제3 및 제4 커패시터부를 형성하며, 상기 제1 커패시터부와 상기 제2 커패시터부는 상기 제1 및 제2 내부 연결도체(241, 242)와 각각 직렬로 연결되며, 상기 제3 커패시터부와 상기 제4 커패시터부는 상기 제3 및 제4 내부 연결도체(243, 244)와 각각 직렬로 연결된 적층 세라믹 커패시터를 제공한다.
11 to 14, a multilayer ceramic capacitor 200 according to a fourth embodiment of the present invention includes a plurality of dielectric layers 211, and includes first and second major surfaces 5 and 6, A ceramic body (210) having first and second side faces (3, 4) facing each other and first and second end faces (1, 2) facing each other; The first, third, fifth, and seventh portions of the ceramic body 210, which are exposed to the first side surface 3 in the ceramic body 210 and are spaced apart from each other in a length- The first and second side surfaces of the ceramic body 210 are exposed to the internal electrodes 221, 223, 225 and 227 and the second side surface 4, , Sixth and eighth internal electrodes (222, 224, 226, 228); First to fourth internal connection conductors (241, 242, 243, 244) formed in the ceramic body (210) and exposed to the first and second side surfaces (3, 4); And the first and second internal electrodes 221, 222, 223, 224, 225, 226, 227, and 228 and the first and second internal electrodes 221 and 222 are formed on the first and second sides 3 and 4 of the ceramic body 210, First to eighth external electrodes 231, 232, 233, 234, 235, 236, 237, 238 electrically connected to the first to fourth internal connection conductors 241, 242, 243, 244, The first and second internal electrodes 221 and 222 and the third and fourth internal electrodes 223 and 224 and the fifth and sixth internal electrodes 225 and 226 and the seventh and eighth internal electrodes 227 And 228 form first, second, third, and fourth capacitor portions, respectively. The first capacitor portion and the second capacitor portion are connected in series with the first and second internal connection conductors 241 and 242, respectively. And the third capacitor unit and the fourth capacitor unit provide a multilayer ceramic capacitor connected in series with the third and fourth internal connection conductors 243 and 244, respectively.

본 발명의 제4 실시형태에서, 상기 제1 내지 제4 외부 전극(231, 232, 233, 234)은 상기 세라믹 본체의 제1 측면(3)에 서로 이격되어 배치되고, 상기 제5 내지 제8 외부 전극(235, 236, 237, 238)은 상기 세라믹 본체의 제2 측면(4)에 서로 이격되어 배치될 수 있다.
In the fourth embodiment of the present invention, the first to fourth external electrodes 231, 232, 233, and 234 are disposed apart from each other on the first side surface 3 of the ceramic body, The external electrodes 235, 236, 237, and 238 may be spaced apart from each other on the second side surface 4 of the ceramic body.

본 발명의 제4 실시형태에서, 상기 적층 세라믹 커패시터(200)의 실장면은 상기 세라믹 본체(210)의 제1 또는 제2 측면(3, 4)인 것을 특징으로 한다.
In the fourth embodiment of the present invention, the laminated ceramic capacitor 200 is mounted on the first or second side surface 3 or 4 of the ceramic body 210.

본 발명의 제4 실시형태에서, 상기 제1, 제3, 제5, 제7, 제2, 제4, 제6 및 제8 내부전극(221, 223, 225, 227, 222, 224, 226, 228)은 순서대로 상기 제1 내지 제8 외부전극(231, 232, 233, 234, 235, 236, 237, 238)과 각각 연결될 수 있다.
In the fourth embodiment of the present invention, the first, third, fifth, seventh, second, fourth, sixth and eighth internal electrodes 221, 223, 225, 227, 222, 224, 226, 228 may be connected to the first to eighth external electrodes 231, 232, 233, 234, 235, 236, 237, 238 in order.

본 발명의 제4 실시형태에서, 상기 제1 내부 연결도체(241)는 상기 제1 내부전극(221)과 제1 외부전극(231)을 통해 연결되며, 상기 제4 내부전극(224)과 제6 외부전극(236)을 통해 연결될 수 있다.
In the fourth embodiment of the present invention, the first internal connection conductor 241 is connected to the first internal electrode 221 through the first external electrode 231, 6 external electrodes 236, as shown in FIG.

본 발명의 제4 실시형태에서, 상기 제2 내부 연결도체(242)는 상기 제2 내부전극(222)과 제5 외부전극(235)을 통해 연결되며, 상기 제3 내부전극(223)과 제2 외부전극(232)을 통해 연결될 수 있다.
In the fourth embodiment of the present invention, the second internal connection conductor 242 is connected to the second internal electrode 222 through a fifth external electrode 235, 2 external electrodes 232, as shown in FIG.

본 발명의 제4 실시형태에서, 상기 제3 내부 연결도체(243)는 상기 제5 내부전극(225)과 제3 외부전극(233)을 통해 연결되며, 상기 제8 내부전극(228)과 제8 외부전극(238)을 통해 연결될 수 있다.
In the fourth embodiment of the present invention, the third internal connection conductor 243 is connected to the fifth internal electrode 225 through the third external electrode 233, 8 external electrodes 238, as shown in FIG.

본 발명의 제4 실시형태에서, 상기 제4 내부 연결도체(244)는 상기 제6 내부전극(226)과 제7 외부전극(237)을 통해 연결되며, 상기 제7 내부전극(227)과 제4 외부전극(234)을 통해 연결될 수 있다.
In the fourth embodiment of the present invention, the fourth internal connection conductor 244 is connected to the sixth internal electrode 226 through a seventh external electrode 237, 4 external electrodes 234. In the present embodiment,

도 14를 참조하면, 상기 제1 및 제2 내부 연결도체(241, 242)와 제3 및 제4 내부 연결도체(243, 244)는 각각 서로 병렬로 연결될 수 있다.
Referring to FIG. 14, the first and second internal connection conductors 241 and 242 and the third and fourth internal connection conductors 243 and 244 may be connected to each other in parallel.

또한, 상기 제1 내지 제4 커패시터부는 서로 병렬로 연결될 수 있다.
In addition, the first to fourth capacitor units may be connected in parallel with each other.

또한, 상기 제1 내부전극(221)과 제2 내부전극(222)을 포함하는 제1 커패시터부와 상기 제3 내부전극(223)과 제4 내부전극(224)을 포함하는 제2 커패시터부는 상기 제1 및 제2 내부 연결도체(241, 242)와 직렬로 연결될 수 있다.
The first capacitor portion including the first internal electrode 221 and the second internal electrode 222 and the second capacitor portion including the third internal electrode 223 and the fourth internal electrode 224 may be formed on the first capacitor portion, And may be connected in series with the first and second internal connection conductors 241 and 242.

또한, 상기 제5 내부전극(225)과 제6 내부전극(226)을 포함하는 제3 커패시터부와 제7 내부전극(227)과 제8 내부전극(228)을 포함하는 제4 커패시터부는 제3 및 제4 내부 연결도체(243, 244)와 직렬로 연결될 수 있다.
The third capacitor portion including the fifth internal electrode 225 and the sixth internal electrode 226 and the fourth capacitor portion including the seventh internal electrode 227 and the eighth internal electrode 228 are connected to the third And fourth internal connection conductors 243 and 244 in series.

그 외, 본 발명의 제4 실시형태에 따른 적층 세라믹 커패시터의 특징은 상술한 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터의 특징과 동일하므로 여기서는 생략하도록 한다.
In addition, the characteristics of the multilayer ceramic capacitor according to the fourth embodiment of the present invention are the same as those of the multilayer ceramic capacitor according to the first embodiment of the present invention described above, and will not be described here.

도 15는 본 발명의 제5 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.15 is a perspective view of a multilayer ceramic capacitor according to a fifth embodiment of the present invention.

도 16은 도 15에 도시된 적층 세라믹 커패시터에 채용가능한 제1 내지 제3 내부 연결도체를 나타내는 평면도이다.16 is a plan view showing first to third internal connection conductors that can be used in the multilayer ceramic capacitor shown in Fig.

도 17은 도 16에 도시된 제1 내지 제3 내부 연결도체와 함께 사용가능한 제1 내지 제4 내부 전극을 나타내는 평면도이다.17 is a plan view showing first to fourth internal electrodes usable with the first to third internal connection conductors shown in Fig.

도 18은 도 15에 도시된 적층 세라믹 커패시터의 등가회로도이다.
18 is an equivalent circuit diagram of the multilayer ceramic capacitor shown in Fig.

도 15 내지 도 18을 참조하면, 본 발명의 제5 실시형태에 따른 적층 세라믹 커패시터(300)는 복수의 유전체층(311)을 포함하며, 서로 마주보는 제1, 제2 주면(5, 6), 서로 마주보는 제1, 제2 측면(3, 4) 및 서로 마주보는 제1, 제2 단면(1, 2)을 가지는 세라믹 본체(310); 상기 세라믹 본체(310) 내에 형성되며, 제2 측면(4)으로 노출된 리드(321a)를 갖는 제1 내부전극(321)과 제1 측면(3)으로 노출된 리드(322a)를 갖는 제2 내부전극(322)을 포함하는 제1 커패시터부와 제2 측면(4)으로 노출되며, 상기 제1 내부전극의 리드(321a)와 이격된 리드(323a)를 갖는 제3 내부전극(323)과 제1 측면(3)으로 노출되며, 상기 제2 내부전극의 리드(322a)와 이격된 리드(324a)를 갖는 제4 내부전극(324)을 포함하는 제2 커패시터부; 상기 세라믹 본체(310) 내에 형성되며, 제1 및 제2 측면(3, 4)으로 노출된 제1 내지 제3 내부 연결도체(325, 326, 327); 및 상기 세라믹 본체(310)의 제1 및 제2 측면(3, 4)에 형성되며, 상기 제1 내지 제4 내부전극(321, 322, 323, 324) 및 제1 내지 제3 내부 연결도체(325, 326, 327)와 전기적으로 연결된 제1 내지 제6 외부 전극(331, 332, 333, 334, 335, 336);을 포함하며, 상기 제1 커패시터부는 상기 제1 및 제2 내부 연결도체(325, 326)와 직렬로 연결되며, 상기 제2 커패시터부는 상기 제2 및 제3 내부 연결도체(326, 327)와 직렬로 연결된 적층 세라믹 커패시터를 제공한다.
15 to 18, a multilayer ceramic capacitor 300 according to a fifth embodiment of the present invention includes a plurality of dielectric layers 311, and includes first and second major surfaces 5 and 6, A ceramic body (310) having first and second side faces (3, 4) facing each other and first and second end faces (1, 2) facing each other; Having a first internal electrode 321 formed in the ceramic body 310 and having a lead 321a exposed to the second side 4 and a lead 322a exposed to the first side 3, A third internal electrode 323 having a first capacitor portion including an internal electrode 322 and a lead 323a exposed to the second side surface 4 and spaced apart from the lead 321a of the first internal electrode, A second capacitor portion exposed to the first side surface (3) and including a fourth internal electrode (324) having a lead (324a) separated from the lead (322a) of the second internal electrode; First to third internal connection conductors 325, 326, 327 formed in the ceramic body 310 and exposed to the first and second side surfaces 3, 4; 322, 323, 324 and the first to third internal connection conductors (321, 322, 323, 324) and the first to fourth internal connection conductors 336, 333, 334, 335, and 336 electrically connected to the first and second internal connection conductors (325, 326, 327), and the first capacitor unit includes first and second internal connection conductors 325, and 326, and the second capacitor unit provides a multilayer ceramic capacitor connected in series with the second and third internal connection conductors 326 and 327.

본 발명의 제5 실시형태에서, 상기 제1 내지 제3 외부 전극(331, 332, 333)은 상기 세라믹 본체의 제1 측면(3)에 서로 이격되어 배치되고, 상기 제4 내지 제6 외부 전극(334, 335, 336)은 상기 세라믹 본체의 제2 측면(4)에 서로 이격되어 배치될 수 있다.
In the fifth embodiment of the present invention, the first to third external electrodes 331, 332, and 333 are spaced apart from each other on the first side surface 3 of the ceramic body, (334, 335, 336) may be spaced apart from each other on the second side (4) of the ceramic body.

본 발명의 제5 실시형태에서, 상기 적층 세라믹 커패시터(300)의 실장면은 상기 세라믹 본체의 제1 또는 제2 측면(3, 4)인 것을 특징으로 한다.
In the fifth embodiment of the present invention, the mounting view of the multilayer ceramic capacitor 300 is characterized by being the first or second side 3, 4 of the ceramic body.

본 발명의 제5 실시형태에서, 상기 제1 내부전극의 리드(321a)는 제4 외부전극(334)과 연결되고, 상기 제2 내부전극의 리드(322a)는 제2 외부전극(332)과 연결되며, 상기 제3 내부전극의 리드(323a)는 상기 제5 외부전극(335)과 연결되고, 상기 제4 내부전극의 리드(324a)는 제3 외부전극(333)과 연결될 수 있다.
The lead 321a of the first internal electrode is connected to the fourth external electrode 334 and the lead 322a of the second internal electrode is connected to the second external electrode 332 and the second external electrode 332. In the fifth embodiment of the present invention, A lead 323a of the third internal electrode may be connected to the fifth external electrode 335 and a lead 324a of the fourth internal electrode may be connected to the third external electrode 333.

본 발명의 제5 실시형태에서, 상기 제1 내부 연결도체(325)는 상기 제1 외부전극(331)과 연결되며, 상기 제1 내부전극(321)과 제4 외부전극(334)을 통해 연결될 수 있다.
The first internal connection conductor 325 is connected to the first external electrode 331 and is connected to the first internal electrode 321 through the fourth external electrode 334. In the fifth embodiment of the present invention, .

본 발명의 제5 실시형태에서, 상기 제2 내부 연결도체(326)는 상기 제2 내부전극(322)과 제2 외부전극(332)을 통해 연결되며, 상기 제3 내부전극(323)과 제5 외부전극(335)을 통해 연결될 수 있다.
In the fifth embodiment of the present invention, the second internal connection conductor 326 is connected to the second internal electrode 322 through the second external electrode 332, 5 external electrodes 335. [0051]

본 발명의 제5 실시형태에서, 상기 제3 내부 연결도체(327)는 상기 제6 외부전극(336)과 연결되며, 상기 제4 내부전극(324)과 제3 외부전극(333)을 통해 연결될 수 있다.
The third internal connection conductor 327 is connected to the sixth external electrode 336 and is connected to the fourth internal electrode 324 through the third external electrode 333. In the fifth embodiment of the present invention, .

도 18을 참조하면, 상기 제1 내지 제3 내부 연결도체(325, 326, 327)은 서로 병렬로 연결될 수 있다.
Referring to FIG. 18, the first to third internal connection conductors 325, 326, and 327 may be connected in parallel with each other.

또한, 상기 제1 내부전극(221)과 제2 내부전극(222)을 포함하는 제1 커패시터부는 상기 제1 및 제2 내부 연결도체(325, 326)와 직렬로 연결될 수 있다.
The first capacitor unit including the first internal electrode 221 and the second internal electrode 222 may be connected in series with the first and second internal connection conductors 325 and 326.

또한, 상기 제3 내부전극(223)과 제4 내부전극(224)을 포함하는 제2 커패시터부는 상기 제2 및 제3 내부 연결도체(326, 327)와 직렬로 연결될 수 있다.
The second capacitor portion including the third internal electrode 223 and the fourth internal electrode 224 may be connected in series with the second and third internal connection conductors 326 and 327.

그 외, 본 발명의 제5 실시형태에 따른 적층 세라믹 커패시터의 특징은 상술한 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터의 특징과 동일하므로 여기서는 생략하도록 한다.
In addition, the characteristics of the multilayer ceramic capacitor according to the fifth embodiment of the present invention are the same as those of the multilayer ceramic capacitor according to the first embodiment of the present invention described above, and will not be described here.

적층 세라믹 커패시터의 실장 기판The mounting substrate of the multilayer ceramic capacitor

도 19는 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
FIG. 19 is a perspective view showing a state in which the multilayer ceramic capacitor of FIG. 1 is mounted on a printed circuit board. FIG.

도 19를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(400)은 적층 세라믹 커패시터(100)가 수직하도록 실장되는 인쇄회로기판(410)과, 인쇄회로기판(410)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(421, 422)을 포함한다.19, the mounting board 400 of the multilayer ceramic capacitor 100 according to the present embodiment includes a printed circuit board 410 mounted so that the multilayer ceramic capacitor 100 is perpendicular to the printed circuit board 410, And first and second electrode pads 421 and 422 spaced apart from each other on the upper surface.

이때, 적층 세라믹 커패시터(100)는 제3 및 제4 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(421, 422) 위에 접촉되게 위치한 상태에서 솔더링(430)에 의해 인쇄회로기판(410)과 전기적으로 연결될 수 있다.
At this time, the multilayer ceramic capacitor 100 is connected to the printed circuit board 300 by the soldering 430 in a state where the third and fourth external electrodes 131 and 132 are in contact with the first and second electrode pads 421 and 422, (Not shown).

상기의 설명을 제외하고 상술한 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터의 특징과 중복되는 설명은 여기서 생략하도록 한다.
Except for the above description, a description overlapping with the features of the multilayer ceramic capacitor according to the first embodiment of the present invention described above will be omitted here.

도 20은 본 발명의 실시예와 비교예의 임피던스를 비교한 그래프이다.
20 is a graph comparing impedances of the embodiment of the present invention and the comparative example.

도 20을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 종래의 적층 세라믹 커패시터인 비교예에 비하여 보다 넓은 주파수 영역에서 임피던스(Impedance)가 평탄한 형상을 가지며, 임피던스(Impedance)의 저감 효과가 있음을 알 수 있다.
Referring to FIG. 20, the multilayer ceramic capacitor according to an embodiment of the present invention has a flat impedance shape in a wider frequency range than the comparative multilayer ceramic capacitor of the related art, and has a reduction effect of an impedance .

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, and that various changes and modifications may be made therein without departing from the scope of the invention. It will be obvious to those of ordinary skill in the art.

100, 200, 300; 적층 세라믹 커패시터 110, 210, 310; 세라믹 본체
111, 211, 311; 유전체층
121(121', 121''), 122(122', 122''), 123(123', 123''), 124(124', 124''), 221, 222, 223, 224, 321, 322, 323, 324; 제1 내지 제4 내부 전극
11, 12, 13, 14, 225, 226, 227, 228: 제5 내지 제8 내부전극
125(125', 125''), 126(126', 126''); 제1 및 제2 내부 연결도체
241, 242, 243, 244; 제1 내지 제4 내부 연결도체
121a(121'a, 121''a), 122a(122'a, 122''a), 123a(123'a, 123''a), 124a(124'a, 124''a), 221a, 222a, 223a, 224a, 225a, 226a, 227a, 228a, 321a, 322a, 323a, 324a; 리드
131, 132, 133, 134; 제1 내지 제4 외부전극
231, 232, 233, 234, 235, 236, 237, 238; 제1 내지 제8 외부전극
331, 332, 333, 334, 335, 336; 제1 내지 제6 외부전극
400; 실장 기판 410; 인쇄회로기판 421, 422; 제1 및 제2 전극 패드 430; 솔더링100, 200, 300; A multilayer ceramic capacitor 110, 210, 310; Ceramic body
111, 211, 311; Dielectric layer
121 (121 ', 121''), 122 (122', 122 ''), 123 (123 ', 123''), 124 (124', 124 "), 221, 222, 223, 224, 321, 322, 323, 324; The first to fourth internal electrodes
11, 12, 13, 14, 225, 226, 227, 228: fifth to eighth internal electrodes
125 (125 ', 125''), 126 (126', 126 ''); The first and second internal connection conductors
241, 242, 243, 244; The first to fourth internal connection conductors
121a (121'a, 121''a), 122a (122'a, 122''a), 123a (123'a, 123''a), 124a (124'a, 124''a), 221a, 222a, 223a, 224a, 225a, 226a, 227a, 228a, 321a, 322a, 323a, 324a; lead
131, 132, 133, 134; The first to fourth external electrodes
231, 232, 233, 234, 235, 236, 237, 238; The first to eighth outer electrodes
331, 332, 333, 334, 335, 336; The first to sixth external electrodes
400; A mounting substrate 410; Printed circuit boards 421 and 422; First and second electrode pads 430; Soldering

Claims (28)

복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체;
상기 세라믹 본체 내에 형성되며, 제1 측면으로 노출된 리드를 갖는 제1 내부전극과 제2 측면으로 노출된 리드를 갖는 제2 내부전극을 포함하는 제1 커패시터부와 제1 측면으로 노출되며, 상기 제1 내부전극의 리드와 이격된 리드를 갖는 제3 내부전극과 제2 측면으로 노출되며, 상기 제2 내부전극의 리드와 이격된 리드를 갖는 제4 내부전극을 포함하는 제2 커패시터부;
상기 세라믹 본체 내에 형성되며, 제1 및 제2 측면으로 노출된 제1 및 제2 내부 연결도체; 및
상기 세라믹 본체의 제1 및 제2 측면에 형성되며, 상기 제1 내지 제4 내부전극, 제1 및 제2 내부 연결도체와 전기적으로 연결된 제1 내지 제4 외부 전극;을 포함하며,
상기 제1 커패시터부와 제2 커패시터부는 상기 제1 및 제2 내부 연결도체와 각각 직렬로 연결된 적층 세라믹 커패시터.
A ceramic body including a plurality of dielectric layers, the ceramic body having first and second major surfaces facing each other, first and second side surfaces facing each other, and first and second end surfaces facing each other;
A first capacitor portion formed in the ceramic body, the first capacitor portion including a first internal electrode having a lead exposed on a first side and a second internal electrode having a lead exposed on a second side, A third internal electrode having a lead and a lead spaced apart from the first internal electrode, and a fourth internal electrode exposed at a second side and having a lead spaced apart from the lead of the second internal electrode;
First and second internal connection conductors formed in the ceramic body and exposed at first and second sides; And
And first to fourth external electrodes formed on the first and second side surfaces of the ceramic body and electrically connected to the first to fourth internal electrodes and the first and second internal connection conductors,
Wherein the first capacitor portion and the second capacitor portion are connected in series with the first and second internal connection conductors, respectively.
제1항에 있어서,
상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 제1 측면에 서로 이격되어 배치되고, 상기 제3 및 제4 외부 전극은 상기 세라믹 본체의 제2 측면에 서로 이격되어 배치된 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first and second external electrodes are spaced apart from each other on a first side of the ceramic body and the third and fourth external electrodes are disposed apart from each other on a second side of the ceramic body.
제1항에 있어서,
상기 적층 세라믹 커패시터의 실장면은 상기 세라믹 본체의 제1 또는 제2 측면인 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
And the mounting surface of the multilayer ceramic capacitor is the first or second side of the ceramic body.
제1항에 있어서,
상기 제1 내부전극의 리드는 제1 외부전극과 연결되고, 상기 제2 내부전극의 리드는 제4 외부전극과 연결되며, 상기 제3 내부전극의 리드는 상기 제2 외부전극과 연결되고, 상기 제4 내부전극의 리드는 제3 외부전극과 연결되는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein a lead of the first internal electrode is connected to a first external electrode, a lead of the second internal electrode is connected to a fourth external electrode, a lead of the third internal electrode is connected to the second external electrode, And the leads of the fourth internal electrode are connected to the third external electrode.
제4항에 있어서,
상기 제1 내부 연결도체는 상기 제1 내부전극과 제1 외부전극을 통해 연결되며, 상기 제4 내부전극과 제3 외부전극을 통해 연결되는 적층 세라믹 커패시터.
5. The method of claim 4,
Wherein the first internal connection conductor is connected to the first internal electrode through a first external electrode and is connected to the fourth internal electrode through a third external electrode.
제4항에 있어서,
상기 제2 내부 연결도체는 상기 제2 내부전극과 제4 외부전극을 통해 연결되며, 상기 제3 내부전극과 제2 외부전극을 통해 연결되는 적층 세라믹 커패시터.
5. The method of claim 4,
Wherein the second internal connection conductor is connected to the second internal electrode through a fourth external electrode and is connected to the third internal electrode through a second external electrode.
제1항에 있어서,
상기 제1 내부전극과 제3 내부전극은 상기 세라믹 본체의 길이-폭 방향 단면에서 하나의 층에 서로 이격되어 형성되며, 상기 제2 내부전극과 제4 내부전극은 상기 세라믹 본체의 길이-폭 방향 단면에서 다른 하나의 층에 서로 이격되어 형성되는 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first internal electrode and the third internal electrode are spaced apart from each other in a length-width direction cross-section of the ceramic body, and the second internal electrode and the fourth internal electrode are formed in a length- Wherein the first and second electrodes are formed to be spaced apart from each other in a cross-section.
제7항에 있어서,
상기 제1 내부전극의 리드는 제1 외부전극과 연결되고, 상기 제2 내부전극의 리드는 제3 외부전극과 연결되며, 상기 제3 내부전극의 리드는 상기 제2 외부전극과 연결되고, 상기 제4 내부전극의 리드는 제4 외부전극과 연결되는 적층 세라믹 커패시터.
8. The method of claim 7,
Wherein a lead of the first internal electrode is connected to a first external electrode, a lead of the second internal electrode is connected to a third external electrode, a lead of the third internal electrode is connected to the second external electrode, And the leads of the fourth internal electrode are connected to the fourth external electrode.
제7항에 있어서,
상기 제1 내부 연결도체는 상기 제1 내부전극과 제1 외부전극을 통해 연결되며, 상기 제4 내부전극과 제4 외부전극을 통해 연결되는 적층 세라믹 커패시터.
8. The method of claim 7,
Wherein the first internal connection conductor is connected to the first internal electrode through a first external electrode and is connected to the fourth internal electrode through a fourth external electrode.
제7항에 있어서,
상기 제2 내부 연결도체는 상기 제2 내부전극과 제3 외부전극을 통해 연결되며, 상기 제3 내부전극과 제2 외부전극을 통해 연결되는 적층 세라믹 커패시터.
8. The method of claim 7,
Wherein the second internal connection conductor is connected to the second internal electrode through a third external electrode and is connected to the third internal electrode through a second external electrode.
제7항에 있어서,
상기 적층 세라믹 커패시터는 상기 세라믹 본체 내에 형성되며, 제1 측면으로 노출된 제5 내부전극과 제2 측면으로 노출된 제6 내부전극을 포함하는 제3 커패시터부와 제7 내부전극과 제8 내부전극을 포함하는 제4 커패시터부를 더 포함하며,
상기 제5 내부전극과 제7 내부전극은 상기 세라믹 본체의 길이-폭 방향 단면에서 하나의 층에 서로 이격되어 형성되며, 상기 제6 내부전극과 제8 내부전극은 상기 세라믹 본체의 길이-폭 방향 단면에서 다른 하나의 층에 서로 이격되어 형성되는 것을 특징으로 하는 적층 세라믹 커패시터.
8. The method of claim 7,
The multilayer ceramic capacitor is formed in the ceramic body. The multilayer ceramic capacitor includes a third capacitor portion including a fifth internal electrode exposed at a first side face and a sixth internal electrode exposed at a second side face, a third capacitor portion including a seventh internal electrode, And a fourth capacitor portion including a second capacitor,
Wherein the fifth internal electrode and the seventh internal electrode are spaced apart from each other in a length-width direction cross-section of the ceramic body, and the sixth internal electrode and the eighth internal electrode are formed in a length- Wherein the first and second electrodes are formed to be spaced apart from each other in a cross-section.
제11항에 있어서,
상기 제5 내부전극은 제1 외부전극과 연결되고, 상기 제6 내부전극은 제3 외부전극과 연결되며, 상기 제7 내부전극은 상기 제2 외부전극과 연결되고, 상기 제8 내부전극은 제4 외부전극과 연결되는 적층 세라믹 커패시터.
12. The method of claim 11,
Wherein the fifth internal electrode is connected to the first external electrode, the sixth internal electrode is connected to the third external electrode, the seventh internal electrode is connected to the second external electrode, 4 Multilayer Ceramic Capacitors Connected to External Electrodes.
복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체;
상기 세라믹 본체 내에서 제1 측면으로 노출되며, 상기 세라믹 본체의 길이-폭 방향 단면에서 하나의 층에 서로 이격되어 형성된 제1, 제3, 제5 및 제7 내부전극과 상기 제2 측면으로 노출되며, 상기 세라믹 본체의 길이-폭 방향 단면에서 다른 하나의 층에 서로 이격되어 형성된 제2, 제4, 제6 및 제8 내부전극;
상기 세라믹 본체 내에 형성되며, 제1 및 제2 측면으로 노출된 제1 내지 제4 내부 연결도체; 및
상기 세라믹 본체의 제1 및 제2 측면에 형성되며, 상기 제1 내지 제8 내부전극 및 제1 내지 제4 내부 연결도체와 전기적으로 연결된 제1 내지 제8 외부 전극;을 포함하며,
상기 제1, 제2 내부전극과 상기 제3, 제4 내부전극과 상기 제5, 제6 내부전극과 제7, 제8 내부전극은 각각 제1, 제2, 제3 및 제4 커패시터부를 형성하며, 상기 제1 커패시터부와 상기 제2 커패시터부는 상기 제1 및 제2 내부 연결도체와 각각 직렬로 연결되며, 상기 제3 커패시터부와 상기 제4 커패시터부는 상기 제3 및 제4 내부 연결도체와 각각 직렬로 연결된 적층 세라믹 커패시터.
A ceramic body including a plurality of dielectric layers, the ceramic body having first and second major surfaces facing each other, first and second side surfaces facing each other, and first and second end surfaces facing each other;
Third, fifth, and seventh internal electrodes that are exposed at a first side in the ceramic body and are spaced apart from each other in a length-width direction cross-section of the ceramic body, Second, fourth, sixth, and eighth internal electrodes spaced apart from each other in a length-width direction cross-section of the ceramic body;
First to fourth internal connection conductors formed in the ceramic body and exposed at first and second sides; And
And first to eighth external electrodes formed on the first and second side surfaces of the ceramic body and electrically connected to the first to eighth internal electrodes and the first to fourth internal connection conductors,
The first and second internal electrodes, the third and fourth internal electrodes, the fifth, sixth internal electrodes, and seventh and eighth internal electrodes form first, second, third, and fourth capacitor portions, respectively. Wherein the first capacitor unit and the second capacitor unit are connected in series with the first and second internal connection conductors, and the third capacitor unit and the fourth capacitor unit are connected to the third and fourth internal connection conductors, A laminated ceramic capacitor connected in series.
제13항에 있어서,
상기 제1 내지 제4 외부 전극은 상기 세라믹 본체의 제1 측면에 서로 이격되어 배치되고, 상기 제5 내지 제8 외부 전극은 상기 세라믹 본체의 제2 측면에 서로 이격되어 배치된 적층 세라믹 커패시터.
14. The method of claim 13,
Wherein the first to fourth external electrodes are spaced apart from each other on a first side of the ceramic body and the fifth to eighth external electrodes are disposed apart from each other on a second side of the ceramic body.
제13항에 있어서,
상기 적층 세라믹 커패시터의 실장면은 상기 세라믹 본체의 제1 또는 제2 측면인 것을 특징으로 하는 적층 세라믹 커패시터.
14. The method of claim 13,
And the mounting surface of the multilayer ceramic capacitor is the first or second side of the ceramic body.
제13항에 있어서,
상기 제1, 제3, 제5, 제7, 제2, 제4, 제6 및 제8 내부전극은 상기 제1 내지 제8 외부전극과 각각 연결되는 적층 세라믹 커패시터.
14. The method of claim 13,
And the first, third, fifth, seventh, second, fourth, sixth and eighth internal electrodes are connected to the first to eighth external electrodes, respectively.
제13항에 있어서,
상기 제1 내부 연결도체는 상기 제1 내부전극과 제1 외부전극을 통해 연결되며, 상기 제4 내부전극과 제6 외부전극을 통해 연결되는 적층 세라믹 커패시터.
14. The method of claim 13,
Wherein the first internal connection conductor is connected to the first internal electrode through a first external electrode and is connected to the fourth internal electrode through a sixth external electrode.
제13항에 있어서,
상기 제2 내부 연결도체는 상기 제2 내부전극과 제5 외부전극을 통해 연결되며, 상기 제3 내부전극과 제2 외부전극을 통해 연결되는 적층 세라믹 커패시터.
14. The method of claim 13,
Wherein the second internal connection conductor is connected to the second internal electrode through a fifth external electrode and is connected to the third internal electrode through a second external electrode.
제13항에 있어서,
상기 제3 내부 연결도체는 상기 제5 내부전극과 제3 외부전극을 통해 연결되며, 상기 제8 내부전극과 제8 외부전극을 통해 연결되는 적층 세라믹 커패시터.
14. The method of claim 13,
Wherein the third internal connection conductor is connected to the fifth internal electrode through a third external electrode and is connected to the eighth internal electrode through an eighth external electrode.
제13항에 있어서,
상기 제4 내부 연결도체는 상기 제6 내부전극과 제7 외부전극을 통해 연결되며, 상기 제7 내부전극과 제4 외부전극을 통해 연결되는 적층 세라믹 커패시터.
14. The method of claim 13,
Wherein the fourth internal connection conductor is connected to the sixth internal electrode through a seventh external electrode and is connected to the seventh internal electrode through a fourth external electrode.
복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체;
상기 세라믹 본체 내에 형성되며, 제2 측면으로 노출된 리드를 갖는 제1 내부전극과 제1 측면으로 노출된 리드를 갖는 제2 내부전극을 포함하는 제1 커패시터부와 제2 측면으로 노출되며, 상기 제1 내부전극의 리드와 이격된 리드를 갖는 제3 내부전극과 제1 측면으로 노출되며, 상기 제2 내부전극의 리드와 이격된 리드를 갖는 제4 내부전극을 포함하는 제2 커패시터부;
상기 세라믹 본체 내에 형성되며, 제1 및 제2 측면으로 노출된 제1 내지 제3 내부 연결도체; 및
상기 세라믹 본체의 제1 및 제2 측면에 형성되며, 상기 제1 내지 제4 내부전극 및 제1 내지 제3 내부 연결도체와 전기적으로 연결된 제1 내지 제6 외부 전극;을 포함하며,
상기 제1 커패시터부는 상기 제1 및 제2 내부 연결도체와 직렬로 연결되며, 상기 제2 커패시터부는 상기 제2 및 제3 내부 연결도체와 직렬로 연결된 적층 세라믹 커패시터.
A ceramic body including a plurality of dielectric layers, the ceramic body having first and second major surfaces facing each other, first and second side surfaces facing each other, and first and second end surfaces facing each other;
A first capacitor portion formed in the ceramic body and including a first internal electrode having a lead exposed on a second side and a second internal electrode having a lead exposed on a first side, A third internal electrode having a lead and a lead spaced apart from the lead of the first internal electrode, and a fourth internal electrode exposed at the first side and having a lead spaced apart from the lead of the second internal electrode;
First to third internal connection conductors formed in the ceramic body and exposed to first and second sides; And
And first to sixth external electrodes formed on the first and second side surfaces of the ceramic body and electrically connected to the first to fourth internal electrodes and the first to third internal connection conductors,
Wherein the first capacitor portion is connected in series with the first and second internal connection conductors, and the second capacitor portion is connected in series with the second and third internal connection conductors.
제21항에 있어서,
상기 제1 내지 제3 외부 전극은 상기 세라믹 본체의 제1 측면에 서로 이격되어 배치되고, 상기 제4 내지 제6 외부 전극은 상기 세라믹 본체의 제2 측면에 서로 이격되어 배치된 적층 세라믹 커패시터.
22. The method of claim 21,
Wherein the first to third external electrodes are spaced apart from each other on a first side of the ceramic body and the fourth to sixth external electrodes are disposed apart from each other on a second side of the ceramic body.
제21항에 있어서,
상기 적층 세라믹 커패시터의 실장면은 상기 세라믹 본체의 제1 또는 제2 측면인 것을 특징으로 하는 적층 세라믹 커패시터.
22. The method of claim 21,
And the mounting surface of the multilayer ceramic capacitor is the first or second side of the ceramic body.
제21항에 있어서,
상기 제1 내부전극의 리드는 제4 외부전극과 연결되고, 상기 제2 내부전극의 리드는 제2 외부전극과 연결되며, 상기 제3 내부전극의 리드는 상기 제5 외부전극과 연결되고, 상기 제4 내부전극의 리드는 제3 외부전극과 연결되는 적층 세라믹 커패시터.
22. The method of claim 21,
Wherein a lead of the first internal electrode is connected to a fourth external electrode, a lead of the second internal electrode is connected to a second external electrode, a lead of the third internal electrode is connected to the fifth external electrode, And the leads of the fourth internal electrode are connected to the third external electrode.
제21항에 있어서,
상기 제1 내부 연결도체는 상기 제1 외부전극과 연결되며, 상기 제1 내부전극과 제4 외부전극을 통해 연결되는 적층 세라믹 커패시터.
22. The method of claim 21,
Wherein the first internal connection conductor is connected to the first external electrode and is connected to the first internal electrode through a fourth external electrode.
제21항에 있어서,
상기 제2 내부 연결도체는 상기 제2 내부전극과 제2 외부전극을 통해 연결되며, 상기 제3 내부전극과 제5 외부전극을 통해 연결되는 적층 세라믹 커패시터.
22. The method of claim 21,
Wherein the second internal connection conductor is connected to the second internal electrode through a second external electrode and is connected to the third internal electrode through a fifth external electrode.
제21항에 있어서,
상기 제3 내부 연결도체는 상기 제6 외부전극과 연결되며, 상기 제4 내부전극과 제3 외부전극을 통해 연결되는 적층 세라믹 커패시터.
22. The method of claim 21,
Wherein the third internal connection conductor is connected to the sixth external electrode and is connected to the fourth internal electrode through a third external electrode.
상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판 위에 설치된 상기 제1항 내지 제27항 중 어느 한 항의 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판.A printed circuit board having first and second electrode pads on the top; And
27. A mounting board for a multilayer ceramic capacitor, comprising: the multilayer ceramic capacitor according to any one of claims 1 to 27 provided on the printed circuit board.
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