KR20140115600A - Liquid crystal display device and driving method thereof - Google Patents

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KR20140115600A KR1020130030334A KR20130030334A KR20140115600A KR 20140115600 A KR20140115600 A KR 20140115600A KR 1020130030334 A KR1020130030334 A KR 1020130030334A KR 20130030334 A KR20130030334 A KR 20130030334A KR 20140115600 A KR20140115600 A KR 20140115600A
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Abstract

The present invention relates to a liquid crystal display device and, more specifically, to a liquid crystal display device capable of inputting clocks to both ends to a gate in panel (GIP) and a driving method thereof. The liquid crystal display device, according to the present invention, comprises: a panel in which pixels are formed in every intersection area of data lines and gate lines; a data driver for supplying a data voltage to the data lines; a timing controller for driving the data driver; and a first panel integrated gate driver which is embedded in a first non-display region of the panel, is driven by the same clocks inputted by the timing controller, and sequentially supplies scan signals to the gate lines.

Description

액정표시장치 및 그 구동방법{LIQUID CRYSTAL DISPLAY DEVICE AND DRIVING METHOD THEREOF}TECHNICAL FIELD [0001] The present invention relates to a liquid crystal display (LCD)

본 발명은 액정표시장치에 관한 것으로서, 특히, 대면적 및 고해상도의 액정표시장치 및 그 구동방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device having a large area and a high resolution and a driving method thereof.

휴대전화, 테블릿PC, 노트북 등을 포함한 다양한 종류의 전자제품에는 평판표시장치(FPD : Flat Panel Display)가 이용되고 있다. 평판표시장치에는, 액정표시장치(LCD : Liquid Crystal Display), 플라즈마 디스플레이 패널(PDP : Plasma Display Panel), 유기발광표시장치(OLED : Organic Light Emitting Display Device) 등이 있으며, 최근에는 전기영동표시장치(EPD : ELECTROPHORETIC DISPLAY)도 널리 이용되고 있다. Flat panel displays (FPDs) are used in various types of electronic products including mobile phones, tablet PCs, and notebook computers. Examples of flat panel display devices include a liquid crystal display (LCD), a plasma display panel (PDP), and an organic light emitting display (OLED) (EPD: ELECTROPHORETIC DISPLAY) are also widely used.

평판표시장치들 중에서, 액정표시장치는 양산화 기술, 구동 수단의 용이성, 고화질의 구현이라는 장점으로 인하여 현재 가장 널리 상용화되고 있다.
Among flat panel display devices, liquid crystal display devices are most widely commercialized at present because of advantages of mass production technology, ease of driving means, and realization of high image quality.

도 1은 종래의 고해상도 액정표시장치를 나타낸 예시도이다.1 is a diagram illustrating an example of a conventional high resolution liquid crystal display device.

액정표시장치의 제조 기술이 발전됨에 따라, 대면적 및 고해상도의 액정표시장치가 제조되고 있다.2. Description of the Related Art As a manufacturing technique of a liquid crystal display device has been developed, a large-area and high-resolution liquid crystal display device has been manufactured.

대면적 및 고해상도의 액정표시장치에는, 대면적으로 인해 패널 로드(Panel load)가 증가하고, 고해상도로 인해 빠른 고속구동이 필요하다. In a large-area and high-resolution liquid crystal display device, the panel load increases due to its large area, and high-speed driving is required because of its high resolution.

그러나, 상기한 바와 같이 대면적으로 형성되고 고속으로 구동되는 액정표시장치에, 패널 내장형 게이트 드라이버(GIP : Gate In panel)가 형성되면, 신호 전송의 지연(Delay)이 심각하게 발생되어, 충전(Charging) 부족 및 색섞임 불량 등이 발생한다. 따라서, 대면적 및 고해상도의 액정표시장치에서는, 상기 패널 내장형 게이트 드라이버(GIP)가 정상적으로 동작될 수 없다. However, when a panel-built gate driver (GIP: Gate In Panel) is formed in a liquid crystal display device formed in a large area and driven at a high speed as described above, a delay of signal transmission is seriously generated, Charging shortage and poor color mixing occur. Therefore, in a large-area and high-resolution liquid crystal display device, the panel built-in gate driver (GIP) can not be normally operated.

즉, 대면적 및 고해상도의 액정표시장치에서는, 게이트 라인 수가 일반 해상도의 액정표시장치에서의 게이트 라인 수의 2배로 증가하기 때문에, 클럭 캐패시턴스(CLK Cap)에 따른 지연(Delay)이 증가하고, 이로 인해, 게이트 드라이버에 입력되는 클럭(CLK)의 게이트 폴링 타임(Gate Falling Time)이 증가한다. 따라서, 대면적 및 고해상도의 액정표시장치에서는, 게이트 라인에 스캔신호를 출력하기 위한 소자들이 패널에 직접 형성되는, 패널 내장형 게이트 드라이버(GIP)가 정상적으로 동작될 수 없다.That is, in a large-area and high-resolution liquid crystal display device, since the number of gate lines increases twice as many as the number of gate lines in a liquid crystal display device having a normal resolution, a delay corresponding to the clock capacitance CLK Cap increases, The gate falling time of the clock CLK input to the gate driver is increased. Therefore, in a large-area and high-resolution liquid crystal display device, a panel built-in gate driver (GIP) in which elements for outputting a scan signal to a gate line are formed directly on a panel can not be normally operated.

따라서, 대면적 및 고해상도의 액정표시장치, 예를 들어, UD급의 액정표시장치에서는, 도 1에 도시된 바와 같이, 집적화된 게이트 드라이브 IC 각각이 TCP(Tape Carrier Package) 상에 실장되어 TAB(Tape Automated Bonding) 방식으로 패널(10)에 접속된 형태로, 게이트 드라이버(20)가 구성되고 있다. 또한, 대면적 및 고해상도의 액정표시장치에 적용되는 게이트 드라이버(20)는, COG(Chip On Glass) 방식으로 패널(10)의 비표시영역(11) 상에 실장될 수도 있다. Therefore, in a large-area and high-resolution liquid crystal display device, for example, a UD class liquid crystal display device, each integrated gate drive IC is mounted on a TCP (Tape Carrier Package) The gate driver 20 is formed in a form connected to the panel 10 in the Tape Automated Bonding method. The gate driver 20 applied to a large-area and high-resolution liquid crystal display device may be mounted on the non-display area 11 of the panel 10 by a COG (Chip On Glass) method.

또한, 일반적으로, 도 1에 도시된 바와 같은, 대면적 및 고해상도의 액정표시장치에서는, 패널(10)의 좌우 양쪽의 비표시영역(11)에 게이트 드라이버(20)가 장착되어 있고, 패널(10)의 상하 양쪽의 비표시영역(11)에 데이터 드라이버(30)가 장착되어 있으며, 상기 두 개의 데이터 드라이버(30)를 제어하기 위한 두 개의 타이밍 컨트롤러(40)가 독립적인 메인보드(50)에 각각 장착될 수 있다. 1, the gate driver 20 is mounted on the left and right non-display areas 11 on both sides of the panel 10, and the panel (not shown) The data driver 30 is mounted on the upper and lower non-display areas 11 of the motherboard 10 and the two timing controllers 40 for controlling the two data drivers 30 are mounted on the independent main board 50, Respectively.

부연하여 설명하면, 패널의 좌우 상단에서만 신호(Signal)를 입력하는 종래의 액정표시장치 중, a-Si을 사용하고, 21.6”~ 60”의 크기를 가지고 있으며, FHD로 구동되는 액정표시장치는, 패널 내장형 게이트 드라이버(GIP)를 이용하여 생산되고 있다. 그러나, 72”이상의 대면적을 가지며, FHD 및 초고해상도(UD급)로 구동되는 액정표시장치는, 기존의 액정표시장치보다 2배 이상 큰 로드(Load)(R/C)를 가지고 있으며, 충전시간(Charging Time)이 2배로 감소하고 있기 때문에, 종래의 일반적인 패널 내장형 게이트 드라이버(GIP)로는 구동될 수 없다.In addition, among the conventional liquid crystal display devices in which a signal is input only at the left and right ends of the panel, a liquid crystal display device using a-Si, having a size of 21.6 "to 60" , And a panel built-in gate driver (GIP). However, a liquid crystal display device having a large area of 72 inches or more and driven by FHD and ultra-high resolution (UD class) has a load (R / C) twice as large as that of a conventional liquid crystal display device, Since the charging time is doubled, it can not be driven by a general panel built-in gate driver (GIP).

즉, 72”이상의 대면적을 가지며, FHD 및 초고해상도(UD급)로 구동되는 액정표시장치가 종래의 일반적인 GIP로 구성된 경우, 클럭(CLK)에 걸리는 Cap/저항이 커서, 이미 지연(Delay)이 심해진 상태의 클럭(CLK)이, 패널 내장형 게이트 드라이버(GIP)에 입력되기 때문에, 패널 내장형 게이트 드라이버(GIP)의 설계를 최적화한다 하더라도, 액정표시장치의 정상적인 구동이 불가능하다.That is, when a liquid crystal display device having a large area of 72 inches or more, and driven by FHD and ultra-high resolution (UD class) is constituted by a conventional general GIP, the Cap / resistance to the clock CLK is large, Since the clock CLK in the deepened state is input to the panel built-in gate driver (GIP), even if the design of the panel built-in gate driver (GIP) is optimized, normal operation of the liquid crystal display device is impossible.

본 발명은 상술한 문제점을 해결하기 위해 제안된 것으로서, 패널 내장형 게이트 드라이버(GIP)의 양쪽 끝단 각각으로 클럭을 입력시킬 수 있는, 액정표시장치 및 그 구동 방법을 제공하는 것을 기술적 과제로 한다. SUMMARY OF THE INVENTION The present invention has been proposed in order to solve the above-mentioned problems, and it is a technical object of the present invention to provide a liquid crystal display device and a driving method thereof that can input clocks to both ends of a panel built-in gate driver (GIP).

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 액정표시장치는, 데이터 라인들과 게이트 라인들의 교차 영역마다 픽셀들이 형성되어 있는 패널; 상기 데이터 라인들에 데이터 전압을 공급하는 데이터 드라이버; 상기 데이터 드라이버를 구동하는 타이밍 컨트롤러; 및 상기 패널의 제1비표시영역에 내장되어 있으며, 상기 타이밍 컨트롤러로부터 입력되는 동일한 클럭들에 의해 구동되어, 상기 게이트 라인들에 순차적으로 스캔신호를 공급하는 제1패널 내장형 게이트 드라이버를 포함한다. According to an aspect of the present invention, there is provided a liquid crystal display device comprising: a panel having pixels formed at intersections of data lines and gate lines; A data driver for supplying a data voltage to the data lines; A timing controller for driving the data driver; And a first panel built-in gate driver which is built in a first non-display area of the panel and is driven by the same clocks input from the timing controller to sequentially supply a scan signal to the gate lines.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 또 다른 액정표시장치는, 데이터 라인들과 게이트 라인들의 교차 영역마다 픽셀들이 형성되어 있는 패널; 상기 패널의 제3비표시영역에서 상기 패널과 연결되어 있으며, 상기 데이터 라인들에 데이터 전압을 공급하는 제1데이터 드라이버; 상기 패널 중 상기 제3비표시영역과 마주보고 있는 제4비표시영역에서 상기 패널과 연결되어 있으며, 상기 데이터 라인들에 데이터 전압을 공급하는 제2데이터 드라이버; 상기 제1데이터 드라이버를 구동하는 제1타이밍 컨트롤러; 상기 제2데이터 드라이버를 구동하는 제2타이밍 컨트롤러; 상기 패널의 제1비표시영역에 내장되어 있으며, 상기 제1 타이밍 컨트롤러로부터 입력되는 제1클럭과, 상기 제2타이밍 컨트롤러로부터 입력되는 제2클럭에 의해 구동되어, 상기 게이트 라인들에 순차적으로 스캔신호를 공급하는 제1패널 내장형 게이트 드라이버; 및 상기 패널 중 상기 제1비표시영역과 마주보고 있는 제2비표시영역에 내장되어 있으며, 상기 제1타이밍 컨트롤러로부터 입력되는 제3클럭과, 상기 제2타이밍 컨트롤러로부터 입력되는 제4클럭에 의해 구동되어, 상기 게이트 라인들에 순차적으로 스캔신호를 공급하는 제2패널 내장형 게이트 드라이버를 포함하며, 상기 제1클럭 내지 상기 제4클럭들은, 동일한 진폭 및 주기를 갖는 것을 특징으로 한다. According to another aspect of the present invention, there is provided a liquid crystal display device comprising: a panel having pixels formed at intersections of data lines and gate lines; A first data driver coupled to the panel in a third non-display area of the panel, the data driver supplying a data voltage to the data lines; A second data driver connected to the panel in a fourth non-display area facing the third non-display area of the panel, the data driver supplying a data voltage to the data lines; A first timing controller for driving the first data driver; A second timing controller for driving the second data driver; A first timing controller which is incorporated in a first non-display area of the panel and is driven by a first clock input from the first timing controller and a second clock input from the second timing controller, A first panel built-in gate driver for supplying a signal; And a third non-display area which is embedded in a second non-display area of the panel facing the first non-display area, wherein the third clock input from the first timing controller and the fourth clock input from the second timing controller And a second panel built-in gate driver driven to supply a scan signal to the gate lines sequentially, wherein the first clock to the fourth clock have the same amplitude and period.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 액정표시장치 구동방법은, 외부 시스템으로부터 입력된 타이밍신호들을 이용하여 게이트제어신호, 데이터제어신호 및 영상데이터를 생성하는 단계; 패널에 내장되어 있는 패널 내장형 게이트 드라이버 내의 서로 다른 두 개의 스테이지들 각각으로, 상기 게이트제어신호에 포함되는 클럭을 전송하는 단계; 상기 두 개의 클럭들을 이용해 생성된 스캔신호를, 상기 패널에 형성되어 있는 게이트 라인들로 순차적으로 출력하는 단계; 및 상기 데이터제어신호와 상기 영상데이터를 이용하여 생성된 데이터 전압을, 상기 게이트 라인에 상기 스캔신호가 출력되는 동안, 상기 데이터 라인들로 출력하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of driving a liquid crystal display, including: generating a gate control signal, a data control signal, and image data using timing signals input from an external system; Transmitting a clock included in the gate control signal to each of two different stages in a panel built-in gate driver built in a panel; Sequentially outputting a scan signal generated by using the two clocks to gate lines formed on the panel; And outputting the data voltage generated by using the data control signal and the image data to the data lines while the scan signal is output to the gate line.

본 발명에 의하면, 대면적 및 초고해상도(FHD/UD)의 텔레비전에 적용되는 액정표시장치가, 패널 내장형 게이트 드라이버(GIP)로 구현될 수 있기 때문에, 대면적 및 초고해상도(FHD/UD)의 텔레비전에 적용되는 액정표시장치의 제조 공정이 단순화될 수 있으며, 제조 비용이 절감될 수 있다. According to the present invention, since a liquid crystal display device which is applied to a large-area and ultra-high resolution (FHD / UD) television can be realized by a panel built-in gate driver (GIP), a large area and ultra high resolution (FHD / UD) The manufacturing process of the liquid crystal display device applied to the television can be simplified, and the manufacturing cost can be reduced.

또한, 본 발명에 의하면, 대면적 및 초고해상도(FHD/UD)의 텔레비전에 적용되는 액정표시장치에서, 게이트 드라이버 IC가 생략될 수 있기 때문에, 액정표시장치의 제조비용이 절감될 수 있으며, 액정표시장치의 디자인의 개선이 가능하다.According to the present invention, since the gate driver IC can be omitted in a liquid crystal display device which is applied to a large-area and ultra-high resolution (FHD / UD) television, manufacturing cost of the liquid crystal display device can be reduced, It is possible to improve the design of the display device.

도 1은 종래의 고해상도 액정표시장치를 나타낸 예시도.
도 2는 본 발명에 따른 액정표시장치를 개략적으로 나타내는 도면.
도 3은 본 발명에 따른 액정표시장치에 적용되는 패널 내장형 게이트 드라이버의 제1실시예를 나타내는 도면.
도 4는 본 발명에 따른 액정표시장치에 적용되는 패널 내장형 게이트 드라이버의 제2실시예를 나타내는 도면.
도 5는 본 발명에 따른 액정표시장치를 개략적으로 나타내는 또 다른 도면.1 is an exemplary view showing a conventional high resolution liquid crystal display device.
2 is a view schematically showing a liquid crystal display device according to the present invention.
3 is a view showing a first embodiment of a panel built-in gate driver applied to a liquid crystal display device according to the present invention.
4 is a view showing a second embodiment of a panel built-in gate driver applied to a liquid crystal display device according to the present invention.
5 is another view schematically showing a liquid crystal display device according to the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 액정표시장치를 개략적으로 나타내는 도면이다. 2 is a view schematically showing a liquid crystal display device according to the present invention.

본 발명에 따른 액정표시장치는, 도 2에 도시된 바와 같이, 데이터 라인들(DL1 내지 DLd)과 게이트 라인들(GL1 내지 GLg)의 교차 영역마다 픽셀들이 형성되어 있는 패널(100), 상기 데이터 라인들(DL1 내지 DLd)에 데이터 전압을 공급하는 데이터 드라이버(300), 상기 데이터 드라이버(300)를 구동하는 타이밍 컨트롤러(400) 및 상기 패널(100)의 제1비표시영역에 내장되어 있으며, 상기 타이밍 컨트롤러(400)로부터 입력되는 동일한 클럭들에 의해 구동되어, 상기 게이트 라인들(GL1 ~ GLg)에 순차적으로 스캔신호를 공급하는 제1패널 내장형 게이트 드라이버(200a)를 포함한다.
2, the liquid crystal display device according to the present invention includes a panel 100 in which pixels are formed at intersecting regions of data lines DL1 to DLd and gate lines GL1 to GLg, A data driver 300 for supplying a data voltage to the data lines DL1 to DLd; a timing controller 400 for driving the data driver 300; And a first panel built-in gate driver 200a which is driven by the same clocks input from the timing controller 400 and sequentially supplies a scan signal to the gate lines GL1 to GLg.

우선, 상기 패널(100)은 표시영역(110)에 형성된 상기 게이트 라인들(GL1 내지 GLg)과 상기 데이터 라인들(DL1 내지 DLd)의 교차로 정의되는 영역마다 형성된 픽셀들을 포함하며, 상기 픽셀들 각각에는 박막트랜지스터(TFT)가 형성되어 있다.First, the panel 100 includes pixels formed in regions defined by the intersections of the gate lines GL1 to GLg formed in the display region 110 and the data lines DL1 to DLd, A thin film transistor (TFT) is formed.

상기 박막트랜지스터(TFT)는 상기 게이트 라인으로부터 공급되는 스캔신호에 응답하여, 상기 데이터 라인으로부터 공급된 데이터 전압을 상기 픽셀전극에 공급한다. 상기 픽셀전극이 상기 데이터 전압에 응답하여 공통전극과의 사이에 위치하는 액정을 구동함으로써 빛의 투과율이 조절된다. The thin film transistor (TFT) supplies a data voltage supplied from the data line to the pixel electrode in response to a scan signal supplied from the gate line. The transmittance of light is adjusted by driving the liquid crystal in which the pixel electrode is located in contact with the common electrode in response to the data voltage.

본 발명에 적용되는 패널의 액정모드는, TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 종류의 액정모드도 가능하다. 또한, 본 발명에 따른 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다.
The liquid crystal mode of the panel applicable to the present invention may be any mode of liquid crystal mode as well as a TN mode, a VA mode, an IPS mode, and an FFS mode. Further, the liquid crystal display device according to the present invention can be implemented in any form such as a transmissive liquid crystal display device, a transflective liquid crystal display device, and a reflective liquid crystal display device.

다음, 상기 데이터 드라이버(300)는, 상기 타이밍 컨트롤러(400)로부터 전송되어온 디지털 영상데이터를 데이터 전압으로 변환하여 상기 게이트 라인에 스캔신호가 공급되는 1수평기간마다 1수평라인분의 상기 데이터 전압을 상기 데이터 라인들에 공급한다. Next, the data driver 300 converts the digital image data transmitted from the timing controller 400 into a data voltage, and supplies the data voltage of one horizontal line for each horizontal period supplied with the scan signal to the gate line To the data lines.

상기 데이터 드라이버(300)는, 도 2에 도시된 바와 같이, 칩온필름(COF) 형태 또는 TCP(Tape Carrier Package) 방식으로 상기 패널(100)에 연결되는 적어도 하나 이상의 소스 드라이브 IC로 구성될 수 있다. 즉, 상기 데이터 드라이버(300)는 복수의 소스 드라이브 IC를 총칭하는 것으로서, 상기 소스 드라이브 IC들 각각의 기능은 동일하다. 이하에서, 데이터 드라이버(300)라 함은, 상기 소스 드라이브 IC 각각을 말한다.2, the data driver 300 may include at least one source drive IC connected to the panel 100 in a chip-on-film (COF) mode or a TCP (tape carrier package) mode . That is, the data driver 300 collectively refers to a plurality of source drive ICs, and the function of each of the source drive ICs is the same. Hereinafter, the data driver 300 refers to each of the source drive ICs.

상기 데이터 드라이버(300)는, 감마전압 발생부(도시하지 않음)로부터 공급되는 감마전압들을 이용하여, 상기 영상데이터를 상기 데이터 전압으로 변환시킨 후 상기 데이터 라인으로 출력시킨다. 이를 위해, 상기 데이터 드라이버(300)는, 쉬프트 레지스터부, 래치부, 디지털 아날로그 변환부(DAC) 및 출력버퍼를 포함하고 있다. The data driver 300 converts the image data into the data voltage using gamma voltages supplied from a gamma voltage generator (not shown), and outputs the data voltage to the data line. To this end, the data driver 300 includes a shift register unit, a latch unit, a digital-analog converter (DAC), and an output buffer.

상기 쉬프트 레지스터부는, 상기 타이밍 컨트롤러(400)로부터 수신된 데이터 제어신호들(SSC, SSP 등)을 이용하여 샘플링 신호를 출력한다.The shift register unit outputs a sampling signal using data control signals (SSC, SSP, etc.) received from the timing controller (400).

상기 래치부는 상기 타이밍 컨트롤러(400)로부터 순차적으로 수신된 상기 디지털 영상데이터(Data)를 래치하고 있다가, 상기 디지털 아날로그 변환부(DAC)로 동시에 출력하는 기능을 수행한다. The latch unit latches the digital image data (Data) sequentially received from the timing controller (400), and simultaneously outputs the digital image data (Data) to the digital-analog converter (DAC).

상기 디지털 아날로그 변환부는 상기 래치부로부터 전송되어온 상기 영상데이터들을 동시에 정극성 또는 부극성의 데이터 전압으로 변환하여 출력한다. 즉, 상기 디지털 아날로그 변환부는, 상기 감마전압 발생부(도시하지 않음)로부터 공급되는 감마전압을 이용하여, 상기 타이밍 컨트롤러(400)로부터 전송되어온 극성제어신호(POL)에 따라, 상기 영상데이터들을 정극성 또는 부극성의 데이터 전압으로 변환하여 상기 데이터 라인들로 출력한다. The digital-to-analog converter converts the image data transmitted from the latch unit into a data voltage of positive or negative polarity and outputs the same. That is, the digital-analog converter uses the gamma voltage supplied from the gamma voltage generator (not shown) to generate the image data according to the polarity control signal POL transmitted from the timing controller 400 Polarity or negative polarity data voltage and outputs the data voltage to the data lines.

상기 출력버퍼는 상기 디지털 아날로그 변환부로부터 전송되어온 정극성 또는 부극성의 데이터 전압을, 상기 타이밍 컨트롤러(400)로부터 전송되어온 소스출력인에이블신호(SOE)에 따라, 상기 패널의 데이터 라인(DL)들로 출력한다.
The output buffer outputs a positive or negative polarity data voltage transmitted from the digital-analog converter to the data line DL of the panel according to a source output enable signal SOE transmitted from the timing controller 400, .

다음, 상기 타이밍 컨트롤러(400)는, 외부 시스템(600)으로부터 입력되는 타이밍 신호, 즉, 수직동기신호(Vsync), 수평동기신호(Hsync) 및 데이터 인에이블 신호(DE) 등을 이용하여, 상기 제1패널 내장형 게이트 드라이버(200a)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GCS)와 상기 데이터 드라이버(300)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 생성하며, 상기 데이터 드라이버(300)로 전송될 영상데이터를 생성한다. Next, the timing controller 400 uses the timing signals input from the external system 600, that is, the vertical synchronization signal Vsync, the horizontal synchronization signal Hsync, and the data enable signal DE, Generates a gate control signal (GCS) for controlling the operation timing of the first panel built-in gate driver (200a) and a data control signal (DCS) for controlling the operation timing of the data driver (300) 300 to generate the image data to be transmitted.

이를 위해, 상기 타이밍 컨트롤러(400)는, 상기 외부 시스템(600)으로부터 입력영상데이터(Input Data) 및 타이밍 신호들을 수신하기 위한 수신부, 각종 제어신호들을 생성하기 위한 제어신호 생성부, 상기 입력영상데이터를 재정렬하여, 재정렬된 영상데이터(Data)를 출력하기 위한 데이터 정렬부 및 상기 제어신호들과 상기 영상데이터를 출력하기 위한 출력부(440)를 포함한다. The timing controller 400 includes a receiver for receiving input image data and timing signals from the external system 600, a control signal generator for generating various control signals, And outputs the control signals and the image data. The output unit 440 outputs the control signals and the image data.

즉, 상기 타이밍 컨트롤러(400)는, 상기 외부 시스템(600)으로부터 입력되는 입력영상데이터(Input Data)를 상기 패널(100)의 구조 및 특성에 맞게 재정렬시켜, 재정렬된 상기 영상데이터를 상기 데이터 드라이버(300)로 전송한다. 이러한 기능은, 상기 데이터 정렬부에서 실행될 수 있다. That is, the timing controller 400 rearranges the input image data input from the external system 600 according to the structure and characteristics of the panel 100, and outputs the rearranged image data to the data driver (300). Such a function can be executed in the data arrangement section.

상기 타이밍 컨트롤러(400)는 상기 외부 시스템(600)으로부터 전송되어온 타이밍 신호들, 즉, 수직동기신호(Vsync), 수평동기신호(Hsync) 및 데이터인에이블신호(DE) 등을 이용하여, 상기 데이터 드라이버를 제어하기 위한 데이터 제어신호(DCS) 및 상기 제1패널 내장형 게이트 드라이버를 제어하기 위한 게이트 제어신호(GCS)를 생성하여, 상기 제어신호들을 상기 데이터 드라이버와 상기 제1패널 내장형 게이트 드라이버로 전송하는 기능을 수행한다. 이러한 기능은, 상기 제어신호 생성부(400b)에서 실행될 수 있다. The timing controller 400 uses the timing signals transmitted from the external system 600, that is, the vertical synchronization signal Vsync, the horizontal synchronization signal Hsync, and the data enable signal DE, A data control signal DCS for controlling the driver and a gate control signal GCS for controlling the first panel built-in gate driver and transmitting the control signals to the data driver and the first panel built- . Such a function may be executed in the control signal generator 400b.

상기 제어신호 생성부(400b)에서 발생되는 게이트 제어신호(GCS)들로는 게이트 출력 인에이블 신호(GOE), 게이트 스타트 신호(VST), 클럭(CLK) 등이 있다. The gate control signals GCS generated by the control signal generator 400b include a gate output enable signal GOE, a gate start signal VST, and a clock CLK.

상기 제어신호 생성부(400b)에서 발생되는 데이터 제어신호들에는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등이 포함된다.
The data control signals generated by the control signal generator 400b include a source start pulse SSP, a source shift clock signal SSC, a source output enable signal SOE and a polarity control signal POL .

마지막으로, 상기 제1패널 내장형 게이트 드라이버(200a)는, 상기 타이밍 컨트롤러(400)에서 생성된 게이트 제어신호(GCS)들을 이용하여, 상기 게이트 라인들(GL1 내지 GLg) 각각에 순차적으로 게이트온신호를 공급한다. Finally, the first panel built-in gate driver 200a sequentially applies a gate-on signal to each of the gate lines GL1 to GLg using the gate control signals GCS generated in the timing controller 400, .

여기서, 상기 게이트온신호는 상기 게이트 라인들에 연결되어 있는 스위칭용 박막트랜지스터를 턴온시킬 수 있는 전압을 말한다. 상기 스위칭용 박막트랜지스터를 턴오프시킬 수 있는 전압은 게이트오프신호라하며, 상기 게이트온신호와 상기 게이트오프신호를 총칭하여 스캔신호라 한다. Here, the gate-on signal refers to a voltage capable of turning on the switching thin film transistor connected to the gate lines. The voltage capable of turning off the switching thin film transistor is referred to as a gate off signal, and the gate on signal and the gate off signal are generically referred to as a scan signal.

상기 박막트랜지스터가 N타입인 경우, 상기 게이트온신호는 하이레벨의 전압이며, 상기 게이트오프신호는 로우레벨의 전압이다. 상기 박막트랜지스터가 P타입인 경우, 상기 게이트온신호는 로우레벨의 전압이며, 상기 게이트오프신호는 하이레벨의 전압이다. When the thin film transistor is of the N type, the gate on signal is a high level voltage and the gate off signal is a low level voltage. When the thin film transistor is of the P type, the gate on signal is a low level voltage and the gate off signal is a high level voltage.

한편, 본 발명에 따른 액정표시장치는, 72”이상의 대면적을 가지며, FHD 및 초고해상도(UD급)로 구동되는 것으로서, 이러한 대면적의 고해상도 액정표시장치에서는, 도 2에 도시된 바와 같이, 패널(100)의 두 개의 비표시영역들 각각에, 패널 내장형 게이트 드라이버(200a, 200b)가 내장되어 있다. 이하에서는 설명의 편의상, 도 2에서 패널(100)의 좌측에 형성된 비표시영역을 제1비표시영역이라 하고, 이와 마주보고 있는 비표시영역을 제2비표시영역이라 하고, 패널(100)의 상측에 형성된 비표시영역을 제3비표시영역이라 하며, 이와 마주보고 있는 비표시영역을 제4비표시영역이라 한다.Meanwhile, the liquid crystal display according to the present invention has a large area of 72 " or more and is driven by FHD and ultra high resolution (UD class). In such a large-area high resolution liquid crystal display, Panel built-in gate drivers 200a and 200b are built in each of the two non-display areas of the panel 100. [ 2, the non-display area formed on the left side of the panel 100 is referred to as a first non-display area and the non-display area opposite thereto is referred to as a second non-display area, The non-display area formed on the upper side is referred to as a third non-display area, and the non-display area facing the latter is referred to as a fourth non-display area.

또한, 상기 제1비표시영역에 내장되어 있는 패널 내장형 게이트 드라이버는 제1패널 내장형 게이트 드라이버(200a)라 하고, 상기 제2비표시영역에 내장되어 있는 패널 내장형 게이트 드라이버는 제2패널 내장형 게이트 드라이버(200b)라 하고, 상기 제3비표시영역에 연결되어 있는 데이터 드라이버(300)는 제1데이터 드라이버라 하며, 상기 제4비표시영역에 연결되어 있는 데이터 드라이버(300)는 제2데이터 드라이버라 한다.The panel built-in gate driver built in the first non-display area is referred to as a first panel built-in gate driver 200a, and the panel built-in gate driver built in the second non- The data driver 300 connected to the third non-display area is referred to as a first data driver, and the data driver 300 connected to the fourth non-display area is referred to as a second data driver 200b. do.

또한, 상기 제1패널 내장형 게이트 드라이버(200a)와, 상기 제2패널 내장형 게이트 드라이버(200b)의 구성 및 기능은 동일하다. 따라서, 이하에서는, 상기 제1패널 내장형 게이트(200a)를 일예로 하여 본 발명이 설명된다. The structure and functions of the first panel built-in gate driver 200a and the second panel built-in gate driver 200b are the same. Therefore, in the following, the present invention will be described by taking the first panel built-in gate 200a as an example.

상기 제1패널 내장형 게이트 드라이버(200a)는 상기 타이밍 컨트롤러에서 생성된 상기 게이트 제어신호를 입력받아, 상기 게이트 제어신호를 이용하여 상기 스캔신호를 상기 게이트라인들로 순차적으로 출력하고 있다.The first panel built-in gate driver 200a receives the gate control signal generated by the timing controller, and sequentially outputs the scan signal to the gate lines using the gate control signal.

상기 제1패널 내장형 게이트 드라이버(200a)는, 상기 제1패널 내장형 게이트 드라이버(200a)의 일측을 통해 상기 타이밍 컨트롤러로부터 입력되는 제1클럭 및 상기 제1패널 내장형 게이트 드라이버(200a)의 타측을 통해 상기 타이밍 컨트롤러로부터 입력되는 제2클럭에 의해 구동되며, 상기 제1클럭 및 상기 제2클럭은 동일한 진폭 및 주기를 가지고 있다.The first panel built-in gate driver 200a receives a first clock input from the timing controller through one side of the first panel built-in gate driver 200a and a second clock input from the other side of the first panel built- Wherein the first clock and the second clock are driven by a second clock input from the timing controller, and the first clock and the second clock have the same amplitude and period.

즉, 상기 타이밍 컨트롤러(400)는, 동일한 진폭 및 주기를 가지고 있는 두 개의 클럭(CLK1, CLK2)들을 출력한다. 상기 두 개의 동일한 클럭들 중 제1클럭(CLK1)은, 도 2에 도시된 바와 같이, 상기 제1패널 내장형 게이트 드라이버(200a)의 일측, 즉, 상기 제1데이터 드라이버(300)와 인접되어 있는 부분을 통해 상기 제1패널 내장형 게이트 드라이버(200a)로 입력되며, 제2클럭(CLK2)은, 상기 제1비표시영역의 타측 끝단, 즉, 상기 제4비표시영역을 통해 상기 제1패널 내장형 게이트 드라이버(200a)로 입력된다. That is, the timing controller 400 outputs two clocks CLK1 and CLK2 having the same amplitude and period. The first one of the two identical clocks CLK1 is connected to one side of the first panel built-in gate driver 200a, i.e., the first data driver 300a adjacent to the first data driver 300 And the second clock CLK2 is input to the first panel built-in gate driver 200a through the other end of the first non-display area, that is, the fourth non- Is input to the gate driver 200a.

상기 제1클럭(CLK1)은, 도 2에 도시된 바와 같이, 상기 제1데이터 드라이버(300)가 장착되어 있는 칩온필름(COF) 또는 테이프 캐리어 패키지(TCP)에 형성되어 있는 제1클럭전송라인(210)을 통해 상기 패널(100)로 전송된 후, 상기 제1패널 내장형 게이트 드라이버(200a)로 입력될 수 있다. 그러나, 상기 제1클럭(CLK1)은, 상기 제1데이터 드라이버(300)가 장착되어 있는 칩온필름(COF) 또는 테이프 캐리어 패키지(TCP)를 거지치 않는 대신, 상기 타이밍 컨트롤러(400)와 상기 제1패널 내장형 게이트 드라이버(200a)의 일측에 직접 연결되어 있는 제1클럭전송라인(210)을 통해, 상기 타이밍 컨트롤러(400)로부터 상기 제1패널 내장형 게이트 드라이버(200a)로 전송될 수도 있다. 2, the first clock CLK1 is connected to a first clock transmission line (not shown) formed in a chip-on film (COF) or a tape carrier package (TCP) in which the first data driver 300 is mounted, May be input to the first panel built-in gate driver (200a) after being transferred to the panel (100) through the first panel built-in gate driver (210). However, the first clock CLK1 does not interrupt the chip-on-film (COF) or the tape carrier package (TCP) on which the first data driver 300 is mounted, May be transmitted from the timing controller 400 to the first panel built-in gate driver 200a through the first clock transmission line 210 directly connected to one side of the one-panel built-in gate driver 200a.

상기 제2클럭(CLK2)은, 도 2에 도시된 바와 같이, 상기 타이밍 컨트롤러(300)와 상기 제1패널 내장형 게이트 드라이버(200a)의 타측에 직접 연결되어 있는 제2클럭전송라인(220)을 통해, 상기 타이밍 컨트롤러(400)로부터 상기 제1패널 내장형 게이트 드라이버(200a)로 전송될 수 있다. 그러나, 상기 제2클럭전송라인(220)은, 도 2에 도시된 바와 같은 제1클럭전송라인(210)과 같은 형태로, 상기 제1비표시영역 중 상기 제1패널 내장형 게이트 드라이버(200a)의 일측 방향에 형성된 후, 상기 제1비표시영역을 따라, 상기 제1패널 내장형 게이트 드라이버(200a)의 타측으로 연장되어, 상기 타측에서 상기 제1패널 내장형 게이트 드라이버(200a)와 연결될 수도 있다. 즉, 상기 제2클럭전송라인(220)은, 일반적인 전선으로 형성되거나, 필름 상에 형성되거나, 또는 상기 패널(100) 상에 라인온글래스(LOG) 형태로 형성될 수도 있다. The second clock CLK2 is connected to the timing controller 300 and the second clock transmission line 220 directly connected to the other side of the first panel built-in gate driver 200a, as shown in FIG. 2 To the first panel built-in gate driver (200a) from the timing controller (400). However, the second clock transmission line 220 is connected to the first panel built-in gate driver 200a of the first non-display area in the same manner as the first clock transmission line 210 shown in FIG. The first panel built-in gate driver 200a may extend along the first non-display area to the other side of the first panel built-in gate driver 200a and may be connected to the first panel built-in gate driver 200a at the other side. That is, the second clock transmission line 220 may be formed of a general wire, a film, or a line-on-glass (LOG) form on the panel 100.

상기 제1패널 내장형 게이트 드라이버(200a)의 구체적인 내부 구성은 이하에서, 도 3 및 도 4를 참조하여 설명된다.
The specific internal configuration of the first panel built-in gate driver 200a will be described below with reference to FIGS. 3 and 4. FIG.

도 3은 본 발명에 따른 액정표시장치에 적용되는 패널 내장형 게이트 드라이버의 제1실시예를 나타내는 도면이다. 3 is a view showing a first embodiment of a panel built-in gate driver applied to a liquid crystal display device according to the present invention.

본 발명에 따른 액정표시장치에 적용되는 패널 내장형 게이트 드라이버의 제1실시예는, 도 3에 도시된 바와 같이, 각 게이트 라인과 연결되어 있는 복수의 스테이지(230)들을 포함한다.The first embodiment of the panel built-in gate driver applied to the liquid crystal display according to the present invention includes a plurality of stages 230 connected to each gate line, as shown in FIG.

본 발명에 따른 액정표시장치는, 상기한 바와 같이, 72”이상의 대면적을 가지며, FHD 및 초고해상도(UD급)로 구동되는 것으로서, 이하에서는, 설명의 편의상, 상기 패널이 초고해상도(UD급)로 구동되는 경우를 일예로 하여 본 발명이 설명된다.As described above, the liquid crystal display device according to the present invention has a large area of 72 "or more and is driven by FHD and ultra-high resolution (UD class). Hereinafter, The present invention will be described as an example.

상기 패널(100)이 초고해상도(UD)로 구동되는 경우, 상기 패널(100)에는 2160개의 게이트 라인들이 형성된다.When the panel 100 is driven with ultra-high resolution (UD), 2160 gate lines are formed in the panel 100.

따라서, 상기 제1패널 내장형 게이트 드라이버(200a)에는, 2160개의 스테이지들(Stage1 내지 Stage2160)이 형성되어 있으며, 상기 스테이지들로부터는, 제1스캔신호(VGOUT1) 내지 제2160스캔신호(VGOUT2160)들이 출력된다.Accordingly, the first panel built-in gate driver 200a has 2160 stages (Stage 1 to Stage 2160), and from the stages, the first scan signals (VGOUTl) to the 2160th scan signals (VGOUT2160) .

상기 스테이지(230)의 내부 구성 및 기능은, 현재의 일반적인 기술에 의해 다양한 형태로 구성될 수 있는바, 이에 대한 상세한 설명은 생략된다. 또한, 상기 스테이지로 입력되는 게이트 제어신호는, 상기 스테이지(230)의 내부 구성 및 기능에 따라 다양하게 형성될 수 있으므로, 이하에서는, 기본적인 신호들, 즉, 상기 클럭(CLK) 및 게이트 스타트 신호(VST)만을 이용하여 본 발명이 설명된다. The internal configuration and functions of the stage 230 can be configured in various forms according to current general technology, and a detailed description thereof will be omitted. The gate control signal input to the stage may be variously formed according to the internal structure and function of the stage 230 so that basic signals such as the clock CLK and the gate start signal VST) according to the present invention.

또한, 상기 제1패널 게이트 드라이버(200a)에는, 상기 게이트 라인들과 직접적으로 연결되어 있는 스테이지들 이외에도, 더미(Dummy) 라인용 스테이지들이 더 포함될 수도 있다.The first panel gate driver 200a may further include stages for dummy lines other than the stages directly connected to the gate lines.

우선, 상기 스테이지(230)의 기본 동작을 설명하면 다음과 같다.First, the basic operation of the stage 230 will be described as follows.

즉, 상기 스테이지(230)들 중 제1스테이지(Stage1)로 상기 게이트 스타트 신호(VST)가 입력되면, 상기 제1스테이지(Stage1)가 구동을 시작한다. 상기 제1스테이지(Vstage1)는 상기 클럭(CLK)과 상기 게이트 스타트 신호(VST)를 이용하여 제1스캔신호(게이트온신호)(VGOUT1)를 생성하여 제1게이트라인(GL1)으로 출력하는 한편, 상기 제1스캔신호를 제2스테이지(Stgae)로 전송한다. 상기 제2스테이지(Stage2)는 상기 제1스캔신호(VGOUT1)에 의해 구동을 시작한 후, 상기 클럭(CLK) 및 상기 게이트 스타트 신호(VST)를 이용해 제2스캔신호(VGOUT2)을 생성하여, 제2게이트라인(GL2)으로 출력한다.That is, when the gate start signal VST is input to the first stage Stage 1 of the stages 230, the first stage Stage 1 starts driving. The first stage Vstage1 generates a first scan signal VGOUT1 using the clock CLK and the gate start signal VST and outputs the first scan signal VGOUT1 to the first gate line GL1 , And transmits the first scan signal to the second stage (Stgae). The second stage Stage 2 starts driving by the first scan signal VGOUT1 and then generates a second scan signal VGOUT2 by using the clock CLK and the gate start signal VST, 2 gate line GL2.

상기한 바와 같은 동작은, 제3스테이지(Stage3) 내지 제2160스테이지(Stage2160)까지 동일하게 반복된다.The above-described operation is repeated in the same manner from the third stage (Stage 3) to the 2160 stage (Stage 2160).

즉, 상기 스테이지들은, 상기 클럭(CLK)과 상기 게이트 스타트 신호(VST)를 이용하여, 각 게이트 라인으로, 순차적으로 스캔신호(VGOUT)를 출력한다.That is, the stages sequentially output the scan signal (VGOUT) to each gate line by using the clock (CLK) and the gate start signal (VST).

한편, 상기한 바와 같이 동작되는 상기 제1패널 내장형 게이트 드라이버(200a)의 특징은, 상기 스캔신호를 생성하기 위해, 상기 각각의 스테이지들에서 이용되는 상기 클럭(CLK)이 상기 제1스테이지(Stage1) 뿐만 아니라, 상기 제2160스테이지(Stage2160)를 통해서도 입력된다는 것이다. The first panel built-in gate driver 200a operates as described above. In order to generate the scan signal, the clock CLK used in each of the stages is transferred to the first stage Stage 1 (Stage 2160) as well as the 2160 stage (Stage 2160).

즉, 종래의 액정표시장치에 적용되는 패널 내장형 게이트 드라이버에서는, 상기 클럭(CLK)이 제1스테이지(Stage)로만 입력되었으나, 본 발명에서는, 상기 제1스테이지(Stage1) 및 상기 제2160스테이지(Stage2160)를 통해서 입력되고 있다. That is, in the panel built-in gate driver applied to the conventional liquid crystal display device, the clock CLK is input only to the first stage. However, in the present invention, the first stage Stage 1 and the 2160th stage ).

부연하여 설명하면, 상기 제1패널 내장형 게이트 드라이버(200a)가, 제1스테이지(Stage1) 내지 제2160스테이지(Stage2160)로 구성된 경우, 상기 제1패널 내장형 게이트 드라이버(200a)는, 상기 타이밍 컨트롤러(400)로부터 상기 제1스테이지(Stage1)로 입력되는 제1클럭(CLK1) 및 상기 타이밍 컨트롤러로부터 상기 제n스테이지(Stagen)로 입력되는 제2클럭(CLK2)에 의해 구동되며, 상기 제1클럭(CLK1) 및 상기 제2클럭(CLK2)은 동일한 진폭 및 주기를 가지고 있다. In addition, when the first panel built-in gate driver 200a includes the first stage (Stage 1) to the 2160 stage (Stage 2160), the first panel built-in gate driver 200a controls the timing controller 400) to the first stage (Stage 1) and the second clock (CLK 2) input from the timing controller to the n-th stage (Stage), and the first clock (CLK 1) CLK1 and the second clock CLK2 have the same amplitude and period.

이 경우, 상기 제1클럭이 전송되는 제1클럭라인(241)과 상기 제2클럭이 전송되는 제2클럭라인(242)은, 서로 연결되어 있다. In this case, the first clock line 241 through which the first clock is transmitted and the second clock line 242 through which the second clock is transmitted are connected to each other.

따라서, 상기 제1스테이지(Stage1) 내지 상기 제2160스테이지(Stage2160)들 중 중간 위치에 배치되어 있는 제1078스테이지(Stage1078) 내지 제1082스테이지(Stage1082)로 실질적으로 입력되는 클럭은, 상기 제1클럭(CLK1)과 상기 제2클럭(CLK2)의 합이 될 수 있다. 상기 제1클럭(CLK1) 및 상기 제2클럭(CLK2)의 진폭이, 상기 제1클럭라인(231) 및 상기 제2클럭라인(242)에서의 감쇄 및 지연을 고려하여 적절히 설정된다면, 상기 스테이지들로 실질적으로 입력되는 클럭들 간의 지연시간이 줄어들 수 있으며, 이로 인해, 정상적인 영상이 상기 패널(100)을 통해 출력될 수 있다. Accordingly, the clock substantially input to the 1078th stage (Stage 1088) to the 1082th stage (Stage 1082) arranged at an intermediate position among the first stage (Stage 1) through the 2160th stage (Stage 2160) (CLK1) and the second clock (CLK2). If the amplitudes of the first clock CLK1 and the second clock CLK2 are appropriately set in consideration of attenuation and delay in the first clock line 231 and the second clock line 242, The delay time between clocks actually input to the panel 100 can be reduced, so that a normal image can be output through the panel 100. [

즉, 상기한 바와 같은, 패널 내장형 게이트 드라이버의 제1실시예에서는, 상기 타이밍 컨트롤러(400)로부터 출력된 제1클럭(CLK1) 및 제2클럭(CLK2)이, 상기 제1패널 내장형 게이트 드라이버(200a)의 제1스테이지(Stage1) 및 마지막 번째 스테이지(Stagen)로 입력되고 있으며, 상기 제1클럭(CLK1)이 입력되는 제1클럭라인(241) 및 상기 제2클럭(CLK2)이 입력되는 제2클럭라인(242)이 서로 연결되어 있다.
That is, in the first embodiment of the panel built-in gate driver as described above, the first clock (CLK1) and the second clock (CLK2) output from the timing controller (400) The first clock line 241 to which the first clock CLK1 is inputted and the first clock line 241 to which the second clock CLK2 is input are input to the first stage Stage 1 and the last stage Stage 200a, 2 clock lines 242 are connected to each other.

도 4는 본 발명에 따른 액정표시장치에 적용되는 패널 내장형 게이트 드라이버의 제2실시예를 나타내는 도면이다. 이하의 설명에서, 도 2 및 도 3을 참조하여 설명된 내용과 동일 또는 유사한 내용은, 생략되거나 또는 간단히 설명된다. 4 is a view showing a second embodiment of a panel built-in gate driver applied to a liquid crystal display according to the present invention. In the following description, the same or similar contents as those described with reference to Figs. 2 and 3 are omitted or briefly described.

본 발명에 따른 액정표시장치에 적용되는 패널 내장형 게이트 드라이버의 제2실시예는, 도 4에 도시된 바와 같이, 각 게이트 라인과 연결되어 있는 복수의 스테이지(230)들을 포함한다.The second embodiment of the panel built-in gate driver applied to the liquid crystal display according to the present invention includes a plurality of stages 230 connected to each gate line, as shown in FIG.

상기 제2패널 내장형 게이트 드라이버(200b)의 특징은, 상기 스캔신호를 생성하기 위해, 상기 각각의 스테이지들에서 이용되는 클럭(CLK)이 상기 제1스테이지(Stage1) 뿐만 아니라, 상기 제n스테이지(Stage2160)(n는 2160이라 함)를 통해서도 입력된다는 것이다. The second panel built-in gate driver 200b is characterized in that, in order to generate the scan signal, a clock CLK used in each of the stages is supplied not only to the first stage Stage 1, Stage 2160) (where n is 2160).

부연하여 설명하면, 상기 제1패널 내장형 게이트 드라이버(200a)가, 제1스테이지(Stage1) 내지 제n스테이지(Stage2160)로 구성된 경우, 상기 제1패널 내장형 게이트 드라이버(200a)는, 상기 타이밍 컨트롤러(400)로부터 상기 제1스테이지(Stage1)로 입력되는 제1클럭(CLK1) 및 상기 타이밍 컨트롤러로부터 상기 제n스테이지(Stagen)로 입력되는 제2클럭(CLK2)에 의해 구동되며, 상기 제1클럭(CLK1) 및 상기 제2클럭(CLK2)은 동일한 진폭 및 주기를 가지고 있다. In other words, when the first panel built-in gate driver 200a includes the first stage (Stage 1) to the nth stage (Stage 2160), the first panel built-in gate driver 200a controls the timing controller 400) to the first stage (Stage 1) and the second clock (CLK 2) input from the timing controller to the n-th stage (Stage), and the first clock (CLK 1) CLK1 and the second clock CLK2 have the same amplitude and period.

상기 제1패널 내장형 게이트 드라이버(200a)에서, 상기 제1클럭이 전송되는 제1클럭라인(241)은, 도 4에 도시된 바와 같이, 상기 제1스테이지(Stage1)로부터 제n/2스테이지(Stage1080)까지 연결되어 있으며, 상기 제2클럭이 전송되는 제2클럭라인(242)은, 제(n/2)+1스테이지(Stage1081)로부터 제n스테이지(Stage2160)까지 연결되어 있다. In the first panel built-in gate driver 200a, the first clock line 241 through which the first clock is transmitted is divided into the first stage (Stage 1) to the (n / 2) th stage And the second clock line 242 through which the second clock is transmitted is connected from the (n / 2) + 1 stage to the nth stage (Stage 1060).

이 경우, 상기 제1클럭(CLK1)이 상기 제1스테이지(Stage1) 내지 제1080스테이지(Stage1080)로 입력되는 것은, 1080개의 게이트 라인으로 구성되는 종래의 FHD급 액정표시장치에서, 하나의 클럭(CLK)에 의해 제1스테이지 내지 제1080스테이지가 구동되는 것과 동일하다.In this case, in the conventional FHD-class liquid crystal display device in which the first clock CLK1 is input to the first stage (Stage 1) to the 1080th stage (Stage 1080) CLK) are the same as those in which the first to tenth stages are driven.

또한, 상기 제1클럭(CLK2)이 상기 제1081스테이지(Stage1081) 내지 제2160스테이지(Stage2160)로 입력되는 것 역시, 1080개의 게이트 라인으로 구성되는 종래의 FHD급 액정표시장치에서, 하나의 클럭(CLK)에 의해 1080개의 스테이지들이 순차적으로 구동되는 것과 동일하다.Also, in the conventional FHD-class liquid crystal display device in which the first clock CLK2 is input to the 1081st stage through the 2160th stage, CLK < / RTI > are sequentially driven by 1080 stages.

즉, 상기한 바와 같은 패널 내장형 게이트 드라이버의 제2실시예에서는, 상기 스테이지들이, 종래의 FHD급 액정표시장치에 적용되었던 스테이지들이 구동되는 방법과 동일한 방법으로 구동되고 있다. 따라서, 상기 2160개의 스테이지들로 입력되는 클럭들 간의 지연시간이 줄어들 수 있으며, 이로 인해, 정상적인 영상이 상기 패널(100)을 통해 출력될 수 있다. That is, in the second embodiment of the panel built-in gate driver as described above, the stages are driven in the same manner as the method in which the stages that have been applied to the conventional FHD-class liquid crystal display device are driven. Accordingly, the delay time between the clocks input to the 2160 stages can be reduced, so that a normal image can be output through the panel 100. [

부연하여 설명하면, 상기한 바와 같은, 패널 내장형 게이트 드라이버의 제2실시예에서는, 상기 타이밍 컨트롤러(400)로부터 출력된 제1클럭(CLK1) 및 제2클럭(CLK2)이, 상기 제1패널 내장형 게이트 드라이버(200a)의 제1스테이지(Stage1) 및 마지막 번째 스테이지(Stagen)로 입력되고 있으며, 상기 제1클럭(CLK1)이 입력되는 제1클럭라인(241) 및 상기 제2클럭(CLK2)이 입력되는 제2클럭라인(242)은 서로 분리되어 있다.
In addition, in the second embodiment of the panel built-in gate driver as described above, the first clock (CLK1) and the second clock (CLK2) output from the timing controller (400) The first clock line 241 and the second clock CLK2 are inputted to the first stage Stage 1 and the last stage of the gate driver 200a and the first clock CLK1 is input, The input second clock lines 242 are separated from each other.

한편, 본 발명에 따른 액정표시장치는, 도 2를 참조하여 상기에서 설명된 바와 같이, 제1비표시역에 형성되어 있는 제1패널 내장형 게이트 드라이버(200a) 및 제2비표시영역에 형성되어 있는 제2패널 내장형 게이트 드라이버(200b)로 구성될 수 있다. As described above with reference to FIG. 2, the liquid crystal display according to the present invention includes a first panel built-in gate driver 200a formed in the first non-display region and a second panel built- And a second panel built-in gate driver 200b.

즉, 본 발명에 따른 액정표시장치는, 상기 패널(100) 중 상기 제1비표시영역과 마주보고 있는 제2비표시영역에 내장되어 있으며, 상기 타이밍 컨트롤러(400)로부터 입력되는 또 다른 두 개의 동일한 클럭들에 의해 구동되어, 상기 게이트 라인들에 순차적으로 스캔신호를 공급하는 제2 패널 내장형 게이트 드라이버(200b)를 포함할 수 있으며, 상기 제1 패널 내장형 게이트 드라이버(200a)로 입력되는 상기 두 개의 클럭들(CLK1, CLK2)과, 상기 제2 패널 내장형 게이트 드라이버(200b)로 입력되는 상기 두 개의 클럭들(CLK3, CLK4)은, 동일한 진폭 및 주기를 가지고 있다.That is, the liquid crystal display according to the present invention is built in the second non-display area of the panel 100 facing the first non-display area, And a second panel built-in gate driver (200b) driven by the same clocks and sequentially supplying a scan signal to the gate lines. The first panel built-in gate driver (200a) The two clocks CLK1 and CLK2 and the two clocks CLK3 and CLK4 input to the second panel built-in gate driver 200b have the same amplitude and period.

이 경우, 상기 제2패널 내장형 게이트 드라이버(200b)는, 상기 제1패널 내장형 게이트 드라이버(200a)와 동일한 형태로 구성될 수 있다.
In this case, the second panel built-in gate driver 200b may have the same configuration as the first panel built-in gate driver 200a.

도 5는 본 발명에 따른 액정표시장치를 개략적으로 나타내는 또 다른 도면이다. 이하의 설명 중, 도 2 내지 도 4를 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다. FIG. 5 is another diagram schematically showing a liquid crystal display device according to the present invention. In the following description, the same or similar contents as those described with reference to Figs. 2 to 4 are omitted or briefly described.

본 발명에 따른 액정표시장치는, 상기한 바와 같이, 72”이상의 대면적을 가지며, FHD 및 초고해상도(UD급)로 구동되는 것으로서, 이러한 대면적의 고해상도 액정표시장치에서는, 도 2에 도시된 바와 같이, 패널(100)의 두 개의 마주보는 비표시영역들 각각에, 패널 내장형 게이트 드라이버가 내장되어 있을 뿐만 아니라, 패널(100)의 두 개의 마주보는 비표시영역들 각각에, 상기 데이터 드라이버(300a, 300b)들이 형성될 수 있다. As described above, the liquid crystal display device according to the present invention has a large area of 72 inches or more and is driven by FHD and ultra-high resolution (UD class). In such a large-area high resolution liquid crystal display device, In each of the two opposing non-display areas of the panel 100, as well as the panel built-in gate driver is embedded in each of the two opposing non-display areas of the panel 100, 300a, 300b may be formed.

즉, 본 발명에 따른 대면적의 고해상도 액정표시장치에는, 도 5에 도시된 바와 같이, 데이터 라인들과 게이트 라인들의 교차 영역마다 픽셀들이 형성되어 있는 패널(100), 상기 패널(100)의 제3비표시영역에서 상기 패널(100)과 연결되어 있으며, 상기 데이터 라인들에 데이터 전압을 공급하는 제1데이터 드라이버(300a), 상기 패널(100) 중 상기 제3비표시영역과 마주보고 있는 제4비표시영역에서 상기 패널(100)과 연결되어 있으며, 상기 데이터 라인들에 데이터 전압을 공급하는 제2데이터 드라이버(300b), 상기 제1데이터 드라이버(300a)를 구동하는 제1타이밍 컨트롤러(400a), 상기 제2데이터 드라이버(300b)를 구동하는 제2타이밍 컨트롤러(400b), 상기 패널(100)의 제1비표시영역에 내장되어 있으며, 상기 제1 타이밍 컨트롤러(400a)로부터 입력되는 제1클럭(CLK1)과, 상기 제2타이밍 컨트롤러(400b)로부터 입력되는 제2클럭(CLK2)에 의해 구동되어, 상기 게이트 라인들에 순차적으로 스캔신호를 공급하는 제1패널 내장형 게이트 드라이버(200a) 및 상기 패널(100) 중 상기 제1비표시영역과 마주보고 있는 제2비표시영역에 내장되어 있으며, 상기 제1타이밍 컨트롤러(400a)로부터 입력되는 제3클럭(CLK3)과, 상기 제2타이밍 컨트롤러(400b)로부터 입력되는 제4클럭(CLK4)에 의해 구동되어, 상기 게이트 라인들에 순차적으로 스캔신호를 공급하는 제2패널 내장형 게이트 드라이버(200b)를 포함하며, 상기 제1클럭(CLK1) 내지 상기 제4클럭(CLK4)들은, 동일한 진폭 및 주기를 가지고 있다. That is, as shown in FIG. 5, a large-area high-resolution liquid crystal display device according to the present invention includes a panel 100 in which pixels are formed at intersecting areas of data lines and gate lines, A first data driver 300a connected to the panel 100 in the third non-display area and supplying a data voltage to the data lines, a second data driver 300b for supplying a data voltage to the data lines 300a, A second data driver 300b connected to the panel 100 in the non-display area for supplying a data voltage to the data lines, a first timing controller 400a for driving the first data driver 300a, A second timing controller 400b for driving the second data driver 300b and a second timing controller 400b built in the first non-display area of the panel 100, A clock CLK1, A first panel built-in gate driver 200a which is driven by a second clock CLK2 inputted from the second timing controller 400b and sequentially supplies a scan signal to the gate lines, Display area of the first timing controller 400a and the third clock CLK3 input from the first timing controller 400a and the fourth clock CLK3 input from the second timing controller 400b, And a second panel built-in gate driver (200b) driven by a clock (CLK4) and sequentially supplying a scan signal to the gate lines, wherein the first to fourth clocks (CLK1 to CLK4) , The same amplitude and period.

상기 제1타이밍 컨트롤러(400a)는 제1메인보드(500a)에 장착되어 있으며, 상기 외부 시스템(600)으로부터 타이밍 신호 및 입력영상데이터를 입력받아, 게이트 제어신호, 데이터 제어신호 및 영상데이터를 생성한다. 상기 제1타이밍 컨트롤러(400a)는 상기 게이트 제어신호 중 상기 제1클럭(CLK1) 및 상기 제3클럭(CLK3)을 상기 제1내장 게이트 드라이버(210) 및 상기 제2내장 게이트 드라이버(210)의 제1스테이지(Stage1)들로 입력시킨다.The first timing controller 400a is mounted on the first main board 500a and receives a timing signal and input image data from the external system 600 to generate a gate control signal, do. The first timing controller 400a outputs the first clock CLK1 and the third clock CLK3 of the gate control signals to the first internal gate driver 210 and the second internal gate driver 210 And inputs them to the first stages Stage 1.

상기 제2타이밍 컨트롤러(400b)는 제2메인보드(500b)에 장착되어 있으며, 상기 외부 시스템(600)으로부터 타이밍 신호 및 입력영상데이터를 입력받아, 게이트 제어신호, 데이터 제어신호 및 영상데이터를 생성한다. 상기 제2타이밍 컨트롤러(400b)는 상기 게이트 제어신호 중 상기 제2클럭(CLK2) 및 제4클럭(CLK4)을 상기 제1내장 게이트 드라이버(210) 및 상기 제2내장 게이트 드라이버(210)의 마지막 번째 스테이지(Stage2160)들로 입력시킨다.The second timing controller 400b is mounted on the second main board 500b and receives a timing signal and input image data from the external system 600 to generate a gate control signal, do. The second timing controller 400b outputs the second clock CLK2 and the fourth clock CLK4 of the gate control signals to the first internal gate driver 210 and the second internal gate driver 210 Th stage (Stage 2160).

상기 제1게이트 드라이버(210) 및 상기 제2게이트 드라이버(220)는, 도 3에 도시된 바와 같은 형태로 형성될 수도 있으며, 도 4에 도시된 바와 같은 형태로 형성될 수도 있다. The first gate driver 210 and the second gate driver 220 may be formed as shown in FIG. 3 or may be formed as shown in FIG.

즉, 상기 제1패널 내장형 게이트 드라이버(200a)에서, 상기 제1클럭(CLK1)이 전송되는 제1클럭라인과 상기 제2클럭이 전송되는 제2클럭라인은, 서로 연결되어 있으며, 상기 제2패널 내장형 게이트 드라이버(200b)에서, 상기 제3클럭(CLK3)이 전송되는 제3클럭라인과 상기 제4클럭(CLK4)이 전송되는 제4클럭라인은 서로 연결되어 있을 수 있다. That is, in the first panel built-in gate driver 200a, the first clock line through which the first clock CLK1 is transmitted and the second clock line through which the second clock is transmitted are connected to each other, In the panel built-in gate driver 200b, the third clock line through which the third clock CLK3 is transmitted and the fourth clock line through which the fourth clock CLK4 is transmitted may be connected to each other.

또한, 상기 제1패널 내장형 게이트 드라이버(200a) 및 상기 제2패널 내장형 게이트 드라이버(200b) 각각이, 제1스테이지 내지 제n스테이지로 구성되어 있는 경우, 상기 제1패널 내장형 게이트 드라이버(200a)에서, 상기 제1클럭(CLK1)이 전송되는 제1클럭라인은, 상기 제1스테이지(Stage1)로부터 제n/2스테이지(Stagen/2)까지 연결되어 있고, 상기 제2클럭(CLK2)이 전송되는 제2클럭라인은, 제(n/2)+1스테이지(Stage(n/2)+1)로부터 상기 제n스테이지(Stagen)까지 연결되어 있으며, 상기 제2패널 내장형 게이트 드라이버(200b)에서, 상기 제3클럭(CLK3)이 전송되는 제3클럭라인은, 상기 제1스테이지(Stage1)로부터 제n/2스테이지(Stagen/2)까지 연결되어 있고, 상기 제4클럭(CLK4)이 전송되는 제4클럭라인은, 제(n/2)+1스테이지(Stage(n/2)+1)로부터 상기 제n스테이지(Stagen)까지 연결되어 있을 수 있다. When each of the first panel built-in gate driver 200a and the second panel built-in gate driver 200b is comprised of the first stage to the nth stage, the first panel built-in gate driver 200a The first clock line through which the first clock CLK1 is transmitted is connected from the first stage Stage 1 to the nth stage Stage 2 and the second clock CLK2 is transmitted The second clock line is connected from the (n / 2) +1 stage to the n-th stage. In the second panel built-in gate driver 200b, The third clock line through which the third clock CLK3 is transmitted is connected from the first stage Stage 1 to the nth stage Stage 2 and the fourth clock CLK4 is transmitted. 4 clock line may be connected from the (n / 2) +1 stage (Stage (n / 2) +1) to the nth stage.

즉, 상기한 바와 같이 구성되어 있는 본 발명에 따른 액정표시장치의 구동 방법은, 상기 외부 시스템(600)으로부터 입력된 타이밍신호들을 이용하여 게이트제어신호, 데이터제어신호 및 영상데이터를 생성하는 단계, 상기 패널(100)에 내장되어 있는 패널 내장형 게이트 드라이버 내의 서로 다른 두 개의 스테이지들 각각으로, 상기 게이트제어신호에 포함되는 클럭을 전송하는 단계, 상기 두 개의 클럭들을 이용해 생성된 스캔신호를, 상기 패널(100)에 형성되어 있는 게이트 라인들로 순차적으로 출력하는 단계 및 상기 데이터제어신호와 상기 영상데이터를 이용하여 생성된 데이터 전압을, 상기 게이트 라인에 상기 스캔신호가 출력되는 동안, 상기 데이터 라인들로 출력하는 단계를 포함할 수 있다.
That is, the method of driving a liquid crystal display according to the present invention configured as described above includes the steps of generating a gate control signal, a data control signal, and image data using the timing signals input from the external system 600, Transmitting a clock included in the gate control signal to each of two different stages in a panel built-in gate driver built in the panel 100, transmitting a scan signal generated using the two clocks to the panel Sequentially outputting the data voltages generated by using the data control signal and the image data to the gate lines formed in the data lines 100 while the scan lines are being output to the gate lines, And a step of outputting the output signal.

이하에서는, 상기에서 설명된 내용들이 간단히 정리된다. Hereinafter, the contents described above will be briefly summarized.

UD급 패널에 패널 내장형 게이트 드라이버(GIP)가 사용될 경우의 가장 큰 문제는, 클럭(CLK)에 걸리는 Cap/저항이 크기 때문에, 이미 지연(Delay)이 심해진 클럭이 패널 내장형 게이트 드라이버로 입력된다는 것이다. 이로 인해, 패널 내장형 게이트 드라이버의 설계가 최적화된다고 하더라도, 색섞임과 같은 불량이 발생할 가능성이 높다. One of the biggest problems when a panel built-in gate driver (GIP) is used in a UD-class panel is that since a cap / resistance to a clock (CLK) is large, . Therefore, even if the design of the panel built-in gate driver is optimized, there is a high possibility that defects such as color mixing may occur.

본 발명은 상기한 바와 같은 문제를 해결하기 위한 것으로서, 클럭(CLK)을 패널의 상하에서 듀얼(Dual)로 입력하여, 클럭(CLK)에 걸리는 로드(Load)를 반으로 줄여, 지연(Delay) 악화를 개선하는 것이다. 시뮬레이션(Simulation)으로 검증해본 결과, 라이징 및 폴링 타임(Rising/Falling Time)이 종래 대비 10~12% 개선되는 것이 확인되었다. 또한, 각 스테이지의 Q node의 High Voltage가 종래 대비 1.0V 이상 상승하는 효과로 인해, 라이징 타임(Rising Time)이 15% 정도 개선되어, 차징(Charging) 부족으로 인한 불량이 개선될 수 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to solve the above-mentioned problems, and has an object of providing a liquid crystal display device which inputs a clock CLK at the top and bottom of a panel in a dual manner and reduces a load applied to the clock CLK in half, To improve the deterioration. As a result of the simulation, it was confirmed that the rising and falling time were improved by 10 to 12% compared to the conventional case. Also, since the high voltage of the Q node of each stage rises by 1.0 V or more compared to the conventional one, the rising time is improved by about 15%, and the defect due to the shortage of charging can be improved.

특히, 본 발명은 제2실시예에서와 같이, 클럭(CLK)을 상하 듀얼(Dual)로 입력하되 중간 1~1080, 1081~2160 스테이지를 분리하여, 클럭(CLK)에 걸리는 로드(Load)를 반으로 줄이고, 구동 자체를 분리하여 패널 로드(Panel load)까지도 반으로 줄여, 게이트 출력의 지연 악화를 개선할 수 있다. Particularly, in the present invention, as in the second embodiment, the clock CLK is inputted as the upper and lower duals, the intermediate 1 to 1080 and the 1081 to 2160 stages are separated and a load applied to the clock CLK The panel load can be reduced to half by separating the drive itself and improving the delay deterioration of the gate output.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다. It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100 : 패널 200a, 200b : 게이트 드라이버
300, 300a, 300b : 데이터 드라이버 400, 400a, 400b : 타이밍 컨트롤러
500, 500a, 500b : 메인보드 600 : 외부 시스템100: panel 200a, 200b: gate driver
300, 300a, 300b: Data driver 400, 400a, 400b: Timing controller
500, 500a, 500b: main board 600: external system

Claims (10)

데이터 라인들과 게이트 라인들의 교차 영역마다 픽셀들이 형성되어 있는 패널;
상기 데이터 라인들에 데이터 전압을 공급하는 데이터 드라이버;
상기 데이터 드라이버를 구동하는 타이밍 컨트롤러; 및
상기 패널의 제1비표시영역에 내장되어 있으며, 상기 타이밍 컨트롤러로부터 입력되는 동일한 클럭들에 의해 구동되어, 상기 게이트 라인들에 순차적으로 스캔신호를 공급하는 제1패널 내장형 게이트 드라이버를 포함하는 액정표시장치.A panel in which pixels are formed for each intersection of the data lines and the gate lines;
A data driver for supplying a data voltage to the data lines;
A timing controller for driving the data driver; And
And a first panel built-in gate driver which is embedded in a first non-display area of the panel and is driven by the same clocks input from the timing controller to sequentially supply a scan signal to the gate lines, Device. 제 1 항에 있어서,
상기 제1패널 내장형 게이트 드라이버는,
상기 제1패널 내장형 게이트 드라이버의 일측을 통해 상기 타이밍 컨트롤러로부터 입력되는 제1클럭 및 상기 제1패널 내장형 게이트 드라이버의 타측을 통해 상기 타이밍 컨트롤러로부터 입력되는 제2클럭에 의해 구동되며,
상기 제1클럭 및 상기 제2클럭은 동일한 진폭 및 주기를 갖는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
Wherein the first panel built-in gate driver comprises:
Wherein the first panel-integrated gate driver is driven by a first clock input from the timing controller through one side of the first panel built-in gate driver and a second clock input from the timing controller through the other side of the first panel-
Wherein the first clock and the second clock have the same amplitude and period. 제 1 항에 있어서,
상기 제1패널 내장형 게이트 드라이버는,
제1스테이지 내지 제n스테이지로 구성되고,
상기 타이밍 컨트롤러로부터 상기 제1스테이지로 입력되는 제1클럭 및 상기 타이밍 컨트롤러로부터 상기 제n스테이지로 입력되는 제2클럭에 의해 구동되며,
상기 제1클럭 및 상기 제2클럭은 동일한 진폭 및 주기를 갖는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
Wherein the first panel built-in gate driver comprises:
Wherein the first stage to the n < th >
A first clock input from the timing controller to the first stage, and a second clock input from the timing controller to the n-th stage,
Wherein the first clock and the second clock have the same amplitude and period. 제 3 항에 있어서,
상기 제1패널 내장형 게이트 드라이버에서,
상기 제1클럭이 전송되는 제1클럭라인과 상기 제2클럭이 전송되는 제2클럭라인은, 서로 연결되어 있는 것을 특징으로 하는 액정표시장치.The method of claim 3,
In the first panel built-in gate driver,
Wherein the first clock line through which the first clock is transmitted and the second clock line through which the second clock is transmitted are connected to each other. 제 3 항에 있어서,
상기 제1패널 내장형 게이트 드라이버에서,
상기 제1클럭이 전송되는 제1클럭라인은, 상기 제1스테이지로부터 제n/2스테이지까지 연결되어 있으며,
상기 제2클럭이 전송되는 제2클럭라인은, 제(n/2)+1스테이지로부터 상기 제n스테이지까지 연결되어 있는 것을 특징으로 하는 액정표시장치.The method of claim 3,
In the first panel built-in gate driver,
The first clock line through which the first clock is transmitted is connected from the first stage to the n / 2 stage,
And the second clock line through which the second clock is transmitted is connected from the (n / 2) +1 stage to the n-th stage. 제 1 항에 있어서,
상기 패널 중 상기 제1비표시영역과 마주보고 있는 제2비표시영역에 내장되어 있으며, 상기 타이밍 컨트롤러로부터 입력되는 또 다른 두 개의 동일한 클럭들에 의해 구동되어, 상기 게이트 라인들에 순차적으로 스캔신호를 공급하는 제2 패널 내장형 게이트 드라이버를 포함하며,
상기 제1 패널 내장형 게이트 드라이버로 입력되는 상기 두 개의 클럭들과, 상기 제2 패널 내장형 게이트 드라이버로 입력되는 상기 두 개의 클럭들은, 동일한 진폭 및 주기를 갖는 것을 특징으로 하는 액정표시장치. The method according to claim 1,
And a second non-display region which is included in a second non-display region facing the first non-display region of the panel and is driven by two other identical clocks input from the timing controller, And a second panel built-in gate driver for supplying the second panel-
Wherein the two clocks input to the first panel built-in gate driver and the two clocks input to the second panel built-in gate driver have the same amplitude and period. 데이터 라인들과 게이트 라인들의 교차 영역마다 픽셀들이 형성되어 있는 패널;
상기 패널의 제3비표시영역에서 상기 패널과 연결되어 있으며, 상기 데이터 라인들에 데이터 전압을 공급하는 제1데이터 드라이버;
상기 패널 중 상기 제3비표시영역과 마주보고 있는 제4비표시영역에서 상기 패널과 연결되어 있으며, 상기 데이터 라인들에 데이터 전압을 공급하는 제2데이터 드라이버;
상기 제1데이터 드라이버를 구동하는 제1타이밍 컨트롤러;
상기 제2데이터 드라이버를 구동하는 제2타이밍 컨트롤러;
상기 패널의 제1비표시영역에 내장되어 있으며, 상기 제1 타이밍 컨트롤러로부터 입력되는 제1클럭과, 상기 제2타이밍 컨트롤러로부터 입력되는 제2클럭에 의해 구동되어, 상기 게이트 라인들에 순차적으로 스캔신호를 공급하는 제1패널 내장형 게이트 드라이버; 및
상기 패널 중 상기 제1비표시영역과 마주보고 있는 제2비표시영역에 내장되어 있으며, 상기 제1타이밍 컨트롤러로부터 입력되는 제3클럭과, 상기 제2타이밍 컨트롤러로부터 입력되는 제4클럭에 의해 구동되어, 상기 게이트 라인들에 순차적으로 스캔신호를 공급하는 제2패널 내장형 게이트 드라이버를 포함하며,
상기 제1클럭 내지 상기 제4클럭들은, 동일한 진폭 및 주기를 갖는 것을 특징으로 하는 액정표시장치. A panel in which pixels are formed for each intersection of the data lines and the gate lines;
A first data driver coupled to the panel in a third non-display area of the panel, the data driver supplying a data voltage to the data lines;
A second data driver connected to the panel in a fourth non-display area facing the third non-display area of the panel, the data driver supplying a data voltage to the data lines;
A first timing controller for driving the first data driver;
A second timing controller for driving the second data driver;
A first timing controller which is incorporated in a first non-display area of the panel and is driven by a first clock input from the first timing controller and a second clock input from the second timing controller, A first panel built-in gate driver for supplying a signal; And
And a second timing controller which is built in a second non-display area facing the first non-display area of the panel and is driven by a third clock input from the first timing controller and a fourth clock input from the second timing controller And a second panel built-in gate driver for sequentially supplying a scan signal to the gate lines,
Wherein the first clock to the fourth clocks have the same amplitude and period. 제 7 항에 있어서,
상기 제1패널 내장형 게이트 드라이버에서, 상기 제1클럭이 전송되는 제1클럭라인과 상기 제2클럭이 전송되는 제2클럭라인은, 서로 연결되어 있으며,
상기 제2패널 내장형 게이트 드라이버에서, 상기 제3클럭이 전송되는 제3클럭라인과 상기 제4클럭이 전송되는 제4클럭라인은 서로 연결되어 있는 것을 특징으로 하는 액정표시장치. 8. The method of claim 7,
In the first panel built-in gate driver, the first clock line through which the first clock is transmitted and the second clock line through which the second clock is transmitted are connected to each other,
Wherein the third clock line through which the third clock is transmitted and the fourth clock line through which the fourth clock is transmitted are connected to each other in the second panel built-in gate driver. 제 7 항에 있어서,
상기 제1패널 내장형 게이트 드라이버 및 상기 제2패널 내장형 게이트 드라이버 각각은, 제1스테이지 내지 제n스테이지로 구성되고,
상기 제1패널 내장형 게이트 드라이버에서, 상기 제1클럭이 전송되는 제1클럭라인은, 상기 제1스테이지로부터 제n/2스테이지까지 연결되어 있고, 상기 제2클럭이 전송되는 제2클럭라인은, 제(n/2)+1스테이지로부터 상기 제n스테이지까지 연결되어 있으며,
상기 제2패널 내장형 게이트 드라이버에서, 상기 제3클럭이 전송되는 제3클럭라인은, 상기 제1스테이지로부터 제n/2스테이지까지 연결되어 있고, 상기 제4클럭이 전송되는 제4클럭라인은, 제(n/2)+1스테이지로부터 상기 제n스테이지까지 연결되어 있는 것을 특징으로 하는 액정표시장치. 8. The method of claim 7,
Wherein each of the first panel built-in gate driver and the second panel built-in gate driver comprises a first stage to an n-th stage,
In the first panel built-in gate driver, the first clock line through which the first clock is transmitted is connected from the first stage to the n / 2 stage, and the second clock line through which the second clock is transmitted, (N / 2) +1 stage to the n-th stage,
In the second panel built-in gate driver, the third clock line through which the third clock is transmitted is connected from the first stage to the n / 2 stage, and the fourth clock line through which the fourth clock is transmitted, And the (n / 2) +1 stage is connected to the n-th stage. 외부 시스템으로부터 입력된 타이밍신호들을 이용하여 게이트제어신호, 데이터제어신호 및 영상데이터를 생성하는 단계;
패널에 내장되어 있는 패널 내장형 게이트 드라이버 내의 서로 다른 두 개의 스테이지들 각각으로, 상기 게이트제어신호에 포함되는 클럭을 전송하는 단계;
상기 두 개의 클럭들을 이용해 생성된 스캔신호를, 상기 패널에 형성되어 있는 게이트 라인들로 순차적으로 출력하는 단계; 및
상기 데이터제어신호와 상기 영상데이터를 이용하여 생성된 데이터 전압을, 상기 게이트 라인에 상기 스캔신호가 출력되는 동안, 상기 데이터 라인들로 출력하는 단계를 포함하는 액정표시장치 구동방법. Generating a gate control signal, a data control signal, and image data using timing signals input from an external system;
Transmitting a clock included in the gate control signal to each of two different stages in a panel built-in gate driver built in a panel;
Sequentially outputting a scan signal generated by using the two clocks to gate lines formed on the panel; And
And outputting the data voltage generated by using the data control signal and the image data to the data lines while the scan signal is output to the gate line.
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