KR20140092852A - Fir 필터링을 위한 벡터 콘볼루션 함수와 함께 명령어 집합을 갖는 벡터 프로세서 - Google Patents

Fir 필터링을 위한 벡터 콘볼루션 함수와 함께 명령어 집합을 갖는 벡터 프로세서 Download PDF

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카메란 아자데트
멩-린 유
조셉 에이치 오스머
조셉 윌리엄스
알버트 몰리나
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Abstract

벡터 콘볼루션 함수와 함께 명령어 집합을 갖는 벡터 프로세서가 제공된다. 개시된 벡터 프로세서는 적어도 N1+N2-1개 입력 샘플로 이루어진 벡터를 획득하고; 벡터의 N2개 타임 시프트된 버전(0만큼 시프트된 버전도 포함함)을 획득―상기 타임 시프트된 버전의 각각은 N1개 샘플을 포함함―하며; N1개 계수의 벡터를 이용해 벡터의 타임 시프트된 버전의 가중합(weighted sum)을 수행하고; 상기 가중합의 각각에 대해 하나의 출력값을 포함하는 출력 벡터를 발생함으로써, 입력 신호와 필터 임펄스 응답 사이에서 콘볼루션 함수를 수행한다. 벡터 프로세서는 예컨대 벡터 입력을 갖는 하나 이상의 벡터 콘볼루션 소프트웨어 명령어에 응답하여 상기 방법을 수행한다. 벡터는 복수의 실수 또는 복소수 입력 샘플을 포함하고, 필터 임펄스 응답은 실수 혹은 복소수인 복수의 계수를 이용하여 표현될 수 있다.

Description

FIR 필터링을 위한 벡터 콘볼루션 함수와 함께 명령어 집합을 갖는 벡터 프로세서{VECTOR PROCESSOR HAVING INSTRUCTION SET WITH VECTOR CONVOLUTION FUNCTION FOR FIR FILTERING}
관련 출원에 대한 상호 참조
본 출원은 "Software Digital Front End(SoftDFE) Signal Processing and Digital Radio"라는 발명의 명칭으로 2011년 10월 27일에 미국 출원된 미국 특허 가출원번호 제61/552,242호를 우선권 주장하며, 그 내용은 본원에서 참조하고 있다. 본 출원은 "System and Method for Providing Memory Bandwidth Efficient Correlation Acceleration"이라는 발명의 명칭으로 2010년 8월 3일에 미국 출원된 미국 특허 출원번호 제12/849,142호와 관련있으며, 그 내용은 본원에서 참조하고 있다.
발명의 분야
본 발명은 디지털 처리 기술에 관한 것으로, 더 구체적으로는 벡터 콘볼루션(vector convolution)을 위한 기술에 관한 것이다.
벡터 프로세서(vector processor)는 벡터(예컨대 1차원 데이터 어레이)에 대해 동작하는 명령어들을 포함하는 명령어 집합을 구현한다. 한편, 스칼라 디지털 신호 프로세서(DSP)는 단일 데이터 아이템에 대해 동작하는 명령어들을 갖는다. 벡터 프로세서는 특정 작업부하(workloads)에 대해 개선된 성능을 제공한다.
예컨대 DSP 및 벡터 프로세서같은 디지털 프로세서는 예컨대 덧셈, 곱셈, 곱셈-누적(MAC;multiply-accumulate) 및 시프트-누적(shift-accumulate)처럼 수학 집약적 처리 애플리케이션(math-intensive processing applications)에 요구되는 소프트웨어 동작을 수행하기 위해 종종 전용 하드웨어를 포함한다. 곱셈-누적 아키텍처는 예컨대 많은 일반적인 데이터 처리 동작이 두 수를 함께 곱하고, 그 결과값을 다른 값과 더한 뒤, 다시 그 결과를 누적하는 것을 수반한다. 이러한 기본적인 동작들은 전용의 고속 곱셈기 및 누산기(accumulator)를 이용하여 효율적으로 수행될 수 있다.
그러나, 기존의 DSP와 벡터 프로세서는 임펄스 응답을 갖는 필터에 의한 입력 신호의 벡터 콘볼루션을 지원하는 전용 명령어(specialized instructions)를 제공하지 않는다. 그러나, 프로세서에서 벡터 콘볼루션 동작에 대한 필요성은 점차 증가하고 있다. FIR 필터 영역에서, 예컨대, 콘볼루션은 입력 파형 신호를 처리하고, 가해진 시차(시간 지연)의 함수로서 필터의 임펄스 응답를 처리한다. 콘볼루션 프로세서는 전형적으로 타임 시프트된 입력 신호(time shifted input signal)와 필터의 임펄스 응답을 수신 및 처리하여, 각각의 타임 시프트된 버전(time shifted version)(각각의 시간 지연)에 대해 하나의 출력값을 발생한다. 이러한 콘볼루셔 계산은 예컨대 FIR 필터 애플리케이션에서 광범위하게 이용될 수 있다. 입력 시퀀스 길이 L 및 시간 지연 수 W의 경우, 요구되는 계산의 복잡도는 O(L*W)이다. 장대한 수의 계산이 요구되므로, 많은 애플리케이션에서 콘볼루션 계산을 가속화하는 것이 크게 바람직하다.
그러므로, 벡터 콘볼루션 함수를 지원하는 명령어 집합을 갖는 예컨대 벡터 프로세서같은 디지털 프로세서에 대한 필요성이 존재한다.
전반적으로, 벡터 콘볼루션 함수와 함께 명령어 집합을 갖는 벡터 프로세서가 제공된다. 본 발명의 한 양상에 따르면, 개시된 벡터 프로세서는 적어도 N1+N2-1개 입력 샘플로 이루어진 벡터를 획득하고; 벡터의 N2개 타임 시프트된 버전(0만큼 시프트된 버전도 포함함)을 획득―상기 타임 시프트된 버전의 각각은 N1개 샘플을 포함함―하며; N1개 계수의 벡터를 이용해 벡터의 타임 시프트된 버전의 가중합(weighted sum)을 수행하고; 상기 가중합의 각각에 대해 하나의 출력값을 포함하는 출력 벡터를 발생함으로써, 입력 신호와 필터 임펄스 응답 사이에서 콘볼루션 함수를 수행한다. 벡터 프로세서는 예컨대 N1+N2-1개 입력 샘플로 이루어진 벡터를 갖는 하나 이상의 벡터 콘볼루션 소프트웨어 명령어에 응답하여 상기 방법을 수행한다.
벡터는 복수의 실수 또는 복소수 입력 샘플을 포함하고, 필터 임펄스 응답은 실수 혹은 복소수인 복수의 계수를 이용하여 표현될 수 있다. 복수의 계수는 계수의 모든 비트가 처리될 때까지 복수의 반복을 이용하여 감소된 수의 비트와 함께 처리될 수 있고, 각각의 반복의 출력은 계수의 모든 비트가 처리될 때까지 시프트 및 누적된다.
다른 실시예에서, 콘볼루션에 의해 지원되는 계수의 수가 필터에서 처리중인 계수의 수보다 적을 때, 더 큰 필터의 더 작은 청크(chunks)가 반복적으로 처리되고, 각각의 반복의 출력은 상기 더 큰 필터가 모두 처리될 때까지 각각의 청크에 대해 누적된다.
본 발명의 추가적인 특징 및 이점들과 더불어 본 발명의 보다 완벽한 이해는 이후의 상세한 설명과 도면을 참조하여 얻을 수 있을 것이다.
도 1은 본 발명의 특징들을 포함하는 예시적인 벡터 프로세서의 개략적인 블록도이다.
도 2는 본 발명의 특징들을 포함하는 복소 벡터 콘볼루션 함수를 예시한다.
도 3은 벡터 출력을 발생하기 위해 본 발명의 일 실시예에 따라 벡터 입력을 처리하는 예시적인 벡터 기반 디지털 프로세서의 개략적인 블록도이다.
본 발명의 양상들은 벡터 콘볼루션 함수를 지원하는 벡터 프로세서를 제공한다. 콘볼루션 명령어는 전형적으로 타임 시프트된 입력 신호와 필터의 임펄스 응답을 수신 및 처리하여, 각각의 타임 시프트된 버전에 대해 하나의 출력값을 갖는 벡터를 발생시킨다. 기본적인 MAC 동작은 복소수 혹은 실수 입력 및 계수와 함께 한다. 그러므로, 입력 샘플과 계수 둘 다 실수 및/또는 허수일 수 있다. 개시된 전용 벡터 콘볼루션 명령어는 디지털 프론트 엔드 신호 처리에서 예컨대 채널 필터, RF 등화기(equalizer), IQ 불균형 정정(imbalance correction) 및 디지털 전치 왜곡(DPD;digital pre-distoortion) 변수 추정을 위한 콘볼루션을 구현하는데 이용될 수 있다. 본원에서 이용되는 바와 같이, "벡터 프로세서"라는 용어는 프로그램 코드에서 벡터 데이터에 대해 벡터 명령어를 실행하는 프로세서일 것이다.
본 발명은 예컨대 핸드세트(handsets), 기지국 및 다른 네트워크 소자에 적용될 수 있다.
도 1은 본 발명의 특징들을 포함하는 예시적인 벡터 프로세서(100)의 개략적인 블록도이다. 도 1에 도시된 것처럼, 예시적인 벡터 프로세서(100)는 벡터 콘볼루션 함수를 위한 하나 이상의 기능성 유닛(110)을 포함하고, 이와 관련해서는 이후에 추가로 논의된다.
일반적으로, 만약 벡터 프로세서(100)가 벡터 콘볼루션 함수에 대응하는 사전 정의된 명령어 키워드(predefinded instruction keyword)와 그 벡터 콘볼루션 함수(즉, 입력 샘플)를 위한 적절한 오퍼랜드(operands)를 포함하는 소프트웨어 코드를 처리중이면, 명령어 디코더는 반드시 벡터 콘볼루션 명령어를 처리하는데 필요한 적절한 벡터 콘볼루션 기능성 유닛(110)을 트리거해야만 한다. 벡터 콘볼루션 기능성 유닛(110)이 하나 이상의 명령어에 의해 공유될 수 있음을 유의하라.
일반적으로, 본 발명의 양상들은 벡터 콘볼루션 함수를 지원하는 강화된 명령어 집합을 제공하기 위해 종래의 벡터 프로세서를 확장시킨다. 본 발명의 양상에 따른 벡터 프로세서(100)는 실수 또는 복소수 입력을 갖는 입력 벡터를 수신하고, 이 입력에 복소 벡터 콘볼루션 함수를 적용하여, 각각의 타임 시프트에 대해 하나의 출력값을 갖는 벡터를 발생시킨다.
개시된 벡터 프로세서(100)는, 도 3과 함께 이후에 논의되는 것처럼, 병렬로 처리되는 복수의 실수 또는 복소 스칼라 수치로 각기 이루어진 하나 이상의 벡터 입력을 처리하는 벡터 아키텍처를 갖는다.
도 2와 함께 이후에 더 논의되는 바와 같이, 만약 입력 샘플의 개수가 N1+N2-1이고, 출력 샘플의 개수는 N2라면, 콘볼루션 명령어는 단일 사이클내에 예컨대 1-4비트의 N1xN2번의 콘볼루션 동작을 수행한다. 추가적으로, 만약 콘볼루션을 위한 계수가 벡터 콘볼루션 기능성 유닛 계수 비트보다 더 많은 비트를 갖는다면, 그 출력 결과는 반복적으로 얻어질 수 있다. 예로서, 만약 콘볼루션이 2비트 계수에 의해 구현되고 12비트가 요구된다면, 최종 결과를 얻기 위해서는 6번의 반복을 취해야 한다. 입력에서 64개 샘플(63개가 이용됨)과, 레지스터에 저장된 32개 계수, 그리고 계산된 32개의 출력을 가정하면, 이 명령어는 단일 사이클내에 1024번의 2비트 계수 곱하기 32비트 복소 데이터(16비트 실수+16비트 허수) MAC 연산을 수행하고, 6사이클 내에 32비트 복소 데이터(16비트 실수+16비트 허수) 곱하기 24비트 복소 계수(12비트 실수+12비트 허수) 복소 연산을 수행한다. 이 실행은 범용 DSP의 크기 차수보다 더 높은 차수의 크기이다.
도 2는 본 발명의 특징들을 포함하는 복소 벡터 콘볼루션 함수(200)를 예시한다. 일반적으로, 벡터 콘볼루션 함수(200)는 N비트 복소 데이터(n/2 비트 실수 및 N/2 비트 허수)와 복소 대척 데이터(complex antipodal data)(예컨대 계수들)의 콘볼루션을 계산한다. 벡터 콘볼루션 함수(200)는 전형적으로 N1+N2-1 샘플의 입력 벡터를 수신하여, (축(230)을 따라서) 입력 벡터(210) N1의 N1개 샘플의 타임 시프트 버전(1820)과 계수들을 처리하고, 각각의 타임 시프트된 버전(각각의 시간 지연)에 대해 FIR 출력값(225)을 발생한다. 출력 벡터(260)는 N2개 출력값으로 이루어진다.
도 2의 예시적인 실시예에서, 입력 벡터(210)는 실수 또는 복소 데이터(예컨대 32-비트 실수 및 32-비트 허수)의 N1+N2-1개 샘플로 이루어지고, 여기서 N2개 타임 시프트된 버전(220)은 계수들과 콘볼루션되는 N1개 샘플(16-비트 실수 및 16-비트 허수)를 갖는다. 이 계수들은 각각 2진값들(예컨대 2비트, 4비트 등등)일 수 있다.
개시된 벡터 콘볼루션 함수(vec_conv())는 벡터 콘볼루션 함수(200)의 FIR 필터를 가속화시키는데, 이때 계수들은 2진값들(예컨대 2비트, 4비트 등등)이다. 추가적으로, 이 연산은 예컨대 18비트처럼 계수에 대해 충분한 수의 비트를 이용하여 단일 사이클내에서 더욱 가속화 및 수행될 수 있다. 일반적으로, 각각의 타임 시프트된 연산은 시프트된 입력값(220)과 계수의 FIR 필터링을 포함한다.
2비트값들과의 예시적인 콘볼루션의 경우, FIR 필터/콘볼루션 연산은 다음과 같이 쓸 수 있다.
Figure pct00001
또한 다음과 같이 쓸 수 있다.
Figure pct00002
여기서 h(k)는 계수들을 나타내고, x(n-k)는 타임 시프트된 입력값을 나타낸다. 다중 위상 필터인 경우, 계수들 hk는 필터의 각각의 위상에 대해 변경될 수 있다.
임펄스 응답 h를 갖는 필터에 의한 입력 신호 x의 콘볼루션은 다음과 같이 쓸 수 있다.
Figure pct00003
입력 신호 x와 입력 신호 y의 상관 또는 상호 상관(cross-correlation)은 다음과 같이 쓸 수 있다(여기서 신호 x 및/또는 신호 y는 예컨대 파일럿 신호 또는 CDMA 2진/바이포달(bipodal) 코드처럼 공지의 기준 신호일 수 있다).
Figure pct00004
12-비트 표현의 계수들과의 예시적인 콘볼루션인 경우, FIR 필터 출력을 계산하는데 6번 반복한다(6×2-비트값).
도 3은 본 발명의 일 실시예에 따라 하나 이상의 복소수를 동시에 처리하는 예시적인 벡터 기반 디지털 프로세서(300)의 개략적인 블록도이다. 일반적으로, 도 3의 벡터 기반 구현은 상이한 프로세스를 동시에 수행함으로써 스칼라 구현에 비해 알고리즘 구현에 필요한 사이클의 수 또는 복잡도를 감소시킨다. 그러므로, 벡터 기반 디지털 프로세서(300)는 벡터 콘볼루션을 위한 기능성 유닛(310)을 포함한다.
일반적으로 벡터 기반 디지털 프로세서(300)는 입력 벡터 x를 처리하여, 출력 벡터 y(n)를 발생한다. N1=32이고 N2=37인 경우, 예시적인 벡터 기반 디지털 프로세서(300)는 다음과 같이 표현될 수 있다.
Figure pct00005
결론
본 발명의 예시적인 실시예들이 디지털 프로세서 내부의 디지털 논리 블록과 메모리 테이블과 관련하여 설명되었지만, 본 기술분야에 숙련된 사람에게는, 다양한 함수들이 디지털 영역에서 소프트웨어 프로그램의 처리 단계들로서 구현될 수도 있고, 회로 소자 또는 상태 머신에 의해 하드웨어로 구현될 수도 있으며, 또는 소프트웨어와 하드웨어의 조합으로 구현될 수도 있음이 자명하다. 이러한 소프트웨어는 예를 들어 디지털 신호 프로세서, 주문형 반도체 또는 마이크로 콘트롤러에 채용될 수 있을 것이다. 이러한 하드웨어와 소프트웨어는 집적회로 내부에 구현된 회로내에 구현될 수도 있다.
그러므로, 본 발명의 함수들은 방법과 그 방법을 실시하는 장치의 형태로 구현될 수 있다. 본 발명의 하나 이상의 양상들은 예를 들어 저장 매체에 저장되거나, 머신에 로드되거나 또는 머신에 의해 실행되는 것에 무관하게 프로그램 코드의 형태로 구현될 수 있고, 이 프로그램 코드가 예컨대 프로세서같은 머신에 로드되어 실행될 때, 머신은 본 발명을 실시하는 장치가 된다. 범용 프로세서에 구현될 때, 프로그램 코드 세그먼트는 프로세서와 조합하여 특정 논리 회로와 유사하게 동작하는 장치를 제공한다. 본 발명은 또한 하나 이상의 집적 회로, 디지털 프로세서, 마이크로 프로세서 및 마이크로 콘트롤러에 구현될 수 있다.
본원에 도시 및 설명된 실시예 및 그 변형안들은 단지 본 발명의 원리를 예시하기 위한 것이고, 본 발명의 사상과 범주를 벗어나지 않으면서 당업자에 의해 다양한 수정안들이 구현될 수도 있음이 이해되어야 한다.

Claims (13)

  1. 입력 신호와 필터 임펄스 응답 사이에 콘볼루션(convolution)을 수행하는 벡터 프로세서(vector processor)에 의해 수행되는 방법으로서,
    적어도 N1+N2-1개 입력 샘플로 이루어진 벡터를 획득하는 단계와,
    상기 벡터의 N2개 타임 시프트된 버전(time shifted versions)을 획득하는 단계―각각의 타임 시프트된 버전은 N1개 샘플을 포함함―와,
    상기 벡터의 상기 타임 시프트된 버전의 가중합(weighted sum)을 N1개 계수의 벡터를 이용해 수행하는 단계와,
    상기 가중합의 각각에 대해 하나의 출력값을 포함하는 출력 벡터를 발생하는 단계를 포함하는
    방법.
  2. 제1항에 있어서,
    상기 벡터의 상기 N2개 타임 시프트된 버전은 상기 벡터의 0만큼 시프트된 버전을 포함하는
    방법.

  3. 제1항에 있어서,
    상기 방법은 상기 N1+N2-1개 입력 샘플로 이루어진 벡터를 갖는 하나 이상의 벡터 콘볼루션 소프트웨어 명령어에 응답하여 벡터 프로세서에 의해 수행되는
    방법.
  4. 제1항에 있어서,
    상기 벡터 프로세서는 프로그램 코드로부터의 소프트웨어 명령어를 실행하는
    방법.
  5. 제1항에 있어서,
    상기 벡터는 복수의 실수 또는 복소수 입력 샘플을 포함하고, 상기 필터 임펄스 응답은 실수 또는 복소수인 복수의 계수를 이용하여 표현되는
    방법.
  6. 제1항에 있어서,
    상기 필터 임펄스 응답은 복수의 계수를 이용하여 표현되고, 상기 계수는 상기 계수의 모든 비트가 처리될 때까지 복수의 반복을 이용하여 감축된 개수의 비트로 처리되며, 각각의 반복의 출력은 상기 계수의 모든 비트가 처리될 때까지 시프트 및 누적되는
    방법.
  7. 제1항에 있어서,
    상기 필터 임펄스 응답은 복수의 계수를 이용하여 표현되고, 상기 콘볼루션에 의해 지원되는 계수의 수는 필터 내의 계수의 수보다 작으며, 상기 방법은 더 큰 필터의 더 작은 청크(chunks)를 반복적으로 처리하는 단계를 더 포함하고, 각각의 반복의 출력은 상기 더 큰 필터가 모두 처리될 때까지 각각의 청크에 대해 누적되는
    방법.
  8. 입력 신호와 필터 임펄스 응답 사이에 콘볼루션을 수행하는 벡터 프로세서로서,
    메모리와,
    상기 메모리에 결합된 적어도 하나의 하드웨어 장치를 포함하되,
    상기 적어도 하나의 하드웨어 장치는,
    적어도 N1+N2-1개 입력 샘플로 이루어진 벡터를 획득하고,
    상기 벡터의 N2개 타임 시프트된 버전을 획득―각각의 타임 시프트된 버전은 N1개 샘플을 포함함―하며,
    상기 벡터의 상기 타임 시프트된 버전의 가중합을 N1개 계수의 벡터를 이용해 수행하고,
    상기 가중합의 각각에 대해 하나의 출력값을 포함하는 출력 벡터를 발생하도록 동작하는
    벡터 프로세서.
  9. 제8항에 있어서,
    상기 벡터 프로세서는 상기 N1+N2-1개 입력 샘플로 이루어진 벡터를 갖는 하나 이상의 벡터 콘볼루션 소프트웨어 명령어에 응답하여 상기 콘볼루션을 수행하는
    벡터 프로세서.
  10. 제8항에 있어서,
    상기 벡터 프로세서는 프로그램 코드로부터의 소프트웨어 명령어를 실행하는
    벡터 프로세서.
  11. 제8항에 있어서,
    상기 벡터는 복수의 실수 또는 복소수 입력 샘플을 포함하고, 상기 필터 임펄스 응답은 실수 또는 복소수인 복수의 계수를 이용하여 표현되는
    벡터 프로세서.
  12. 제8항에 있어서,
    상기 필터 임펄스 응답은 복수의 계수를 이용하여 표현되고, 상기 계수는 상기 계수의 모든 비트가 처리될 때까지 복수의 반복을 이용하여 감축된 개수의 비트와 처리되며, 각각의 반복의 출력은 상기 계수의 모든 비트가 처리될 때까지 시프트 및 누적되는
    벡터 프로세서.
  13. 제8항에 있어서,
    상기 필터 임펄스 응답은 복수의 계수를 이용하여 표현되고, 상기 콘볼루션에 의해 지원되는 계수의 수는 필터 내의 계수의 수보다 작으며, 더 큰 필터의 더 작은 청크(chunks)가 반복적으로 처리되고, 각각의 반복의 출력은 상기 더 큰 필터가 모두 처리될 때까지 각각의 청크에 대해 누적되는
    벡터 프로세서.
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