KR20140090736A - 내부 스큐를 보상하는 반도체 장치 및 그것의 동작 방법 - Google Patents
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Abstract
본 발명은 외부 장치와 트레이닝 과정없이 내부 스큐를 보상하는 반도체 장치에 관한 것이다. 본 발명에 따른 반도체 장치는 기준 신호를 생성하여 출력하는 신호 발생부; 기준 신호를 수신하여 제 1 출력 신호를 출력하는 제 1 수신부; 기준 신호를 수신하여 제 2 출력 신호를 출력하는 제 2 수신부; 제 1 출력 신호를 소정의 시간만큼 지연시켜 지연 신호를 출력하는 지연부; 지연 신호를 기반으로 제 2 출력 신호를 샘플링하여 샘플링 데이터를 출력하는 샘플부; 샘플링 데이터를 기반으로 상기 지연부를 제어하는 스큐 제어부를 포함한다.
Description
본 발명은 반도체 장치에 관한 것으로 더욱 상세하게는 내부 스큐를 보상하는 반도체 장치 및 그것의 동작 방법에 관한 것이다.
반도체 기술이 발달함에 따라, 반도체 장치의 속도가 증가할 뿐만 아니라 반도체 장치들간의 전송 속도 또한 향상되고 있다. 이러한 반도체 장치들간의 성능을 최대화하기 위하여 동기 클럭(CLK_s)을 기반으로 동작하는 클럭 동기 시스템(clock synchronous system)이 사용된다. 클럭 동기 시스템은 시스템에 포함된 장치들이 동일한 클럭을 기반으로 동작하는 시스템을 가리킨다. 클럭 동기 시스템(clock synchronous system)에서 클럭 신호 및 데이터 신호간 스큐(skew)가 발생할 경우, 데이터의 셋업/홀드 마진(setup/hold margin)이 감소한다. 이로 인하여, 시스템이 오작동하거나 최대 성능을 발휘할 수 없게 된다.
반도체 칩 설계 과정에서 신호들간 스큐를 최소화하여 반도체 장치들이 설계된다. 그러나, 공정 변이, 배선의 부정합(mismatch), 소자의 부정합 등으로 인하여 반도체 장치 내부에서 데이터 신호 및 클럭 신호간 스큐(skew)가 발생하게 된다. 이러한 문제점을 해결하기 위하여 클럭 동기 시스템에 포함된 반도체 장치 및 송신 장치가 미리 정해진 신호를 기반으로 트레이닝(traning) 동작을 수행한다. 반도체 장치 및 송신 장치들은 트레이닝 동작을 통해 데이터 신호 및 클럭 신호간 스큐를 보상할 수 있다. 그러나, 트레이닝 동작에 사용되는 신호들의 주파수를 조절하기 위한 위상 고정 루프(PLL; Phase Locked Loop)와 같은 별도의 장치가 요구되기 때문에, 데이터 신호 및 클럭 신호간 스큐를 보상하기 위한 시간 및 비용이 증가하게 된다.
본 발명의 목적은 외부 장치와 트레이닝 과정없이 내부 스큐를 보상하는 반도체 장치 및 그것의 스큐 보상 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 반도체 장치는 기준 신호를 생성하여 출력하는 신호 발생부; 상기 기준 신호를 수신하여 제 1 출력 신호를 출력하는 제 1 수신부; 상기 기준 신호를 수신하여 제 2 출력 신호를 출력하는 제 2 수신부; 상기 제 1 출력 신호를 소정의 시간만큼 지연시켜 지연 신호를 출력하는 지연부; 상기 지연 신호를 기반으로 상기 제 2 출력 신호를 샘플링하여 샘플링 데이터를 출력하는 샘플부; 상기 샘플링 데이터를 기반으로 상기 지연부를 제어하는 스큐 제어부를 포함한다.
실시 예로서, 상기 신호 발생부로부터 상기 기준 신호를 수신하고, 외부 장치로부터 데이터 및 동기 클럭을 수신하는 제 1 및 제 2 멀티플렉서들을 더 포함한다.
실시 예로서, 상기 제 1 및 제 2 멀티 플렉서들은 상기 수신된 기준 신호, 상기 수신된 데이터, 및 상기 수신된 동기 클럭 중 어느 하나를 제 1 및 제 2 수신부들로 전송한다.
실시 예로서, 상기 기준 신호는 동기 신호와 동일한 주파수, 위상, 및 듀티 사이클을 갖는다.
실시 예로서, 상기 스큐 제어부는 상기 샘플링 데이터를 기반으로 상기 지연부의 지연 특성을 저장한다.
실시 예로서, 상기 스큐 제어부는 상기 저장된 지연 특성을 기반으로 상기 지연부를 제어한다.
본 발명의 실시 예에 따른 제 1 및 제 2 수신부들을 포함하고, 동기 클럭을 기반으로 동작하는 반도체 장치의 내부 스큐 보상 방법은 기준 신호를 생성하는 단계; 상기 기준 신호를 상기 제 1 및 제 2 수신부들에 전송하여 제 1 및 2 제 출력 신호들을 생성하는 단계; 상기 제 1 출력 신호를 기반으로 상기 제 2 출력 신호를 샘플링하여 제 0 샘플링 데이터를 생성하는 단계; 상기 제 1 출력 신호가 지연 시간만큼 지연된 지연 신호를 생성하는 단계; 상기 지연 신호를 기반으로 상기 제 2 출력 신호를 샘플링하여 제 1 샘플링 데이터를 생성하는 단계; 상기 제 0 및 제 1 샘플링 데이터를 비교하는 단계; 및 상기 비교 결과에 따라 상기 지연 시간을 결정하는 단계를 포함한다.
실시 예로서, 상기 지연 시간을 결정하는 단계는 상기 비교 결과에 따라 제 0 및 제 1 샘플링 데이터가 동일한 경우, 상기 지연 시간을 조절하는 단계를 포함한다.
실시 예로서, 상기 지연 시간을 결정하는 단계는 상기 비교 결과에 따라 제 0 및 제 1 샘플링 데이터가 서로 다른 경우, 상기 지연 시간을 저장하는 단계를 포함한다.
본 발명에 따른 반도체 장치는 외부 장치와 별도의 트레이닝 과정없이 내부 스큐를 보상할 수 있다. 따라서, 향상된 성능 및 신뢰성을 갖는 반도체 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 동작을 보여주는 순서도이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 장치의 동작을 상세하게 설명하기 위한 도면들이다.
도 4는 본 발명의 제 2 실시 예에 따른 반도체 장치를 보여주는 블록도이다.
도 5은 본 발명의 제 3 실시 예에 따른 반도체 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 동작을 보여주는 순서도이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 장치의 동작을 상세하게 설명하기 위한 도면들이다.
도 4는 본 발명의 제 2 실시 예에 따른 반도체 장치를 보여주는 블록도이다.
도 5은 본 발명의 제 3 실시 예에 따른 반도체 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예들을 첨부된 도면들을 참조하여 상세하게 설명하기로 한다.
본 발명에 따른 반도체 장치는 외부 장치와의 트레이닝 과정없이 동일한 신호들을 사용하여 내부 스큐를 보상할 수 있다. 내부 스큐는 반도체 장치의 공정 변이, 배선의 부정합(mismatch), 소자의 부정합(mismatch) 등으로 인하여 발생되는 클럭 신호 및 데이터 신호간의 위상차를 가리킨다.
도 1은 본 발명의 제 1 실시 예에 따른 반도체 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 반도체 장치(100)는 신호 발생부(110), 제 1 및 제 2 멀티플렉서들(121, 122; MUX, Multiplexer) 제 1 수신부(131), 제 2 수신부(132), 지연부(140), 샘플부(150), 스큐 제어부(160)를 포함한다. 예시적으로, 반도체 장치(100)는 클럭 동기 시스템(clock synchronous system)이다. 클럭 동기 시스템은 클럭 동기 시스템에 포함된 장치들간 동기화된 동기 클럭을 기반으로 동작하는 시스템을 가리킨다. 즉, 클럭 동기 시스템에 포함된 장치들은 동일한 동기 클럭(예를 들어, 위상, 주파수, 및 듀티 사이클이 동일한 클럭)을 기반으로 동작한다. 반도체 장치(100)는 외부 장치로부터 데이터(DATA) 및 동기 클럭(CLK_s)을 수신할 수 있다. 예시적으로, 반도체 장치(100)는 반도체 기억 장치, 반도체 논리 회로 등과 같이 반도체 소자를 기반으로 동작하는 장치들을 포함한다.
신호 발생부(110)는 기준 신호(CLK_ref)를 생성할 수 있다. 기준 신호(CLK_ref)는 반도체 장치(100)의 동기 클럭(CLK_s)에 의해 결정될 수 있다. 예를 들어, 반도체 장치(100)는 클럭 동기 시스템(clock synchronous system)이므로 외부 장치와 동일한 동기 클럭(CLK_s)을 기반으로 동작한다. 기준 신호(CLK_ref)의 주파수, 위상, 및 듀티 사이클은 반도체 장치(100)의 동기 클럭(CLK_s)의 주파수, 위상, 및 듀티 사이클과 동일할 수 있다. 기준 신호(CLK_ref)는 제 1 및 제 2 멀티플렉서들(121, 122)로 전송될 수 있다.
제 1 및 제 2 멀티플렉서들(121, 122)은 신호 발생부(110)로부터 기준 신호(CLK_ref)를 수신할 수 있다. 제 1 및 제 2 멀티 플렉서들(121, 122)은 각각 외부 장치로부터 동기 클럭(CLK_s) 및 데이터(DATA)를 수신할 수 있다. 제 1 및 제 2 멀티플렉서들(121, 122)은 수신된 기준 신호(CLK_ref), 동기 클럭(CLK_s), 및 데이터(DATA) 중 어느 한 신호를 선택하여 출력할 수 있다. 예시적으로, 제 1 및 제 2 멀티플렉서들(121, 122)은 반도체 장치(100)의 내부 스큐를 보상하기 위하여 기준 신호(CLK_ref)를 출력할 수 있다.
제 1 및 제 2 수신부들(131, 132)은 멀티플렉서들(121, 122)로부터 동기 클럭(CLK_s) 및 데이터(DATA)를 수신할 수 있다. 예를 들어, 제 1 수신부(131)는 제 1 멀티플렉서(121)로부터 동기 클럭(CLK_s)을 수신할 수 있다. 동기 클럭(CLK_s)은 외부 장치로부터 제공되는 반도체 장치(100)의 동작 클럭을 가리킨다. 반도체 장치(100)는 동기 클럭(CLK_s)을 기반으로 동작할 수 있다. 제 2 수신부(132)는 제 2 멀티플렉서(122)로부터 데이터(DATA)를 수신할 수 있다.
제 1 및 제 2 수신부들(131, 132)은 서로 다른 지연 특성을 포함할 수 있다. 예를 들어, 기준 신호(CLK_ref)가 제 1 및 제 2 수신부들(131, 132)로 입력될 경우, 제 1 및 제 2 수신부들(131, 132)로부터 출력되는 제 1 및 제 2 출력 신호들(CLK_out1, CLK_out2)은 서로 동일한 신호들이어야 한다. 그러나, 제 1 및 제 2 수신부들(121, 122)의 공정 변이, 배선의 부정합, 소자의 부정합 등으로 인하여 제 1 및 제 2 출력 신호들(CLK_out1, CLK_out2)은 서로 다른 위상을 가질 수 있다. 이로 인하여 반도체 장치(100)의 내부 스큐가 발생하게 된다. 예시적으로, 제 1 및 제 2 수신부들(131, 132)은 내부 스큐를 보상하기 위하여 제 1 및 제 2 멀티플렉서들(121, 122)로부터 기준 신호(CLK_ref)를 수신할 수 있다.
지연부(140)는 제 1 수신부(131)로부터 출력된 제 1 출력 신호(CLK_out1)를 소정의 시간만큼 지연시킬 수 있다. 예를 들어, 지연부(140)는 스큐 제어부(160)의 제어에 따라 제 1 출력 신호(CLK_out1)를 소정의 시간만큼 지연시킨 지연 신호(CLK_d)를 출력할 수 있다. 예시적으로, 지연부(140)는 스큐 제어부(160)의 제어에 따라 지연 신호(CLK_d)의 지연 시간을 순차적으로 증가시킬 수 있다.
샘플부(150)는 제 2 출력 신호(CLK_out2) 및 지연부(140)로부터 출력된 지연 신호(CLK_d)를 수신한다. 샘플부(150)는 수신된 지연 신호(CLK_d)를 기반으로 제 2 출력 신호(CLK_out2)를 샘플링할 수 있다. 예를 들어, 샘플부(150)는 지연 신호(CLK_d)의 상승 에지(rising edge)에서 제 2 출력 신호(CLK_out2)를 샘플링할 수 있다. 샘플부(150)는 지연 신호(CLK_d)의 하강 에지(falling edge)에서 제 2 출력 신호(CLK_out2)를 샘플링할 수 있다. 샘플부(150)는 샘플링 데이터(SAMP)를 스큐 제어부(160)로 전송할 수 있다.
예시적으로, 지연 신호(CLK_d) 및 제 2 출력 신호(CLK_out2)의 위상이 서로 동일한 경우(내부 스큐가 없는 경우), 지연 신호(CLK_d)의 상승 에지에서 제 2 출력 신호(CLK_out2)의 샘플링 값은 로직 하이 또는 로직 로우일 수 있다. 지연 신호의 하강 에지에서 제 2 출력 신호(CLK_out2)의 샘플링 값은 로직 하이 또는 로직 로우일 수 있다. 즉, 지연 신호(CLK_d) 및 제 2 출력 신호(CLK_out2)의 위상이 서로 동일한 경우(내부 스큐가 없는 경우), 샘플링 데이터(SAMP)는 일정한 값을 갖지 않을 수 있다. 이 경우, 샘플부(150)의 샘플링 데이터가 일정하지 않으므로, 샘플부(150)는 제 2 출력 신호(CLK_out2)를 n회만큼 샘플링할 수 있다. 샘플부(150)는 n회의 샘플링 값을 기반으로 샘플링 데이터(SAMP)를 결정할 수 있다.
스큐 제어부(160)는 샘플부(150)로부터 수신된 샘플링 데이터(SAMP)를 기반으로 지연부(140)를 제어할 수 있다. 예를 들어, 제 2 출력 신호(CLK_out2)가 지연 신호(CLK_d)보다 소정의 시간만큼 뒤진 위상을 갖는 경우, 수신된 샘플링 데이터(SAMP)는 '01'일 것이다. 이 경우, 스큐 제어부(160)는 지연 신호(CLK_d)보다 빠른 위상을 갖는 지연 신호를 출력하도록 지연부(140)를 제어할 수 있다. 스큐 제어부(160)의 동작은 도 3을 참조하여 더욱 상세하게 설명된다.
상술된 반도체 장치(100)의 동작을 정리하면, 반도체 장치(100)는 외부 장치와의 트레이닝 과정없이 기준 신호(CLK_ref)를 사용하여 내부 스큐를 보상할 수 있다. 예를 들어, 반도체 장치(100)의 신호 발생부(110)는 기준 신호(CLK_ref)를 생성한다. 생성된 기준 신호(CLK_ref)는 제 1 및 제 2 멀티플렉서들(121, 122)로 전송된다. 제 1 및 제 2 멀티플렉서들(121, 122)은 수신된 기준 신호(CLK_ref)를 제 1 및 제 2 수신부들(131, 132)로 전송한다. 제 1 및 제 2 수신부들(131, 132)은 서로 다른 지연 특성을 갖는다. 즉, 제 1 및 제 2 수신부들(131, 132)은 기준 신호(CLK_ref)를 수신하여, 위상이 서로 다른 제 1 및 제 2 출력 신호들(CLK_out1, CLK_out2)을 출력한다. 지연부(140)는 제 1 출력 신호(CLK_out1)을 소정의 시간만큼 지연시켜 지연 신호(CLK_d)를 출력한다. 샘플부(150)는 지연 신호(CLK_d)를 기반으로 제 2 출력 신호(CLK_out2)를 샘플링한다. 샘플부(150)는 샘플링된 샘플링 데이터(SAMP)를 스큐 제어부(160)로 전송한다. 스큐 제어부(160)는 수신된 샘플링 데이터(SAMP)를 기반으로 지연 신호(CLK_d)의 지연 시간을 조절한다. 스큐 제어부(160)의 동작은 도 3을 참조하여 더욱 상세하게 설명된다.
도 2는 본 발명의 실시 예에 따른 반도체 장치(100)의 동작을 보여주는 순서도이다. 도 2를 참조하면, S110 단계에서, 반도체 장치(100)는 기준 신호(CLK_ref)를 생성한다. 기준 신호(CLK_ref)는 반도체 장치(100)의 동기 클럭(CLK_s)과 비교하여 동일한 위상, 주파수, 및 듀티 사이클을 가질 수 있다.
S120 단계에서, 반도체 장치(100)에 포함된 제 1 및 제 2 수신부들(131, 132)은 제 1 및 제 2 출력 신호들(CLK_out1, CLK_out2)을 출력한다. 예를 들어, 제 1 및 제 2 수신부들(131, 132)은 기준 신호(CLK_ref)를 수신하여 제 1 및 제 2 출력 신호들(CLK_out1, CLK_out2)을 출력할 수 있다. 제 1 및 제 2 출력 신호들(CLK_out1, CLK_out2)은 제 1 및 제 2 수신부들(131, 132)의 지연 특성들로 인해 서로 다른 위상을 갖는다.
S130 단계에서, 반도체 장치(100)는 제 0 지연 신호(CLK_d0)를 기반으로 제 2 출력 신호(CLK_out2)를 샘플링하여 제 0 샘플링 데이터(SAMP_O)를 생성할 수 있다. 예시적으로, 제 0 지연 신호(CLK_d0)는 제 1 출력 신호(CLK_out1)가 지연되지 않은 신호를 가리킨다. 예를 들어, 반도체 장치(100)는 제 0 지연 신호(CLK_d0)의 상승 에지 및 하강 에지에서 제 2 출력 신호(CLK_out2)를 샘플링 할 수 있다. 이 때, 제 2 출력 신호(CLK_out2)가 제 0 지연 신호(CLK_d0)보다 뒤진 위상을 갖는 경우, 제 0 샘플링 데이터(SAMP_0)는 '01'의 값일 것이다. 이와 반대로, 제 2 출력 신호(CLK_out2)가 제 0 지연 신호(CLK_d0)보다 앞선 위상을 갖는 경우, 제 0 샘플링 데이터(SAMP_0)는 '10'의 값일 것이다. 예시적으로, 생성된 제 0 샘플링 데이터(SAMP_0)는 스큐 제어부(160)로 전송될 수 있다.
S140 단계에서, 반도체 장치(100)에 포함된 지연부(140)는 지연 신호(CLK_d)를 출력한다. 예를 들어, 지연부(140)는 스큐 제어부(160)의 제어에 따라 제 1 출력 신호(CLK_out1)를 소정의 시간만큼 지연(또는 선행)시켜 지연 신호(CLK_d)를 출력할 수 있다.
S150 단계에서, 반도체 장치(100)는 지연 신호(CLK_d)를 기반으로 제 2 출력 신호(CLK_out2)를 샘플링하여 제 1 샘플링 데이터(SAMP_1)를 생성한다. 예를 들어, 반도체 장치(100)는 지연 신호(CLK_d)의 상승 에지 및 하강 에지에서 제 2 출력 신호(CLK_out2)를 샘플링할 수 있다.
S160 단계에서, 반도체 장치(100)는 제 0 및 제 1 샘플링 데이터(SAMP_1, SAMP_2)가 서로 동일한지 판별할 수 있다.
판별 결과에 따라 제 0 및 제 1 샘플링 데이터(SAMP_0, SAMP_1)가 서로 동일한 경우 S170 단계에서, 반도체 장치(100)는 지연 신호(CLK_d)의 지연 시간을 조절한다. 예를 들어, 제 0 및 제 1 샘플링 데이터(SAMP_0, SAMP_1)가 '01'로 동일할 경우, 반도체 장치(100)는 지연 신호(CLK_d)보다 앞선 위상을 갖도록 지연 신호(CLK_d)의 지연 시간을 조정할 수 있다. S170 단계는 도 3을 참조하여 더욱 상세하게 설명된다.
판별 결과에 따라, 제 0 및 제 1 샘플링 데이터(SAMP_0, SAMP_1)가 서로 다른 경우, 반도체 장치(100)는 동작을 종료한다. 예시적으로, 제 0 및 제 1 샘플링 데이터(SAMP_0, SAMP_1)가 서로 다른 경우, 반도체 장치(100)는 지연 신호(CLK_d)의 지연시간 정보를 저장할 수 있다. 반도체 장치(100)는 저장된 지연 시간 정보를 기반으로 제 1 출력 신호(CLK_out1)를 지연시켜 동작할 것이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 장치(100)의 동작을 상세하게 설명하기 위한 도면들인다. 간결한 설명을 위하여, 샘플부(150)는 지연 신호(CLK_d)의 상승 에지 및 하강 에지 구간들에서 제 2 출력 신호(CLK_out2)를 1회 샘플링하는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 샘플부(150)는 제 1 출력 신호(SIGout1) 또는 제 1 지연 신호(SIGd1)의 상승 에지 및 하강 에지 구간들에서 제 2 출력 신호(CLK_out2)를 n회 샘플링할 수 있다.
도 1 및 도 3a를 참조하면, 먼저 제 1 경우(①), 제 0 지연 신호(CLK_d0a)는 제 2 출력 신호(CLK_out2a)보다 앞선 위상을 갖는다. 샘플부(150)는 제 0 지연 신호(CLK_d0a)를 기반으로 하여 제 2 출력 신호(CLK_out2a)를 샘플링한다. 예를 들어, 샘플부(150)는 제 0 지연 신호(CLK_d0a)의 상승 에지 구간에서 제 2 출력 신호(CLK_out2a)를 샘플링한다. 샘플부(150)는 제 0 지연 신호(CLK_d0a)의 하강 에지 구간에서 제 2 출력 신호(CLK_out2a)를 샘플링한다. 제 0 지연 신호(CLK_d0a)의 상승 에지 구간에서 제 2 출력 신호(CLK_out2a)는 로직 로우 값이다. 제 0 지연 신호(CLK_d0a)의 하강 에지 구간에서 제 2 출력 신호(CLK_out2a)는 로직 하이 값이다. 즉, 제 0 샘플링 데이터(SAMP_0a)는 '데이터 01'일 것이다. 스큐 제어부(160)는 제 0 샘플링 데이터(SAMP_0a)을 수신할 수 있다.
다음으로 제 2 경우(②), 스큐 제어부(160)는 제 0 샘플링 데이터(SMAP_0a)에 응답하여, 제 1 출력 신호(CLK_out1a)가 제 1 시간(t1a)만큼 지연된 제 1 지연 신호(CLK_d1a)을 출력하도록 지연부(140)를 제어한다. 지연부(140)는 스큐 제어부(160)의 제어에 따라 제 1 출력 신호(CLK_out1a)를 제 1 시간(t1a)만큼 지연시켜 제 1 지연 신호(CLK_d1a)을 출력한다. 제 1 지연 신호(CLK_d1a)는 제 1 출력 신호(CLK_out1a)보다 뒤진 위상을 갖는다.
샘플부(150)는 제 1 지연 신호(CLK_d1a)를 기반으로 제 2 출력 신호(CLK_out2a)를 샘플링하여 제 1 샘플링 데이터(SAMP_1a)를 생성할 수 있다. 예를 들어, 샘플부(150)는 제 1 지연 신호(CLK_d1a)의 상승 에지 구간동안 제 2 출력 신호(CLK_out2a)를 샘플링할 수 있다. 샘플부(150)는 제 1 지연 신호(CLK_d1a)의 하강 에지 구간에서 제 2 출력 신호(CLK_out2a)를 샘플링할 수 있다. 제 1 지연 신호(CLK_d1a)의 상승 에지 구간에서 제 2 출력 신호(CLK_out2a)는 로직 로우 값이고, 제 1 지연 신호(CLK_d1a)의 하강 에지 구간에서 제 2 출력 신호(CLK_out2a)는 로직 하이 값이다. 즉, 제 1 샘플링 데이터(SAMP_1a)는 '데이터 01'일 것이다. 스큐 제어부(160)는 제 1 샘플링 데이터(SAMP_1a)를 수신할 수 있다.
다음으로, 제 3 경우(③), 스큐 제어부(160)는 제 0 및 제 1 샘플링 데이터들(SAMP_0a, SAMP_1a)을 비교할 수 있다. 제 0 및 제 1 샘플링 데이터들(SAMP_0a, SAMP_1a)은 서로 동일하다. 이 경우, 스큐 제어부(160)는 제 1 출력 신호(CLK_out1a)가 제 2 시간(t2a)만큼 지연되도록 지연부(140)를 제어한다. 지연부(140)는 스큐 제어부(160)의 제어에 따라 제 1 출력 신호(CLK_out1a)를 제 2 시간(t2a)만큼 지연시켜 제 2 지연 신호(CLK_d2a)를 출력한다. 제 2 시간(t2a)은 제 1 시간(t1a)보다 길다. 즉, 제 2 지연 신호(CLK_d2a)는 제 1 지연 신호(CLK_d1a)보다 뒤진 위상을 갖는다. 예시적으로, 스큐 제어부(160)는 샘플부(150)의 샘플링 데이터에 응답하여, 지연부(140)의 지연 시간(delay time)을 순차적으로 증가시킬 수 있다.
샘플부(150)는 제 2 지연 신호(CLK_d2a)을 기반으로 제 2 출력 신호(CLK_out2a)를 샘플링할 수 있다. 예를 들어, 샘플부(150)는 제 2 지연 신호(CLK_d2a)의 상승 에지 구간에서 제 2 출력 신호(CLK_out2a)를 샘플링할 수 있다. 샘플부(150)는 제 2 지연 신호(CLK_d2a)의 하강 에지 구간에서 제 2 출력 신호(CLK_out2a)를 샘플링할 수 있다. 예시적으로, 제 2 지연 신호(CLK_d2a) 및 제 2 출력 신호(CLK_out2a)는 서로 동일한 위상을 가질 수 있다. 이 경우, 제 2 샘플링 데이터(SAMP_2a)은 '데이터 00', '데이터 10', 또는 '데이터 11'이 될 것이다. 스큐 제어부(160)는 제 2 샘플링 데이터(SAMP_2a)을 수신할 수 있다.
제 3 경우에서, 스큐 제어부(160)는 내부 스큐가 보상된 것으로 판단한다. 예시적으로, 스큐 제어부(160)는 제 2 샘플링 데이터(SAMP_2a)에 대응하는 제 2 지연 신호(CLK_d2a)의 지연 시간(제 2 시간, t2a)을 저장할 수 있다. 스큐 제어부(160)는 저장된 제 2 시간(t2a)을 기반으로 지연부(140)를 제어할 수 있다. 따라서, 지연부(140)에 입력되는 신호들은 스큐 제어부(160)에 저장된 제 2 시간(t2a)만큼 지연됨으로써 내부 스큐가 보상될 것이다.
도 3b는 도 3a와 달리 제 2 출력 신호(CLK_out2b)가 제 0 지연 신호(CLK_d0b)보다 앞선 위상을 갖는다. 제 4 경우(④), 샘플부(150)는 제 0 지연 신호(CLK_d0b)를 기반으로 하여 제 2 출력 신호(CLK_out2b)를 샘플링한다. 예를 들어, 샘플부(150)는 제 0 지연 신호(CLK_d0b)의 상승 에지 구간에서 제 2 출력 신호(CLK_out2b)를 샘플링한다. 샘플부(150)는 제 0 지연 신호(CLK_d0b)의 하강 에지 구간에서 제 2 출력 신호(CLK_out2b)를 샘플링한다. 제 0 지연 신호(CLK_d0b)의 상승 에지 구간에서 제 2 출력 신호(CLK_out2)는 로직 하이 값이다. 제 0 지연 신호(CLK_d0b)의 하강 에지 구간에서 제 2 출력 신호(CLK_out2a)는 로직 로우 값이다. 즉, 제 0 샘플링 데이터(SAMP_0b)는 '데이터 10'일 것이다. 스큐 제어부(160)는 제 0 샘플링 데이터(SAMP_0b)을 수신할 수 있다.
다음으로 제 5 경우(⑤), 스큐 제어부(160)는 제 0 샘플링 데이터(SMAP_0b)에 응답하여, 제 1 출력 신호(CLK_out1b)가 제 1 시간(t1b)만큼 지연된 제 1 지연 신호(CLK_d1b)을 출력하도록 지연부(140)를 제어한다. 지연부(140)는 스큐 제어부(160)의 제어에 따라 제 1 출력 신호(CLK_out1b)를 제 1 시간(t1b)만큼 선행(lead)시켜 제 1 지연 신호(CLK_d1b)을 출력한다. 제 1 지연 신호(CLK_d1b)는 제 1 출력 신호(CLK_out1b)보다 앞선 위상을 갖는다.
샘플부(150)는 제 1 지연 신호(CLK_d1b)를 기반으로 제 2 출력 신호(CLK_out2b)를 샘플링하여 제 1 샘플링 데이터(SAMP_1b)를 생성할 수 있다. 예를 들어, 샘플부(150)는 제 1 지연 신호(CLK_d1b)의 상승 에지 구간동안 제 2 출력 신호(CLK_out2b)를 샘플링할 수 있다. 샘플부(150)는 제 1 지연 신호(CLK_d1b)의 하강 에지 구간에서 제 2 출력 신호(CLK_out2b)를 샘플링할 수 있다. 제 1 지연 신호(CLK_d1b)의 상승 에지 구간에서 제 2 출력 신호(CLK_out2b)는 로직 하이 값이고, 제 1 지연 신호(CLK_d1b)의 하강 에지 구간에서 제 2 출력 신호(CLK_out2a)는 로직 로우 값이다. 즉, 제 1 샘플링 데이터(SAMP_1b)는 '데이터 10'일 것이다. 스큐 제어부(160)는 제 1 샘플링 데이터(SAMP_1b)를 수신할 수 있다.
다음으로, 제 6 경우(⑥), 스큐 제어부(160)는 제 0 및 제 1 샘플링 데이터들(SAMP_0b, SAMP_1b)을 비교할 수 있다. 제 0 및 제 1 샘플링 데이터들(SAMP_0b, SAMP_1b)은 서로 동일하다. 이 경우, 스큐 제어부(160)는 제 1 출력 신호(CLK_out1b)가 제 2 시간(t2b)만큼 선행되도록 지연부(140)를 제어한다. 지연부(140)는 스큐 제어부(160)의 제어에 따라 제 1 출력 신호(CLK_out1b)를 제 2 시간(t2b)만큼 선행시켜 제 2 지연 신호(CLK_d2b)를 출력한다. 제 2 시간(t2b)은 제 1 시간(t1b)보다 길다. 즉, 제 2 지연 신호(CLK_d2b)는 제 1 지연 신호(CLK_d1b)보다 앞선 위상을 갖는다. 예시적으로, 스큐 제어부(160)는 샘플부(150)의 샘플링 데이터에 응답하여, 지연부(140)의 선행 시간(lead time)을 순차적으로 증가시킬 수 있다.
샘플부(150)는 제 2 지연 신호(CLK_d2b)을 기반으로 제 2 출력 신호(CLK_out2b)를 샘플링할 수 있다. 예를 들어, 샘플부(150)는 제 2 지연 신호(CLK_d2b)의 상승 에지 구간에서 제 2 출력 신호(CLK_out2b)를 샘플링할 수 있다. 샘플부(150)는 제 2 지연 신호(CLK_d2b)의 하강 에지 구간에서 제 2 출력 신호(CLK_out2b)를 샘플링할 수 있다. 예시적으로, 제 2 지연 신호(CLK_d2b) 및 제 2 출력 신호(CLK_out2b)는 서로 동일한 위상을 가질 수 있다. 이 경우, 제 2 샘플링 데이터(SAMP_2b)은 '데이터 00', '데이터 10', 또는 '데이터 11'이 될 것이다. 스큐 제어부(160)는 제 2 샘플링 데이터(SAMP_2b)을 수신할 수 있다.
제 6 경우(⑥)에서, 스큐 제어부(160)는 내부 스큐가 보상된 것으로 판단한다. 예시적으로, 스큐 제어부(160)는 제 2 샘플링 데이터(SAMP_2b)에 대응하는 제 2 지연 신호(CLK_d2b)의 지연 시간(제 2 시간, t2a)을 저장할 수 있다. 스큐 제어부(160)는 저장된 제 2 시간(t2b)을 기반으로 지연부(140)를 제어할 수 있다. 따라서, 지연부(140)에 입력되는 신호들은 스큐 제어부(160)에 저장된 제 2 시간(t2b)만큼 선행됨으로써 내부 스큐가 보상될 것이다.
도 3a 및 도 3b를 참조하여 설명된 바와 같이 본 발명에 따른 반도체 장치는 동일한 신호를 사용하여 입력 신호들을 선행 또는 지연시킴으로서 외부 장치와의 트레이닝 과정없이 내부 스큐를 보상할 수 있다. 따라서, 향상된 성능 및 신뢰성을 갖는 반도체 장치가 제공된다.
도 4는 본 발명의 제 2 실시 예에 따른 반도체 장치(200)를 보여주는 블록도이다. 도 4를 참조하면, 반도체 장치(200)는 신호 발생부(210), 제 1 및 제 2 멀티플렉서들(221, 222), 제 1 및 제 2 수신부들(231, 232), 제 1 및 제 2 지연부들(241, 242), 샘플부(250), 및 스큐 제어부(260)를 포함한다. 도 5에 도시된 신호 발생부(210), 제 1 및 제 2 멀티플렉서들(221, 222), 제 1 및 제 2 수신부들(231, 232), 샘플부(250)는 도 1에 도시된 구성 요소들과 동일하므로 이에 대한 설명은 생략된다. 이하에서, 도 5의 반도체 장치(200) 및 도 1의 반도체 장치(100)의 차이점이 중점적으로 설명된다.
제 1 및 제 2 지연부들(231, 232)은 각각 제 1 출력 신호(CLK_out1) 및 제 2 출력 신호(CLK_out2)를 수신한다. 제 1 및 제 2 지연부들(231, 232)은 각각 수신된 제 1 및 제 2 출력 신호들(CLK_out1, CLK_out2)을 소정의 시간만큼 지연시킬 수 있다. 예를 들어, 제 1 지연부(241)는 제 1 출력 신호(CLK_out1)를 소정의 시간만큼 지연시켜 제 1 지연 신호(CLK_da)를 출력할 수 있다. 제 2 지연부(242)는 제 2 출력 신호(CLK_out2)를 소정의 시간만큼 지연시켜 제 2 지연 신호(CLK_db)를 출력할 수 있다.
샘플부(250)는 제 1 및 제 2 지연부들(241, 242)로부터 출력된 제 1 및 제 2 지연 신호들(CLK_d1, CLK_d2)을 수신하여 도 3을 참조하여 설명된 동작을 기반으로 샘플링 데이터(SAMP)를 생성할 수 있다. 생성된 샘플링 데이터(SAMP)는 스큐 제어부(260)로 전송된다.
스큐 제어부(260)는 수신된 샘플링 데이터(SAMP)를 기반으로 제 1 및 제 2 지연부들(241, 242)를 제어한다. 예를 들어, 제 1 지연 신호(CLK_da)가 제 2 지연 신호(CLK_db)보다 앞선 위상을 갖는 경우, 수신된 샘플링 데이터(SMAP)는 '01'일 것이다. 이 때, 스큐 제어부(260)는 제 2 지연신호(CLK_db)를 지연시키거나 또는 제 1 지연신호(CLK_da)를 선행(lead)시키도록 제 1 및 제 2 지연부들(241, 242)을 제어할 수 있다.
이와 반대로, 제 1 지연 신호(CLK_da)가 제 2 지연 신호(CLK_db)보다 뒤진 위상을 갖는 경우, 수신된 샘플링 데이터(SMAP)는 '10'일 것이다. 이 때, 스큐 제어부(260)는 제 1 지연신호(CLK_da)를 지연시키거나 또는 제 2 지연신호(CLK_db)를 선행(lead)시킬도록 제 1 및 제 2 지연부들(241, 242)을 제어할 수 있다.
상술된 본 발명의 반도체 장치(200)는 외부 장치와의 트레이닝 과정없이 동일한 신호를 사용하여 내부 스큐를 보상할 수 있다. 따라서, 향상된 성능 및 신뢰성을 갖는 반도체 장치가 제공된다.
도 5는 본 발명의 제 3 실시 예에 따른 반도체 장치(300)를 보여주는 블록도이다. 예시적으로, 반도체 장치(1000)는 복수의 채널들을 통해 외부 장치로부터 데이터(DATA) 또는 동기 클럭(CLK_s)을 수신할 수 있다.
도 5은 참조하면, 반도체 장치(300)는 신호 발생부(310), 복수의 멀티플렉서들(320~32n), 클럭 수신부(330), 복수의 데이터 수신부들(331~33n), 복수의 지연부들(341~34n), 복수의 샘플부들(351~35n), 및 복수의 스큐 제어부들(361~36n)을 포함한다. 반도체 장치(300)는 복수의 채널들을 통해 외부 장치로부터 데이터(DATA) 및 동기 클럭(CLK_s)을 수신할 수 있다. 간결한 설명을 위하여 하나의 채널에 대응하는 반도체 장치(300)의 신호 발생부(310), 멀티플렉서들(320, 321), 수신부들(330, 331), 지연부들(341_a, 341_b), 샘플부(351), 및 스큐 제어부(261)의 동작이 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 이하에서 설명되지 않은 다른 구성요소들 또한 이하에서 설명되는 구성요소들과 동일한 동작을 수행할 수 있다.
신호 발생부(310)는 반도체 장치(300)의 내부 스큐를 보상하기 위한 기준 신호(CLK_ref)를 생성할 수 있다. 생성된 기준 신호(CLK_ref)는 멀티플렉서들(320, 321)으로 전송된다.
멀티플렉서들(320, 321)은 하나의 채널을 통해 외부 장치로부터 데이터(DATA1) 및 동기 클럭(CLK_s)을 수신할 수 있다. 멀티플렉서들(320, 321)은 신호 발생부(310)로부터 기준 신호(CLK_s)를 수신할 수 있다. 멀티플렉서들(320, 321)은 수신된 데이터(DATA1), 동기 클럭(CLK_s) 및 기준 신호(CLK_ref) 중 어느 하나를 선택하여 출력할 수 있다. 예시적으로, 멀티플렉서들(320~321)은 반도체 장치(300)의 내부 스큐를 보상하기 위하여 기준 신호(CLK_ref)를 출력할 수 있다.
수신부들(330, 331)은 멀티플렉서들(320, 321)로부터 데이터(DATA1), 동기 클럭(CLK_s), 및 기준 신호(CLK_ref)를 수신할 수 있다. 예를 들어, 수신부들(330, 331)은 각각 멀티플렉서들(320, 321)로부터 데이터(DATA1) 및 동기 클럭(CLK_s)을 수신할 수 있다. 수신부들(330, 331)은 내부 스큐를 보상하기 위하여 멀티플렉서들(320, 321)로부터 기준 신호(CLK_ref)를 수신할 수 있다. 수신부들(330, 331)은 수신된 신호들에 응답하여 출력 신호들을 출력할 수 있다.
지연부들(341_a, 341_b)은 수신부들(330, 331)의 출력신호를 소정의 시간만큼 지연시켜 지연 신호들을 생성할 수 있다. 지연부들(341_a, 341_b)은 생성된 지연신호들을 샘플부(351)로 전송한다.
샘플부(351)는 수신된 지연신호들을 기반으로 샘플링 데이터를 생성할 수 있다. 생성된 샘플링 데이터는 스큐 제어부(361)로 전송된다.
스큐 제어부(361)는 수신된 샘플링 데이터를 기반으로 지연부들(341_a, 341_b)을 제어할 수 있다. 예를 들어, 스큐 제어부(361)는 도 1 내지 도 4를 참조하여 설명된 스큐 보상 방법을 기반으로 지연부들(341_a, 341_b)을 제어할 수 있다.
상술된 본 발명의 실시 예에 따르면, 반도체 장치(300)는 복수의 채널들을 통해 외부장치로부터 데이터 및 동기 클럭을 수신한다. 반도체 장치(300)는 기준 신호(CLK_ref)를 생성하여 복수의 채널들 각각에 대응하는 구성요소들의 내부스큐를 보상할 수 있다. 즉, 외부 장치와의 트레이닝 과정없이 기준 신호(CLK_ref)를 사용하여 내부 스큐가 보상된 반도체 장치가 제공된다. 따라서, 향상된 성능 및 신뢰성을 갖는 반도체 장치가 제공된다.
본 발명에 따른 반도체 장치는 기준 신호를 발생하는 신호 발생부를 포함한다. 반도체 장치는 기준 신호를 사용하여 반도체 장치 내부에서 발생된 내부 스큐(예를 들어, 설계 부정합, 공정 변이, 배선의 부정합, 소자의 부정합 등으로 인한 클럭 및 데이터 간의 스큐)를 감지하고 보상할 수 있다. 따라서, 외부 장치와의 트레이닝 과정없이 향상된 성능 및 신뢰성을 갖는 반도체 장치가 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 본 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 반도체 장치 110 : 신호 발생부
121, 122 : 수신부들 130 : 지연부
140 : 샘플부 150 : 스큐 제어부
121, 122 : 수신부들 130 : 지연부
140 : 샘플부 150 : 스큐 제어부
Claims (10)
- 기준 신호를 생성하여 출력하는 신호 발생부;
상기 기준 신호를 수신하여 제 1 출력 신호를 출력하는 제 1 수신부;
상기 기준 신호를 수신하여 제 2 출력 신호를 출력하는 제 2 수신부;
상기 제 1 출력 신호를 소정의 시간만큼 지연시켜 지연 신호를 출력하는 지연부;
상기 지연 신호를 기반으로 상기 제 2 출력 신호를 샘플링하여 샘플링 데이터를 출력하는 샘플부; 및
상기 샘플링 데이터를 기반으로 상기 지연부를 제어하는 스큐 제어부를 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 신호 발생부로부터 상기 기준 신호를 수신하고, 외부 장치로부터 데이터 및 동기 클럭을 수신하는 제 1 및 제 2 멀티 플렉서들을 더 포함하는 반도체 장치. - 제 2 항에 있어서,
상기 제 1 및 제 2 멀티 플렉서들은 상기 수신된 기준 신호, 상기 수신된 데이터, 및 상기 수신된 동기 클럭 중 어느 하나를 제 1 및 제 2 수신부들로 전송하는 반도체 장치. - 제 1 항에 있어서,
상기 기준 신호는 동기 신호와 동일한 주파수, 위상, 및 듀티 사이클을 갖는 반도체 장치. - 제 1 항에 있어서,
상기 스큐 제어부는 상기 샘플링 데이터를 기반으로 상기 지연부의 지연 특성을 저장하는 반도체 장치. - 제 5 항에 있어서,
상기 스큐 제어부는 상기 저장된 지연 특성을 기반으로 상기 지연부를 제어하는 반도체 장치. - 제 1 및 제 2 수신부들을 포함하고, 동기 클럭을 기반으로 동작하는 반도체 장치의 내부 스큐 보상 방법에 있어서,
기준 신호를 생성하는 단계;
상기 기준 신호를 상기 제 1 및 제 2 수신부들에 전송하여 제 1 및 2 제 출력 신호들을 생성하는 단계;
상기 제 1 출력 신호를 기반으로 상기 제 2 출력 신호를 샘플링하여 제 0 샘플링 데이터를 생성하는 단계;
상기 제 1 출력 신호가 지연 시간만큼 지연된 지연 신호를 생성하는 단계;
상기 지연 신호를 기반으로 상기 제 2 출력 신호를 샘플링하여 제 1 샘플링 데이터를 생성하는 단계;
상기 제 0 및 제 1 샘플링 데이터를 비교하는 단계; 및
상기 비교 결과에 따라 지연부의 지연 시간을 결정하는 단계를 포함하는 스큐 보상 방법. - 제 7 항에 있어서,
상기 지연부의 지연 시간을 결정하는 단계는,
상기 비교 결과에 따라 제 0 및 제 1 샘플링 데이터가 동일한 경우, 상기 지연 시간을 조절하는 단계를 포함하는 스큐 보상 방법. - 제 7 항에 있어서,
상기 지연부의 지연 시간을 결정하는 단계는
상기 비교 결과에 따라 제 0 및 제 1 샘플링 데이터가 서로 다른 경우, 상기 지연 시간을 저장하는 단계를 포함하는 스큐 보상 방법. - 제 9 항에 있어서,
상기 저장된 지연 시간을 기반으로 상기 지연부를 제어하는 단계를 더 포함하는 스큐 보상 방법.
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