KR20140090116A

KR20140090116A - Current ramping and current pulsing entry of substrates for electroplating

Info

Publication number: KR20140090116A
Application number: KR1020140002076A
Authority: KR
Inventors: 타이 에이. 스퍼린; 지안 주; 에드워드 씨. 오포센스키; 존 리드; 스티븐 티. 메이어
Original assignee: 노벨러스 시스템즈, 인코포레이티드
Priority date: 2013-01-07
Filing date: 2014-01-07
Publication date: 2014-07-16
Also published as: TWI649459B; KR102148535B1; KR102208202B1; KR20200104264A; TW201441428A

Abstract

In few methods and devices described in the present invention, a current profile delivered to a plate provides a relatively even current density on the surface of a substrate while the substrate is immersed. Such methods includes a step of controlling the current density applied to the surface of the substrate while the substrate is immersed by controlling a current dynamically to consider the area on the surface of the substrate modified by being in contact with the electrolyte the substrate is immersed into. In few cases, current density pulses and/or steps are also used while the substrate is immersed.

Description

전기도금을 위한 기판들의 전류 램핑 및 전류 펄싱 진입{CURRENT RAMPING AND CURRENT PULSING ENTRY OF SUBSTRATES FOR ELECTROPLATING}CURRENT RAMPING AND CURRENT PULSEING ENTRY OF SUBSTRATES FOR ELECTROPLATING BACKGROUND OF THE INVENTION [0001]

여기에 기재된 다양한 양태들은, 전류 프로파일을 제어하고, 그에 의해, 기판들이 전기도금 용액들에 진입할 경우 기판들 상의 금속 증착을 제어하는 방법에 관한 것이다. 전류 프로파일은, 기판이 전기도금 용액에 침지되어 있는 동안 시간의 함수로서 기판에 전달된 전류이다. 기판이 많은 구현들에서 침지 동안 수평면으로부터 틸트 (tilt) 되기 때문에, 기판은 일반적으로 즉시 침지되지 않는다. 대신, 기판은, 그것이 전해질로 낮춰짐에 따라 서서히 더 침지되게 된다. 몇몇 실시형태들에서, 침지를 위한 시간은, 금속을 기판 상으로 전기도금하기 위한 총 시간의 상당한 부분을 나타낸다.The various aspects described herein relate to a method of controlling a current profile, thereby controlling metal deposition on substrates when the substrates enter the electroplating solutions. The current profile is the current delivered to the substrate as a function of time while the substrate is immersed in the electroplating solution. Since the substrate is tilted from a horizontal plane during immersion in many implementations, the substrate is generally not immediately immersed. Instead, the substrate slowly becomes more immersed as it is lowered to the electrolyte. In some embodiments, the time for immersion represents a significant portion of the total time for electroplating the metal onto the substrate.

몇몇 방법들에서, 기판에 전달된 전류의 프로파일은, 침지 동안 기판 표면 상에 비교적 균일한 전류 밀도를 제공한다. 이들 방법들은, 침지 동안 전해질과 접촉하는 변하는 기판 표면적을 고려하기 위해 전류를 동적으로 제어함으로써, 침지 동안 기판의 표면에 걸쳐 인가된 전류 밀도를 제어하는 단계를 포함한다.In some methods, the profile of the current delivered to the substrate provides a relatively uniform current density on the substrate surface during immersion. These methods include controlling the current density applied across the surface of the substrate during immersion by dynamically controlling the current to account for the varying substrate surface area in contact with the electrolyte during immersion.

도 1a는 각진 배향으로 전해질에 기판을 침지시키는 기판 위치결정 시스템의 간략화된 버전을 도시한다.
도 1b는 시간의 3개의 상이한 포인트들에서 전해질에 침지되는 기판을 도시한다.
도 2는 상이한 침지 방법들 동안의 전류 밀도를 도시한 그래프이다.
도 3은 침지 동안 별개의 전류 스텝 (step) 들을 경험했던 기판의 헤이즈 (haze) 맵을 도시한다.
도 4a는 침지 동안 기판의 침지된 표면 영역을 도시한 그래프이다.
도 4b는 침지 동안 기판에 인가된 전류 프로파일을 도시한 그래프이다.
도 4c는 침지 동안 기판에 인가된 전류 밀도 프로파일을 도시한 그래프이며, 여기서, 기판은 도 4a의 침지된 영역 프로파일 및 도 4b의 전류 프로파일에 따라 침지된다.
도 5a-c는, 전류 밀도 펄스가 침지 직후 사용되는 시간에 걸친 침지된 표면 영역 (도 5a), 전류 (도 5b) 및 전류 밀도 (도 5c) 를 나타내는 그래프들을 도시한다.
도 6a-c는, 전류 밀도 펄스들이 침지 직후 사용되는 시간에 걸친 침지된 표면 영역 (도 6a), 전류 (도 6b) 및 전류 밀도 (도 6c) 를 나타내는 그래프들을 도시한다.
도 7a-d, 도 8a-c 및 도 9a-c는 상이한 침지 파라미터들로 도금된 기판들에 대한 광 산란 기반 헤이즈 맵들을 도시한다.
도 9d는 드러난 (bare) 웨이퍼에 대한 광 산란 기반 헤이즈 맵을 도시한다.
도 10은 상이한 침지 파라미터들로 전기도금된 구리의 AFM 이미지들을 도시한다.
도 11은 상이한 침지 파라미터들에 대한 트렌치들 및 비아들에서의 보이드들의 수를 도시한 그래프를 도시한다.
도 12 및 도 13은, 기재된 실시형태들을 구현하는데 사용될 수도 있는 멀티-툴 전기도금 장치의 예들을 도시한다.Figure 1A shows a simplified version of a substrate positioning system for immersing a substrate in an electrolyte in angled orientation.
1B shows a substrate immersed in an electrolyte at three different points of time.
Figure 2 is a graph showing current densities during different immersion methods.
Figure 3 shows a haze map of a substrate that experienced distinct current steps during immersion.
4A is a graph showing the immersed surface area of the substrate during immersion.
4B is a graph showing the current profile applied to the substrate during immersion.
FIG. 4C is a graph showing the current density profile applied to the substrate during immersion, wherein the substrate is immersed according to the immersion area profile of FIG. 4A and the current profile of FIG. 4B.
Figures 5a-c show graphs illustrating the immersed surface area (Figure 5a), current (Figure 5b), and current density (Figure 5c) over time when the current density pulse is used immediately after immersion.
Figures 6a-c show graphs illustrating the immersed surface area (Figure 6a), current (Figure 6b), and current density (Figure 6c) over time when current density pulses are used immediately after immersion.
Figures 7A-D, 8A-C and 9A-C show light scattering-based haze maps for substrates plated with different immersion parameters.
Figure 9D shows a light scattering-based haze map for a bare wafer.
Figure 10 shows AFM images of electroplated copper with different immersion parameters.
Figure 11 shows a graph showing the number of voids in the trenches and vias for different immersion parameters.
Figures 12 and 13 illustrate examples of multi-tool electroplating apparatus that may be used to implement the described embodiments.

여기에서의 예들의 대부분이 상세하게는 반도체 기판들 상의 구리 증착에 관한 것이지만, 실시형태들은 그렇게 제한되지 않는다. 오히려, 기술들은 광범위한 기판들 상의 광범위한 금속들의 증착에 적용가능하다. 그러한 다른 금속들은 니켈, 코발트, 주석, 은, 구리, 금, 및 망간, 마그네슘, 및 알루미늄과 구리의 합금들을 포함한다.Although most of the examples herein are specifically concerned with copper deposition on semiconductor substrates, embodiments are not so limited. Rather, the techniques are applicable to the deposition of a wide variety of metals on a wide variety of substrates. Such other metals include nickel, cobalt, tin, silver, copper, gold, and manganese, magnesium, and alloys of aluminum and copper.

본 명세서에서, "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적 회로" 라는 용어들이 상호교환가능하게 사용된다. 당업자는, "부분적으로 제조된 집적 회로" 라는 용어가 상부에서의 집적 회로 제조의 많은 스테이지들 중 임의의 스테이지 동안의 실리콘 또는 다른 반도체 웨이퍼를 지칭할 수 있음을 이해할 것이다. "전해질", "도금 용액", "전기도금 용액", "도금 배스 (bath)", 및 "배스" 라는 용어들이 또한 상호교환가능하게 사용된다. 다음의 상세한 설명은, 본 발명이 웨이퍼 상에서 구현된다고 가정한다. 그러나, 상기 나타낸 바와 같이, 본 발명은 그렇게 제한되지는 않는다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들을 가질 수도 있다. 반도체 웨이퍼들에 부가하여, 본 발명을 이용할 수도 있는 다른 워크피스들은, 디스플레이들, 인쇄 회로 보드들 등의 후면 평면들 및 다른 컴포넌트들과 같은 다양한 물품들을 포함한다.In this specification, the terms "semiconductor wafer", "wafer", "substrate", "wafer substrate", and "partially fabricated integrated circuit" are used interchangeably. Those skilled in the art will appreciate that the term "partially fabricated integrated circuit" may refer to silicon or other semiconductor wafers during any of the many stages of integrated circuit fabrication at the top. The terms "electrolyte", "plating solution", "electroplating solution", "plating bath", and "bath" are also used interchangeably. The following detailed description assumes that the present invention is implemented on a wafer. However, as indicated above, the present invention is not so limited. The workpiece may have various shapes, sizes, and materials. In addition to semiconductor wafers, other workpieces that may utilize the present invention include various articles such as displays, backplanes of printed circuit boards, etc. and other components.

현재, 집적 회로 (IC) 제조는, 상호접속 경로들을 정의하는 트렌치들 및 비아들과 같은 리세스들로 구리 또는 다른 전류 운반 금속을 전기도금하기 위해 다마신, 듀얼-다마신, 또는 관련 기술을 이용한다. 구리 다마신 회로들을 제조할 시에 사용되는 하나의 프로세스 단계는, "시드-" 또는 "스트라이크 (strike)-" 층의 형성이며, 그 후, 그 층은 구리가 전기도금 (전기충진) 되는 기본층으로서 사용된다. 시드층은 (전기 접촉이 행해지는) 웨이퍼의 에지 영역으로부터 웨이퍼 표면에 걸쳐 위치된 모든 트렌치 및 비아 구조들로 전기도금 전류를 운반한다. 트렌치들, 비아들, 및 다른 리세스들은 종종 "피쳐들" 로서 지칭된다. 시드막은 통상적으로 얇은 도전성 구리층이다. 그것은, 장벽층에 의해 절연 실리콘 이산화물 또는 다른 유전체로부터 분리된다. 몇몇 실시형태들에서, 얇은 시드층은 확산 장벽 및 도전성 시드 양자로서 기능한다. 그러한 듀얼-기능 층들에서 사용될 수도 있는 재료들의 예들은, 구리, 루테늄, 텅스텐, 코발트 및 탄탈륨의 특정한 합금들을 포함한다.At present, the manufacture of integrated circuits (ICs) involves the use of damascene, dual-damascene, or related techniques to electroplating copper or other current carrying metals into recesses, such as trenches and vias, . One process step used in the fabrication of copper damascene circuits is the formation of a "seed-" or "strike-" layer, which is then used as a base in which copper is electroplated Layer. The seed layer carries electroplating currents to all the trench and via structures located across the wafer surface from the edge region of the wafer (where electrical contact is made). Trenches, vias, and other recesses are often referred to as "features ". The seed film is typically a thin conductive copper layer. It is separated from the insulating silicon dioxide or other dielectric by a barrier layer. In some embodiments, the thin seed layer functions as both a diffusion barrier and a conductive seed. Examples of materials that may be used in such dual-function layers include certain alloys of copper, ruthenium, tungsten, cobalt and tantalum.

반도체 산업이 진보함에 따라, 기술 노드들은 전기화학 충진을 위해 매우 얇고 저항성있는 시드 레지메 (regime) 를 향해 이동하고 있다. 그러한 저항성있는 시드층들을 갖는 웨이퍼에 걸쳐 균일한 초기 도금을 달성하는 것은 매우 문제가 있다. 얇은 시드층들은 불연속부들을 포함할 수도 있으며, 대기 또는 전기도금 용액에 대한 노출에 의해 열화될 수도 있다. 전기도금 동안 전류를 제공하기 위해, 도금 툴은, 기판의 에지 영역에서만 도전성 시드층으로의 전기 접촉을 행한다. 얇은 시드층의 전위가 기판의 에지로부터 중앙까지 변할 수도 있기 때문에, 웨이퍼 표면에 걸쳐 균일한 전기충진 레이트들을 달성하는 것은 상당한 문제가 있다. 비-균일한 도금 두께는, 산업이 300mm 웨이퍼로부터 450mm 웨이퍼로 천이함에 따라 훨씬 더 두드러질 것이다.As the semiconductor industry advances, technology nodes are moving towards a very thin and resistive seed regime for electrochemical filling. Achieving uniform initial plating over wafers with such resistive seed layers is very problematic. The thin seed layers may include discontinuous portions and may be degraded by exposure to atmospheric or electroplating solutions. To provide current during electroplating, the plating tool makes electrical contact to the conductive seed layer only at the edge region of the substrate. Achieving uniform electrical charge rates across the wafer surface is a significant problem since the potential of the thin seed layer may vary from the edge of the substrate to the center. The non-uniform plating thickness will become even more pronounced as the industry transitions from 300 mm wafers to 450 mm wafers.

진입 페이즈 동안, 웨이퍼 표면 상의 작은 피쳐들을 갖는 시드층은, 부식 반응들, 크리스탈 (crystal) 재분배, 및 일반적으로는 트렌치들 및 비아들의 바닥 영역들로부터의 시드 재료의 제거를 겪는다. 전기도금에서의 하나의 목적은, 표면의 완전한 습윤 (wetting) 을 달성하면서, 트렌치들 또는 비아들 내에서의 시드층의 에칭 또는 부식을 방지하는 것이다. 진입 페이즈 동안의 시드층의 부식은, 전해질 용액에 관해 시드층을 캐스드로 분극시킴으로써 (polarize) 완화될 수도 있다. 침지 동안 및 전기도금 이전의 캐소드 분극은, 인가된 전류 없는 침지 (즉, "콜드 진입 (cold entry)") 와 비교하여 상당한 금속 충진 이점들을 제공하는 것으로 나타나 있다.During the entry phase, the seed layer with small features on the wafer surface undergoes erosion reactions, crystal redistribution, and generally removal of seed material from the bottom regions of the trenches and vias. One purpose in electroplating is to prevent etching or erosion of the seed layer in the trenches or vias while achieving complete wetting of the surface. Corrosion of the seed layer during the entry phase may be mitigated by polarizing the seed layer with respect to the electrolyte solution. The cathode polarization during the immersion and before electroplating is shown to provide significant metal fill advantages compared to the applied currentless immersion (i.e., "cold entry").

캐소드 분극은, 웨이퍼가 전해질에 침지된 직후, 또는 그 이후 가능한 신속하게, 예를 들어, 약 0.02 내지 5mA/cm²의 범위의 전류 밀도로 작은 DC 캐소드 전류를 제공하기 위해 웨이퍼에 접속된 전력 공급부를 미리 셋팅함으로써 달성될 수도 있다. 제 2 방법에서, 분극은, 웨이퍼가 산성 전해질과 접촉하기 전에, 예를 들어, 40mV로 전해질에서 기준 전극에 관해 약간 음인 DC 캐소드 일정 전압을 인가함으로써 달성된다. 진입 동안의 분극은, 여기에 그 전체가 참조로서 포함되는 미국 특허 제 6,793,796호에 추가적으로 설명되어 있다.The cathode polarization, the wafer immediately after being dipped in the electrolyte, or after possible quickly, for example, a power supply connected to the wafer in order to provide a small DC cathode current at a current density ranging from about 0.02 to about 5mA / cm ² May be accomplished by presetting the part. In the second method, the polarization is achieved by applying a DC cathode constant voltage, which is slightly negative with respect to the reference electrode, in the electrolyte, for example, at 40 mV before the wafer contacts the acidic electrolyte. Polarization during entry is further described in U.S. Patent No. 6,793,796, which is hereby incorporated by reference in its entirety.

그의 전해질로의 진입 동안 기판의 도면 외관에 걸친 전류 밀도의 주의깊은 제어는, 웨이퍼 표면에 걸쳐 균일한 도금 두께를 갖는 집적 회로 디바이스들의 보이드-프리 (void-free) 충진을 생성하는데 유익하다. 설명된 바와 같이, 전기도금 용액으로 기판들을 침지시키는 프로세스는 수평으로부터 떨어져 기판을 틸트할 수도 있다. 따라서, 기판은 침지 동안 리딩 에지 (leading edge) 및 트레일링 에지 (trailing edge) 를 가질 것이다. 일정한 전류 바이어스가 침지 동안 기판에 인가되면, 리딩 에지는, 기판의 대부분 또는 전부가 침지될 때까지 매우 높은 전류 밀도 (잠재적으로 위험하게 높음) 를 경험할 것이다. 높은 전류 밀도가 웨이퍼의 리딩 에지에 손상을 주지 않더라도, 진입 동안의 더 높은 전류 밀도들은, 기판의 에지 부분들이 더 높은 레이트들의 금속 증착, 및 기판 표면에 걸친 비-균일한 막 두께를 갖는 것을 초래한다.Careful control of the current density across the planar appearance of the substrate during its entry into the electrolyte is beneficial in creating void-free filling of integrated circuit devices having a uniform plating thickness across the wafer surface. As described, the process of immersing the substrates with the electroplating solution may tilt the substrate away from the horizontal. Thus, the substrate will have a leading edge and a trailing edge during immersion. If a constant current bias is applied to the substrate during immersion, the leading edge will experience a very high current density (potentially dangerously high) until most or all of the substrate is immersed. Even though the high current density does not damage the leading edge of the wafer, the higher current densities during entry cause the edge portions of the substrate to have higher rates of metal deposition and a non-uniform film thickness across the substrate surface do.

정전위 (potentiostatic) 웨이퍼 진입은, 침지 동안 웨이퍼에 걸친 전류 밀도를 제어하는 것을 돕는데 사용된다. 정전위 진입은, 전기도금 용액으로의 진입의 전체 과정 동안 웨이퍼로의 일정한 전위의 인가를 수반한다. 정전위 웨이퍼 진입 기술은, 2001년 5월 10일자로 출원된 미국 특허 제 6,551,483호, 2000년 11월 16일자로 출원된 제 6,946,065호, 및 2005년 9월 16일자로 출원된 8,048,280호에 추가적으로 설명되어 있으며, 이들 각각은 여기에 그 전체가 참조로서 포함된다. 몇몇 구현들에서, 진입 동안의 정전위 제어는, 웨이퍼의 외관에 걸쳐 약 1 내지 40mA/cm²의 전류 밀도들을 생성한다. 정전위 조건들 하에서의 웨이퍼의 침지는, 특히 산성 도금 용액들 (예를 들어, 10 내지 150g/L 산을 갖는 전해질들) 에서 시드층을 부식으로부터 보호하는 것을 돕는다. 정전위 진입은 또한, 시드 상에서의 금속 핵형성 (nucleation) 의 시작을 제어하는 것을 돕는데 이용되며, 그 후, 그것은 보이드들 또는 시임 (seam) 들을 형성하지 않으면서 집적 회로 디바이스들을 완전히 금속화시키도록 다수의 도금 단계들을 통해 전파된다. 이러한 방법은 1998년 7월 22일자로 출원되고 여기에 그 전체가 참조로서 포함되는 미국 특허 제 6,074,544호에 추가적으로 설명되어 있다. 정전위 진입과 같은 제어된 전위 방법들이 침지 동안 웨이퍼에 걸친 전류 밀도의 더 엄격한 제어를 허용하기 때문에, 이들 방법들은, 일정한 인가된 전류 (즉, "핫 진입 (hot entry)") 를 이용한 침지와 비교하여, 상당한 금속화 충진 이점들을 제공하는 것으로 나타나 있다.Potentiostatic wafer entry is used to help control the current density across the wafer during immersion. The electrostatic entry involves the application of a constant potential to the wafer during the entire process of entry into the electroplating solution. Electrostatic potential wafer entry techniques are described further in U.S. Patent No. 6,551,483, filed May 10, 2001, No. 6,946,065, filed November 16, 2000, and No. 8,048,280, filed September 16, 2005 Each of which is incorporated herein by reference in its entirety. In some implementations, the constant potential control during entry creates current densities of about 1 to 40 mA / cm < ² > over the appearance of the wafer. Immersion of the wafer under electrostatic conditions helps to protect the seed layer from corrosion, especially in acidic plating solutions (e.g., electrolytes with 10 to 150 g / L acid). Static entry is also used to help control the onset of metal nucleation on the seed, which is then used to fully metallize the integrated circuit devices without forming voids or seams. And propagated through a plurality of plating steps. Such a method is further described in U. S. Patent No. 6,074, 544, filed July 22, 1998, which is incorporated herein by reference in its entirety. Since controlled potential methods such as electrostatic charging allow more rigorous control of the current density across the wafer during immersion, these methods can be used for both immersion with a constant applied current (i.e., "hot entry & Are shown to provide significant metallization fill advantages.

여전히, 간단한 정전위 기판 진입에 관한 특정한 문제점들이 관측된다. 먼저, 정전위 진입은, 웨이퍼가 도금 배스로 진입함에 따라 웨이퍼의 표면에 걸친 전류 밀도의 제한된 제어만을 제공한다. 따라서, 정전위 진입은, 침지 동안 더 높은 전류 밀도들에 노출되는 웨이퍼의 일부들 상에서의 증가된 도금, 및 침지 동안 더 낮은 전류 밀도들에 노출되는 웨이퍼의 부분들 상에서의 감소된 도금을 초래한다. 또한, 정전위 진입으로부터 초래하는 비-균일한 막 두께로 인해, 증착 이후 기판의 화학적 기계적 연마를 통해 도입된 비교적 높은 수의 결함들이 존재할 수도 있다. 정전위 진입으로 종종 직면되는 다른 문제점은, 더 낮은 전류 밀도들에 노출되는 웨이퍼 영역들로 인한 반도체 피쳐들의 측벽들에 따른 보이드들 또는 다른 결함들의 형성이며, 이는 더 불량한 시드 보호를 제공한다. 더 높은 전류 밀도들은 부식적인 도금 용액들에서 시드층들을 더 양호하게 보호하며, 금속의 신속한 핵형성을 이끈다 (drive). 시드 층을 증착하는데 사용되는 물리 기상 증착 (PVD) 프로세스의 속성으로 인해, 금속 시드가 이들 위치들에서 가장 얇게 될 가능성이 있고 따라서 용해되기 쉽기 때문에, 보이드들이 피쳐들의 측벽들 상에서 발생할 가능성이 높다. 부분적으로 비교적 낮은 전류 밀도로 인한 피쳐의 측벽들 상에서의 시드층의 용해는, 이들 위치들에서 보이드들의 형성을 유도할 수도 있다.Still, certain problems with respect to simple electrostatic potential substrate entry are observed. First, electrostatic entry provides only limited control of the current density across the surface of the wafer as the wafer enters the plating bath. Thus, electrostatic charging results in increased plating on portions of the wafer exposed to higher current densities during immersion and reduced plating on portions of the wafer exposed to lower current densities during immersion . Also, due to the non-uniform film thickness resulting from electrostatic entry, there may be a relatively high number of defects introduced through chemical mechanical polishing of the substrate after deposition. Another problem often encountered with electrostatic charge entry is the formation of voids or other defects along the sidewalls of semiconductor features due to wafer areas exposed to lower current densities, which provides more poor seed protection. Higher current densities better protect the seed layers in corrosive plating solutions and drive rapid nucleation of the metal. Due to the nature of the physical vapor deposition (PVD) process used to deposit the seed layer, there is a high likelihood that voids will form on the sidewalls of the features, since the metal seeds are likely to be thinnest at these locations and are therefore liable to dissolve. The dissolution of the seed layer on the sidewalls of the feature due to the partially low current density may lead to the formation of voids at these locations.

여기에서의 실시형태들은, 이러한 기간 동안 전해질과 접촉하는 기판의 변하는 표면 영역을 고려하기 위해 기판 침지 동안 전류 프로파일을 동적으로 제어하는 방법들을 제공한다. 기판들이 통상적으로 전해질의 표면에 관해 약간의 각도로 전해질에 진입하기 때문에, 웨이퍼는 즉시 완전히 침지되지 않는다. 각진 침지는, 2001년 5월 31일자로 출원된 미국 특허 제 6,551,487호, 및 발명의 명칭이 "WETTING WAVE FRONT CONTROL FOR REDUCED AIR ENTRAPMENT DURING WAFER ENTRY INTO ELECTROPLATING BATH" 이고 2012년 4월 30일자로 출원된 미국 특허 공개공보 제 2012/0292192호에 추가적으로 설명되어 있으며, 이들 각각은 그 전체가 여기에 참조로서 포함된다. 각진 침지로 인해, 웨이퍼의 리딩 에지는, 웨이퍼의 트레일링 에지 전에 침지되게 된다. 전해질에 짐지되는 기판의 표면 영역 (즉, "침지된 영역") 은 침지의 과정에 걸쳐 증가한다. 많은 형상들의 기판들에 대해, 표면 영역 증가의 레이트는 비-선형이다.Embodiments herein provide methods for dynamically controlling the current profile during substrate immersion to account for the varying surface area of the substrate in contact with the electrolyte during this period. Since the substrates typically enter the electrolyte at a slight angle relative to the surface of the electrolyte, the wafer is not completely immersed immediately. Angled immersion is described in U.S. Patent No. 6,551,487, filed May 31, 2001, entitled " WETTING WAVE FRONT CONTROL FOR REDUCED AIR ENTRAPMENT DURING WAFER ENTRY INTO ELECTROPLATING BATH ", filed on April 30, U.S. Patent Publication No. 2012/0292192, each of which is incorporated herein by reference in its entirety. Due to the angled immersion, the leading edge of the wafer is immersed before the trailing edge of the wafer. The surface area of the substrate loaded on the electrolyte (i.e., the "immersed area") increases over the course of the immersion. For substrates of many shapes, the rate of surface area increase is non-linear.

도 1a는 전해질 (109) 에서의 기판 (105) 의 각진 침지 동안의 도금 장치 (101) 를 도시한다. 장치 (101) 는, 전해질 (109) 의 표면에 수직한 축을 따라 웨이퍼 (105) 를 이동시키고 수평으로부터 웨이퍼를 틸트시켜서, 각진 침지를 허용한다. 가상 피봇 (pivot) 의 사용은, 본 발명의 틸팅 능력의 일 실시형태이다. 다른 실시형태들은 웨이퍼의 부근에 위치된 실제 피봇 접합부 (joint) 들을 사용할 수도 있다. 통상적으로, 장치는 2개의 별개의 이동 능력들, 즉 전해질에 수직한 수직 궤도를 따른 수직 이동 및 웨이퍼의 틸팅 이동을 제공한다. 언급된 바와 같이, 틸팅된 침지는, 침지 동안 웨이퍼 표면 상에서의 버블들의 형성 또는 거주를 감소시킬 수도 있다. 전기도금 동안의 웨이퍼 표면 상에서의 버블들은, 버블들이 부착되는 위치들에서의 도금을 차단한다. 이것은, 웨이퍼의 표면 상에서의 결함들을 생성한다.1A shows a plating apparatus 101 during angular immersion of a substrate 105 in an electrolyte 109. Fig. The apparatus 101 moves the wafer 105 along an axis perpendicular to the surface of the electrolyte 109 and tilts the wafer from horizontal to allow angled immersion. The use of a virtual pivot is an embodiment of the tilting capability of the present invention. Other embodiments may use actual pivot joints located in the vicinity of the wafer. Typically, the device provides two distinct transfer capabilities: vertical movement along a vertical orbital perpendicular to the electrolyte and tilting movement of the wafer. As mentioned, tilted immersion may reduce the formation or residence of bubbles on the wafer surface during immersion. Bubbles on the wafer surface during electroplating block plating at locations where bubbles are attached. This creates defects on the surface of the wafer.

도 1b는 시간의 3개의 포인트들에서의 기판의 통상적인 각진 침지 및 기판의 대응하는 침지된 영역을 도시한다. 이들 웨이퍼 표현들에서, 어두운 (dark) 영역들은 아직 침지되지 않은 웨이퍼의 영역들에 대응하지만, 밝은 (light) 영역들은 웨이퍼의 침지된 영역에 대응한다. 도 1a의 상부 패널에서, 기판은 도금 용액으로 진입하기 막 시작하고 있다 ("진입 에지" 가 침지된다). 중간 패널에서, 웨이퍼는 대략 절반 침지되고 ("웨이퍼의 중간" 이 침지된다), 하부 패널에서, 기판은 거의 완전히 침지된다 ("침지된 에지" 가 거의 침지된다).Figure IB shows the typical angled immersion of the substrate at three points in time and the corresponding immersed area of the substrate. In these wafer representations, the dark areas correspond to the areas of the wafer that have not yet been immersed, but the light areas correspond to the immersed areas of the wafer. In the top panel of Figure 1A, the substrate just begins to enter the plating solution (the "entry edge" is immersed). In the middle panel, the wafer is substantially half-immersed (the "middle of the wafer " is immersed) and in the bottom panel the substrate is almost completely immersed (the" immersed edge "

증가한 침지된 영역을 고려함으로써, 침지 동안 웨이퍼에 인가된 전류 밀도의 더 양호한 제어가 달성될 수 있다. 즉, 침지된 영역의 함수로서 전류의 제어를 제공하는 진입 방법들은, 간단한 정전위 진입 방법들보다 막 균일도 및 모폴로지 (morphology) 의 상당히 더 양호한 제어를 제공한다. 예를 들어, 그러한 방법들은, 침지 이후 후속 도금 단계들에서 발생하는 균일한 막 성장을 이끄는 초기 금속 핵형성의 더 양호한 제어를 허용한다. 정전위 진입 조건들 하에서 도금되는 막들과 비교하여, 웨이퍼의 모든 영역들이 더 균일한 도금 조건들 (예를 들어, 전류 밀도) 을 경험하기 때문에, 결과적인 막들은 더 균일한 두께 및 더 낮은 평균 거칠기를 나타낸다. 결과적인 막들이 두께에서 더 균일하기 때문에, 더 적은 결함들이 도입된다. 본 발명의 접근법에 대한 다른 이점은, 일정한 비교적 높은 전류 밀도가 웨이퍼의 표면에 인가될 수도 있으며, 그에 의해, 금속의 신속한 핵형성이 전체 웨이퍼 표면에 걸쳐 발생할 경우, 시드 용해 및 측벽 보이드 형성에 대한 더 양호한 보호를 제공하는 것이다.By considering the increased immersed area, better control of the current density applied to the wafer during immersion can be achieved. That is, entry methods that provide control of the current as a function of the immersed area provide significantly better control of film uniformity and morphology than simple static entry approaches. For example, such methods allow better control of the initial metal nucleation leading to uniform film growth that occurs in subsequent plating steps after immersion. As all areas of the wafer experience more uniform plating conditions (e.g., current density), as compared to the films plated under electrostatic entry conditions, the resulting films have a more uniform thickness and a lower average roughness . Since the resulting films are more uniform in thickness, fewer defects are introduced. Another advantage to the approach of the present invention is that a constant relatively high current density may be applied to the surface of the wafer whereby rapid nucleation of the metal occurs across the entire wafer surface, Thereby providing better protection.

도 2는, 2개의 방법들, 즉 (1) (어두운 사각형들에 의해 도시된) 종래의 정전위 진입, 및 (2) (밝은 다이아몬드들에 의해 도시된) 여기에 기재된 실시형태들에 따른 전류 램핑 진입에 대해, 웨이퍼가 먼저 배스에 침지된 경우의 웨이퍼의 외관에 걸쳐 인가된 전류 밀도들을 도시한다. 웨이퍼는 시간=0ms에서 용액에 진입한다. 이러한 시간 이전에, 웨이퍼는 용액에 접근한다. 웨이퍼는 약 40 내지 50ms 이후 절반이 침지되고, 약 100ms 이후 완전히 침지된다. 특히, 전류 밀도는, 정전위 진입이 사용되는 침지의 과정에 걸쳐 상당히 변한다. 전류 램핑 진입이 사용되는 경우, 전류 밀도의 균일도는 상당히 증가된다.FIG. 2 shows a comparison of two methods: (1) conventional static entry (shown by dark squares), and (2) current (according to embodiments described herein) For ramping entry, it shows the current densities applied over the appearance of the wafer when the wafer is first immersed in the bath. The wafer enters the solution at time = 0 ms. Prior to this time, the wafer approaches the solution. The wafer is immersed in half after about 40 to 50 ms and completely immersed after about 100 ms. In particular, the current density varies considerably over the course of immersion in which a positive potential entry is used. When a current ramping approach is used, the uniformity of the current density is significantly increased.

특정한 실시형태들에서, 웨이퍼 표면 영역의 진입 프로파일이 결정된다. 진입 프로파일은 침지의 과정에 걸쳐 침지 영역을 추적한다. 진입 프로파일을 결정하는 다양한 분석 방법들이 존재한다. 일 방법에서, 침지된 영역은, 기판의 수직 진입 속도, 침지의 각도 및 회전 레이트에 기초한 시간의 함수로서 대수적으로 계산된다. 특정한 예시들에서, 기판의 회전 레이트는 침지 영역에 대한 무시가능한 영향을 가지며, 무시될 수도 있다. 다른 방법에서, 실험 기술이 사용된다. 예를 들어, 테스트 웨이퍼의 침지 동안, 일련의 정의된 전류 펄스들이 테스트 웨이퍼의 표면에 인가될 수도 있다. 전류 펄스들은, 금속 증착이 방해되는 잘-정의된 라인들을 초래한다. 일반적으로 사용되는 방법 툴들은 테스트 웨이퍼를 분석하는데 사용될 수도 있다. 예를 들어, 도 3은, 캘리포니아 밀피타스 소재의 KLA Tencor로부터의 Surface Scan SP2에 의해 생성된 헤이즈 맵을 도시하며, 이는 웨이퍼 표면으로부터의 광 산란을 분석한다. 도 3의 헤이즈 맵은, 6cm²/ms의 침지 속도를 갖는 침지 동안 정의된 전류 펄스들을 경험했던 테스트 웨이퍼에 대응한다. 점선의 백색 라인들은, 전류 펄스가 시작했고 금속 증착이 방해됐던 위치를 도시한다. 검정 화살표들은, 전류 펄스들 사이의 알려진 시간을 나타낸다. 이러한 방법은, 진입 조건들 (예를 들어, 수직 진입 속도, 각도, 회전 레이트 등) 의 특성한 세트에 대한 시간의 함수로서 침지된 영역을 계산하는데 사용될 수도 있으며, 더 복잡한 진입 패턴들이 사용된 경우 (예를 들어, 수직 진입 속도 및/또는 침지 각도가 동적인 경우) 특히 유용할 수도 있다. 이러한 방식으로, 전류 밀도에서의 변화들을 표현하는 헤이즈 맵들 또는 다른 실험적인 데이터는, 진입 조건들의 특정한 세트에 대해 주어진 시간에서 기판에 적용되어야 하는 전류의 양을 계산하는데 사용될 수도 있는 기준 데이터베이스를 생성하는데 사용될 수도 있다. 본 발명 전반에 걸친 테스트 데이터는, 잘-정의된 표면 영역들을 갖는 패터닝되지 않은 웨이퍼들을 사용하여 수집되었다. 패터닝된 웨이퍼들은, 웨이퍼 표면 상에 존재하는 피쳐들로 인해 더 큰 표면 영역들을 가질 것이다.In certain embodiments, the entry profile of the wafer surface area is determined. The entry profile tracks the immersion area throughout the process of immersion. There are various analytical methods to determine the entry profile. In one method, the immersed area is calculated logarithmically as a function of time based on the vertical entry rate of the substrate, the angle of immersion and the rotation rate. In certain instances, the rotation rate of the substrate has negligible influence on the immersion area and may be ignored. In another method, experimental techniques are used. For example, during immersion of a test wafer, a series of defined current pulses may be applied to the surface of the test wafer. Current pulses result in well-defined lines in which metal deposition is impeded. Commonly used method tools may be used to analyze test wafers. For example, Figure 3 shows a haze map generated by Surface Scan SP2 from KLA Tencor, Milpitas, Calif., Which analyzes light scattering from the wafer surface. The haze map in Figure 3 corresponds to a test wafer that experienced current pulses defined during immersion with an immersion rate of 6 cm < ² ^> / ms. The dotted white lines show where the current pulse started and the metal deposition was disturbed. The black arrows indicate the known time between current pulses. This method may be used to calculate the immersed area as a function of time for a set of characteristics of entry conditions (e.g., vertical entry speed, angle, rotation rate, etc.), and when more complex entry patterns are used (For example, vertical entry speed and / or immersion angle is dynamic). In this manner, haze maps or other empirical data representing changes in current density can be used to generate a reference database that may be used to calculate the amount of current that must be applied to the substrate at a given time for a particular set of entry conditions . Test data over the present invention was collected using non-patterned wafers with well-defined surface areas. The patterned wafers will have larger surface areas due to the features present on the wafer surface.

여기에서의 실시형태들은 광범위한 수직 진입 속도들과 함께 사용될 수도 있다. 특정한 구현들에서, 진입 속도는 고정된 각도 (예를 들어, 수평으로부터 약 1 내지 5°) 로 침지되는 기판에 대해 약 75 내지 600cm/s 사이에 있을 수도 있다. 시간 당 침지되는 영역의 관점들에서, 진입 속도는 일정할 수도 있거나 그것은 시간에 걸쳐 변할 수도 있다. 특정한 실시형태들에서, 진입 속도는 약 2 내지 700cm²/ms 사이에 있다. 여기에서의 예들에서 명시적으로 기재된 진입 속도들이 약 3 내지 7.5cm₂/ms 사이에 있지만, 구현들은 그렇게 제한되지는 않는다. 특정한 실시형태들은, 이러한 범위보다 더 작거나 더 큰 진입 속도들을 이용한다.Embodiments herein may be used with a wide range of vertical entry rates. In certain implementations, the entry rate may be between about 75 and 600 cm / s for a substrate immersed at a fixed angle (e.g., about 1 to 5 degrees from horizontal). In aspects of the area to be immersed per hour, the entry rate may be constant or it may vary over time. In certain embodiments, the entry rate is between about 2 and 700 cm ² / ms. Although the entry rates explicitly stated in the examples herein are between about 3 and 7.5 cm ₂ / ms, implementations are not so limited. Certain embodiments use entry rates that are smaller or larger than this range.

원형 웨이퍼들에 대해, 일정한 수직 침지 레이트 (단위 시간 당 수직 위치) 는, 초기에는 느린 면적 진입 레이트, 후속하여, 웨이퍼 중심이 전기도금 배스에 접근한 경우 더 신속한 레이트를 생성하고, 그 후, 웨이퍼 중앙이 침지된 이후 느려진다. 몇몇 실시형태들에서, 면적 진입 속도는 높은 레이트로 시작할 수도 있으며, 웨이퍼가 침지된 경우 더 느린 레이트로 천이할 수도 있다. 다른 실시형태들에서, 침지의 시작부에서 느린 면적 진입 속도 및 침지의 종료부에서 더 높은 진입 속도를 갖는 것이 유익할 수도 있다. 또 다른 실시형태들에서, 침지 프로세스의 중간 부분 동안 느린 진입 속도와 커플링되는, 침지의 시작부 및 종료부에서 높은 면적 진입 속도를 갖는 것이 유익할 수도 있다.For circular wafers, a constant vertical dipping rate (vertical position per unit time) will initially produce a slower area entry rate, followed by a faster rate when the wafer center approaches the electroplating bath, It slows down after the center is immersed. In some embodiments, the area entry rate may start at a higher rate and may transition to a slower rate if the wafer is immersed. In other embodiments, it may be beneficial to have a slower area entry rate at the beginning of the immersion and a higher entry rate at the end of the immersion. In still other embodiments, it may be beneficial to have a high area entry rate at the beginning and end of immersion, which is coupled with a slow entry rate during the middle portion of the immersion process.

추가적으로, 여기에서의 실시형태들은 광범위한 전류 밀도들로 실시될 수도 있다. 대부분의 실시형태들에서, 전류 밀도는 약 0.1 내지 500mA/cm² 사이에 있을 수도 있다. 전류 밀도는 특정한 구현들에서 시간에 걸쳐 공평하게 일정할 수도 있거나 더 동적일 수도 있다.Additionally, the embodiments herein may be practiced with a wide range of current densities. In most embodiments, the current density may be between about 0.1 and 500 mA / cm < ^{2 &} gt ;. The current density may be fairly constant over time or more dynamic in certain implementations.

특정한 실시형태들에서, 패터닝된 웨이퍼들에 전류 램핑 기술들을 적용한 경우, 적용된 전류 밀도들은, 증가된 표면 영역을 보상하기 위해, (여기서 테스트되고 기재된 전류 밀도들과 비교하여) 약 2 내지 5의 인자에 의해 증가된다.In certain embodiments, when current ramping techniques are applied to patterned wafers, the applied current densities can be reduced by about 2 to 5 (compared to the current densities tested and described herein) to compensate for the increased surface area Lt; / RTI >

기판의 면적 진입 프로파일이 알려지면, 침지 동안의 전류 프로파일이 설계될 수 있다. 전류 프로파일은, 시간에 걸쳐 기판의 표면에 인가된 전류의 양을 추적한다. 인가된 전류의 양은 전류 생성 전력 공급부 또는 공급부들을 사용하여 제어될 수도 있다. 일 접근법에서, 전류 프로파일은, 전류 밀도가 침지 동안 공평하게 일정하도록 설계된다. 도 4a-4c는 이러한 일정한 전류 밀도 접근법에 대응한다. 도 4a는 일정한 세트의 진입 파라미터들에 대한 시간에 걸친 웨이퍼의 침지된 영역을 도시한다. 이러한 경우, 진입 속도는 약 6cm²/ms로 비교적 일정하다. 웨이퍼는 시간=0에서 도금 용액에 진입하기 시작하며, 약 140ms 이후 용액에 완전히 침지된다. 웨이퍼의 지오메트리로 인해, 시간 당 영역의 관점들에서 정의된 일정한 진입 속도가 일반적으로 시간 당 거리의 관점들에서 정의된 비-일정한 수직 진입 속도에 대응함을 유의해야 한다. 도 4b는 침지 동안 시간에 걸쳐 기판에 전달되는 전류를 도시한다. 여기서, 웨이퍼가 용액에 진입한 경우, 전류는 작은 증분들/스텝들로 램핑 업 (ramp up) 된다. 이러한 예에서, 10ms의 스텝 증분들이 시각화의 용이함을 위해 도시되지만, 전류는 약 0.1ms 내지 30ms의 스텝들로 전달될 수도 있다. 특정한 시간에서의 원하는 전류는, 일정한 전류 밀도를 생성하기 위해, 도 4a에 도시된 침지된 영역에 기초하여 계산된다. 더 짧은 스테들의 사용은, 전류 밀도가 진입의 과정에 걸쳐 더 균일하게 할 수도 있다. 도 4c는 침지 동안 시간에 걸쳐 기판에 전달된 전류 밀도를 도시한다. 더 많은 웨이퍼의 표면이 침지됨에 따라 전류가 증분적으로 램핑 업되었기 때문에, 전류 밀도는 침지의 과정에 걸쳐 실질적으로 일정하다.Once the area entry profile of the substrate is known, the current profile during immersion can be designed. The current profile tracks the amount of current applied to the surface of the substrate over time. The amount of applied current may be controlled using the current generating power supply or supplies. In one approach, the current profile is designed such that the current density is fairly constant during the immersion. Figures 4A-4C correspond to this constant current density approach. Figure 4A shows the immersed area of the wafer over time for a set of entry parameters. In this case, the entry speed is relatively constant, about 6 cm ² / ms. The wafer begins to enter the plating solution at time = 0 and is completely immersed in the solution after approximately 140ms. It should be noted that due to the geometry of the wafer, a constant entry rate defined in the views of the area per hour corresponds generally to a non-constant vertical entry rate defined in terms of distance per hour. Figure 4B shows the current delivered to the substrate over time during immersion. Here, when the wafer enters the solution, the current ramps up to small increments / steps. In this example, although step increments of 10 ms are shown for ease of visualization, current may be delivered in steps of about 0.1 ms to 30 ms. The desired current at a particular time is calculated based on the immersed region shown in Figure 4A to produce a constant current density. The use of shorter stays may make the current density more uniform throughout the course of entry. Figure 4c shows the current density delivered to the substrate over time during immersion. The current density is substantially constant throughout the process of immersion, as the current is ramped up incrementally as more wafers surface is immersed.

다른 구현에서, 웨이퍼의 알려진 침지된 영역은, 진입 프로세스의 대부분 동안 웨이퍼의 모든 포인트들에 대한 특정한 인가된 전류 밀도를 생성할 인가된 전류를 계산하는데 사용될 수도 있으며, 그 후, 일련의 하나 이상의 순방향 및/또는 역방향 전류 펄스들이 침지의 종료 이후 또는 그 종료를 향해 또는 침지가 완료된 직후 웨이퍼에 인가된다. 도 5a-c는 이러한 접근법을 도시한다. 전류 펄스들은 비교적 높은 전류 펄스들, 낮은 전류 펄스들, 또는 전류 펄스들 없음일 수도 있다. 특정한 실시형태들에서, 펄스는, 웨이퍼에 인가된 전류의 임시 중단으로부터 초래한다 (즉, 전류 펄스 없음). 몇몇 실시형태들에서, 전류가 펄스되는 대신, 전류는, 침지 동안보다 더 높거나 더 낮은 전류 밀도를 달성하기 위해, 스테핑 (step) 되거나 그렇지 않으면 변경된다. 임의의 이론 또는 작동 메커니즘에 의해 한정되기를 바라지는 않지만, 전류에서의 이들 펄스들/변화들이 기판 표면에 흡착된 첨가제들을 재분배시킴으로써 웨이퍼 상의 초기 금속 핵형성을 수정하는데 사용될 수도 있음이 믿어진다.In other implementations, a known immersed region of the wafer may be used to calculate an applied current that will produce a specific applied current density for all points of the wafer during most of the entry process, and then a series of one or more forward And / or reverse current pulses are applied to the wafer either after termination of the immersion or towards its termination or shortly after immersion is complete. Figures 5A-C illustrate this approach. The current pulses may be relatively high current pulses, low current pulses, or no current pulses. In certain embodiments, the pulse results from a temporary interruption of the current applied to the wafer (i.e., no current pulse). In some embodiments, instead of the current being pulsed, the current is stepped or otherwise altered to achieve a higher or lower current density than during immersion. While not wishing to be bound by any theory or operating mechanism, it is believed that these pulses / changes in current may be used to modify the initial metal nucleation on the wafer by redistributing the adsorbed additives to the substrate surface.

도 5a는 침지 동안 시간에 걸친 웨이퍼의 침지된 영역을 도시한다. 도 5b는 침지 동안의 전류 프로파일을 도시한다. 전류는, 웨이퍼의 침지된 영역이 증가함에 따라 증분적으로 증가한다. 시간 t1에서, 순방향 전류 펄스는 일 기간의 시간 (예를 들어, 10ms) 동안 인가된다. 전류 펄스는 작은 양의 시간 동안 기판 표면에서 더 높은 전류 밀도를 생성하며, 표면에서 금속의 신속한 핵형성을 이끌 수도 있다. 시간 t2에서, 전류는, 기판 표면 상의 금속 핵형성을 추가적으로 정밀하게 튜닝하기 위해 작은 시간 기간 (예를 들어, 10ms) 동안 반전된다. 시간 t3에서, 전류는 대략적으로, t1의 펄스 전의 값으로 리턴한다. 도 5c는 침지 동안의 결과적인 전류 밀도 프로파일을 도시한다.Figure 5A shows the immersed area of the wafer over time during immersion. Figure 5b shows the current profile during immersion. The current increases incrementally as the immersed area of the wafer increases. At time t1, the forward current pulse is applied for a period of time (e.g., 10 ms). The current pulses generate a higher current density at the substrate surface for a small amount of time and may lead to rapid nucleation of the metal at the surface. At time t2, the current is inverted for a small period of time (e.g., 10 ms) to further precisely tune the metal nucleation on the substrate surface. At time t3, the current approximately returns to the value before the pulse of t1. Figure 5C shows the resulting current density profile during immersion.

특정한 구현들에서, 더 짧거나 더 긴 펄스 시간들 (예를 들어, 약 1 내지 30ms 사이) 이 사용될 수도 있다. 펄스들은, 더 높거나 더 낮은 전류 밀도 (예를 들어, 약 ±0.1 내지 ±500mA/cm² 사이) 를 달성하는데 사용될 수도 있다. 대안적으로, 펄스 대신, 전류는 더 높거나 더 낮은 전류 밀도 (예를 들어, 약 ±0.1 내지 ±500mA/cm² 사이) 로 스테핑될 수도 있으며, 여기서, 전류는, 웨이퍼가 전기도금 용액으로의 진입을 완료하는 시간의 양 동안 유지된다. 각각의 펄스/스텝의 수, 주파수, 및 크기는 원하는 바에 따라 변경될 수도 있다. 일 실시형태에서, 단일 펄스 또는 스텝이 사용된다. 다른 실시형태들에서, 다수의 펄스들 (예를 들어, 2개의 펄스들, 또는 5개 이하의 펄스들, 10개 이하의 펄스들, 또는 10보다 큰 수의 펄스들) 이 사용된다. 추가적인 실시형태들에서, 다수의 스텝들 (예를 들어, 약 2 내지 1000개의 스텝들, 5개 이상의 스텝들, 10개 이상의 스텝들, 20개 이상의 스텝들, 또는 약 100개 이상의 스텝들) 이 사용된다. 스텝들 사이의 시간이 감소함에 따라, 스텝들의 수가 일반적으로 증가할 것이다. 더 높은 수의 스텝들을 사용하는 것은 전류 밀도 프로파일이 시간에 걸쳐 주의깊게 제어되게 한다. 특정한 실시형태들에서, 전류는 별개의 스텝들 없이 시간에 걸쳐 램핑 업된다 (즉, 전류는, 그것이 원하는 레벨에 도달할 때까지 연속적으로 증가한다). 추가적으로, 펄스들/스텝들의 주파수 및/또는 크기는 단일 기판을 프로세싱하는 과정에 걸쳐 변경될 수도 있다. 펄싱된/스텝된 전류의 사용은 특정한 실시형태들에서, 더 평활하고 더 균일한 막을 초래할 수도 있다.In certain implementations, shorter or longer pulse times (e.g., between about 1 and 30 ms) may be used. The pulses may be used to achieve higher or lower current densities (e.g., between about ± 0.1 and ± 500 mA / cm ² ). Alternatively, instead of a pulse, the current may be stepped to a higher or lower current density (e.g., between about 0.1 and 500 mA / cm ² ), where the current is applied to the wafer as the electroplating solution And is maintained for the amount of time to complete the entry. The number, frequency, and size of each pulse / step may vary as desired. In an embodiment, a single pulse or step is used. In other embodiments, multiple pulses (e.g., two pulses, or no more than five pulses, no more than ten pulses, or more than ten pulses) are used. In further embodiments, a plurality of steps (e.g., from about 2 to 1000 steps, 5 or more steps, 10 or more steps, 20 or more steps, or about 100 steps) Is used. As the time between steps decreases, the number of steps will generally increase. Using a higher number of steps allows the current density profile to be carefully controlled over time. In certain embodiments, the current ramps up over time (i.e., the current continuously increases until it reaches the desired level) without separate steps. Additionally, the frequency and / or magnitude of the pulses / steps may change over the course of processing a single substrate. The use of pulsed / stepped currents in certain embodiments may result in a smoother, more uniform film.

관련 구현은, 도 6a-c에 도시된 것들과 같은 다른 펄스 트레인들 또는 전류 스텝들을 사용하는 것을 수반한다. 도 6a는 침지 동안 시간에 걸친 침지된 영역을 도시한다. 도 6b는 침지 동안 웨이퍼에 인가된 전류 펄스 트레인의 일 예를 도시한다. 이러한 예에서, 일련의 증가한 전류 펄스들이 인가된다. 도 6c는 도 6b에 도시된 인가된 전류로부터 초래하는 전류 밀도를 도시한다. 다양한 실시형태들에서, 전류는, 웨이퍼가 배스에 진입함에 따라 펄싱 및/또는 스텝되며, 침지의 과정에 걸쳐 전류 밀도 펄스들 및/또는 스텝들을 초래한다. 몇몇 구현들에서, 전류 펄스들 및/또는 스텝들은, 웨이퍼가 먼저 도금 용액에 진입한 경우 시작한다. 다른 구현들에서, 웨이퍼가 침지하기 시작한 이후 일 기간의 시간 (예를 들어, 웨이퍼가 침지하기 시작한 이후 약 1ms, 약 5ms, 또는 약 10ms) 까지, 또는 웨이퍼의 특정한 부분이 침지되기 전까지 (예를 들어, 웨이퍼의 약 5%, 약 10%, 또는 약 50%가 침지된 이후), 펄스들/스텝들은 시작하지 않는다. 펄스들은 순방향 펄스들 또는 역방향 펄스들일 수도 있으며, 그들은 높은 전류, 낮은 전류, 또는 전류 없음일 수도 있다. 역방향 펄스는 표면으로부터의 작은 양들의 금속의 제거를 초래할 수도 있으며, 이는 특정한 구현들에서 유익할 수도 있다. 펄스들은 약 1 내지 30ms 사이 또는 그보다 길게 지속될 수도 있으며, 침지의 전체 과정에 걸쳐 또는 침지의 일부 동안 발생할 수도 있다. 펄스들/스텝들은, 더 높거나 더 낮은 전류 밀도들 (예를 들어, 약 ±0.1 내지 ±500mA/cm² 사이) 을 달성하는데 사용될 수도 있다. 이러한 구현은, 웨이퍼 표면 상의 금속 핵형성을 더 양호하게 제어하기 위해, 웨이퍼 침지 동안 및 웨이퍼 침지 직후 양자에서 전류 펄싱 및/또는 스테핑을 가능하게 하도록 이전의 접근법과 결합될 수도 있다. 특정한 실시형태들에서, 다수의 펄스들 (예를 들어, 2개의 펄스들, 5개 이하의 펄스들, 10개 이하의 펄스들, 또는 10개 초과의 수의 펄스들) 이 사용된다. 추가적인 실시형태들에서, 다수의 스텝들 (예를 들어, 약 2 내지 1000개의 스텝들, 5개 이상의 스텝들, 10개 이상의 스텝들, 약 20개 이상의 스텝들, 또는 약 100개 이상의 스텝들) 이 사용된다. 몇몇 경우들에서, 펄스들 및 단계들 양자가 침지 동안 사용된다.Related implementations involve the use of other pulse trains or current steps such as those shown in Figures 6A-C. Figure 6a shows an immersed area over time during immersion. 6B shows an example of a current pulse train applied to a wafer during immersion. In this example, a series of increased current pulses are applied. Figure 6c shows the current density resulting from the applied current shown in Figure 6b. In various embodiments, the current is pulsed and / or stepped as the wafer enters the bath, resulting in current density pulses and / or steps throughout the process of immersion. In some implementations, the current pulses and / or steps begin when the wafer first enters the plating solution. In other implementations, until a period of time after the wafer begins to damp (e.g., about 1 ms, about 5 ms, or about 10 ms after the wafer begins to damp), or until a particular portion of the wafer is dipped After about 5%, about 10%, or about 50% of the wafer is immersed), the pulses / steps do not start. The pulses may be forward pulses or reverse pulses, and they may be high current, low current, or no current. The reverse pulse may result in the removal of small amounts of metal from the surface, which may be beneficial in certain implementations. The pulses may last between about 1 and 30 ms or longer, and may occur throughout the entire process of immersion or during a portion of immersion. The pulses / steps may be used to achieve higher or lower current densities (e.g., between about ± 0.1 and ± 500 mA / cm ² ). Such an implementation may be combined with previous approaches to enable current pulsing and / or stepping both during and after wafer immersion in order to better control metal nucleation on the wafer surface. In certain embodiments, multiple pulses (e.g., two pulses, no more than five pulses, no more than ten pulses, or more than ten pulses) are used. In further embodiments, a plurality of steps (e.g., from about 2 to 1000 steps, 5 or more steps, 10 or more steps, about 20 or more steps, or about 100 steps) Is used. In some cases, both the pulses and the steps are used during immersion.

웨이퍼들이 도금 배스에 진입할 경우 웨이퍼들에 인가된 전류를 동적으로 제어하기 위해 이들 기술들을 이용함으로써, 예를 들어, 웨이퍼 표면에서 금속 핵형성을 제어하여, 그에 의해, 더 평활하고 더 균일한 금속 증착들을 획득하는 것이 가능하다. 도금된 표면의 거칠기를 계산하기 위해, 도 3에 도시된 것과 같은 광 산란 이미지들은, 원자력 현미경 (AFM) 거칠기 데이터에 반사 (reflexivity) 맵들 (즉, 헤이즈 맵들) 을 직접적으로 상관시키는데 사용될 수도 있다. 교정 곡선은, 2개의 피스 (piece) 들의 반도체 방법 사이에서 설정될 수도 있으며, 이러한 기술은 참조로서 여기에 포함된 미국 특허 제 7,286,218호에 추가적으로 설명되어 있다. 이러한 타입의 교정은, 여기에 기재된 거칠기의 RMS (Root Mean Squared) 값들을 계산하는데 사용되었다. 헤이즈 맵들에서, 더 밝은 영역들은, 이들 영역들이 더 평활한 표면 영역들과 비교하여 증가된 양의 광을 산란시키므로, 더 거친 표면의 영역들에 대응하는 것으로 알려져 있다.By using these techniques to dynamically control the currents applied to the wafers when the wafers enter the plating bath, for example, by controlling metal nucleation at the wafer surface, thereby creating a smoother, more uniform metal It is possible to obtain deposits. To calculate the roughness of the plated surface, light scatter images, such as that shown in Figure 3, may be used to directly correlate reflexivity maps (i.e., haze maps) to atomic force microscope (AFM) roughness data. The calibration curve may be set between semiconductor methods of two pieces, and this technique is further described in U.S. Patent No. 7,286,218 incorporated herein by reference. This type of calibration was used to calculate the Root Mean Squared (RMS) values of the roughness described herein. In the haze maps, the lighter areas are known to correspond to the areas of the rougher surface, since these areas scatter an increased amount of light compared to smoother surface areas.

도 7a-d는, 웨이퍼들에 걸쳐 관측된 웨이퍼 표면 거칠기 (좌측 패널들) 및 광 산란 기반 헤이즈 맵들로부터의 결과적인 히스토그램 데이터 (우측 패널들) 를 도시하는 그러한 광 산란 기반 헤이즈 맵들을 도시한다. 더 평활한 표면들은, 더 낮은 값들 주변에 중심이 있는 더 협소한 분포들을 갖는 히스토그램들에 대응한다. 도 7a-7d (및 도 8a-8c 및 9a-9d) 의 헤이즈 맵들에서 관측되는 동심원들은 방법 툴/방법에 의해 초래된다. 도 7a-7d에 대한 모든 진입 속도들은 6cm²/ms이다. 도 7a는 종래의 정전위 진입 조건들 하에서 도금된 웨이퍼에 관한 것이다. 헤이즈 맵은, 특히 웨이퍼의 상단에서의 상당한 광 산란을 나타낸다. 추가적으로, 도 7a의 히스토그램은 비교적 높은 값 주변에 중심이 있고, 더 높은 값들을 향한 실질적인 테일을 포함한다. 정전위 진입 조건에 대한 평균 RMS 거칠기는, 3.43nm이도록 교정 커브로부터 계산된다. 도 7b는, 도 4b-4c에 도시된 기술에 따라 침지 동안 15mA/cm²의 일정한 전류 밀도로 도금된 웨이퍼에 관한 것이다. 도 7b의 헤이즈 맵은, 도 7a의 정전위 진입 경우에서보다 더 적은 광 산란을 나타낸다. 유사하게, 도 7b의 히스토그램은 더 낮은 값에 중심이 있고, 도 7a에서보다 더 협소하다. 도 7b에서의 웨이퍼에 대한 RMS 거칠기는 2.50nm 이도록 계산된다. 도 7c는, 초기 침지 기간 동안 15mA/cm2의 일정한 전류 밀도로 도금되고, 그 후, (역방향 펄스 없이) 도 5b-5c에 도시된 것과 유사한 파형을 사용하여 침지의 최종 50ms 동안 30mA/cm²의 전류 밀도로 도금된 웨이퍼에 관한 것이다. 여기서, 헤이즈 맵은 도 7의 정전위 진입 경우에서보다 더 균일하게 나타나며, 히스토그램들은 더 협소하고 더 낮은 값 주변에 중심이 있다. 도 7c의 평균 RMS 거칠기는 2.51nm 이도록 계산된다. 도 7d는, 초기 침지 기간 동안 15mA/cm²의 전류 밀도로 도금되고, 그 후, 침지의 최종 30ms 동안 일련의 3개의 10ms 스텝들로 노출되는 웨이퍼에 관한 것이다. 제 1 스텝은 30mA/cm²의 10ms 펄스이고, 제 2 스텝은 0mA/cm²의 10ms 펄스이며, 제 3 스텝은 다른 30mA/cm²의 10ms 펄스이다. 도 7b 및 도 7c와 유사하게, 도 7d의 헤이즈 맵은 도 7a의 정전위 진입 경우에서보다 더 균일하게 나타나며, 히스토그램은 더 협소하고 더 낮은 값 주변에 중심이 있다. 도 7d의 평균 RMS 거칠기는 2.55nm 이도록 계산된다. 도 7b-7d의 웨이퍼들 각각은, 도 7a의 정전위 진입 조건들 하에서 도금된 웨이퍼와 비교하여 개선된 표면 평활도를 나타낸다. 가장 평활한 표면 (가장 낮은 RMS 거칠기 값) 은 도 7b의 웨이퍼에서 달성되었으며, (펄스들 또는 스텝들 없는) 침지 동안의 일정한 전류 밀도에 대응한다. 그러나, RMS 값들은 도 7b-7d 사이에서 공평하게 가까웠으며 (close), 따라서, 이들 기술들 각각은 표면 평활도/균일도를 증가시키는데 사용될 수도 있다. 사용된 기술은 웨이퍼의 특정한 사용 또는 표면, 사용된 전해질, 또는 다양한 다른 고려사항들에 기초하여 선택될 수도 있다. 도 7a-7d에 관한 도금 조건들 및 거칠기 결과들이 표 1에 요약되어 있다.Figures 7A-D show such light scattering-based haze maps illustrating the resulting wafer surface roughness (left panels) and the resulting histogram data (right panels) from light scattering based haze maps across the wafers. Smoother surfaces correspond to histograms with more narrow distributions centered around lower values. The concentric circles observed in the haze maps of Figures 7a-7d (and Figures 8a-8c and 9a-9d) are caused by the method tool / method. All entry rates for Figures 7A-7D are 6 cm ² / ms. Figure 7A relates to a plated wafer under conventional static entry conditions. Haze maps show significant light scattering, especially at the top of the wafer. Additionally, the histogram of Figure 7A is centered around a relatively high value and includes a substantial tail towards higher values. The average RMS roughness for the electrostatic entry condition is calculated from the calibration curve to be 3.43 nm. 7B relates to a wafer plated at a constant current density of 15 mA / cm < ² > during immersion according to the technique shown in Figs. 4B-4C. The haze map in Fig. 7B shows less light scattering than in the case of the electrostatic potential entry in Fig. 7A. Similarly, the histogram of FIG. 7B is centered on a lower value and is narrower than in FIG. 7A. The RMS roughness for the wafer in Fig. 7B is calculated to be 2.50 nm. Fig. 7C shows a graph of a current density of 30 mA / cm < ² > during the last 50 ms of immersion using a waveform similar to that shown in Figs. 5b-5c (without reverse pulse) To wafers plated at current densities. Here, the haze map appears more uniform than in the case of the electrostatic potential entry of Fig. 7, and the histograms are narrower and centered around lower values. The mean RMS roughness of Figure 7c is calculated to be 2.51 nm. Figure 7d relates to a wafer that is plated at a current density of 15 mA / cm < ² > during the initial immersion period and then exposed in a series of three 10 ms steps for the last 30 ms of immersion. The first step is a 10 ms pulse of 30 mA / cm ² , the second step is a 10 ms pulse of 0 mA / cm ² , and the third step is another 10 ms pulse of 30 mA / cm ² . Similar to Figures 7b and 7c, the haze map of Figure 7d appears more uniform than in the case of the electrostatic potential entry of Figure 7a, with the histogram being more narrow and centered around lower values. The mean RMS roughness of Figure 7d is calculated to be 2.55 nm. Each of the wafers in Figures 7B-7D exhibits improved surface smoothness compared to the plated wafer under the electrostatic entry conditions of Figure 7A. The smoothest surface (lowest RMS roughness value) was achieved in the wafer of FIG. 7B and corresponds to a constant current density during immersion (without pulses or steps). However, the RMS values are fairly close between Figures 7b-7d, and thus each of these techniques may be used to increase surface smoothness / uniformity. The technique used may be selected based on the particular use or surface of the wafer, the electrolyte used, or various other considerations. Plating conditions and roughness results for Figs. 7A-7D are summarized in Table 1. < tb >< TABLE >

도 8a-8c는, 일 범위의 인가된 일정한 전류 밀도들에 대한, 웨이퍼들에 걸쳐 관측된 웨이퍼 표면 거칠기 (좌측 패널들) 및 광 산란 기반 헤이즈 맵들로부터의 결과적인 히스토그램 데이터 (우측 패널들) 를 도시하는 그러한 광 산란 기반 헤이즈 맵들을 도시한다. 웨이퍼들을 준비할 시에 전류 펄스들 또는 스텝들이 사용되지 않았다. 도 8a-8c는, 표면 거칠기가 일정하게 인가된 전류 밀도에 직접 의존한다는 것을 나타낸다. 상세하게, 도 8a는 7.5mA/cm²으로 도금된 웨이퍼에 관한 것이고, 도 8b는 15mA/cm²으로 도금된 웨이퍼에 관한 것이며, 도 8c는 30mA/cm²으로 도금된 웨이퍼에 관한 것이다. 이러한 범위에 걸쳐, 평균 거칠기는 증가한 전류 밀도에 따라 증가되었으며, 진입 조건들 및 거칠기 결과들이 표 2에 요약되어 있다. 그러나, 주어진 웨이퍼에 대해 최상의 결과들을 제공하는 인가된 전류 및 전류 밀도는, 도금될 표면의 특징들 (예를 들어, 시드 두께, 시드 조성 등) 에 의존할 것이다.8A-8C show the resultant histogram data (right panels) from wafer surface roughness (left panels) and light scattering-based haze maps observed across the wafers for a range of applied constant current densities Lt; / RTI > illustrates such light scattering-based haze maps as shown. No current pulses or steps were used in preparing the wafers. 8A-8C show that the surface roughness is directly dependent on the current density applied constantly. Specifically, Figure 8a is directed to a wafer coated with 7.5mA / cm ^2, Figure 8b is related to a wafer coated with 15mA / cm ^2, Figure 8c, to a wafer coated with 30mA / cm ^2. Over this range, the average roughness increased with increasing current density, and the entry conditions and roughness results are summarized in Table 2. However, the applied current and current density, which provide the best results for a given wafer, will depend on the characteristics of the surface to be plated (e.g., seed thickness, seed composition, etc.).

도 9a-9c는, 일 범위의 진입 속도들에 대한, 웨이퍼들에 걸쳐 관측된 웨이퍼 표면 거칠기 (좌측 패널들) 및 광 산란 기반 헤이즈 맵들로부터의 결과적인 히스토그램 데이터 (우측 패널들) 를 도시하는 그러한 광 산란 기반 헤이즈 맵들을 도시한다. 도 9d는, 도금되지 않았던 제어 없는 (bare) 웨이퍼로부터의 결과적인 히스토그램 및 헤이즈 맵들을 도시한다. 도 9a-9c에 관한 웨이퍼들은 모두 15mA/cm²의 일정한 전류 밀도로 도금되었으며, 전류 펄스들 또는 스텝들이 침지 동안 사용되지 않았다. 이들 웨이퍼들에 대한 진입 속도들은 3cm²/ms (도 9a), 6cm²/ms (도 9b), 및 7.5cm²/ms (도 9c) 였다. 이러한 범위에 걸쳐, 표면 거칠기는 증가한 진입 속도에 따라 감소하였다. 즉, 더 신속한 진입 속도들은 더 평활한 도금된 표면들을 초래했다. 제어 웨이퍼는, 드러난 웨이퍼에 존재하는 고유한 거칠기 (약 2.05nm) 를 예시하고, 하부 표면보다 단지 약간 더 거친 도금된 막들을 더 높은 진입 속도들 (예를 들어, 7.5cm²/ms) 이 생성한다는 것을 나타내기 위해 포함된다. 진입 조건들 및 결과적인 거칠기가 표 3에 요약되어 있다.FIGS. 9A-9C illustrate the wafer surface roughness (left panels) observed over the wafers and the resulting histogram data (right panels) from light scattering-based haze maps for a range of entry velocities Light scattering-based haze maps. Figure 9d shows the resulting histogram and haze maps from uncapped bare wafers. 9A-9C were all plated with a constant current density of 15 mA / cm < ² >, and no current pulses or steps were used during the immersion. The entry rates for these wafers were 3 cm ² / ms (FIG. 9A), 6 cm ² / ms (FIG. 9B), and 7.5 cm ² / ms (FIG. Over this range, surface roughness decreased with increasing penetration rate. That is, faster penetration rates resulted in smoother plated surfaces. Control wafers illustrate the inherent roughness (about 2.05 nm) present in exposed wafers and produce plated films that are only slightly coarser than the underlying surface with higher penetration rates (e.g., 7.5 cm ² / ms) Quot; is < / RTI > Entry conditions and resulting roughness are summarized in Table 3.

도 10은, 종래의 정전위 진입 기술들과 비교하여 동적 전류 램핑 진입 기술들을 사용한 경우 더 평활한 표면들이 초래된다는 것을 도시한 부가적인 지지를 제공한다. 상세하게, 도 10은, 정전위 진입 (좌측) 및 동적 전류 램핑 진입 (우측) 을 사용하여 증착된 구리의 대표적인 AFM 이미지들을 도시한다. 평균 RMS 거칠기 값들은 각각의 웨이퍼 상의 3개의 상이한 포인트들, 즉 (1) 웨이퍼의 진입 에지 근처 (즉, 먼저 도금 배스에 진입하는 웨이퍼의 부분), (2) 웨이퍼의 중간 근처, 및 (3) 웨이퍼의 침지 에지 근처 (즉, 마지막으로 도금 배스에 진입하는 웨이퍼의 부분) 에서 계산되었다. 이들 웨이퍼 위치들은 또한, 도 1b에 도시되어 있다. 이들 위치들에서의 계산된 거칠기 값들은, 드러난 패터닝되지 않은 시드에 관련된 데이터를 또한 포함하는 표 4에 요약되어 있다.Figure 10 provides additional support showing that smoother surfaces result when using dynamic current ramping entry techniques as compared to conventional static entry techniques. In particular, FIG. 10 shows representative AFM images of copper deposited using electrostatic entry (left) and dynamic current ramping entry (right). The average RMS roughness values are determined by three different points on each wafer: (1) near the entry edge of the wafer (i.e., the portion of the wafer that first enters the plating bath), (2) near the middle of the wafer, and (3) Was calculated near the immersion edge of the wafer (i.e., the portion of the wafer that finally entered the plating bath). These wafer positions are also shown in Figure IB. The calculated roughness values at these locations are summarized in Table 4, which also includes data related to exposed un-patterned seeds.

도 11은, 동적 전류 램핑된 진입이 피쳐들에서 관측된 보이드들의 수에서의 감소를 제공한다는 것을 나타내는 바 그래프를 도시한다. 정전위 진입 (POT) 은 (19) 에서 가장 높은 수의 보이드들을 나타냈다. 전류 램핑된 진입들은, 특히 트렌치 피쳐들에서 더 작은 관측가능한 보이드들을 나타냈다. 전류 램핑된 진입 경우들의 세트 내에서, 관측가능한 보이드들의 수는 증가한 전류 밀도에 따라 감소했다. 도 11에서 사용된 샘플들은 화학적 기계적으로 연마되지 않았다. 따라서, 보이드들에서의 감소는, 전류 램핑된 진입 기술의 직접적인 결과, 및 시드 용해를 최소화시키고 금속의 신속한 핵형성을 이끌어 내기 위해 진입 동안 웨이퍼에 인가된 높은 전류 밀도들의 대응하여 개선된 제어이다.Figure 11 shows a bar graph showing that dynamic current ramped entry provides a reduction in the number of voids observed in the features. Potential entry (POT) showed the highest number of voids in (19). Current ramped entries showed smaller observable voids, especially in trench features. Within the set of current ramped entry cases, the number of observable voids decreased with increasing current density. The samples used in Figure 11 were not chemically and mechanically polished. Thus, reduction in voids is a correspondingly improved control of the high current densities applied to the wafer during entry to minimize seed dissolution and lead to rapid nucleation of the metal, which is a direct consequence of current ramped entry techniques.

여기에 기재된 실시형태들은, 기판 상으로 금속을 전기도금하는 개선된 방법들을 제공한다. 침지 프로세스 동안 임의의 주어진 시간에 침지되는 웨이퍼의 영역을 고려함으로써, 수 개의 이점들이 실현된다. 이들 이점들은, 기판이 전해질에 진입한 경우 기판에 걸쳐 인가된 전류 밀도의 개선된 제어, 도금된 표면의 감소된 전체 표면 거칠기, 시드층의 개선된 보호, 더 적은 보이드들, 및 기판 표면 상의 금속의 핵형성에 대한 더 양호한 제어를 포함한다. 더 평활한 표면들을 갖는 도금된 금속 막들을 생성함으로써, (비-균일한 두께의 표면들을 연마할 경우 발생하는) 화학적 기계적 연마 기술들을 통해 도입된 결함들의 수가 상당히 감소될 것이다.The embodiments described herein provide improved methods of electroplating metal onto a substrate. Several advantages are realized by considering the area of the wafer that is immersed at any given time during the immersion process. These advantages include improved control of the current density applied across the substrate when the substrate enters the electrolyte, reduced overall surface roughness of the plated surface, improved protection of the seed layer, less voids, Lt; RTI ID = 0.0 > nucleation. &Lt; / RTI > By creating plated metal films with smoother surfaces, the number of defects introduced through chemical mechanical polishing techniques (which occurs when polishing non-uniform thickness surfaces) will be significantly reduced.

장치Device

여기에 기재된 전기도금 방법들 중 몇몇은 다양한 전기도금 툴 장치들을 참조하여 설명될 수 있고, 그 장치들의 맥략에서 이용될 수도 있다. 기판 침지를 포함하는 전기도금 및 여기에 기재된 다른 방법들은 더 큰 전기도금 장치를 형성하는 컴포넌트들에서 수행될 수 있다. 도 12는 예시적인 전기도금 장치의 상면도의 개략도를 도시한다. 전기도금 장치 (1200) 는 3개의 별개의 전기도금 모듈들 (1202, 1204, 및 1206) 을 포함할 수 있다. 전기도금 장치 (1200) 는 또한, 다양한 프로세스 동작들에 대해 구성되는 3개의 별개의 모듈들 (1212, 1214, 및 1216) 을 포함할 수 있다. 예를 들어, 몇몇 실시형태들에서, 모듈들 (1212, 1214, 및 1216) 중 하나 이상은 스핀 린스 건조 (SRD) 모듈 및 모듈 (1214) 일 수도 있다. 다른 실시형태들에서, 모듈들 (1212, 1214, 및 1216) 중 하나 이상은 사후-전기충진 모듈 (PEM) 들일 수도 있으며, 이들 각각은, 그들이 전기도금 모듈들 (1202, 1204, 및 1206) 중 하나에 의해 프로세싱된 이후 에지 베벨 제거, 후면측 에칭, 및 산 세정과 같은 기능을 수행하도록 구성된다.Some of the electroplating methods described herein may be described with reference to various electroplating tool devices, and may be used in the context of such devices. Electroplating including substrate immersion and other methods described herein can be performed in components that form a larger electroplating device. 12 shows a schematic view of a top view of an exemplary electroplating apparatus. Electroplating apparatus 1200 may include three separate electroplating modules 1202, 1204, and 1206. Electroplating apparatus 1200 may also include three separate modules 1212, 1214, and 1216 configured for various process operations. For example, in some embodiments, one or more of modules 1212, 1214, and 1216 may be a spin-rinse dry (SRD) module and module 1214. In other embodiments, one or more of the modules 1212, 1214, and 1216 may be post-electrical charging modules (PEMs), each of which may include one or more of the electroplating modules 1202, 1204, Edge bevel removal, rear side etching, and pickling after being processed by one.

전기도금 장치 (1200) 는 중앙 전기증착 챔버 (1224) 를 포함한다. 중앙 전기증착 챔버 (1224) 는, 전기도금 모듈들 (1202, 1204, 및 1206) 에서 전기도금 용액으로서 사용되는 화학 용액을 보유하는 챔버이다. 전기증착 장치 (1200) 는 또한, 전기도금 용액에 대한 첨가제들을 저장 및 전달할 수도 있는 투여 (dosing) 시스템 (1226) 을 포함한다. 화학 희석 모듈 (1222) 은 에천트로서 사용될 화학물질 (chemical) 들을 저장 및 혼합할 수도 있다. 여과 및 펌핑 유닛 (1228) 은 중앙 전기증착 챔버 (1224) 에 대한 전기도금 용액을 필터링하고, 그것을 전기도금 모듈들로 펌핑 (pump) 할 수도 있다.Electroplating apparatus 1200 includes a central electrodeposition chamber 1224. The central electrodeposition chamber 1224 is a chamber that holds the chemical solution used as an electroplating solution in the electroplating modules 1202, 1204, and 1206. The electrical vapor deposition apparatus 1200 also includes a dosing system 1226 that may store and deliver additives to the electroplating solution. The chemical dilution module 1222 may also store and mix chemicals to be used as an etchant. The filtering and pumping unit 1228 may filter the electroplating solution for the central electrodeposition chamber 1224 and pump it to the electroplating modules.

시스템 제어기 (1230) 는, 전기증착 장치 (1200) 를 동작시키는데 요구되는 전자 및 인터페이스 제어들을 제공한다. (하나 이상의 물리적 또는 논리적 제어기들을 포함할 수도 있는) 시스템 제어기 (1230) 는 전기도금 장치 (1200) 의 속성들 중 몇몇 또는 전부를 제어한다. 시스템 제어기 (1230) 는 통상적으로, 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함한다. 프로세서는, 중앙 프로세싱 유닛 (CPU) 또는 컴퓨터, 아날로그 및/또는 디지털 입력/출력 접속들, 스테퍼 모터 제어기 보드들, 및 다른 유사한 컴포넌트들을 포함할 수도 있다. 여기에 설명된 바와 같은 적절한 제어 동작들을 구현하기 위한 명령들은 프로세서 상에서 실행될 수도 있다. 이들 명령들은, 시스템 제어기 (1230) 와 연관된 메모리 디바이스들 상에 저장될 수도 있거나, 그들은 네트워크를 통해 제공될 수도 있다. 특정한 실시형태들에서, 시스템 제어기 (1230) 는 시스템 제어 소프트웨어를 실행한다.The system controller 1230 provides the electronics and interface controls required to operate the electrical deposition apparatus 1200. A system controller 1230 (which may include one or more physical or logical controllers) controls some or all of the attributes of the electroplating apparatus 1200. System controller 1230 typically includes one or more memory devices and one or more processors. The processor may include a central processing unit (CPU) or computer, analog and / or digital input / output connections, stepper motor controller boards, and other similar components. The instructions for implementing the appropriate control operations as described herein may be executed on the processor. These instructions may be stored on the memory devices associated with the system controller 1230, or they may be provided over a network. In certain embodiments, system controller 1230 executes system control software.

전기증착 장치 (1200) 내의 시스템 제어 소프트웨어는, 타이밍, 전해질 컴포넌트들의 혼합, 유입구 압력, 도금 셀 압력, 도금 셀 온도, 기판 온도, 기판 및 임의의 다른 전극들에 인가된 전류 및 전위, 기판 위치, 기판 회전, 및 전기증착 장치 (1200) 에 의해 수행되는 특정한 프로세스의 다른 파라미터들을 제어하기 위한 명령들을 포함할 수도 있다. 상세하게, 시스템 제어 로직은 또한, 기판을 침지시키고, 전체 침지 프로세스 동안 기판의 외관 상에 실질적으로 균일한 전류 밀도를 제공하도록 맞춤화된 전류를 인가하기 위한 명령들을 포함할 수도 있다. 제어 로직은 또한, 침지 동안 및/또는 침지 후에 기판에 전류를 펄싱하는 명령들을 제공할 수도 있다. 시스템 제어 로직은 임의의 적절한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브-루틴들 또는 제어 오브젝트들은, 다양한 프로세스 툴 프로세스들을 수행하는데 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 기입될 수도 있다. 시스템 제어 소프트웨어는, 임의의 적절한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다. 로직은 또한, 프로그래밍가능한 로직 디바이스 (예를 들어, FPGA), ASIC, 또는 다른 적절한 차량 내의 하드웨어로서 구현될 수도 있다.The system control software in the electro-deposition apparatus 1200 may be programmed to determine the timing, the mix of electrolyte components, the inlet pressure, the plating cell pressure, the plating cell temperature, the substrate temperature, the current and potential applied to the substrate and any other electrodes, Substrate rotation, and other parameters of a particular process performed by the electrodeposition device 1200. [0064] In detail, the system control logic may also include instructions to immerse the substrate and apply a customized current to provide a substantially uniform current density on the exterior of the substrate during the entire immersion process. The control logic may also provide instructions to pulsate the current to the substrate during and / or after immersion. The system control logic may be configured in any suitable manner. For example, various process tool component sub-routines or control objects may be written to control the operation of the process tool components required to perform the various process tool processes. The system control software may be coded in any suitable computer readable programming language. The logic may also be implemented as hardware in a programmable logic device (e.g., an FPGA), an ASIC, or other suitable vehicle.

몇몇 실시형태들에서, 시스템 제어 로직은, 상술된 다양한 파라미터들을 제어하기 위한 입력/출력 제어 (IOC) 시퀀싱 명령들을 포함한다. 예를 들어, 전기도금 프로세스의 각각의 페이즈 (phase) 는 시스템 제어기 (1230) 에 의한 실행을 위한 하나 이상의 명령들을 포함할 수도 있다. 침지 프로세스 페이즈 동안 프로세스 조건들을 셋팅하기 위한 명령들은 대응하는 침지 레시피 페이즈에 포함될 수도 있다. 몇몇 실시형태들에서, 전기도금 레시피 페이즈들은 순차적으로 배열될 수도 있어서, 전기도금 프로세스 페이즈에 대한 모든 명령들이 그 프로세스 페이즈와 동시에 실행되게 한다.In some embodiments, the system control logic includes input / output control (IOC) sequencing instructions for controlling the various parameters described above. For example, each phase of the electroplating process may include one or more instructions for execution by the system controller 1230. Instructions for setting process conditions during the immersion process phase may be included in the corresponding immersion recipe phase. In some embodiments, the electroplating recipe phases may be sequenced so that all instructions for the electroplating process phase are executed concurrently with the process phase.

제어 로직은, 몇몇 실시형태들에서, 프로그램들 또는 프로그램들의 섹션들과 같은 다양한 컴포넌트들로 분할될 수도 있다. 이러한 목적을 위한 로직 컴포넌트들의 예들은 기판 위치결정 컴포넌트, 전해질 조성 제어 컴포넌트, 압력 제어 컴포넌트, 가열기 제어 컴포넌트, 및 전위/전류 전력 공급 제어 컴포넌트를 포함한다.The control logic may, in some embodiments, be partitioned into various components, such as programs or sections of programs. Examples of logic components for this purpose include a substrate positioning component, an electrolyte composition control component, a pressure control component, a heater control component, and a potential / current power supply control component.

몇몇 실시형태들에서, 시스템 제어기 (1230) 와 연관된 사용자 인터페이스가 존재할 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.In some embodiments, there may be a user interface associated with the system controller 1230. The user interface may include display software, graphical software displays of device and / or process conditions, and user input devices such as pointing devices, keyboards, touchscreens, microphones, and the like.

몇몇 실시형태들에서, 시스템 제어기 (1230) 에 의해 조정된 파라미터들은 프로세스 조건들에 관한 것일 수도 있다. 비-제한적인 예들은 배스 조건들 (온도, 조성, 및 유동율), 다양한 스테이지들에서의 기판 위치 (회전 레이트, 선형 (수직) 속도, 수평으로부터의 각도) 등을 포함한다. 이들 파라미터들은, 사용자 인터페이스를 이용하여 입력될 수도 있는 레시피의 형태로 사용자에게 제공될 수도 있다.In some embodiments, the parameters adjusted by the system controller 1230 may be related to process conditions. Non-limiting examples include bath conditions (temperature, composition, and flow rate), substrate position at various stages (rotation rate, linear velocity, angle from horizontal) These parameters may be provided to the user in the form of a recipe that may be input using a user interface.

프로세스를 모니터링하기 위한 신호들은, 다양한 프로세스 툴 센서들로부터 시스템 제어기 (1230) 의 아날로그 및/또는 디지털 입력 접속들에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은, 프로세스 툴의 아날로그 및 디지털 출력 접속들 상에서 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비-제한적인 예들은 대용량 흐름 제어기들, (마노미터들과 같은) 압력 센서들, 열전쌍들, 광학 위치 센서들 등을 포함한다. 적절히 프로그래밍된 피드백 및 제어 알고리즘들은, 프로세스 조건들을 유지하기 위해, 이들 센서들로부터의 데이터와 함께 사용될 수도 있다.Signals for monitoring the process may be provided by analog and / or digital input connections of system controller 1230 from various process tool sensors. Signals for controlling the process may be output on the analog and digital output connections of the process tool. Non-limiting examples of process tool sensors that may be monitored include mass flow controllers, pressure sensors (such as manometer), thermocouples, optical position sensors, and the like. Properly programmed feedback and control algorithms may be used with data from these sensors to maintain process conditions.

일 실시형태에서, 명령들은, 웨이퍼 홀더에 기판을 삽입하는 단계, 기판을 틸팅하는 단계, 침지 동안 실질적으로 일정한 전류 밀도를 제공하기 위해 침지 동안 기판에 캐소드 전류를 인가하는 단계, 및 기판 상에 구리 함유 구조를 전기증착하는 단계를 포함할 수 있다.In one embodiment, the instructions include the steps of inserting a substrate into a wafer holder, tilting the substrate, applying a cathode current to the substrate during immersion to provide a substantially constant current density during immersion, Lt; RTI ID = 0.0 > electroconductive < / RTI >

핸드-오프 (hand-off) 툴 (1240) 은, 카세트 (1242) 또는 카세트 (1244) 와 같은 기판 카세트로부터 기판을 선택할 수도 있다. 카세트들 (1242 또는 1244) 은 전면 개방 통합 포드 (pod) (FOUP) 들일 수도 있다. FOUP는, 적절한 로드 포트들 및 로봇 핸들링 시스템들이 장착된 툴들에 의한 프로세싱 또는 측정 동안, 제어된 환경에서 기판들을 단단하고 안전하게 홀딩하며, 기판들이 제거되게 하도록 설계된 인클로저 (enclosure) 이다. 핸드-오프 툴 (1240) 은, 진공 부착 또는 몇몇 다른 부착 메커니즘을 사용하여 기판을 홀딩할 수도 있다.The hand-off tool 1240 may also select a substrate from a substrate cassette, such as a cassette 1242 or a cassette 1244. Cassettes 1242 or 1244 may be front open integration pods (FOUPs). A FOUP is an enclosure designed to rigidly and securely hold substrates in a controlled environment and to allow substrates to be removed during processing or measurement by tools equipped with appropriate load ports and robot handling systems. The hand-off tool 1240 may hold the substrate using vacuum attachment or some other attachment mechanism.

핸드-오프 툴 (1240) 은 웨이퍼 핸들링 스테이션 (1232), 카세트들 (1242 또는 1244), 전달 스테이션 (1250), 또는 정렬기 (1248) 와 인터페이싱할 수도 있다. 전달 스테이션 (1250) 으로부터, 핸드-오프 툴 (1246) 은 기판에 대한 액세스를 획득할 수도 있다. 전달 스테이션 (1250) 은, 핸드-오프 툴들 (1240 및 1246) 이 정렬기 (1248) 를 통과하지 않으면서 기판들을 전달할 수도 있는 슬롯 또는 위치일 수도 있다. 그러나, 몇몇 실시형태들에서, 전기도금 모듈로의 정밀한 전달을 위해 핸드-오프 툴 (1246) 상에 기판이 적절히 정렬된다는 것을 보장하기 위해, 핸드-오프 툴 (1246) 은 정렬기 (1248) 를 이용하여 기판을 정렬시킬 수도 있다. 핸드-오프 툴 (1246) 은 또한, 다양한 프로세스 동작들을 위해 구성된 전기도금 모듈들 (1202, 1204, 또는 1206) 중 하나 또는 3개의 별개의 모듈들 (1212, 1214, 및 1216) 중 하나에 기판을 전달할 수도 있다.The hand-off tool 1240 may interface with the wafer handling station 1232, the cassettes 1242 or 1244, the transfer station 1250, or the aligner 1248. From the transfer station 1250, the hand-off tool 1246 may obtain access to the substrate. The transfer station 1250 may be a slot or position where the hand-off tools 1240 and 1246 may transfer substrates without passing through the aligner 1248. However, in some embodiments, to ensure that the substrate is properly aligned on the hand-off tool 1246 for precise delivery to the electroplating module, the hand-off tool 1246 includes an aligner 1248 May be used to align the substrate. The hand-off tool 1246 may also be configured to couple the substrate to one of the three electroplating modules 1202, 1204, or 1206 configured for various process operations or to three separate modules 1212, 1214, It can also be delivered.

상술된 방법들에 따른 프로세스 동작의 일 예는 다음과 같이 진행할 수도 있다: (1) 전기도금 모듈 (1204) 에서 구리 함유 구조를 형성하기 위해 기판 상으로 구리를 전기증착시킴; (2) 모듈 (1212) 에서 SRD로 기판을 린스 및 건조시킴; 및 (3) 모듈 (1214) 에서 에지 베벨 제거를 수행함.An example of process operation according to the above-described methods may proceed as follows: (1) electroplating copper onto a substrate to form a copper-containing structure in the electroplating module 1204; (2) rinse and dry the substrate from the module 1212 to the SRD; And (3) edge bevel removal at module 1214. [

순차적인 도금, 린스, 건조, 및 PEM 프로세스 동작들을 통한 기판들의 효율적인 순환을 허용하도록 구성된 장치는, 제조 환경에서 사용하기 위한 구현들에 유용할 수도 있다. 이를 달성하기 위해, 모듈 (1212) 은 스핀 린스 건조기 및 에지 베벨 제거 챔버로서 구성될 수 있다. 그러한 모듈 (1212) 을 이용하면, 기판은, 단지, 구리 도금 및 EBR 동작들을 위해 전기도금 모듈 (1204) 과 모듈 (1212) 사이에서 전달될 필요가 있을 것이다.Devices configured to permit efficient circulation of substrates through sequential plating, rinsing, drying, and PEM process operations may be useful in implementations for use in a manufacturing environment. To achieve this, the module 1212 may be configured as a spin-rinse dryer and an edge bevel removal chamber. With such module 1212, the substrate will only need to be transferred between electroplating module 1204 and module 1212 for copper plating and EBR operations.

전기증착 장치 (1300) 의 대안적인 실시형태가 도 13에 개략적으로 도시되어 있다. 이러한 실시형태에서, 전기증착 장치 (1300) 는 전기도금 셀들 (1307) 의 세트를 가지며, 각각은 페어링된 (paired) 또는 다수의 "듀엣 (duet)" 구성을 포함한다. 전기도금 그 자체에 부가하여, 전기증착 장치 (1300) 는, 예를 들어, 스핀-린스, 스핀-건조, 금속 및 실리콘 습윤 에칭, 무전해 증착, 사전-습윤 및 사전-화학적 처리, 환원, 어닐링, 포토레지스트 스트리핑, 및 표면 사전-활성화와 같은 다양한 다른 전기도금 관련 프로세스들 및 서브-단계들을 수행할 수도 있다. 전기증착 장치 (1300) 는 도 13에 위 아래로 보이는 것으로 개략적으로 도시되며, 단일 레벨 또는 "플로어" 만이 도면에 나타나 있지만, 그러한 장치, 예를 들어, 노벨러스 SabreTM 3D 툴이 서로의 상단 상에 "적층된" 2개 이상의 레벨들을 가질 수 있음은 당업자에 의해 용이하게 이해될 것이며, 그 레벨들 각각은 동일한 또는 상이한 타입들의 프로세싱 스테이션들을 잠재적으로 갖는다.An alternative embodiment of an electrical deposition apparatus 1300 is schematically illustrated in Fig. In this embodiment, the electrodepositing apparatus 1300 has a set of electroplating cells 1307, each of which includes a paired or multiple "duet" configuration. In addition to electroplating itself, the electrical vapor deposition apparatus 1300 can be fabricated by any suitable method, including, for example, spin-rinse, spin-dry, metal and silicon wet etch, electroless deposition, pre-wet and pre- , Photoresist stripping, and surface pre-activation, as well as other electroplating related processes and sub-steps. Although only a single level or "floor" is shown in the drawings, such an apparatus, e.g., a Novellus SabreTM 3D tool, is shown on top of each other as " Quot; stacked "levels, and each of those levels potentially has the same or different types of processing stations.

도 13을 다시 한번 참조하면, 전기증착될 기판들 (1306) 은 전단 로딩 FOUP (1301) 를 통해 전기증착 장치 (1300) 에 일반적으로 피드되며, 이러한 예에서는, 액세스가능한 스테이션들의 하나의 스테이션으로부터 다른 스테이션으로 다수의 치수들에서 스핀들 (1303) 에 의해 구동된 기판 (1306) 을 이동시키고 움츠러들 수 있는 전단 로봇 (1302) 을 통해 FOUP로부터 전기증착 장치 (1300) 의 메인 기판 프로세싱 영역으로 가져오게 되며, 여기서, 2개의 전단 액세스가능한 스테이션들 (1304) 및 또한 2개의 전단 액세스가능한 스테이션들 (1308) 이 이러한 예에 도시되어 있다. 전단 액세스가능한 스테이션들 (1304 및 1308) 은, 예를 들어, 사전-처리 스테이션들, 및 스핀 린스 건조 (SRD) 스테이션들을 포함할 수도 있다. 전단 로봇 (1302) 의 측면으로의 측방향 이동은 로봇 트랙 (track) (1302a) 을 이용하여 달성된다. 기판들 (1306) 의 각각은, 모터 (미도시) 에 접속된 스핀들 (1303) 에 의해 구동된 컵/콘 어셈블리 (미도시) 에 의해 홀딩될 수도 있으며, 모터는 탑재 브라켓 (1309) 에 부착될 수도 있다. 이러한 예에 또한 도시된 것은, 총 8개의 전기도금 셀들 (1307) 에 대해 전기도금 셀들 (1307) 의 4개의 "듀엣들" 이다. 전기도금 셀들 (1307) 은, 구리 함유 구조에 대해 구리를 전기도금하고, 땝납 구조에 대해 땝납 재료를 전기도금하기 위해 사용될 수도 있다. 시스템 제어기 (미도시) 는, 전기증착 장치 (1300) 의 속성들 중 일부 또는 전부를 제어하기 위해 전기증착 장치 (1300) 에 커플링될 수도 있다. 시스템 제어기는, 여기에 상술된 프로세스들에 따른 명령들을 실행하도록 프로그래밍되거나 그렇지 않으면 구성될 수도 있다.13, the substrates 1306 to be electrodeposited are typically fed to an electro-deposition device 1300 through a shear loading FOUP 1301, in this example, from one station of accessible stations to another The substrate 1306 driven by the spindle 1303 at a number of dimensions into the station is moved from the FOUP to the main substrate processing area of the electrodeposition apparatus 1300 via the shearable shear robot 1302 , Where two front-end accessible stations 1304 and also two front-end accessible stations 1308 are shown in this example. The front-end accessible stations 1304 and 1308 may include, for example, pre-processing stations, and spin-rinse drying (SRD) stations. The lateral movement of the shear robot 1302 to the side is accomplished using the robot track 1302a. Each of the substrates 1306 may be held by a cup / cone assembly (not shown) driven by a spindle 1303 connected to a motor (not shown), and the motor may be attached to the mounting bracket 1309 It is possible. Also shown in this example are four "duets" of electroplating cells 1307 for a total of eight electroplating cells 1307. Electroplating cells 1307 may be used to electroplating copper against a copper containing structure and electroplating the soldering material against the solder structure. A system controller (not shown) may be coupled to the electro-deposition apparatus 1300 to control some or all of the attributes of the electro-deposition apparatus 1300. The system controller may be programmed or otherwise configured to execute instructions in accordance with the processes described hereinabove.

상술된 전기도금 장치/방법들은, 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전자 패널들 등의 제작 또는 제조를 위해 리소그래피 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 필수적이지는 않지만 일반적으로, 그러한 툴들/프로세스들은 공통 제조 설비에서 함께 사용되거나 수행될 것이다. 막의 리소그래피 패터닝은 다음의 단계들 중 일부 또는 전부를 포함하며, 각각의 단계는 다수의 가능한 툴들을 이용하여 인에이블된다: (1) 스핀-온 또는 스프레이-온 툴을 사용하여 워크피스, 즉 기판 상의 포토레지스트의 도포; (2) 핫 플레이트 또는 용광로 또는 UV 경화 툴을 사용하는 포토레지스트의 경화; (3) 웨이퍼 스테퍼와 같은 툴을 이용하여 가시, UV, 또는 x-레이 광에 포토레지스트를 노출; (4) 레지스트를 현상시켜 레지스트를 선택적으로 제거하고, 그에 의해, 습윤 벤치와 같은 툴을 사용하여 그것을 패터닝함; (5) 건식 또는 플라즈마-보조 에칭 툴을 사용함으로써 하부 막 또는 워크피스로 레지스트 패턴을 전사함; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트리퍼와 같은 툴을 사용하여 레지스트를 제거함.The electroplating devices / methods described above may be used in conjunction with lithographic patterning tools or processes for fabrication or fabrication of, for example, semiconductor devices, displays, LEDs, optoelectronic panels, and the like. Generally, but not necessarily, such tools / processes may be used or performed together in a common manufacturing facility. The lithography patterning of the film may include some or all of the following steps, each step being enabled using a number of possible tools: (1) using a spin-on or spray-on tool to process the workpiece, &Lt; / RTI > (2) curing the photoresist using a hot plate or blast furnace or UV curing tool; (3) exposing the photoresist to visible, UV, or x-ray light using a tool such as a wafer stepper; (4) developing the resist to selectively remove the resist, thereby patterning it using a tool such as a wet bench; (5) transferring the resist pattern to a lower film or workpiece by using a dry or plasma-assisted etching tool; And (6) remove the resist using a tool such as a RF or microwave plasma resist stripper.

기재된 실시형태들의 몇몇 양태들은 다음의 시퀀스를 특징으로 할 수도 있다: (a) 얇은 도전성 시드층을 함유하는 기판을 수용함, 여기서, 시드층은 전력 공급부에 전기적으로 접속됨; (b) 시드층에 캐소드 전류를 인가하면서, 전기도금 용액에 시드층의 일부를 접촉시킴; (c) 시드층에 인가된 캐소드 전류의 크기를 조정하면서 전기도금 용액에 스드층의 나머지를 점차로 침지시킴. 이러한 시퀀스에서, 침지 동안 시드층에 인가된 캐소드 전류 프로파일은, 침지 동안 실질적으로 균일한 전류 밀도를 시드층의 침지된 부분에 제공된다. 몇몇 실시형태들에서, 기판은 원형 또는 실질적으로 원형의 형상 웨이퍼이다. 몇몇 실시형태들에서, 기판은 300mm 또는 450mm 반도체 웨이퍼이다. 실질적으로 균일한 전류 밀도는 통상적으로, 침지 프로세스 동안 약 10% 또는 약 5% 초과하여 변하지 않는 밀도이다. 그러나, 몇몇 실시형태들에서, 전류 밀도 펄스들은 실질적으로 균일한 전류 밀도 상에 개재된다 (interpose). 베이스라인 전류 밀도의 크기보다 실질적으로 더 큰 크기들을 갖는 이들 펄스들은, 실질적으로 균일한 전류 밀도의 계산의 인자로 포함되지 않는다.Some aspects of the described embodiments may feature the following sequence: (a) receiving a substrate containing a thin conductive seed layer, wherein the seed layer is electrically connected to a power supply; (b) contacting a portion of the seed layer with the electroplating solution while applying a cathode current to the seed layer; (c) gradually immersing the remainder of the seed layer in the electroplating solution while adjusting the size of the cathode current applied to the seed layer. In this sequence, the cathode current profile applied to the seed layer during immersion is provided to the immersed portion of the seed layer with a substantially uniform current density during immersion. In some embodiments, the substrate is a circular or substantially circular shaped wafer. In some embodiments, the substrate is a 300 mm or 450 mm semiconductor wafer. The substantially uniform current density is typically a density that does not change by more than about 10% or about 5% during the immersion process. However, in some embodiments, the current density pulses interpose on a substantially uniform current density. These pulses having magnitudes substantially greater than the magnitude of the baseline current density are not included as a factor in the calculation of a substantially uniform current density.

필수적이지는 않지만 빈번하게, 기판은 침지 동안 틸트 각도 (예를 들어, 수평으로부터 1 내지 5°) 로 홀딩된다. 틸트 각도는 일정할 수도 있거나, 침지 동안 변할 수도 있다. 몇몇 실시형태들에서, 시드층은 최대 약 100나노미터의 평균 두께를 갖는다. 추가적으로, 시드층은 트렌치들, 비아들, 및/또는 패드들과 같은 리세스들을 갖는 표면을 컨포멀하게 (conformally) (또는 실질적으로 컨포멀하게) 커버할 수도 있다. 트렌치들 및/또는 비아들은 다마신 금속층의 일부일 수도 있다. 몇몇 구현들에서, 리세스들은 몇몇 나노미터 (예를 들어, 수백 나노미터) 의 개구들을 가질 수도 있다. 시드층은 PVD (물리 기상 증착) 와 같은 프로세스에 의해 형성될 수도 있다.Frequently, though not necessarily, the substrate is held at a tilt angle (e.g., 1 to 5 degrees from horizontal) during immersion. The tilt angle may be constant or may change during immersion. In some embodiments, the seed layer has an average thickness of up to about 100 nanometers. Additionally, the seed layer may cover the surface conformally (or substantially conformally) with the recesses, such as trenches, vias, and / or pads. The trenches and / or vias may be part of a damascene metal layer. In some implementations, the recesses may have apertures of several nanometers (e.g., hundreds of nanometers). The seed layer may be formed by a process such as PVD (physical vapor deposition).

전류 프로파일은, 시드층의 침지된 부분 상에 약 0.1 내지 1500mA/cm² 사이의 전류 밀도를 제공할 수도 있다. 인가된 경우, 펄스들은, 예를 들어, 약 1 내지 30ms 사이의 지속기간을 가질 수도 있다. 몇몇 구현에서, 펄스들은 베이스라인 전류 밀도로부터 약 ±0.1 내지 ±500mA/cm² 사이의 전류 밀도를 제공할 수도 있다. 몇몇 실시형태들에서, 펄싱 동안 전류가 흐르지 않는다.The current profile may provide a current density between about 0.1 and 1500 mA / cm < ² > on the immersed portion of the seed layer. When applied, the pulses may have a duration of, for example, between about 1 and 30 ms. In some implementations, the pulses may provide a current density between baseline current densities of about +/- 0.1 to 500 mA / cm < ^{2 &} gt ;. In some embodiments, no current flows during pulsing.

장치에 관한 기재된 실시형태들의 몇몇 양태들은 다음의 특성들을 특징으로 할 수도 있다: (a) 전기도금 셀; (b) (i) 기판 홀더에 홀딩된 경우 기판의 시드층에 전기 전류를 전달하고, 그리고 (ii) 회전, 수평에 관한 틸트, 및 전기도금 셀 내의 전기도금 배스로의 침지에 의해 기판을 이동시키도록 구성된 기판 홀더; 및 (c) 침지 동안 시드층의 침지된 부분들 상에서 실질적으로 균일한 전류 밀도를 생성하는 전류 프로파일을 제공하도록 구성된 제어기. 제어기는, 시드층 상의 전류 밀도에 펄스들을 도입하고, 여기에 설명된 바와 같은 침지와 연관된 다양한 동작들을 수행하도록 추가적으로 구성될 수도 있다.Some aspects of the described embodiments of the apparatus may feature the following features: (a) an electroplating cell; (b) transferring electrical current to a seed layer of the substrate when held in a substrate holder, and (ii) moving the substrate by tilting about rotation, horizontal, and immersion into an electroplating bath in the electroplating cell, A substrate holder configured to hold a substrate; And (c) providing a current profile that produces a substantially uniform current density on the immersed portions of the seed layer during immersion. The controller may be further configured to introduce pulses at a current density on the seed layer and perform various operations associated with immersion as described herein.

또한, 기재된 방법들 및 장치들을 구현하는 많은 대안적인 방식들이 존재함을 유의해야 한다. 따라서, 본 발명이 기재된 구현들의 실제 사상 및 범위 내에 있는 것으로 그러한 모든 수정들, 변형들, 치환들, 및 대체적인 등가물들을 포함하는 것으로서 해석되는 것이 의도된다.It should also be noted that there are many alternative ways of implementing the described methods and apparatuses. Accordingly, it is intended that the invention be interpreted as including all such modifications, changes, substitutions, and alternative equivalents as fall within the true spirit and scope of the described implementations.

Claims

기판의 표면 상으로 금속을 전기도금하기 위한 장치로서,
전해질을 홀딩하기 위한 전기도금 챔버;
전기도금 동안 기판을 지지하기 위한 기판 홀더;
전기도금 동안 상기 기판에 전류를 인가하기 위한 전력 공급부; 및
제어기를 포함하며,
상기 제어기는,
상기 전기도금 챔버 내의 전해질의 표면에 관해 일 각도로 상기 기판을 위치시키기 위한 명령들;
상기 기판의 트레일링 에지 (trailing edge) 전에 상기 기판의 리딩 에지 (leading edge) 가 전해질에 진입하도록 상기 전기도금 챔버 내의 전해질에 상기 기판을 침지시키기 위한 명령들로서, 상기 기판의 리딩 및 트레일링 에지들은 서로 반대로 위치되는, 상기 기판을 침지시키기 위한 명령들;
상기 기판이 침지되는 경우 상기 기판에 전류를 인가하기 위한 명령들로서, 침지 동안 상기 기판에 인가된 전류 프로파일은, 주어진 시간에서 전해질에 침지되는 기판 영역의 양에 기초하여 결정되고, 상기 전류 프로파일은 침지 동안 하나 이상의 펄스들 및/또는 스텝 (step) 들을 포함하는, 상기 전류를 인가하기 위한 명령들; 및
상기 전해질로부터 상기 기판을 제거하기 위한 명령들을 갖는, 금속을 전기도금하기 위한 장치.An apparatus for electroplating metal onto a surface of a substrate,
An electroplating chamber for holding an electrolyte;
A substrate holder for supporting the substrate during electroplating;
A power supply for applying a current to the substrate during electroplating; And
And a controller,
The controller comprising:
Instructions for positioning the substrate at an angle relative to a surface of the electrolyte in the electroplating chamber;
Instructions for immersing the substrate in an electrolyte in the electroplating chamber such that a leading edge of the substrate enters the electrolyte prior to a trailing edge of the substrate, wherein the leading and trailing edges of the substrate Instructions for immersing the substrate in opposition to one another;
Instructions for applying a current to the substrate when the substrate is immersed, wherein a current profile applied to the substrate during immersion is determined based on an amount of substrate area that is immersed in the electrolyte at a given time, Instructions for applying the current, the pulse including one or more pulses and / or steps; And
And instructions for removing the substrate from the electrolyte.

제 1 항에 있어서,
상기 전류 프로파일은, 침지 동안 상기 기판에 인가된 실질적으로 일정한 전류 밀도를 초래하는, 금속을 전기도금하기 위한 장치.The method according to claim 1,
Wherein the current profile results in a substantially constant current density applied to the substrate during immersion.

제 2 항에 있어서,
상기 전류 프로파일은 연속적인 방식으로 증가하는, 금속을 전기도금하기 위한 장치.3. The method of claim 2,
Wherein the current profile is increased in a continuous manner.

제 2 항에 있어서,
상기 전류 프로파일은 스텝-와이즈 (step-wise) 방식으로 증가하며,
상기 스텝들의 지속기간은 약 0.1 내지 30ms 사이에 있는, 금속을 전기도금하기 위한 장치.3. The method of claim 2,
The current profile is increased in a step-wise manner,
Wherein the duration of the steps is between about 0.1 and 30 ms.

제 1 항에 있어서,
상기 전류 프로파일은, 침지 동안 상기 기판에 인가된 전류 밀도가 실질적으로 일정한 전류 밀도와 증가된 전류 밀도 사이에서 펄싱 (pulse) 하도록 하는 전류 펄스들을 포함하는, 금속을 전기도금하기 위한 장치.The method according to claim 1,
Wherein the current profile comprises current pulses that cause the current density applied to the substrate during immersion to pulse between a substantially constant current density and an increased current density.

제 5 항에 있어서,
상기 증가된 전류 밀도의 펄스들의 크기는 침지 동안 증가하는, 금속을 전기도금하기 위한 장치.6. The method of claim 5,
Wherein the magnitude of the pulses of increased current density is increased during immersion.

제 1 항에 있어서,
상기 하나 이상의 펄스들 및/또는 스텝들은, 침지 프로세스의 일부에만 걸쳐 발생하는, 금속을 전기도금하기 위한 장치.The method according to claim 1,
Wherein the one or more pulses and / or steps occur over only a portion of the immersion process.

제 1 항에 있어서,
상기 하나 이상의 펄스들 및/또는 스텝들은, 침지의 최종 부분 동안 또는 침지가 완료된 직후 발생하는, 금속을 전기도금하기 위한 장치.The method according to claim 1,
Wherein the one or more pulses and / or steps occur during the last portion of the immersion or immediately after the immersion is completed.

제 1 항에 있어서,
상기 하나 이상의 펄스들 및/또는 스텝들은, 웨이퍼가 먼저 전해질에 침지되는 경우 시작하는, 금속을 전기도금하기 위한 장치.The method according to claim 1,
Wherein the one or more pulses and / or steps begin when the wafer is first immersed in an electrolyte.

제 1 항에 있어서,
상기 하나 이상의 펄스들 및/또는 스텝들은 전체 침지 프로세스에 걸쳐 발생하는, 금속을 전기도금하기 위한 장치.The method according to claim 1,
Wherein the one or more pulses and / or steps occur throughout the entire immersion process.

제 1 항에 있어서,
상기 전류 프로파일은 적어도 하나의 순방향 (forward) 펄스 및 적어도 하나의 역방향 (reverse) 펄스를 포함하는, 금속을 전기도금하기 위한 장치.The method according to claim 1,
Wherein the current profile comprises at least one forward pulse and at least one reverse pulse.

기판 상으로 금속을 전기도금하는 방법으로서,
전기도금 챔버 내의 전해질의 표면에 관해 일 각도로 상기 기판을 위치시키는 단계;
상기 기판의 트레일링 에지 전에 상기 기판의 리딩 에지가 전해질에 진입하도록 상기 전기도금 챔버 내의 전해질에 상기 기판을 침지시키는 단계로서, 상기 기판의 리딩 및 트레일링 에지들은 서로 반대로 위치되는, 상기 기판을 침지시키는 단계;
상기 기판이 침지되는 경우 상기 기판에 전류를 인가하는 단계로서, 침지 동안 상기 기판에 인가된 전류 프로파일은, 주어진 시간에서 전해질에 침지되는 기판 영역의 양으로부터 결정된 양만큼 증가한 증가 전류를 제공하고, 상기 전류 프로파일은 침지 동안 하나 이상의 펄스들 및/또는 스텝들을 포함하는 전류 밀도 프로파일을 제공하는, 상기 전류를 인가하는 단계; 및
상기 전해질로부터 상기 기판을 제거하는 단계를 포함하는, 금속을 전기도금하는 방법.A method of electroplating a metal onto a substrate,
Positioning the substrate at an angle relative to a surface of the electrolyte in the electroplating chamber;
Immersing the substrate in an electrolyte in the electroplating chamber such that the leading edge of the substrate enters the electrolyte prior to the trailing edge of the substrate, wherein the leading and trailing edges of the substrate are opposite to each other, ;
Applying a current to the substrate when the substrate is immersed, wherein the current profile applied to the substrate during immersion provides an increased current by an amount determined from the amount of substrate area immersed in the electrolyte at a given time, The current profile providing a current density profile comprising one or more pulses and / or steps during immersion; And
And removing the substrate from the electrolyte.

제 12 항에 있어서,
상기 기판이 전기도금 동안 전해질에 어떻게 침지될지를 정의하는 침지 파라미터들의 세트를 선택하는 단계; 및
상기 침지 파라미터들의 세트에서 상기 기판에 대한 진입 프로파일을 결정하는 단계를 더 포함하며,
상기 진입 프로파일은, 전해질로의 상기 기판의 침지 동안 시간의 상이한 포인트들에서 얼마나 많이 기판 영역이 침지되는지에 관한 정보를 제공하는, 금속을 전기도금하는 방법.13. The method of claim 12,
Selecting a set of immersion parameters that define how the substrate is immersed in the electrolyte during electroplating; And
Further comprising determining an entry profile for the substrate in the set of immersion parameters,
Wherein the entry profile provides information as to how much of the substrate area is immersed at different points in time during immersion of the substrate into the electrolyte.

제 13 항에 있어서,
상기 진입 프로파일은 상기 침지 파라미터들의 세트에 기초하여 대수적으로 결정되는, 금속을 전기도금하는 방법.14. The method of claim 13,
Wherein the entry profile is determined logarithmically based on the set of immersion parameters.

제 13 항에 있어서,
상기 진입 프로파일은,
테스트 기판을 제공하고;
상기 침지 파라미터들의 세트로 전해질에 상기 테스트 기판을 침지시키고;
상기 테스트 기판을 침지시키는 동안, 일련의 전류 변화들을 인가하여, 그에 의해, 상기 테스트 기판 상의 방해된 도금 경계들을 형성하고 － 후속 전류 변화들 사이의 시간은 알려져 있음 －;
전해질로부터 상기 테스트 기판을 제거하고;
상기 방해된 도금 경계들의 위치들을 식별하기 위해 상기 테스트 기판을 분석하며;
상기 방해된 도금 경계들의 위치들 및 상기 후속 전류 변화들 사이의 알려진 시간에 기초하여 상기 진입 프로파일을 결정함으로써, 실험적으로 결정되는, 금속을 전기도금하는 방법.14. The method of claim 13,
Said entry profile comprising:
Providing a test substrate;
Immersing the test substrate in an electrolyte with the set of immersion parameters;
During the immersion of the test substrate, a series of current changes are applied thereby forming disturbed plating boundaries on the test substrate, the time between subsequent current changes being known;
Removing the test substrate from the electrolyte;
Analyze the test substrate to identify locations of the disturbed plating boundaries;
And determining the entry profile based on the locations of the disturbed plating boundaries and the known time between subsequent current changes.

제 15 항에 있어서,
상기 방해된 도금 경계들의 위치들을 식별하기 위해 테스트 기판을 분석하는 것은, 상기 테스트 기판으로부터의 광 산란을 분석하는 것을 포함하는, 금속을 전기도금하는 방법.16. The method of claim 15,
Wherein analyzing the test substrate to identify locations of the disturbed plating boundaries comprises analyzing light scattering from the test substrate.

제 13 항에 있어서,
상기 침지 파라미터들은, 침지 동안 상기 기판의 틸트, 및 침지 동안 상기 기판의 수직 진입 속도를 포함하는, 금속을 전기도금하는 방법.14. The method of claim 13,
Wherein the immersion parameters comprise a tilt of the substrate during immersion and a vertical entry rate of the substrate during immersion.

제 17 항에 있어서,
상기 수직 진입 속도는 약 75 내지 600cm/s 사이에 있고,
상기 틸트는 상기 전해질의 표면으로부터 약 1 내지 5°사이에 있는, 금속을 전기도금하는 방법.18. The method of claim 17,
The vertical entry speed is between about 75 and 600 cm / s,
Wherein the tilt is between about 1 and 5 degrees from the surface of the electrolyte.

제 13 항에 있어서,
상기 진입 프로파일은, 기판 표면 상의 피쳐들에 의해 기여된 기판 표면 영역을 고려하는, 금속을 전기도금하는 방법.14. The method of claim 13,
Wherein the entry profile considers a substrate surface area contributed by features on a substrate surface.

제 12 항에 있어서,
상기 전류 프로파일은, 침지 동안 실질적으로 일정한 전류 밀도를 제공하는, 금속을 전기도금하는 방법.13. The method of claim 12,
Wherein the current profile provides a substantially constant current density during immersion.

제 20 항에 있어서,
상기 전류는 연속적인 방식으로 증가하는, 금속을 전기도금하는 방법.21. The method of claim 20,
Wherein the current is increased in a continuous manner.

제 20 항에 있어서,
상기 전류는, 지속기간이 약 0.1 내지 30ms 사이에 있는 스텝들을 갖는 스텝-와이즈 방식으로 증가하는, 금속을 전기도금하는 방법.21. The method of claim 20,
Wherein the current is increased in a step-wise manner with the duration being between about 0.1 and 30 ms.

제 12 항에 있어서,
상기 전류 밀도 프로파일은 기판 침지의 대부분 동안 실질적으로 일정한 전류 밀도를 제공하며,
기판 침지의 종료를 향해 또는 기판 침지 직후 하나 이상의 전류 밀도 펄스들 및/또는 스텝들을 추가적으로 제공하는, 금속을 전기도금하는 방법.13. The method of claim 12,
The current density profile provides a substantially constant current density during most of the substrate immersion,
Further providing one or more current density pulses and / or steps toward termination of substrate immersion or immediately after substrate immersion.

제 12 항에 있어서,
상기 하나 이상의 전류 밀도 스텝들 및/또는 펄스들은, 상기 기판 상에 증착된 적어도 몇몇 금속을 제거하도록 기능하는, 금속을 전기도금하는 방법.13. The method of claim 12,
Wherein the one or more current density steps and / or pulses serve to remove at least some of the metal deposited on the substrate.

제 12 항에 있어서,
상기 전류 밀도 프로파일은, 실질적으로 고정된 전류 밀도와 상기 스텝들 및/또는 펄스들 사이에서 교번하는, 금속을 전기도금하는 방법.13. The method of claim 12,
Wherein the current density profile alternates between a substantially fixed current density and the steps and / or pulses.

제 12 항에 있어서,
상기 하나 이상의 펄스들 및/또는 스텝들의 주파수 및/또는 크기는 시간에 걸쳐 변하는, 금속을 전기도금하는 방법.13. The method of claim 12,
Wherein the frequency and / or size of the one or more pulses and / or steps varies over time.

제 26 항에 있어서,
상기 하나 이상의 펄스들 및/또는 스텝들의 크기는 시간에 걸쳐 증가하는, 금속을 전기도금하는 방법.27. The method of claim 26,
Wherein the magnitude of the one or more pulses and / or steps increases over time.

제 12 항에 있어서,
상기 펄스들 및/또는 스텝들은, 상기 기판의 리딩 에지가 전해질에 진입한 이후 적어도 약 1ms에서 시작하는, 금속을 전기도금하는 방법.13. The method of claim 12,
Wherein the pulses and / or steps begin at least about 1 ms after the leading edge of the substrate has entered the electrolyte.

제 12 항에 있어서,
상기 펄스들 및/또는 스텝들은, 상기 기판이 침지되고 있는 전체 시간에 걸쳐 발생하는, 금속을 전기도금하는 방법.13. The method of claim 12,
Wherein the pulses and / or steps occur over the entire time the substrate is immersed.

제 12 항에 있어서,
침지가 완료된 이후 상기 기판 상으로 재료를 전기도금하는 단계를 더 포함하며,
전기도금은, 침지 동안 사용된 것과는 상이한 전류 밀도로 수행되는, 금속을 전기도금하는 방법.13. The method of claim 12,
Further comprising electroplating the material onto the substrate after the immersion is completed,
Wherein the electroplating is performed at a current density different from that used during immersion.