KR20140069593A - 전자부품 패키지 - Google Patents

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Abstract

본 발명은 전자부품 패키지에 관한 것으로, 기판의 적어도 일면에 구비되는 연결부재; 상기 연결부재에 의하여 상기 기판과 결합되는 능동소자; 상기 능동소자의 노출된 면을 덮는 몰딩부; 및 상기 몰딩부의 노출된 표면상에 형성되어 휨 현상을 감소시키는 부가층;을 포함할 수 있으며, 전자부품 패키지는 워피지 현상이 종래보다 감소될 수 있다.

Description

전자부품 패키지{PACKAGE OF ELECTRONIC COMPONENT}
본 발명은 전자부품 패키지에 관한 것이다.
최근, 스마트폰과 같은 휴대용 전자제품은 지속적으로 소형화 및 경량화 되어 가고 있으며, 이에 따라, 휴대용 전자제품 내부에 탑재되는 전자부품들 또한 소형화 및 경량화 되고 있다.
한편, 전자부품들 각각이 고도로 기능화됨과 동시에 그 크기가 계속 줄어들고 있는 상황에서, 전자부품의 보호 및 제조공정의 효율화를 위하여 전자부품을 패키지화 하는 경우가 증가하고 있다.
일 예로써, 특허문헌1, 2 등에 패키지-온-패키지(Package On Package ; POP) 에 관한 기술이 소개되어 있으며, 특히, 특허문헌1에는 에폭시 몰딩 컴파운드(Epoxy Molding Compound ; EMC)로 몰딩부를 구현한 경우가 소개되어 있다.
한편, 각종 전자기기의 슬림화 추세에 맞추어 기판, 몰딩부 등의 두께가 지속적으로 얇아지고 있는 실정인데, 특허문헌1의 경우와 같이 몰딩부를 EMC로 구현한 경우에는 전자부품 패키지가 슬림화될 수록 고온 환경에서의 워피지 현상이 심화된다.
이러한 워피지 현상은 전자부품 패키지를 다른 디바이스들과 연결할 때 연결성을 저하시키며, 접촉부위의 크랙을 발생하는 등 심각한 문제를 유발한다.
대한민국공개특허공보 제2012-0007840호 대한민국공개특허공보 제2011-0076604호
상기와 같은 문제점들을 해결하기 위하여 창안된 본 발명은, 몰딩부의 표면 또는 능동소자의 표면에 부가층을 구비하여 워피지를 감소시킨 전자부품 패키지를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명의 일실시예에 따른 전자부품 패키지는, 기판의 적어도 일면에 구비되는 연결부재; 상기 연결부재에 의하여 상기 기판과 결합되는 능동소자; 상기 능동소자의 노출된 면을 덮는 몰딩부; 및 상기 몰딩부의 노출된 표면상에 형성되어 휨 현상을 감소시키는 부가층;을 포함할 수 있다.
이때, 상기 전자부품 패키지는 워피지 값이 0 이하이고, 상기 부가층은, 열팽창계수가 15×10-6/℃ 이상인 물질로 이루어지는 것이 바람직하다.
또한, 상기 부가층은, 열팽창계수가 20×10-6/℃ 이상인 물질로 이루어지며, 0.01 ~ 0.3 mm 두께를 가지는 것이 더욱 바람직하다.
한편, 상기 전자부품 패키지는 워피지 값이 0 이상이고, 상기 부가층은, 열팽창계수가 15×10-6/℃ 미만인 물질로 이루어질 수도 있다.
이때, 상기 부가층은, 열팽창계수가 10×10-6/℃ 미만인 물질로 이루어지며, 0.01 ~ 0.3 mm 두께를 갖는 것이 바람직하다.
또한, 상기 부가층은, 이산화규소(SiO2)를 포함하는 물질로 이루어질 수 있다.
본 발명의 일실시예에 따른 전자부품 패키지는, 기판의 적어도 일면에 구비되는 연결부재; 상기 연결부재에 의하여 상기 기판과 결합되는 능동소자; 및 상기 능동소자의 노출된 표면상에 형성되어 휨 현상을 감소시키는 부가층;을 포함할 수 있다.
상기와 같이 구성된 본 발명의 일실시예에 따른 전자부품 패키지는 워피지 현상이 종래보다 감소될 수 있으므로, 제조효율이 향상되며, 신뢰성 또한 향상된다는 유용한 효과를 제공한다.
도 1은 본 발명의 일실시예에 따른 전자부품 패키지를 개략적으로 예시한 단면도이다.
도 2는 워피지 발생원리를 설명하기 위한 도면이다.
도 3은 워피지 발생원리를 설명하기 위한 도면이다.
도 4는 본 발명의 일실시예에 따른 전자부품 패키지에서, 부가층의 열팽창계수 및 두께와 워피지의 상관관계를 예시한 그래프이다.
도 5는 본 발명의 일실시예에 따른 전자부품 패키지에서, 부가층의 열팽창계수 및 두께와 워피지의 상관관계를 예시한 그래프이다.
도 6은 본 발명의 다른 실시예에 따른 전자부품 패키지를 개략적으로 예시한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도시의 간략화 및 명료화를 위해, 도면은 일반적 구성 방식을 도시하고, 본 발명의 설명된 실시예의 논의를 불필요하게 불명료하도록 하는 것을 피하기 위해 공지된 특징 및 기술의 상세한 설명은 생략될 수 있다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니다. 예컨대, 본 발명의 실시예의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다. 서로 다른 도면의 동일한 참조부호는 동일한 구성요소를 나타내고, 유사한 참조부호는 반드시 그렇지는 않지만 유사한 구성요소를 나타낼 수 있다.
명세서 및 청구범위에서 "제 1", "제 2", "제 3" 및 "제 4" 등의 용어는, 만약 있는 경우, 유사한 구성요소 사이의 구분을 위해 사용되며, 반드시 그렇지는 않지만 특정 순차 또는 발생 순서를 기술하기 위해 사용된다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 시퀀스로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 마찬가지로, 여기서 방법이 일련의 단계를 포함하는 것으로 기술되는 경우, 여기에 제시된 그러한 단계의 순서는 반드시 그러한 단계가 실행될 수 있는 순서인 것은 아니며, 임의의 기술된 단계는 생략될 수 있고/있거나 여기에 기술되지 않은 임의의 다른 단계가 그 방법에 부가 가능할 것이다.
명세서 및 청구범위의 "왼쪽", "오른쪽", "앞", "뒤", "상부", "바닥", "위에", "아래에" 등의 용어는, 만약 있다면, 설명을 위해 사용되는 것이며, 반드시 불변의 상대적 위치를 기술하기 위한 것은 아니다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 방향으로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 여기서 사용된 용어 "연결된"은 전기적 또는 비 전기적 방식으로 직접 또는 간접적으로 접속되는 것으로 정의된다. 여기서 서로 "인접하는" 것으로 기술된 대상은, 그 문구가 사용되는 문맥에 대해 적절하게, 서로 물리적으로 접촉하거나, 서로 근접하거나, 서로 동일한 일반적 범위 또는 영역에 있는 것일 수 있다. 여기서 "일 실시예에서"라는 문구의 존재는 반드시 그런 것은 아니지만 동일한 실시예를 의미한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
도 1은 본 발명의 일실시예에 따른 전자부품 패키지(100)를 개략적으로 예시한 단면도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 전자부품 패키지(100)는 기판(110), 연결부재(130), 능동소자(120), 몰딩부(140) 및 부가층(160)을 포함할 수 있다.
기판(110)은 일반적인 인쇄회로기판(Printed Circuit Board ; PCB)등으로 구현될 수 있다.
능동소자(120)는 집적회로(Integrated Circuit ; IC) 등 각종 능동소자일 수 있다.
연결부재(130)는 에폭시(epoxy) 등의 합성수지나, 각종 도전성 솔더로 구현될 수 있으며, 능동소자(120)와 기판(110) 사이를 전기적 및 물리적으로 연결하는 역할을 수행할 수 있다.
몰딩부(140)는 능동소자(120)의 노출된 면을 덮어 능동소자(120)를 보호하는 역할을 수행할 수 있다.
부가층(160)은 몰딩부(140)의 노출된 표면상에 형성될 수 있으며, 기판(110), 능동소자(120) 및 몰딩부(140)의 열팽창계수(Coefficient of Thermal Expansion ; CTE)의 차이로 인해서 발생되는 휨 현상을 감소시키는 역할을 수행한다.
이때, 기판(110)의 휨 정도를 워피지(Warpage)라고 칭하기도 한다.
도 2 및 도 3은 워피지 발생원리를 설명하기 위한 도면이다.
일반적으로, 전자부품을 포함하는 패키지는 기판(110), 능동소자(120) 및 몰딩부(140) 등이 서로 다른 재질로 이루어진다. 이때, 열팽창계수는 재질에 따라 많은 차이가 발생할 수 있다.
이때, 이종 재질로 이루어진 서로 다른 복수의 층들이 고온에서 결합된 후 냉각되는 과정에서 패키지가 휘어지는 이른바 워피지 현상이 발생하게 된다.
예컨데, 도 2에 예시된 바와 같이, 상층의 열팽창계수가 하층의 열팽창계수보다 작은 경우에는, 상층과 하층이 고온에서 결합된 후 냉각되는 과정에서 하층이 상층에 비하여 많이 수축하게 될 것이므로, 중앙부가 상방향으로 볼록한 형상으로 워피지가 발생된다. 이러한 상태를 크라이 모드(Cry mode) 라고 칭하기도 하는데, 이때 워피지 값은 음수로 표현될 수 있다.
반대로, 도 3에 예시된 바와 같이, 상층의 열팽창계수가 하층의 열팽창계수보다 큰 경우에는, 상층과 하층이 고온에서 결합된 후 냉각되는 과정에서 상층이 하층에 비하여 많이 수축하게 될 것이므로, 중앙부가 하방향으로 볼록한 형상으로 워피지가 발생된다. 이러한 상태를 스마일 모드(Cry mode) 라고 칭하기도 하는데, 이때 워피지 값은 양수로 표현될 수 있다.
기판(110)에 도전성 패턴만 형성되어 있는 경우라 할지라도 기판(110)을 이루는 물질과 도전성 패턴을 이루는 물질들이 열팽창계수가 서로 다르기 때문에, 전술한 바와 유사한 원리에 의하여 워피지 현상이 발생될 수 있다.
종래에는 워피지 현상으로 인한 문제를 해결하기 위해서, 몰딩 재료의 선정, 기판 재료의 선정, 그리고 기판 각 층의 동박비를 조절한 패턴 설계 등을 활용하고 있었지만, 규격화 등에 따른 제약과 사용 가능한 재료에 한계가 있었기 때문에 워피지를 감소시키는데 한계가 있었다.
특히 최근에는 전자부품을 포함하는 패키지를 슬림화하는 추세이며, 이에 따라 몰딩재의 양이 감소될 수 밖에 없는 상황인 바, 워피지를 감소시킬 수 있는 인자가 더욱더 줄어들고 있는 실정이다.
이러한 상황에서, 본 발명의 발명자는 종래의 문제점들을 해결하고자, 부가층(160)을 포함하는 전자부품 패키지(100)를 개발하게 된 것이다.
일반적인 전자부품을 포함하는 패키지를 제조하기 위하여 사용되는 재료들 및 그 특성들은 하기 [표 1]과 같다.
구분 Modululs (GPa) CTE(/℃) 두께(mm)
몰딩부(EMC) 4 ~ 15 5 ×10-6 ~ 50 ×10-6 0.01 ~ 0.5
능동소자 127 3.6 ×10-6 0.05 ~ 0.3
기판 10 ~ 40 12 ×10-6 ~ 30 ×10-6 0.1 ~ 0.5
상기 [표 1]에 따른 재료들의 특성값을 달리하면서 샘플들을 설계하고, 설RP된 샘플들에 대한 워피지 값을 시뮬레이션 한 결과, -0.737 ~ 0.518 mm의 워피지가 발생되는 것으로 확인되었다.
이때, 정밀한 시뮬레이션을 위하여, 샘플들은 오써고널 어레이(Orthogonal Array) L81(340)를 이용하여 설계하였다.
한편, 워피지 값이 음수인 경우는 크라이 모드, 양수인 경우는 스마일 모드를 의미한다.
또한, 크라이 모드에서 워피지가 최대가 되는 조합, 즉, 워피지 값이 -0.737이 되는 조합은 하기의 [표 2]와 같이 확인되었다.
구분 Modululs (GPa) CTE(/℃) 두께(mm)
몰딩부 9.5 27.5 ×10-6 0.01
능동소자 127 3.6 ×10-6 0.05
기판 40 30 ×10-6 0.1
또한, 스마일 모드에서 워피지가 최대가 되는 조합, 즉, 워피지 값이 0.518이 되는 조합은 하기의 [표 3]과 같이 확인되었다.
구분 Modululs (GPa) CTE(/℃) 두께(mm)
몰딩부 9.5 50 ×10-6 0.5
능동소자 127 3.6 ×10-6 0.05
기판 25 21 ×10-6 0.1
도 4는 본 발명의 일실시예에 따른 전자부품 패키지(100)에서, 부가층(160)의 열팽창계수 및 두께와 워피지의 상관관계를 예시한 그래프이다.
예컨데, 도 4는 [표 2]에 기재된 조건으로 기판(110), 능동소자(120) 및 몰딩부(140)의 재질과 두께를 적용하고, 부가층(160)의 열팽창계수 및 두께를 달리하면서 워피지 값을 시뮬레이션 한 결과를 나타낸 것이다.
도 4를 참조하면, 열팽창계수가 15×10-6/℃ 이상인 물질로 부가층(160)을 구현함에 따라 워피지의 절대값이 감소됨을 이해할 수 있을 것이다.
또한, 부가층(160)을 구현하는 물질의 열팽창계수가 동일하다면 그 두께가 증가될 수록 워피지의 절대값이 감소된다.
한편, 크라이 모드의 워피지의 절대값을 감소시키고자, 열팽창계수가 더 큰 물질로 더 두껍게 부가층(160)을 형성할 경우, 오히려 스마일 모드의 워피지의 절대값이 커질 수도 있다.
또한, 부가층(160)을 두껍게 할 수록 전자부품 패키지(100)의 슬림화에 나쁜 영향을 미칠 수 있다.
이러한 점을 고려하면, 열팽창계수가 20×10-6/℃ 이상인 물질로 부가층(160)을 구현하되, 그 두께가 0.01 ~ 0.3 mm 범위에 속하도록 구현하는 것이 바람직하다.
도 5는 본 발명의 다른 실시예에 따른 전자부품 패키지(100)에서, 부가층(160)의 열팽창계수 및 두께와 워피지의 상관관계를 예시한 그래프이다.
예컨데, 도 5는 [표 3]에 기재된 조건으로 기판(110), 능동소자(120) 및 몰딩부(140)의 재질과 두께를 적용하고, 부가층(160)의 열팽창계수 및 두께를 달리하면서 워피지 값을 시뮬레이션 한 결과를 나타낸 것이다.
도 5를 참조하면, 열팽창계수가 15×10-6/℃ 미만인 물질로 부가층(160)을 구현함에 따라 워피지의 절대값이 감소됨을 이해할 수 있을 것이다.
또한, 부가층(160)을 구현하는 물질의 열팽창계수가 동일하다면 그 두께가 증가될 수록 워피지의 절대값이 감소된다.
한편, 스마일 모드의 워피지를 감소시키고자, 열팽창계수가 더 큰 물질로 더 두껍게 부가층(160)을 형성할 경우, 오히려 크라이 모드의 워피지가 커질 수도 있다.
또한, 부가층(160)을 두껍게 할 수록 전자부품 패키지(100)의 슬림화에 나쁜 영향을 미칠 수 있다.
이러한 점을 고려하면, 열팽창계수가 10×10-6/℃ 미만인 물질로 부가층(160)을 구현하되, 그 두께가 0.01 ~ 0.3 mm 범위에 속하도록 구현하는 것이 바람직하다.
이때, 부가층(160)을 구현하는 물질에 이산화규소(SiO2)를 포함시킬 수 있다.
이산화규소는 열팽창계수가 약 8×10-6/℃ 인 물질로써, 코팅 등의 방식을 통해서 몰딩부(140)의 노출된 표면에 효율적으로 구비될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 전자부품 패키지(200)를 개략적으로 예시한 단면도이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 전자부품 패키지(100)는 기판(110), 연결부재(130), 능동소자(120) 및 부가층(260)을 포함할 수 있다.
도 1을 참조하여 설명한 실시예와 달리, 본 실시예에 따른 전자부품 패키지(100)는 능동소자(120) 표면에 몰딩부가 형성되지 않은 상태에서 부가층(260) 능동소자(120) 표면에 직접 구비된다.
즉, 부가층(260)이 능동소자(120)의 표면에 직접 구비됨으로써 워피지를 감소시킬 수도 있다는 것이다.
다른 사항들은 전술한 실시예와 유사하므로 중복되는 설명은 생략하도록 한다.
100, 200 : 전자부품 패키지
110 : 기판
120 : 능동소자
130 : 연결부재
140 : 몰딩부
160, 260 : 부가층

Claims (12)

  1. 기판의 적어도 일면에 구비되는 연결부재;
    상기 연결부재에 의하여 상기 기판과 결합되는 능동소자;
    상기 능동소자의 노출된 면을 덮는 몰딩부; 및
    상기 몰딩부의 노출된 표면상에 형성되어 휨 현상을 감소시키는 부가층;
    을 포함하는
    전자부품 패키지.
  2. 청구항 1에 있어서,
    상기 전자부품 패키지는 워피지 값이 0 이하이고,
    상기 부가층은,
    열팽창계수가 15×10-6/℃ 이상인 물질로 이루어지는 것을 특징으로 하는
    전자부품 패키지.
  3. 청구항 2에 있어서,
    상기 부가층은,
    열팽창계수가 20×10-6/℃ 이상인 물질로 이루어지며, 0.01 ~ 0.3 mm 두께를 갖는 것을 특징으로 하는
    전자부품 패키지.
  4. 청구항 1에 있어서,
    상기 전자부품 패키지는 워피지 값이 0 이상이고,
    상기 부가층은,
    열팽창계수가 15×10-6/℃ 미만인 물질로 이루어지는 것을 특징으로 하는
    전자부품 패키지.
  5. 청구항 4에 있어서,
    상기 부가층은,
    열팽창계수가 10×10-6/℃ 미만인 물질로 이루어지며, 0.01 ~ 0.3 mm 두께를 갖는 것을 특징으로 하는
    전자부품 패키지.
  6. 청구항 5에 있어서,
    상기 부가층은,
    이산화규소(SiO2)를 포함하는 물질로 이루어지는 것을 특징으로 하는
    전자부품 패키지.
  7. 기판의 적어도 일면에 구비되는 연결부재;
    상기 연결부재에 의하여 상기 기판과 결합되는 능동소자; 및
    상기 능동소자의 노출된 표면상에 형성되어 휨 현상을 감소시키는 부가층;
    을 포함하는
    전자부품 패키지.
  8. 청구항 7에 있어서,
    상기 전자부품 패키지는 워피지 값이 0 이하이고,
    상기 부가층은,
    열팽창계수가 15×10-6/℃ 이상인 물질로 이루어지는 것을 특징으로 하는
    전자부품 패키지.
  9. 청구항 8에 있어서,
    상기 부가층은,
    열팽창계수가 20×10-6/℃ 이상인 물질로 이루어지며, 0.01 ~ 0.3 mm 두께를 갖는 것을 특징으로 하는
    전자부품 패키지.
  10. 청구항 7에 있어서,
    상기 전자부품 패키지는 워피지 값이 0 이상이고,
    상기 부가층은,
    열팽창계수가 15×10-6/℃ 미만인 물질로 이루어지는 것을 특징으로 하는
    전자부품 패키지.
  11. 청구항 10에 있어서,
    상기 부가층은,
    열팽창계수가 10×10-6/℃ 이하인 물질로 이루어지며, 0.01 ~ 0.3 mm 두께를 갖는 것을 특징으로 하는
    전자부품 패키지.
  12. 청구항 11에 있어서,
    상기 부가층은,
    이산화규소(SiO2)를 포함하는 물질로 이루어지는 것을 특징으로 하는
    전자부품 패키지.
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