KR20140065942A - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다. 본 기술에 따른 가변 저항 메모리 장치는, 제1 전극; 상기 제1 전극과 이격된 제2 전극; 상기 제1 전극 상에 위치하며, 상기 제2 전극의 하부를 둘러싸는 제1 가변 저항층; 및 상기 제1 가변 저항층의 측면을 둘러싸는 스페이서를 포함할 수 있다. 본 기술에 따르면, 식각 공정에서 가변 저항층 패턴이 손상되는 것을 방지함과 동시에 전극 일부를 둘러싸는 에어 갭을 형성함으로써 가변 저항 메모리 장치의 신뢰성 및 동작 속도를 개선할 수 있다.

Description

가변 저항 메모리 장치 및 그 제조 방법{RESISTANCE VARIABLE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 가변 저항 메모리 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 양 전극 사이에 개재되는 가변 저항층을 포함하는 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
가변 저항 메모리 장치는 외부 자극에 따라 저항이 변화하여 적어도 서로 다른 두 저항 상태 사이에서 스위칭(Switching)하는 특성을 이용하여 데이터를 저장하는 장치로서, ReRAM(Resistive Random Access Memory), PCRAM(Phase Change RAM), STT-RAM(Spin Transfer Torque-RAM) 등이 이에 포함된다. 특히, 가변 저항 메모리 장치는 간단한 구조로 형성할 수 있으면서도 비휘발성 등 여러 특성이 우수하여 이에 관한 연구가 많이 진행되고 있다.
그중 ReRAM은 가변 저항 물질, 예컨대 페로브스카이트(Perovskite) 계열의 물질이나 전이금속 산화물로 이루어진 가변 저항층 및 가변 저항층 상·하부의 전극을 포함하는 구조를 가지는데, 전극에 인가되는 전압에 따라서 가변 저항층 내에 필라멘트(Filament) 전류 통로가 생성되거나 소멸된다. 이에 따라 가변 저항층은 필라멘트 전류 통로가 생성된 경우 저항이 낮은 상태가 되고, 필라멘트 전류 통로가 소멸된 경우 저항이 높은 상태가 된다.
도 1은 종래 기술에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 층간 절연막(10)을 관통하는 하부 전극(20) 상에 가변 저항층(30) 및 상부 전극(40)이 순차로 형성된다. 그런데 종래 기술에 의하면 가변 저항층(30) 및 상부 전극(40)을 형성하기 위한 식각 공정에서 가변 저항층(30)의 측면(S)이 손상되어 특성이 열화되는 문제가 있으며, 이는 가변 저항 메모리 장치의 신뢰성을 저하시키는 요인이 된다.
본 발명의 일 실시예는, 식각 공정에서 가변 저항층 패턴의 손상을 방지하면서 전극 일부를 둘러싸도록 에어 갭을 형성함으로써 신뢰성 및 동작 속도가 개선된 가변 저항 메모리 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 제1 전극; 상기 제1 전극과 이격된 제2 전극; 상기 제1 전극 상에 위치하며, 상기 제2 전극의 하부를 둘러싸는 제1 가변 저항층; 및 상기 제1 가변 저항층의 측면을 둘러싸는 스페이서를 포함할 수 있다.
본 발명의 다른 실시예에 따른 가변 저항 메모리 장치는, 제1 전극; 상기 제1 전극과 이격된 제2 전극; 상기 제1 전극 상에 위치하며, 상기 제2 전극의 하부를 둘러싸는 제1 가변 저항층; 및 상기 제2 전극의 측면 일부를 둘러싸는 에어 갭을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 기판 상에 제1 전극을 형성하는 단계; 상기 제1 전극 상에 기둥 형태의 희생막 패턴을 형성하는 단계; 상기 희생막 패턴의 측면을 둘러싸는 스페이서를 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 상기 희생막 패턴이 제거된 상기 기판 상에 제1 가변 저항층을 형성하는 단계; 및 상기 제1 전극 상부의 상기 제1 가변 저항층 상에 제2 전극을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 식각 공정에서 가변 저항층 패턴이 손상되는 것을 방지함과 동시에 전극 일부를 둘러싸는 에어 갭을 형성함으로써 가변 저항 메모리 장치의 신뢰성 및 동작 속도를 개선할 수 있다.
도 1은 종래 기술에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 12b는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 13은 크로스 포인트 셀 어레이(Cross Point Cell Array) 구조를 나타내는 사시도이다.
도 14는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 구성을 나타내는 블록도이다.
도 15는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 응용한 정보 처리 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 12b는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 특히, 도 12a 및 도 12b는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 나타내는 도면이고, 도 2a 내지 도 11b는 도 12a 및 도 12b의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 도면이다. 여기서, 각 번호의 'a' 도는 기판으로부터 수직 방향의 단면도이고, 'b' 및 'c' 도는 레이아웃(Layout)을 나타내는 평면도이다.
도 2a 내지 도 2c를 참조하면, 소정의 하부 구조물을 갖는 기판(미도시됨) 상에 제1 절연막(100)을 형성한다. 제1 절연막(100)은 저유전(Low-k) 물질 또는 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), BSG(Boron Silicate Glass), PSG(Phosphorus Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), FSG(Fluorinated Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate), SOG(Spin On Glass) 중 어느 하나 이상으로 형성할 수 있다. 한편, 본 단면도에는 도시되지 않았으나 상기 기판은 가변 저항 메모리 장치를 구동하기 위한 주변 회로를 포함할 수 있다.
이어서, 제1 절연막(100)을 선택적으로 식각하여 제1 절연막(100)을 관통하는 홀(H)을 형성한다. 홀(H)은 평면상에서 볼 때 복수 개가 매트릭스(Matrix) 형태로 배열될 수 있다. 한편, 도 2b에서는 홀(H)의 평면 형태가 정사각형으로 도시되어 있으나, 이는 예시에 불과하며 직사각형, 원 또는 타원 형태 등 다양한 형태로 형성할 수 있으며, 도 2c에 도시된 것과 같이 일 방향으로 연장되는 라인 형태로도 형성할 수 있다.
이어서, 홀(H) 내에 제1 전극(110)을 형성한다. 제1 전극(110)은 도전 물질, 예컨대 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 금속 질화물이나 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 크롬(Cr), 코발트(Co), 티타늄(Ti), 루테늄(Ru), 하프늄(Hf), 지르코늄(Zr) 등의 금속 또는 도핑된 폴리실리콘 등으로 형성할 수 있다. 구체적으로 보면, 제1 전극(110)은 상기 도전 물질을 홀(H)을 매립하는 두께로 증착한 후, 제1 절연막(100)의 상면이 드러날 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 3a 내지 도 3c를 참조하면, 제1 전극(110) 상에 희생막 패턴(120)을 형성한다. 희생막 패턴(120)은 후술하는 스페이서용 절연막과 식각 선택비를 갖는 물질로 형성하되, 예컨대 폴리실리콘 또는 탄소(C) 등으로 형성할 수 있다. 한편, 희생막 패턴(120)은 제1 전극(110)보다 좁은 폭을 갖는 기둥(Pillar) 형태로 형성할 수 있으며, 구체적으로 다음과 같은 과정에 의해 형성될 수 있다.
우선, 제1 전극(110)이 형성된 상기 기판 상에 희생막(미도시됨)을 형성한다. 그 후에, 섬(Island) 형태의 식각마스크를 이용하거나, 일 방향으로 연장되는 라인 형태의 제1 식각마스크 및 이와 교차하는 방향으로 연장되는 라인 형태의 제2 식각마스크를 이용하여 상기 희생막을 식각한다. 이때, 패턴을 미세하게 형성하기 위해 스페이서 패터닝 기술(Spacer Patterning Technology; SPT) 등을 이용할 수 있으며, 본 공정 결과 제1 전극(110)의 표면으로부터 수직으로 돌출된 희생막 패턴(120)이 형성될 수 있다. 한편, 도 3b에서는 희생막 패턴(120)의 평면 형태가 정사각형으로 도시되어 있으나, 이는 예시에 불과하며 직사각형, 원 또는 타원 형태 등 다양한 형태로 형성할 수 있으며, 도 3c에 도시된 것과 같이 제1 전극(110)과 교차하는 방향으로 인접하는 희생막 패턴(120)을 사선 방향으로 배치하여 메모리 셀의 간격을 증가시킴으로써 인접하는 메모리 셀 간의 간섭을 줄일 수 있다.
도 4a 및 도 4b를 참조하면, 희생막 패턴(120)이 형성된 결과물 전면에 스페이서용 절연막(130)을 형성한다. 스페이서용 절연막(130)은 희생막 패턴(120)의 측벽에 후술하는 스페이서를 형성하기 위한 것으로서 희생막 패턴(120)과 식각 선택비를 갖는 물질을 컨포멀(Conformal)하게 증착하여 형성할 수 있다. 예를 들어, 희생막 패턴(120)을 폴리실리콘으로 형성한 경우 스페이서용 절연막(130)은 실리콘 질화막으로, 희생막 패턴(120)을 탄소(C)로 형성한 경우 스페이서용 절연막(130)은 초저온 산화막(Ultra Low Temperature Oxide; ULTO)으로 형성할 수 있다.
도 5a 및 도 5b를 참조하면, 스페이서용 절연막(130)을 비등방성 식각하여 희생막 패턴(120)의 측면을 둘러싸는 스페이서(130A)를 형성한다. 이때, 스페이서(130A)는 희생막 패턴(120)의 상면이 드러날 때까지 스페이서용 절연막(130)을 전면 식각하여 형성할 수 있다. 한편, 도 5a에서는 스페이서(130A)의 외측 폭이 제1 전극(110) 상면의 폭과 동일하게 도시되어 있으나, 이는 예시에 불과하며 스페이서(130A)는 그 이상 또는 그 이하의 폭으로도 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 스페이서(130A) 형성에 의해 드러난 희생막 패턴(120)을 제거한다. 이때, 희생막 패턴(120)을 제거하기 위해 스페이서(130A)와의 식각 선택비를 이용한 에치백(Etch-back) 공정 등을 수행할 수 있으며, 본 공정 결과 제1 전극(110)의 상면이 노출될 수 있다.
도 7a 및 도 7b를 참조하면, 희생막 패턴(120)이 제거된 결과물 전면에 제1 가변 저항층(140)을 형성한다. 제1 가변 저항층(140)은 산소 공공(Vacancy)이나 이온의 이동(Migration) 또는 물질의 상변화(Phase Change)에 의해 전기저항이 변하는 물질을 원자층 증착(Atomic Layer Deposition; ALD) 또는 화학 증착(Chemical Vapor Deposition; CVD) 방식으로 컨포멀하게 증착하여 형성할 수 있다.
여기서, 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 물질로는 STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1 - xCaxMnO3) 등의 페로브스카이트(Perovskite) 계열의 물질 및 티타늄 산화물(TiO2, Ti4O7), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O5), 니오븀 산화물(Nb2O5), 코발트 산화물(Co3O4), 니켈 산화물(NiO), 텅스텐 산화물(WO3), 란탄 산화물(La2O3) 등의 전이금속 산화물(Transition Metal Oxide, TMO)을 포함하는 이원산화물 등이 있다. 또한, 상변화에 의해 전기저항이 변하는 물질로는 열에 의해 결정질 또는 비정질 상태로 변화되는 물질, 예컨대 게르마늄, 안티몬 및 텔루륨이 소정 비율로 결합된 GST(GeSbTe)와 같은 칼코게나이드(Chalcogenide) 계열의 물질 등이 있다.
도 8a 및 도 8b를 참조하면, 제1 가변 저항층(140)의 상부에 제2 가변 저항층(150)을 형성한다. 제2 가변 저항층(150)은 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 물질, 예컨대 전이금속 산화물(TMO), 페로브스카이트 계열의 물질 및 칼코게나이드 계열의 물질로 이루어진 군으로부터 선택된 어느 하나 이상을 고지향성 플라즈마(Highly Directional Plasma)를 이용하는 물리 증착(Physical Vapor Deposition; PVD) 방식으로 증착하여 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 제2 가변 저항층(150) 상에 제2 전극용 도전막(160)을 형성한다. 제2 전극용 도전막(160)은 도전 물질, 예컨대 금속 질화물, 금속 또는 도핑된 폴리실리콘 등을 증착하여 형성하되, 제1 전극(110)과 같은 물질로 형성할 수 있다. 특히, 제2 전극용 도전막(160)이 증착 과정에서 스페이서(130A)의 내부에 매립되어 스페이서(130A) 내의 제2 가변 저항층(150)에 자기 정렬(Self-Aligned)될 수 있으며, 이에 따라 후속 식각 공정에서 제2 전극용 도전막(160)을 스페이서(130A) 내의 제2 가변 저항층(150)과 같이 작은 임계 치수(Critical Dimension; CD)로 패터닝하지 않더라도 후술하는 제2 전극의 하부가 스페이서(130A) 내의 제2 가변 저항층(150)과 동일한 임계 치수(CD)로 형성되는 장점이 있다.
도 10a 내지 도 10c를 참조하면, 제2 전극용 도전막(160)을 선택적으로 식각하여 제2 전극(160A)을 형성한다. 이때, 제2 전극(160A)을 형성하기 위해 제2 전극용 도전막(160)이 메모리 셀별로 분리되도록 비등방성 식각 공정 등을 수행할 수 있으며, 본 공정 결과 제1 및 제2 가변 저항층(140, 150)의 일부가 노출될 수 있다. 또한, 제2 전극(160A)은 제1 전극(110)의 상부에 위치하며, 평면상에서 볼 때 복수 개가 매트릭스 형태로 배열될 수 있다. 한편, 도 10b에서는 제2 전극(160A)의 평면 형태가 정사각형으로 도시되어 있으나, 이는 예시에 불과하며 직사각형, 원 또는 타원 형태 등 다양한 형태로 형성할 수 있으며, 도 10c에 도시된 것과 같이 일 방향으로 연장되는 라인 형태로도 형성할 수 있다.
도 11a 및 도 11b를 참조하면, 희생막 패턴(120, 도 5a 및 도 5b 참조)이 제거된 공간, 즉 스페이서(130A)의 내부를 제외한 나머지 부분에 형성된 제1 및 제2 가변 저항층(140, 150)을 제거한다. 이때, 스페이서(130A) 외부의 제1 및 제2 가변 저항층(140, 150)을 제거하기 위해 딥아웃(Dip-out) 방식의 습식 식각 공정 등을 수행할 수 있으며, 스페이서(130A) 내부의 제1 및 제2 가변 저항층(140, 150)은 노출되지 않거나 노출되는 면적이 좁으므로 거의 식각되지 않는다. 한편, 본 공정 결과 스페이서(130A)의 내부에 잔류하는 제1 가변 저항층(140) 및 제2 가변 저항층(150)을 각각 제1 가변 저항층 패턴(140A) 및 제2 가변 저항층 패턴(150A)이라 한다.
도 12a 및 도 12b를 참조하면, 제2 전극들(160A) 사이의 공간을 매립하는 제2 절연막(170)을 형성한다. 제2 절연막(170)은 저유전 물질 또는 산화막 계열의 물질, 예컨대 실리콘 산화막, BSG, PSG, BPSG, FSG, TEOS, SOG 중 어느 하나 이상을 증착하여 형성할 수 있다. 이때, 상부의 폭이 하부의 폭보다 넓게 형성된 제2 전극의 그림자(Shadowing) 효과에 의해 스페이서(130A)의 상부에 에어 갭(180)이 형성될 수 있다.
이상에서 설명한 제조 방법에 의하여, 도 12a 및 도 12b에 도시된 것과 같은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치가 제조될 수 있다.
도 12a 및 도 12b를 참조하면, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 제1 전극(110), 제1 전극(110)과 이격된 제2 전극(160A), 제1 전극(110) 상에 위치하면서 제2 전극(160A)의 하부를 둘러싸는 제1 가변 저항층 패턴(140A), 제1 가변 저항층 패턴(140A)과 제2 전극(160A) 사이에 개재되는 제2 가변 저항층 패턴(150A), 제1 가변 저항층 패턴(140A)의 측면을 둘러싸는 스페이서(130A), 및 스페이서(130A)의 상부에 형성된 에어 갭(180)을 포함할 수 있다.
여기서, 에어 갭(180)은 제2 전극(160A)의 측면 일부를 둘러쌀 수 있으며, 제2 전극(160A)은 에어 갭(180) 상부에 위치하는 부분의 폭이 에어 갭(180) 하부에 위치하는 부분의 폭보다 넓게 형성될 수 있다. 또한, 제1 및 제2 가변 저항층 패턴(140A, 150A)은 산소 공공이나 이온의 이동 또는 상변화에 의해 전기저항이 변하는 물질을 포함할 수 있으며, 특히 제1 가변 저항층 패턴(140A)은 실린더(Cylinder) 형태일 수 있다. 한편, 제1 전극(110)과 제2 전극(160A)은 서로 교차하는 방향으로 연장될 수 있으며, 이때 제1 전극(110)과 교차하는 방향으로 인접하는 메모리 셀이 사선 방향으로 배치된 경우 제1 전극(110)과 제2 전극(160A)은 수직이 아닌 각도로 교차할 수 있다.
도 13은 크로스 포인트 셀 어레이(Cross Point Cell Array) 구조를 나타내는 사시도이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는 크로스 포인트 셀 어레이 구조를 형성할 수 있다. 크로스 포인트 셀 어레이 구조는 서로 평행한 복수 개의 비트라인(BL) 및 비트라인(BL)과 교차하면서 서로 평행한 복수 개의 워드라인(WL) 사이의 교차점에 메모리 셀(MC)이 배열되는 구조로서, 각 메모리 셀(MC)의 상부 또는 하부에 선택 소자(미도시됨), 예컨대 트랜지스터 또는 다이오드 등이 접속될 수도 있다.
여기서, 메모리 셀(MC)은 인가되는 전압 또는 전류에 따라 저항이 변화하여 적어도 서로 다른 두 저항 상태 사이에서 스위칭할 수 있는 가변 저항층 패턴을 포함할 수 있다. 또한, 각 메모리 셀(MC)의 하부는 하부 전극(BE)을 통해 비트라인(BL)과 접속될 수 있으며, 상부는 상부 전극(TE)을 통해 워드라인(WL)과 접속될 수 있다. 한편, 도 13에서는 메모리 셀(MC)이 단층으로 형성된 모습을 도시하였으나 본 발명이 이에 한정되는 것은 아니며, 이상에서 설명한 제조 공정을 반복 수행하여 메모리 셀(MC)을 다층으로 형성함으로써 가변 저항 메모리 장치의 집적도를 크게 향상시킬 수 있다.
도 14는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 구성을 나타내는 블록도이다.
도 14를 참조하면, 메모리 셀 어레이(300)는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 메모리 셀(MC)들이 매트릭스 형태로 배열된 것으로서, 비트라인 디코더(310), 워드라인 디코더(320), 제어 회로(330), 전압 생성 회로(340) 및 판독 회로(350)가 메모리 셀 어레이(300)의 주변에 배치될 수 있다.
비트라인 디코더(310)는 메모리 셀 어레이(300)의 각 비트라인(BL)에 연결되며, 어드레스 신호에 대응하는 비트라인(BL)을 선택한다. 이와 마찬가지로 워드라인 디코더(320)는 메모리 셀 어레이(300)의 각 워드라인(WL)에 연결되며, 어드레스 신호에 대응하는 워드라인(WL)을 선택한다. 즉, 비트라인 디코더(310) 및 워드라인 디코더(320)를 통해 메모리 셀 어레이(300) 내에서 특정 메모리 셀(MC)을 선택할 수 있다.
제어 회로(330)는 어드레스 신호, 제어 입력 신호 및 기입 시의 데이터 입력 등에 기초하여 비트라인 디코더(310), 워드라인 디코더(320) 및 전압 생성 회로(340)를 제어하며, 특히 메모리 셀 어레이(300)의 기입, 소거 및 판독 동작을 제어한다. 또한, 제어 회로(330)는 일반적인 어드레스 버퍼 회로, 데이터 입출력 버퍼 회로 및 제어 입력 버퍼 회로의 기능도 수행할 수 있다.
전압 생성 회로(340)는 메모리 셀 어레이(300)의 기입, 소거 및 판독 시에 필요한 각각의 전압을 생성하여 비트라인(BL) 및 워드라인(WL)에 공급한다. 한편, 판독 회로(350)는 선택된 메모리 셀(MC)의 저항 상태를 감지하여 그에 저장된 데이터를 판별하며, 최종적으로 판별 결과를 제어 회로(330)에 전달한다.
도 15는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 응용한 정보 처리 시스템을 나타내는 블록도이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 응용한 정보 처리 시스템(1000)은 메모리 시스템(1100), 중앙 처리 장치(1200), 사용자 인터페이스(1300) 및 전원 공급 장치(1400)를 포함할 수 있고, 이들은 버스(1500)를 통해 서로 데이터 통신을 할 수 있다.
메모리 시스템(1100)은 가변 저항 메모리 장치(1110) 및 메모리 컨트롤러(1120)로 구성될 수 있으며, 가변 저항 메모리 장치(1110)에는 중앙 처리 장치(1200)에 의해서 처리된 데이터 또는 사용자 인터페이스(1300)를 통해 외부에서 입력된 데이터가 저장될 수 있다.
이러한 정보 처리 시스템(1000)은 데이터 저장을 필요로 하는 모든 전자 기기를 구성할 수 있으며, 예컨대 메모리 카드(Memory Card), 반도체 디스크(Solid State Disk; SSD) 또는 스마트폰(Smart Phone) 등의 각종 모바일 기기(Mobile Device) 등에 적용될 수 있다.
이상에서 설명한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 식각 공정에서 가변 저항층 패턴이 손상되는 것을 방지함으로써 가변 저항 메모리 장치의 신뢰성을 개선할 수 있다. 또한, 제2 가변 저항층 패턴을 둘러싸는 제1 가변 저항층 패턴이 제2 가변 저항층 패턴과 스페이서 간의 반응을 억제할 수 있으며, 전극 일부를 둘러싸는 에어 갭(Air Gap)에 의해 전극 간의 기생 커패시턴스(Parasitic Capacitance)가 감소되어 가변 저항 메모리 장치의 동작 속도를 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 제1 절연막 110 : 제1 전극
120 : 희생막 패턴 130A : 스페이서
140A : 제1 가변 저항층 패턴 150A : 제2 가변 저항층 패턴
160A : 제2 전극 170 : 제2 절연막
180 : 에어 갭 H : 홀

Claims (30)

  1. 제1 전극;
    상기 제1 전극과 이격된 제2 전극;
    상기 제1 전극 상에 위치하며, 상기 제2 전극의 하부를 둘러싸는 제1 가변 저항층; 및
    상기 제1 가변 저항층의 측면을 둘러싸는 스페이서를 포함하는
    가변 저항 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 가변 저항층과 상기 제2 전극 사이에 개재되는 제2 가변 저항층을 더 포함하는
    가변 저항 메모리 장치.
  3. 제1 항에 있어서,
    상기 스페이서의 상부에 형성된 에어 갭을 더 포함하는
    가변 저항 메모리 장치.
  4. 제3 항에 있어서,
    상기 에어 갭은, 상기 제2 전극의 측면 일부를 둘러싸는
    가변 저항 메모리 장치.
  5. 제3 항에 있어서,
    상기 제2 전극은, 상기 에어 갭 상부에 위치하는 부분의 폭이 상기 에어 갭 하부에 위치하는 부분의 폭보다 넓은
    가변 저항 메모리 장치.
  6. 제1 항에 있어서,
    상기 제1 가변 저항층은, 산소 공공이나 이온의 이동 또는 상변화에 의해 전기저항이 변하는 물질을 포함하는
    가변 저항 메모리 장치.
  7. 제1 항에 있어서,
    상기 제1 가변 저항층은, 실린더 형태인
    가변 저항 메모리 장치.
  8. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 서로 교차하는 방향으로 연장되는
    가변 저항 메모리 장치.
  9. 제8 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 수직이 아닌 각도로 교차하는
    가변 저항 메모리 장치.
  10. 메모리 장치, 중앙 처리 장치, 사용자 인터페이스 및 전원 공급 장치를 포함하되, 상기 메모리 장치는,
    제1 전극;
    상기 제1 전극과 이격된 제2 전극;
    상기 제1 전극 상에 위치하며, 상기 제2 전극의 하부를 둘러싸는 제1 가변 저항층; 및
    상기 제1 가변 저항층의 측면을 둘러싸는 스페이서를 포함하는
    정보 처리 시스템.
  11. 제1 전극;
    상기 제1 전극과 이격된 제2 전극;
    상기 제1 전극 상에 위치하며, 상기 제2 전극의 하부를 둘러싸는 제1 가변 저항층; 및
    상기 제2 전극의 측면 일부를 둘러싸는 에어 갭을 포함하는
    가변 저항 메모리 장치.
  12. 제11 항에 있어서,
    상기 제1 가변 저항층과 상기 제2 전극 사이에 개재되는 제2 가변 저항층을 더 포함하는
    가변 저항 메모리 장치.
  13. 제11 항에 있어서,
    상기 제2 전극은, 상기 에어 갭 상부에 위치하는 부분의 폭이 상기 에어 갭 하부에 위치하는 부분의 폭보다 넓은
    가변 저항 메모리 장치.
  14. 제11 항에 있어서,
    상기 제1 가변 저항층은, 산소 공공이나 이온의 이동 또는 상변화에 의해 전기저항이 변하는 물질을 포함하는
    가변 저항 메모리 장치.
  15. 제11 항에 있어서,
    상기 제1 가변 저항층은, 실린더 형태인
    가변 저항 메모리 장치.
  16. 제11 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 서로 교차하는 방향으로 연장되는
    가변 저항 메모리 장치.
  17. 제16 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 수직이 아닌 각도로 교차하는
    가변 저항 메모리 장치.
  18. 메모리 장치, 중앙 처리 장치, 사용자 인터페이스 및 전원 공급 장치를 포함하되, 상기 메모리 장치는,
    제1 전극;
    상기 제1 전극과 이격된 제2 전극;
    상기 제1 전극 상에 위치하며, 상기 제2 전극의 하부를 둘러싸는 제1 가변 저항층; 및
    상기 제2 전극의 측면 일부를 둘러싸는 에어 갭을 포함하는
    정보 처리 시스템.
  19. 기판 상에 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 기둥 형태의 희생막 패턴을 형성하는 단계;
    상기 희생막 패턴의 측면을 둘러싸는 스페이서를 형성하는 단계;
    상기 희생막 패턴을 제거하는 단계;
    상기 희생막 패턴이 제거된 상기 기판 상에 제1 가변 저항층을 형성하는 단계; 및
    상기 제1 전극 상부의 상기 제1 가변 저항층 상에 제2 전극을 형성하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 전극 형성 단계는,
    상기 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 관통하는 홀을 형성하는 단계; 및
    상기 홀 내에 상기 제1 전극을 형성하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  21. 제19 항에 있어서,
    상기 희생막 패턴은, 상기 스페이서와 식각 선택비를 갖는 물질로 형성하는
    가변 저항 메모리 장치의 제조 방법.
  22. 제19 항에 있어서,
    상기 스페이서 형성 단계는,
    상기 희생막 패턴이 형성된 상기 기판 전면에 스페이서용 절연막을 증착하는 단계; 및
    상기 스페이서용 절연막을 비등방성 식각하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  23. 제19 항에 있어서,
    상기 제1 가변 저항층은, 산소 공공이나 이온의 이동 또는 상변화에 의해 전기저항이 변하는 물질로 형성하는
    가변 저항 메모리 장치의 제조 방법.
  24. 제19 항에 있어서,
    상기 제1 가변 저항층은, 원자층 증착 또는 화학 증착 방식으로 형성하는
    가변 저항 메모리 장치의 제조 방법.
  25. 제19 항에 있어서,
    상기 제1 가변 저항층 형성 단계 후에,
    상기 제1 가변 저항층의 상부에 제2 가변 저항층을 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  26. 제25 항에 있어서,
    상기 제2 가변 저항층은, 물리 증착 방식으로 형성하는
    가변 저항 메모리 장치의 제조 방법.
  27. 제26 항에 있어서,
    상기 물리 증착 방식은, 고지향성 플라즈마를 이용하는
    가변 저항 메모리 장치의 제조 방법.
  28. 제19 항에 있어서,
    상기 제2 전극 형성 단계 후에,
    상기 스페이서 외부의 상기 제1 가변 저항층을 제거하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  29. 제25 항에 있어서,
    상기 제2 전극 형성 단계 후에,
    상기 스페이서 외부의 상기 제2 가변 저항층을 제거하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  30. 제28 항에 있어서,
    상기 스페이서 외부의 상기 제1 가변 저항층 제거 단계 후에,
    상기 스페이서의 상부에 에어 갭이 형성되도록 상기 제2 전극이 형성된 상기 기판 상에 제2 절연막을 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
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