KR20140059410A - 전력 반도체 소자 - Google Patents

전력 반도체 소자 Download PDF

Info

Publication number
KR20140059410A
KR20140059410A KR1020120125842A KR20120125842A KR20140059410A KR 20140059410 A KR20140059410 A KR 20140059410A KR 1020120125842 A KR1020120125842 A KR 1020120125842A KR 20120125842 A KR20120125842 A KR 20120125842A KR 20140059410 A KR20140059410 A KR 20140059410A
Authority
KR
South Korea
Prior art keywords
region
layer
gate electrode
barrier layer
cap layer
Prior art date
Application number
KR1020120125842A
Other languages
English (en)
Other versions
KR102024290B1 (ko
Inventor
오정훈
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020120125842A priority Critical patent/KR102024290B1/ko
Priority to US13/796,688 priority patent/US8723228B1/en
Priority to JP2013082669A priority patent/JP6228747B2/ja
Priority to CN201310175270.1A priority patent/CN103811541B/zh
Priority to EP13179593.2A priority patent/EP2731143A3/en
Publication of KR20140059410A publication Critical patent/KR20140059410A/ko
Application granted granted Critical
Publication of KR102024290B1 publication Critical patent/KR102024290B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

일실시예에 따른 전력 반도체 소자는 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하는 배리어층; 상기 배리어층 상에 위치하며 상기 배리어층의 일부를 노출시키는 오픈 영역을 포함하는 캡층; 상기 캡층의 오픈 영역을 통해 상기 배리어층 상에 위치하는 게이트 전극; 및 상기 캡층 상에서 상기 게이트 전극을 사이에 두고 서로 이격되어 위치하는 소스 전극 및 드레인 전극;을 포함하고, 상기 캡층은 상기 게이트 전극과 상기 드레인 전극 사이에 이온주입영역을 포함한다.

Description

전력 반도체 소자{POWER SEMICONDUCTOR DEVICE}
실시예는 우수한 DC 및 RF 특성을 갖는 전력 반도체 소자에 관한 것이다.
전력 반도체 소자로서, 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계 효과 트랜지스터(metal semiconductor field effect transistor), 고속 전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor) 등이 있다.
고속 전자 이동도 트랜지스터(High Electron Mobility Transistor: HEMT)는 우수한 전자 이동도와 낮은 잡음 특성 등의 장점으로 인하여 밀리미터파 대역의 초고주파용 집적 회로 소자로서 널리 응용된다. HEMT가 사용되는 응용 시스템들이 매우 복잡하고 정교해짐에 따라 좀 더 우수한 소자 특성, 특히 우수한 RF(Radio Frequency) 특성이 요구되어지고 있다.
최대 공진 주파수(fmax)는 HEMT의 RF 특성을 평가하는데 있어 매우 중요한 요소인데, 최대 공진 주파수(fmax)는 소신호 파라미터를 최적화하고 DC 특성을 개선함으로써 향상될 수 있다. HEMT의 DC 특성과 소신호 파라미터에 영향을 주는 많은 변수들이 있으나, 그 중에서도 가장 중요한 요소인 게이트-리세스 구조를 중심으로 설명한다.
도 1은 게이트 전극이 위치하는 리세스 영역의 폭이 넓은 제1 게이트-리세스 구조를 갖는 종래의 HEMT 소자를 간략히 도시한 측단면도이고, 도 2는 게이트 전극이 위치하는 리세스 영역의 폭이 좁은 제2 게이트-리세스 구조를 갖는 종래의 HEMT 소자를 간략히 도시한 측단면도이다.
도 1 및 도 2를 참조하면, 종래의 HEMT 소자(1A, 1B)는 기판(10), 기판(10) 상에 버퍼층(20), 버퍼층(20) 상에 배리어층(30), 및 상기 배리어층(30) 상에 캡층(40)을 포함한다.
종래의 HEMT 소자(1A, 1B)는 캡층(40)의 일부가 제거되어 배리어층(30)을 노출시키는 리세스 영역(R1, R2)을 포함하며, 상기 리세스 영역(R1, R2)에 게이트 전극(53)이 위치하고, 캡층(40) 상에 소스 전극(51)과 드레인 전극(52)이 위치한다.
도 1에는 소스 전극(51)과 드레인 전극(52)이 존재하는 부분을 제외하고 캡층(40)이 모두 제거된 제1 게이트-리세스 구조(wide-recess)를 갖는 HEMT 소자(1A)가 개시되며, 도 2에는 게이트 전극(53)의 바닥 영역과 대응하는 부분의 캡층(40)만이 제거된 제2 게이트-리세스 구조(narrow-recess)를 갖는 HEMT 소자(1B)가 개시된다.
제2 게이트-리세스 구조를 갖는 HEMT 소자(1B)는 제1 게이트 리세스 구조를 갖는 HEMT 소자(1A)에 비해 우수한 최대 드레인 전류(Idss , max)와 최대 트랜스 컨덕턴스(gm , max) 값을 가진다. 그 이유는, 제1 게이트 리세스 구조를 갖는 HEMT 소자(1A)에서, 리세스 영역(R1)에 의해 노출된 배리어층(30)의 표면에 존재하는 자유 표면 준위(free surface state, X표시, 40a)가 음으로 하전된 표면 준위(negatively charged surface state)를 나타내면서, 채널(21) 내부의 전계를 변화시킴으로써 시트 캐리어 농도(sheet carrier density, ns)를 감소시키기 때문이다.
한편, 제2 게이트-리세스 구조를 갖는 HEMT 소자(1B)는 우수한 DC 특성에도 불구하고 제1 게이트 리세스 구조를 갖는 HEMT 소자(1A)가 보여주는 RF 특성에 비해 개선된 RF 특성을 보여주지 못한다. 그 이유는, 제2 게이트-리세스 구조를 갖는 HEMT 소자(1B)에서, 전도성을 갖는 캡층(40)이 게이트 전극(53) 부근에까지 존재하기 때문에 실질적인 게이트-드레인 전극 간의 거리가 감소하여 게이트와 드레인 사이의 커패시턴스(Cgd)가 매우 커지기 때문이다. 게이트와 드레인 사이의 커패시턴스(Cgd) 이외의 소신호 파라미터는 RF 특성에 미치는 영향이 비교적 적으므로 Cgd에만 중점을 두어 설명하였다.
따라서, 우수한 DC 특성을 나타내는 동시에 우수한 RF 특성을 갖는 전력 반도체 소자가 요구된다.
실시예는 우수한 DC 및 RF 특성을 갖는 전력 반도체 소자를 제공하고자 한다.
일실시예에 따른 전력 반도체 소자는 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하는 배리어층; 상기 배리어층 상에 위치하며 상기 배리어층의 일부를 노출시키는 오픈 영역을 포함하는 캡층; 상기 캡층의 오픈 영역을 통해 상기 배리어층 상에 위치하는 게이트 전극; 및 상기 캡층 상에서 상기 게이트 전극을 사이에 두고 서로 이격되어 위치하는 소스 전극 및 드레인 전극;을 포함하고, 상기 캡층은 상기 게이트 전극과 상기 드레인 전극 사이에 이온주입영역을 포함한다.
상기 이온주입영역은 상기 드레인 전극에 인접하여 위치할 수 있다.
상기 이온주입영역은 상기 캡층에서부터 상기 배리어층의 일부까지 연장되어 위치할 수 있다.
상기 배리어층과 접하는 상기 버퍼층의 계면에 채널층이 위치하고, 상기 이온주입영역은 상기 배리어층의 적어도 일부를 사이에 두고 상기 채널층과 이격될 수 있다.
상기 오픈 영역의 폭은 상기 게이트 전극의 길이와 대응될 수 있다.
상기 게이트 전극은 상기 배리어층과 연결된 부분의 폭이 배리어층과 연결된 부분과 반대쪽 부분의 폭보다 좁을 수 있다.
상기 배리어층은 리세스 영역을 갖고, 상기 게이트 전극은 상기 리세스 영역에 위치할 수 있다.
상기 리세스 영역은 상기 캡층의 오픈 영역과 대응하여 위치할 수 있다.
상기 캡층의 상부에 패시베이션층이 위치할 수 있다.
다른 실시예에 따른 전력 반도체 소자는 소스 전극, 드레인 전극, 및 상기 소스 전극과 상기 드레인 전극 사이의 게이트 전극; 상기 소스 전극 및 상기 드레인 전극의 하부에 위치하며, 상기 게이트 전극의 길이에 대응하는 폭을 갖는 오픈 영역을 포함하는 캡층; 상기 캡층의 하부에 위치하며 상기 오픈 영역을 통해 상기 게이트 전극과 연결된 버퍼층; 및 상기 버퍼층의 하부에 위치하는 배리어층;을 포함하고, 상기 캡층은 상기 게이트 전극에 인접한 제1 영역, 상기 드레인 전극에 인접한 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이의 제3 영역을 포함하며, 상기 제3 영역은 상기 제1 영역과 상기 제2 영역을 전기적으로 분리시키고, 상기 제1 영역, 상기 제3 영역 및 상기 제2 영역은 상기 게이트 전극에서 상기 드레인 전극의 방향으로 순차적으로 배열된다.
상기 제3 영역은 이온주입영역일 수 있다.
상기 제2 영역의 폭은 상기 제3 영역은 일측면이 상기 게이트 전극 쪽에 위치하는 상기 드레인 전극의 선단과 동일선 상에 위치할 수 있다.
실시예에 따르면, 우수한 DC 특성을 나타내는 동시에 우수한 RF 특성을 갖는 전력 반도체 소자를 제작할 수 있다.
도 1은 게이트 전극이 위치하는 리세스 영역의 폭이 넓은 제1 게이트-리세스 구조를 갖는 종래의 HEMT 소자를 간략히 도시한 측단면도.
도 2는 게이트 전극이 위치하는 리세스 영역의 폭이 좁은 제2 게이트-리세스 구조를 갖는 종래의 HEMT 소자를 간략히 도시한 측단면도.
도 3은 제1 실시예에 따른 전력 반도체 소자의 측단면도.
도 4는 제2 실시예에 따른 전력 반도체 소자의 측단면도.
도 5 및 도 6은 도 3 또는 도 4의 A 부분을 확대하여 도시한 도면.
도 7 내지 도 9는 상술한 실시예들에 따른 전력 반도체 소자를 제작하는 방법의 일실시예를 나타낸 도면.
도 10은 실시예에 따른 전력 반도체 소자의 RF 특성을 설명하기 위한 그래프.
도 11은 실시예에 따른 전력 반도체 소자의 DC 특성을 설명하기 위하여 Idss,max와 Gm , max를 나타낸 그래프.
도 12는 실시예에 따른 전력 반도체 소자의 RF 특성을 설명하기 위하여 FT와 Fmax를 나타낸 그래프.
이하, 본 발명을 구체적으로 설명하기 위해 실시예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 "상(위)" 또는 "하(아래)"(on or under)에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위)" 또는 "하(아래)"(on or under)로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 3은 제1 실시예에 따른 전력 반도체 소자의 측단면도이다.
도 3을 참조하면, 제1 실시예에 따른 전력 반도체 소자(100A)는 기판(110), 버퍼층(120), 배리어층(130), 캡층(150), 소스 전극(161), 드레인 전극(162) 및 게이트 전극(163)을 포함한다.
기판(110)은 사파이어 기판(Al2O3), 실리콘 기판(Si), 실리콘카바이드 기판(SiC), 갈륨나이트라이드 기판(GaN) 또는 갈륨아세나이드 기판(GaAs)일 수 있으나, 이에 한정하지 않는다.
기판(110) 상에 버퍼층(120) 및 배리어층(130)을 포함하는 이종 접합 구조물(140)이 위치한다.
기판(110) 위에 버퍼층(120)을 성장시키기 전에, 기판(110)과 버퍼층(120) 물질 사이의 격자상수 차이를 완화하기 위하여 전이층(115)을 먼저 성장시킬 수 있다. 전이층(115)은 예를 들어, AlN, AlGaN의 단일층, 또는 AlN/AlGaN, AlGaN /AlGaN의 다층 구조로 이루어질 수 있으나, 이에 한정하지 않는다.
전이층(115) 상에 버퍼층(120)과 배리어층(130)의 이종 접합 구조물(140)을 성장시킨다.
버퍼층(120)과 배리어층(130)은 분극률과 에너지 밴드갭이 서로 다른 반도체 물질층으로 형성된다. 버퍼층(120)의 분극률 및 에너지 밴드갭은 배리어층(130)의 분극률 및 에너지 밴드갭보다 작을 수 있다.
버퍼층(120)은 언도프트(undoped) 또는 도프트(doped) 반도체층일 수 있으며, 예를 들어, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, GaAs, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 적어도 어느 하나를 포함할 수 있다.
배리어층(130)은 언도프트 또는 도프트 반도체층일 수 있으며, 예를 들어, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, GaAs, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 적어도 어느 하나를 포함할 수 있다.
버퍼층(120)과 배리어층(130)의 에너지 밴드갭의 차이로 인하여 접합 계면에서 에너지 밴드의 불연속이 발생하고, 버퍼층(120)과 배리어층(130)의 격자상수 차이에 의해 분극이 발생하여, 2차원 전자가스(2-Dimensional Electron Gas: 2-DEG)층이 형성된다. 상기 2차원 전자가스(2-DEG)층은 배리어층(130)과 접하는 버퍼층(120)의 계면에 형성되며 채널층(122)의 역할을 할 수 있다.
배리어층(130) 상에 캡층(150)이 위치한다.
캡층(150)은 상부에 배치되는 소스 전극(161)과 드레인 전극(162)의 오믹 접촉을 개선하기 위한 것으로, n-타입으로 도핑될 수 있다. 캡층(150)은 고농도로 도핑된 GaAs 또는 GaN를 포함할 수 있다.
캡층(150)은 배리어층(130)의 일부를 노출시키는 오픈 영역(P)을 포함한다. 오픈 영역(P)을 통해 배리어층(130) 상에 게이트 전극(163)이 위치하고, 오픈되지 않은 캡층(150)의 상부에 게이트 전극(163)을 사이에 두고 서로 이격되어 소스 전극(161)과 드레인 전극(162)이 위치한다.
도 3에는 오픈 영역(P)을 형성하는 캡층(150)의 측벽이 경사면인 것으로 도시하였으나, 오픈 영역(P) 형성시 사용되는 식각 방법에 따라 수직면이거나 경사면일 수 있으며, 이에 제한을 두지 않는다.
소스 전극(161)과 드레인 전극(162)은 오믹 접촉을 하며, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 어느 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있으나, 이에 한정하지 않는다. 소스 전극(161)과 드레인 전극(162)의 오믹 접촉 특성을 개선하기 위하여, 소스 전극(161)과 드레인 전극(162)의 하부에 위치하는 배리어층(130)과 버퍼층(120) 부분을 고농도로 도핑할 수도 있다.
게이트 전극(163)은 쇼트키 접촉을 하며, 백금(Pt), 몰리브덴(Mo), 티타늄(Ti), 금(Au), 팔라듐(Pd), 텅스텐(W), 니켈(Ni), 이리듐(Ir) 또는 오스뮴(Os) 중 적어도 어느 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있으나, 이에 한정하지 않는다.
캡층(150)의 오픈 영역(P)을 통해 게이트 전극(163)과 배리어층(130)이 구조적으로 연결된다.
오픈 영역(P)의 폭(W1)은 게이트 전극(163)의 길이(Gate Length: GL)와 대응될 수 있다. 도 3에는 일 예로서 오픈 영역(P)의 폭(W1)이 게이트 전극(163)의 길이(GL)와 동일한 것으로 도시하였으나, 공정 마진을 위해 오픈 영역(P)의 폭(W1)이 게이트 전극(163)의 길이(GL)보다 약간 넓을 수도 있다.
배리어층(130)의 상면은 상기 오픈 영역(P)을 통해 노출되는 부분을 제외하고는 캡층(150)에 의해 커버되며, 오픈 영역(P)에 의해 노출된 부분은 게이트 전극(163)에 의해 커버될 수 있다.
캡층(150)은 게이트 전극(163)과 드레인 전극(162) 사이에 이온주입영역(Ion Implantation Region, 150a)을 포함한다.
도 3에는 이온주입영역(150a)의 일측면이 게이트 전극(163) 쪽에 위치하는 드레인 전극(162)의 선단과 동일선 상에 위치하는 것으로 도시하였으나, 이는 일 예시에 불과하며, 이온주입영역(150a)은 게이트 전극(163)과 드레인 전극(162) 사이에 위치하되 실시예에 따라 드레인 전극(162)에 인접하여 위치할 수 있다.
이온주입영역(150a)은 게이트 전극(163)과 이온주입영역(150a) 사이의 캡층(150) 부분과, 이온주입영역(150a)과 드레인 전극(162) 사이의 캡층(150) 부분을 전기적으로 분리하는 역할을 한다.
다시 설명하면, 캡층(150)은 게이트 전극(163)에 인접한 제1 영역(150-1), 드레인 전극(162)에 인접한 제2 영역(150-2) 및 상기 제1 영역(150-1)과 상기 제2 영역(150-2) 사이의 제3 영역(150-3)을 포함하고, 상기 제3 영역(150-3)은 제1 영역(150-1)과 제2 영역(150-2)을 전기적으로 분리한다.
캡층(150)의 제3 영역(150-3)은 이온주입영역(150a)일 수 있다.
캡층(150)이 제1 도전형 타입이므로, 이온주입영역(150a)에 주입되는 이온은 제2 도전형 타입의 이온일 수 있다. 일 예로서, 캡층(150)이 n-타입일 때 이온주입영역(150a)에는 p-타입의 도펀트를 주입하여 캡층(150)을 전기적으로 개방할 수 있으며, 일 예로서, Mg, Zn, Ca, Sr, Ba 등이 주입될 수 있다. 또는, 이온주입영역(150a)에 Fe, Mg, Ar 등의 도펀트를 주입하여 캡층(150)의 결정성을 파괴함으로써 캡층(150)을 전기적으로 개방할 수도 있다.
캡층(150)의 제1 영역(150-1), 제3 영역(150-3) 및 제2 영역(150-2)은 게이트 전극(163)에서 드레인 전극(162)의 방향으로 순차적으로 배열된다.
상기 제3 영역(150-3)의 일측면은 게이트 전극(163) 쪽의 드레인 전극(162)의 선단과 동일선 상에 위치할 수 있다. 이 경우, 제2 영역(150-2)은 드레인 전극(162)의 폭과 대응하여 위치할 수 있다.
실시예에 따르면, 게이트 전극(163)이 위치하는 오픈 영역(P)을 제외하고 그 이외의 배리어층(130)은 캡층(150)에 의해 커버되므로 도 2와 관련하여 상술한 구조와 유사하게 우수한 DC 특성을 나타낸다. 또한, 게이트 전극(163)과 드레인 전극(162) 사이의 캡층(150)에 이온주입영역(150a)을 형성함으로써 실질적인 게이트-드레인 전극 간의 거리가 증가하여 게이트와 드레인 사이의 커패시턴스(Cgd)가 감소하므로, 도 2와 관련하여 상술한 구조와 달리, 우수한 DC 특성과 우수한 RF 특성을 동시에 가질 수 있다. 이온주입영역(150a)이 드레인 전극(162)에 인접하여 위치하면 그만큼 실질적인 게이트-드레인 전극 간의 거리가 증가하므로 RF 특성이 더욱 더 향상될 수 있다.
캡층(150)의 상부에는 패시베이션층(170)이 위치할 수 있다. 패시베이션층(170)은 물리적 충격이나 화학적 오염으로부터 소자를 보호하며, 실리콘 질화물 또는 실리콘 산화물을 포함하여 이루어질 수 있다.
패시베이션층(170)으로 덮이지 않은 소스 전극(161)과 드레인 전극(170)의 부분은 그라운드와 외부 전원에 각각 연결되며, 도시하지는 않았으나 게이트 전극(163)과 연결된 게이트 패드(미도시)가 외부 전원에 연결될 수 있다.
도 4는 제2 실시예에 따른 전력 반도체 소자의 측단면도이다. 상술한 실시예들과 중복되는 내용은 다시 설명하지 않으며, 이하에서는 차이점을 중심으로 설명한다.
도 4를 참조하면, 제2 실시예에 따른 전력 반도체 소자(100B)는 기판(110), 버퍼층(120), 배리어층(130), 캡층(150), 소스 전극(161), 드레인 전극(162) 및 게이트 전극(163)을 포함한다.
버퍼층(120)과 배리어층(130)의 에너지 밴드갭의 차이로 인해 접합 계면에서 에너지 밴드의 불연속이 발생하고, 버퍼층(120)과 배리어층(130)의 격자상수 차이에 의해 분극이 발생하여, 2차원 전자가스(2-Dimensional Electron Gas: 2-DEG)층이 형성된다. 상기 2차원 전자가스(2-DEG)층은 배리어층(130)과 접하는 버퍼층(120)의 계면에 형성되며 채널층(122)의 역할을 할 수 있다.
캡층(150)은 배리어층(130)의 일부를 노출시키는 오픈 영역(P)을 포함한다. 오픈 영역(P)을 통해 배리어층(130) 상에 게이트 전극(163)이 위치하고, 오픈되지 않은 캡층(150)의 상부에 상기 게이트 전극(163)을 사이에 두고 서로 이격되어 소스 전극(161)과 드레인 전극(162)이 위치한다.
캡층(150)의 오픈 영역(P)을 통해 게이트 전극(163)과 배리어층(130)이 구조적으로 연결된다.
오픈 영역(P)의 폭(W1)은 게이트 전극(163)의 길이(Gate Length: GL)와 대응될 수 있다. 도 3에는 일 예로서 오픈 영역(P)의 폭(W1)이 게이트 전극(163)의 길이(GL)와 동일한 것으로 도시하였으나, 공정 마진을 위해 오픈 영역(P)의 폭(W1)이 게이트 전극(163)의 길이(GL)보다 약간 넓을 수도 있다.
캡층(150)은 게이트 전극(163)과 드레인 전극(162) 사이에 이온주입영역(150a)을 포함한다. 이온주입영역(150a)은 게이트 전극(163)과 드레인 전극(162) 사이에 위치하되 실시예에 따라 드레인 전극(162)에 인접하여 위치할 수 있다.
이온주입영역(150a)은 게이트 전극(163)과 이온주입영역(150a) 사이의 캡층(150) 부분과, 이온주입영역(150a)과 드레인 전극(162) 사이의 캡층(150) 부분을 전기적으로 분리하는 역할을 한다.
다시 설명하면, 캡층(150)은 게이트 전극(163)에 인접한 제1 영역(150-1), 드레인 전극(162)에 인접한 제2 영역(150-2) 및 상기 제1 영역(150-1)과 상기 제2 영역(150-2) 사이의 제3 영역(150-3)을 포함하고, 상기 제3 영역(150-3)은 제1 영역(150-1)과 제2 영역(150-2)을 전기적으로 분리한다.
캡층(150)의 제3 영역(150-3)은 이온주입영역(150a)일 수 있다.
캡층(150)이 제1 도전형 타입이므로, 이온주입영역(150a)에 주입되는 이온은 제2 도전형 타입의 이온일 수 있다. 일 예로서, 캡층(150)이 n-타입일 때 이온주입영역(150a)에는 p-타입의 도펀트를 주입하여 캡층(150)을 전기적으로 개방할 수 있으며, 일 예로서, Mg, Zn, Ca, Sr, Ba 등이 주입될 수 있다. 또는, 이온주입영역(150a)에 Fe, Mg, Ar 등의 도펀트를 주입하여 캡층(150)의 결정성을 파괴함으로써 캡층(150)을 전기적으로 개방할 수도 있다.
캡층(150)의 제1 영역(150-1), 제3 영역(150-3) 및 제2 영역(150-2)은 게이트 전극(163)에서 드레인 전극(162)의 방향으로 순차적으로 배열된다.
상기 제3 영역(150-3)의 일측면은 게이트 전극(163) 쪽의 드레인 전극(162)의 선단과 동일선 상에 위치할 수 있다. 이 경우, 제2 영역(150-2)은 드레인 전극(162)의 폭과 대응하여 위치할 수 있다.
이온주입영역(150a)은 캡층(150)에서부터 배리어층(130)의 일부까지 연장되어 위치할 수 있다.
이온주입영역(150a)이 채널층(122)에 영향을 주지 않아야 하므로, 이온주입영역(150a)은 배리어층(130)의 적어도 일부를 사이에 두고 채널층(122)과 이격된다. 따라서, 배리어층(130)의 일부까지 연장 형성된 이온주입영역(150a) 부분의 깊이(H1)는 배리어층(130)의 높이(H2)보다 작으며, 신뢰성을 위해, 배리어층(130) 높이(H2)의 최대 70%까지 이온주입영역(150a)이 배리어층(130) 내부로 연장되어 형성될 수 있다.
배리어층(130)의 일부까지 연장 형성된 이온주입영역(150a)의 부분은 LDD(Lightly Doped Drain) 영역의 역할을 할 수 있다.
도 5 및 도 6은 도 3 또는 도 4의 A 부분을 확대하여 도시한 도면이다.
먼저, 도 5를 참조하면, 게이트 전극(163)은 배리어층(130)과 연결된 부분의 폭, 즉 게이트 길이(GL)가 배리어층(130)과 연결된 부분과 반대쪽 부분의 폭(W2)보다 좁을 수 있다. 예를 들어, 게이트 전극(163)은 T형 게이트 전극 또는 버섯형 게이트 전극일 수 있다.
고속 반도체 소자는 게이트의 길이가 짧을수록 우수한 변조 동작 특성을 나타내지만, 게이트 길이의 감소는 게이트의 단면적을 줄여 게이트의 저항(Rg)이 높아진다. 따라서, T형 게이트 전극 또는 버섯형 게이트 전극을 사용함으로써 게이트의 길이를 짧게 함과 동시에 단면적을 넓혀 저항(Rg)을 줄일 수 있다.
도 5에는 일 예로서, T형 게이트 전극(163)을 도시하였으나, 게이트의 길이(GL)가 짧으면서 단면적이 넓은 그 밖의 다른 게이트 전극 구조를 사용할 수도 있다.
도 6을 참조하면, 배리어층(130)은 리세스 영역(130R)을 갖고, 상기 리세스 영역(130R)에 게이트 전극(163)이 위치할 수 있다.
리세스 영역(130R)은 캡층(150)과 접하는 배리어층(130)의 표면에서 버퍼층(120)의 방향으로 오목하게 형성되며, 캡층(150)의 오픈 영역(P)에 대응하여 형성된다.
리세스 영역(130R)이 형성된 부분의 배리어층(130)의 두께는 그 밖의 배리어층(130)의 두께보다 얇다. 배리어층(130)의 두께는 동작 모드를 결정하거나 핀치오프 전압을 제어하는데 있어서 매우 중요한 요소이다. 따라서, 리세스 영역(130R)의 깊이에 의해 배리어층(130)의 두께를 조절함으로써 소자의 특성을 조절할 수 있으며, 일반적으로 HEMT는 공핍 모드(Depletion Mode)로 동작하므로 리세스 영역(130R)을 형성하여 문턱 전압을 조절함으로써 증가 모드(Enhancement Mode)로 동작하는 전력 반도체 소자를 제작할 수도 있다.
도 7 내지 도 9는 상술한 실시예들에 따른 전력 반도체 소자를 제작하는 방법의 일실시예를 나타낸 도면이다. 이하에서, 도 7 내지 도 9를 참조하여, 전력 반도체 소자의 제작 과정을 설명한다.
먼저, 도 7을 참조하면, 기판(110) 상에 격자상수 부정합을 완화하기 위한 전이층(115)을 성장시킨 후, 버퍼층(120) 및 배리어층(130)을 포함하는 이종 접합 구조물(140)과 캡층(150)을 성장시킨다.
전이층(115), 버퍼층(120), 배리어층(130) 및 캡층(150)은 MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy) 또는 VPE(Vapor Phase Epitaxy) 등의 방식으로 성장될 수 있으나, 이에 한정하지 않는다.
그리고, 인접한 전력 반도체 소자들 사이를 전기적으로 분리하기 위하여 메사 식각 공정을 수행한다. 도 3 및 도 4에서는 도면의 간소화를 위하여 메사 식각된 부분은 도시하지 않았다.
메사 식각 공정은 습식 식각 또는 건식 식각 방법을 사용하는데, GaN 기반의 이종 접합 구조의 경우, GaN의 높은 결합 에너지로 인하여 습식 식각 방법에 의해서는 식각률이 낮으므로 ICP-RIE, ECT 플라즈마 식각 등의 건식 식각 방법을 사용할 수 있다.
메사 식각 공정에 의해 소자들 사이가 전기적으로 분리되었으면, 캡층(150)의 상부에 소스 전극(161)과 드레인 전극(162)을 형성한다. 소스 전극(161)과 드레인 전극(162)은 포토 레지스트(PR)를 사용한 포토 리소그래피 공정 및 이빔 증착 공정(E-beam Evaporation)에 의해 형성될 수 있으나, 이에 제한을 두지 않는다.
그리고, 도 8을 참조하면, 에칭 공정에 의해 캡층(150)에 오픈 영역(P)을 형성한 후 게이트 전극(163)을 형성한다.
게이트 전극(163) 역시 포토 레지스트(PR)를 사용한 포토 리소그래피 공정 및 이빔 증착 공정(E-beam Evaporation)에 의해 형성될 수 있으며, T형 게이트 패턴을 형성하는 경우에는 예를 들어, PMMA/P(MMA-MMA)/PMMA의 3층 포토 레지스트 패턴을 사용할 수 있다.
게이트 전극(163)을 형성한 후, 게이트 전극(163)과 드레인 전극(162) 사이의 캡층(150) 부분에 이온주입영역(150a)을 형성한다.
이온주입영역(150a)은 해당 영역을 노출시키는 마스크 패턴을 형성한 후 이온 주입 가속기 등을 사용하여 화살표 방향으로 이온을 주입함으로써 형성할 수 있으며, 이온의 종류와 주입 에너지를 조절하여 이온주입영역(150a)의 깊이를 조절할 수 있다.
그리고, 도 9를 참조하면, 그라운드 또는 외부 전원과의 연결을 위한 부분을 제외하고, 캡층(150)의 상부와 메사 식각에 의해 노출된 이종 접합 구조물(140)의 측면에 패시베이션층(170)을 형성한다.
상술한 전력 반도체 소자의 제작 방법은 일 예시에 불과하며, 세부적인 공정의 순서나 방법 등은 실시예에 따라 얼마든지 달라질 수 있다.
도 10은 실시예에 따른 전력 반도체 소자의 RF 특성을 설명하기 위한 그래프이다.
도 10을 참조하면, 전력 반도체 소자의 소스 전극에서부터 게이트 전극 및 드레인 전극까지의 위치에 따른 전계의 크기가 나타나 있으며, 비교예 1은 도 1과 관련하여 상술한 바와 같은 제1 게이트-리세스 구조(wide-recess)를 갖는 종래의 HEMT 소자이고, 비교예 2는 도 2와 관련하여 상술한 바와 같은 제2 게이트-리세스 구조(narrow-recess)를 갖는 종래의 HEMT 소자이다.
비교예 1을 보면, 게이트 전극과 드레인 전극 사이의 전체 영역에 걸쳐 전계가 선형적으로 증가함에 반하여, 비교예 2를 보면, 게이트 전극의 인접 영역에서 전계가 급속히 증가한 후 포화됨을 확인할 수 있다.
비교예 2와 같은 전계 프로파일은 게이트-드레인 전극 간의 실질적인 거리를 감소시키고, 이로 인해 Cgd 값이 증가된다. Cgd 값의 증가는 최대 공진 주파수(Fmax) 값을 감소시켜 RF 특성의 저하를 초래한다.
실시예의 경우를 보면, 캡층이 게이트 전극의 부근에까지 형성되어 있으나 게이트 전극과 드레인 전극 사이의 이온주입영역에 의해 실질적인 게이트-드레인 전극 간의 거리가 증가하여 Cgd 값이 감소하면서, 비교예 1의 장점을 취하고 있으며, 따라서 우수한 RF 특성을 나타낼 수 있다.
도 11은 실시예에 따른 전력 반도체 소자의 DC 특성을 설명하기 위하여 Idss,max와 Gm , max를 나타낸 그래프이고, 도 12는 실시예에 따른 전력 반도체 소자의 RF 특성을 설명하기 위하여 FT와 Fmax를 나타낸 그래프이다.
비교예 1은 도 1과 관련하여 상술한 바와 같은 제1 게이트-리세스 구조(wide-recess)를 갖는 종래의 HEMT 소자이고, 비교예 2는 도 2와 관련하여 상술한 바와 같은 제2 게이트-리세스 구조(narrow-recess)를 갖는 종래의 HEMT 소자이다.
도 10 및 도 11을 참조하면, 실시예에 따른 전력 반도체 소자는 높은 드레인 전류(Idss , max)와 트랜스 컨덕턴스(Gm , max) 값을 가지는 것으로 보아 비교예 2의 장점을 취하여 우수한 DC 특성을 나타내는 것을 알 수 있으며, 높은 차단 주파수(FT)와 최대 공진 주파수(Fmax) 값을 가지는 것으로 보아 비교예 1의 장점을 취하여 우수한 RF 특성을 나타내는 것을 알 수 있다. 특히, 도 11을 참조하면 RF 특성이 비교예 1보다 더 개선되었다는 것을 확인할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100A, 100B: 전력 반도체 소자 110: 기판
115: 전이층 120: 버퍼층
130: 배리어층 140: 이종 접합 구조
150: 캡층 150a: 이온 주입 영역
161: 소스 전극 162: 드레인 전극
163: 게이트 전극 170: 패시베이션층

Claims (12)

  1. 기판;
    상기 기판 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하는 배리어층;
    상기 배리어층 상에 위치하며 상기 배리어층의 일부를 노출시키는 오픈 영역을 포함하는 캡층;
    상기 캡층의 오픈 영역을 통해 상기 배리어층 상에 위치하는 게이트 전극; 및
    상기 캡층 상에서 상기 게이트 전극을 사이에 두고 서로 이격되어 위치하는 소스 전극 및 드레인 전극;을 포함하고,
    상기 캡층은 상기 게이트 전극과 상기 드레인 전극 사이에 이온주입영역을 포함하는 전력 반도체 소자.
  2. 제 1 항에 있어서,
    상기 이온주입영역은 상기 드레인 전극에 인접하여 위치하는 전력 반도체 소자.
  3. 제 1 항에 있어서,
    상기 이온주입영역은 상기 캡층에서부터 상기 배리어층의 일부까지 연장되어 위치하는 전력 반도체 소자.
  4. 제 1 항에 있어서,
    상기 배리어층과 접하는 상기 버퍼층의 계면에 채널층이 위치하고, 상기 이온주입영역은 상기 배리어층의 적어도 일부를 사이에 두고 상기 채널층과 이격된 전력 반도체 소자.
  5. 제 1 항에 있어서,
    상기 오픈 영역의 폭은 상기 게이트 전극의 길이와 대응되는 전력 반도체 소자.
  6. 제 1 항에 있어서,
    상기 게이트 전극은 상기 배리어층과 연결된 부분의 폭이 배리어층과 연결된 부분과 반대쪽 부분의 폭보다 좁은 전력 반도체 소자.
  7. 제 1 항에 있어서,
    상기 배리어층은 리세스 영역을 갖고, 상기 게이트 전극은 상기 리세스 영역에 위치하는 전력 반도체 소자.
  8. 제 7 항에 있어서,
    상기 리세스 영역은 상기 캡층의 오픈 영역과 대응하여 위치하는 전력 반도체 소자.
  9. 제 1 항에 있어서,
    상기 캡층의 상부에 패시베이션층이 위치하는 전력 반도체 소자.
  10. 소스 전극, 드레인 전극, 및 상기 소스 전극과 상기 드레인 전극 사이의 게이트 전극;
    상기 소스 전극 및 상기 드레인 전극의 하부에 위치하며, 상기 게이트 전극의 길이에 대응하는 폭을 갖는 오픈 영역을 포함하는 캡층;
    상기 캡층의 하부에 위치하며 상기 오픈 영역을 통해 상기 게이트 전극과 연결된 버퍼층; 및
    상기 버퍼층의 하부에 위치하는 배리어층;을 포함하고,
    상기 캡층은 상기 게이트 전극에 인접한 제1 영역, 상기 드레인 전극에 인접한 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이의 제3 영역을 포함하며, 상기 제3 영역은 상기 제1 영역과 상기 제2 영역을 전기적으로 분리시키고, 상기 제1 영역, 상기 제3 영역 및 상기 제2 영역은 상기 게이트 전극에서 상기 드레인 전극의 방향으로 순차적으로 배열된 전력 반도체 소자.
  11. 제 10 항에 있어서,
    상기 제3 영역은 이온주입영역인 전력 반도체 소자.
  12. 제 10 항에 있어서,
    상기 제3 영역은 일측면이 상기 게이트 전극 쪽에 위치하는 상기 드레인 전극의 선단과 동일선 상에 위치하는 전력 반도체 소자.
KR1020120125842A 2012-11-08 2012-11-08 전력 반도체 소자 KR102024290B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020120125842A KR102024290B1 (ko) 2012-11-08 2012-11-08 전력 반도체 소자
US13/796,688 US8723228B1 (en) 2012-11-08 2013-03-12 Power semiconductor device
JP2013082669A JP6228747B2 (ja) 2012-11-08 2013-04-11 電力半導体素子
CN201310175270.1A CN103811541B (zh) 2012-11-08 2013-05-13 功率半导体器件
EP13179593.2A EP2731143A3 (en) 2012-11-08 2013-08-07 Power semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120125842A KR102024290B1 (ko) 2012-11-08 2012-11-08 전력 반도체 소자

Publications (2)

Publication Number Publication Date
KR20140059410A true KR20140059410A (ko) 2014-05-16
KR102024290B1 KR102024290B1 (ko) 2019-11-04

Family

ID=48917442

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120125842A KR102024290B1 (ko) 2012-11-08 2012-11-08 전력 반도체 소자

Country Status (5)

Country Link
US (1) US8723228B1 (ko)
EP (1) EP2731143A3 (ko)
JP (1) JP6228747B2 (ko)
KR (1) KR102024290B1 (ko)
CN (1) CN103811541B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104282735A (zh) * 2014-09-17 2015-01-14 电子科技大学 一种具有负离子注入钝化层的场效应晶体管
ITUB20155862A1 (it) 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
CN105826370A (zh) * 2016-05-25 2016-08-03 深圳市华讯方舟科技有限公司 晶体管
US11476359B2 (en) * 2019-03-18 2022-10-18 Wolfspeed, Inc. Structures for reducing electron concentration and process for reducing electron concentration
US11888051B2 (en) * 2020-05-08 2024-01-30 Globalfoundries Singapore Pte. Ltd. Structures for a high-electron-mobility transistor and related methods
CN115224124A (zh) 2021-04-20 2022-10-21 联华电子股份有限公司 半导体元件及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010016993A1 (de) * 2010-05-18 2011-11-24 United Monolithic Semiconductors Gmbh Halbleiter-Bauelement

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0936134A (ja) * 1995-07-25 1997-02-07 Matsushita Electron Corp 半導体装置及びその製造方法
JP3206520B2 (ja) * 1997-10-06 2001-09-10 日本電気株式会社 半導体記憶装置とその製造方法
JP3534624B2 (ja) * 1998-05-01 2004-06-07 沖電気工業株式会社 半導体装置の製造方法
JP2007194588A (ja) * 2005-12-20 2007-08-02 Sony Corp 電界効果トランジスタ及びこの電界効果トランジスタを備えた半導体装置並びに半導体装置の製造方法
JP2007311684A (ja) * 2006-05-22 2007-11-29 Mitsubishi Electric Corp 電界効果型トランジスタ
PL2080228T3 (pl) * 2006-10-04 2021-04-19 Leonardo S.P.A. Urządzenie mocy pseudomorficznego tranzystora o wysokiej ruchliwości elektronów (phemt) z zasilaniem jednonapięciowym i sposób jego wytwarzania
CN101604704B (zh) * 2008-06-13 2012-09-05 西安能讯微电子有限公司 Hemt器件及其制造方法
JP2010135640A (ja) * 2008-12-05 2010-06-17 Panasonic Corp 電界効果トランジスタ
JP5730505B2 (ja) * 2010-06-23 2015-06-10 富士通株式会社 化合物半導体装置
JP2012054471A (ja) * 2010-09-02 2012-03-15 Fujitsu Ltd 半導体装置及びその製造方法、電源装置
JP5685917B2 (ja) * 2010-12-10 2015-03-18 富士通株式会社 半導体装置及び半導体装置の製造方法
JP5866766B2 (ja) * 2011-02-10 2016-02-17 富士通株式会社 化合物半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010016993A1 (de) * 2010-05-18 2011-11-24 United Monolithic Semiconductors Gmbh Halbleiter-Bauelement

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Subramaniam ARULKUMARAN et al.,‘On the Effects of Gate-Recess Etching in Current-Collapse of Different Cap Layers Grown AlGaN/GaN High-Electron-Mobility Transistors’, Jpn. J. Appl. Phys., Vol. 45(8), L220-223 (2006.02.17.)* *

Also Published As

Publication number Publication date
JP2014096559A (ja) 2014-05-22
KR102024290B1 (ko) 2019-11-04
CN103811541B (zh) 2019-01-15
EP2731143A3 (en) 2017-08-23
US20140124836A1 (en) 2014-05-08
US8723228B1 (en) 2014-05-13
CN103811541A (zh) 2014-05-21
EP2731143A2 (en) 2014-05-14
JP6228747B2 (ja) 2017-11-08

Similar Documents

Publication Publication Date Title
EP3008759B1 (en) Cascode structures with gan cap layers
KR100933277B1 (ko) ＧａＮ계 캡 세그먼트 상에 게이트 콘택을 구비한ＡｌＧａＮ/ＧａＮ ＨＥＭＴ 및 그 제조방법
EP3008760B1 (en) Recessed field plate transistor structures
JP5469098B2 (ja) 電界効果トランジスタ及びその製造方法
US20210343839A1 (en) Semiconductor device and method for manufacturing the same
JP5383652B2 (ja) 電界効果トランジスタ及びその製造方法
US8405125B2 (en) Semiconductor device and method for producing the same
US9589951B2 (en) High-electron-mobility transistor with protective diode
KR102024290B1 (ko) 전력 반도체 소자
KR20190058668A (ko) 반도체 디바이스 및 반도체 디바이스를 설계하는 방법
US20220376098A1 (en) Field effect transistor with selective modified access regions
US20240162313A1 (en) High electron mobility transistor and method for forming the same
KR20150065005A (ko) 노멀리 오프 고전자이동도 트랜지스터
JP7361723B2 (ja) 窒化物半導体装置
US20220376106A1 (en) Field effect transistors with modified access regions
CN113972268A (zh) 隧穿增强型垂直结构的hemt器件
KR20140028424A (ko) 고 전력 반도체 소자
KR20240011387A (ko) 고전압에 강한 GaN 반도체 소자의 구조 및 그 제조방법
KR20140054585A (ko) 전력 반도체 소자
KR20140111425A (ko) 이종접합 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant