KR20140055961A - 반도체 소자의 제조방법, 반도체 소자 - Google Patents

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Abstract

본 발명은, 기판과 금속층 사이에 피복성이 좋은 층을 갖고, 이 층으로 금속층의 성분인 Cu 등이 기판으로 확산하는 것을 억제할 수 있는 반도체 소자의 제조방법, 및 반도체 소자를 제공하는 것을 목적으로 한다. 금속 이온을 포함하는 액체에 기판(10)을 침지하여 이 기판의 표면에 금속 캐털리스트(12a)를 부착시키는 공정과, 이 금속 캐털리스트가 부착된 이 기판을 무전해 도금액에 침지하여 이 기판에 무전해 도금층(14)을 형성하는 공정과, 이 기판을 전해 도금액에 침지하고, 이 무전해 도금층을 급전층으로 하여 이 무전해 도금층 위에 전해 도금층(16)을 형성하는 공정과, 이 전해 도금층 위에 Cu 또는 Ag로 금속층(18)을 형성하는 공정을 구비한다. 이 전해 도금층은, 이 금속층과는 다른 재료로 형성되어 있다.

Description

반도체 소자의 제조방법, 반도체 소자{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE}
본 발명은, 방열체 또는 전극으로서 기능하는 금속을 기판 위에 형성하는 반도체 소자의 제조방법, 및 그 제조방법으로 제조된 반도체 소자에 관한 것이다.
비특허문헌 1에는, 기판과 기판 위에 형성된 Cu층 사이에, 예를 들면 진공증착법 등의 진공성막법에 의해 Cu 확산 방지층을 형성한 반도체 소자가 개시되어 있다. 진공성막법으로는 다양한 금속을 형성할 수 있다. 예를 들면, 진공성막법에 의해, Ta으로 Cu 확산 방지층을 형성하여 Cu 확산 방지 효과를 높일 수 있다.
특허문헌 1에는, GaAs 기판 위에 무전해 도금법으로 Pd 도금층을 형성하는 기술이 개시되어 있다. 이 Pd 도금층 위에 Cu 등으로 금속층을 형성하는 것도 개시되어 있다.
일본국 특개 2011-165810호 공보 일본국 특개 2005-336600호 공보
Chun-Wei CHANG et al. JJAP Vol. 46, No. 4A, 2007, pp.1409-1414.
비특허문헌 1에 개시된 것과 같이 진공성막법으로 Cu 확산 방지층을 형성하는 경우, 진공성막법이 이방성을 갖는 성막방법이기 때문에, Cu 확산 방지층의 피복성(피복률)이 불충분해지기 쉽다. 특히, 진공성막법으로는, 요철을 갖는 기판에 대해 피복성이 높은 성막을 할 수 없다는 문제가 있었다. Cu 확산 방지층의 피복성이 나쁘면, 기판과 Cu층이 직접 접하는 부분이 생기고, 이 부분에서 Cu층의 Cu가 기판으로 확산해 버리는 문제가 있었다.
특허문헌 1에 개시된 기술에서는, 무전해 도금법으로 형성된 Pd 도금층의 Cu 확산 방지 효과가 충분하지 않아, 금속층의 Cu가 기판에까지 확산해 버려 반도체 소자의 특성에 영향을 미치는 문제가 있었다.
본 발명은, 전술한 것과 같은 과제를 해결하기 위해 이루어진 것으로서, 기판과 금속층 사이에 피복성이 좋은 층을 갖고, 이 층으로 금속층의 성분인 Cu 등이 기판으로 확산하는 것을 억제할 수 있는 반도체 소자의 제조방법, 및 반도체 소자를 제공하는 것을 목적으로 한다.
본원의 발명에 관한 반도체 소자의 제조방법은, 금속 이온을 포함하는 액체에 기판을 침지하여 상기 기판의 표면에 금속 캐털리스트(catalyst)를 부착시키는 공정과, 상기 금속 캐털리스트가 부착된 상기 기판을 무전해 도금액에 침지하여 상기 기판에 무전해 도금층을 형성하는 공정과, 상기 기판을 전해 도금액에 침지하여, 상기 무전해 도금층을 급전층으로 하여 상기 무전해 도금층 위에 전해 도금층을 형성하는 공정과, 상기 전해 도금층 위에 Cu 또는 Ag로 금속층을 형성하는 공정을 구비한다. 그리고, 상기 전해 도금층은, 상기 금속층과는 다른 재료로 형성되어 있다.
본원의 발명에 관한 반도체 소자는, 기판과, 상기 기판 위에 형성된 제1금속층과, 상기 제1금속층 위에 형성된 제2금속층과, 상기 제2금속층 위에 Cu 또는 Ag로 형성된 금속층을 구비하고 있다. 그리고, 상기 제2금속층의 결정립의 입경은, 상기 제1금속층의 결정립의 입경보다 큰 것을 특징으로 한다.
본 발명에 따르면, 확산 방지층을 도금법으로 형성하므로 확산 방지층의 피복성은 양호하고, 더구나, 확산 방지층의 일부에 전해 도금층을 가지므로 금속층의 성분인 Cu 등이 기판으로 확산하는 것을 억제할 수 있다.
도 1은 본 발명의 실시형태 1에 관한 반도체 소자의 단면도다.
도 2는 증착으로 형성된 층과 도금으로 형성된 층의 피복성의 차이를 나타낸 단면도다.
도 3은 무전해 도금층이 가열되면 미세결정화하는 것을 나타낸 그래프다.
도 4는 Pd로 형성한 무전해 도금층이 합금화한 것을 나타낸 그래프다.
도 5는 기판에 오목부가 형성된 반도체 소자의 단면도다.
도 6은 기판에 오목부가 형성된 반도체 소자의 단면도다.
도 7은 기판에 볼록부가 형성된 반도체 소자의 단면도다.
도 8은 기판에 볼록부가 형성된 반도체 소자의 단면도다.
도 9는 기판에 스루홀이 형성된 반도체 소자의 단면도다.
도 10은 본 발명의 실시형태 2에 관한 반도체 소자의 단면도다.
도 11은 3개의 샘플에 대해, Cu 확산 방지 효과를 비교한 그래프다.
도 12는 본 발명의 실시형태 3에 관한 반도체 소자의 단면도다.
도 13은 본 발명의 실시형태 4에 관한 반도체 소자의 제조방법의 최초의 공정에서 전극이 형성된 후의 기판의 단면도다.
도 14는 지지 기판을 부착한 기판을 나타낸 단면도다.
도 15는 비아 홀을 형성한 기판의 단면도다.
도 16은 방열 전극을 형성한 기판의 단면도다.
도 17은 도 16의 파선부의 확대도다.
도 18은 본 발명의 실시형태 5에 관한 반도체 소자의 단면도다.
도 19는 2개의 샘플에 대해, Cu 확산 방지 효과를 비교한 그래프다.
본 발명의 실시형태에 관한 반도체 소자의 제조방법, 및 반도체 소자에 대해 도면을 참조하여 설명한다. 동일 또는 대응하는 구성요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1.
도 1은, 본 발명의 실시형태 1에 관한 반도체 소자의 단면도다. 이 반도체 소자는, GaAs로 형성된 기판(10)을 갖고 있다. 기판(10) 위에는 Pd-Ga-As층(12)이 형성되어 있다. 더구나, 기판(10) 위에는 Pd-Ga-As층(12)을 개재하여 제1금속층이 형성되어 있다. 제1금속층은 NiP을 재료로 하는 무전해 도금으로 형성되어 있으므로, 무전해 도금층(14)으로 칭한다.
제1금속층(무전해 도금층(14)) 위에는, 제2금속층이 형성되어 있다. 제2금속층은 전해 도금으로 형성되어 있으므로 전해 도금층(16)으로 칭한다. 전해 도금층(16)은 Pd로 형성되어 있지만, Ru, Pt, 또는 Rh의 어느 한개로 형성해도 된다. 그리고, 제2금속층(전해 도금층(16))의 결정립의 입경은, 제1금속층(무전해 도금층(14))의 결정립의 입경보다 커져 있다. 이때, 무전해 도금층(14)과 전해 도금층(16)은 합쳐서 확산 방지층(17)으로 칭하는 일이 있다. 그런데, 제1금속층 위에 Au 도금층을 형성한 후에 이 Au 도금층 위에 제2금속층을 형성해도 된다. 이 경우, 제1금속층과 제2금속층 사이에 Au 도금층이 형성되게 된다. 이에 따라, 제2금속층의 크랙을 방지할 수 있고, 또한 제2금속층과 제1금속층을 Au 도금층으로 밀착시킬 수 있다. Au 도금층은, 예를 들면 치환 Au 도금액을 사용하여 형성할 수 있지만, 도금액의 종류는 한정되지 않는다. 또한, Au 도금층의 층 두께는 예를 들면 50nm 정도이지만, 그 이하이어도 된다.
제2금속층(전해 도금층(16)) 위에는, Cu로 금속층(18)이 형성되어 있다. 금속층(18)의 두께는 예를 들면 1∼5㎛ 정도이다. Pd-Ga-As층(12), 무전해 도금층(14), 전해 도금층(16), 및 금속층(18)은 반도체 소자의 방열성을 높이거나, 전기적인 콘택을 취하기 위해 형성되어 있다. 이들 층 중에서, Cu로 형성된 금속층(18)은 방열성이 우수하고 또한 전기저항율이 낮으므로, Pd-Ga-As층(12), 무전해 도금층(14), 전해 도금층(16), 및 금속층(18) 중에서 금속층(18)을 가장 두껍게 형성하면 바람직하다.
다음에, 본 발명의 실시형태 1에 관한 반도체 소자의 제조방법을 설명한다. 우선, 금속 이온을 포함하는 액체에 기판(10)을 침지하여 기판(10)의 표면에 금속 캐털리스트를 부착시킨다. 금속 이온을 포함하는 액체는, 예를 들면 염화 팔라듐 용액 등의 Pd 이온을 포함하는 Pd 활성화 액이다. Pd 활성화 액의 Pd 농도는 예를 들면 0.1∼1.0g/L 정도이다. 기판(10)을, 20∼30℃의 Pd 활성화 액에 1∼5분 정도 침지하면서, Pd 활성화 액을 교반함으로써, 금속 캐털리스트를 부착시킨다. 그러면, 금속 캐털리스트(Pd 캐털리스트)와 기판(10)의 성분이 반응하여, Pd-Ga-As층(12)이 형성된다. 이때, Pd-Ga-As층(12) 내부에 금속 캐털리스트(12a)가 존재하고 있다.
Pd 활성화 액의 Pd 농도 또는 액체 온도에 의해 Pd 캐털리스트의 부착량과 균일성이 변화하므로, 이것들을 적정하게 조정하여, 계면의 부착력 및 표면 모폴로지의 적정화, 및 막 들뜸 방지를 도모할 필요가 있다.
이어서, 금속 캐털리스트가 부착된 기판(10)을 무전해 도금액에 침지하여 기판에 무전해 도금층(14)을 형성한다. 무전해 도금액은, 예를 들면 황산 니켈에 환원제인 차아 인산 나트륨, 및 착화제(complexing agent)인 유기산을 첨가한 용액이다. 용액 중의 Ni 농도는 1∼1.5g/L 정도이다. 용액중의 P 농도는, 무전해 도금층(14) 내부의 P 함유량이 8∼10% 정도가 되도록 조정하면, 순수한 Ni층보다도 내식성을 향상시킬 수 있다. 기판(10)을 무전해 도금액에 침지하고 있을 때에는, 무전해 도금액의 온도를 60-80℃로 하면서 무전해 도금액을 교반한다.
이어서, 기판(10)을 전해 도금액에 침지하고, 무전해 도금층(14)을 급전층으로 하여 무전해 도금층(14) 위에 Pd로 전해 도금층(16)을 형성한다. 구체적으로는, 기판(10)을 전해 도금액에 침지하여, 무전해 도금층(14)을 캐소드로 하고, 외부의 백금 피복 티타늄 전극을 애노드로 하여, 캐소드-애노드 사이에 전류를 흘린다. 전해 도금액은, 예를 들면, 디암민디클로로팔라듐(II) PdCl2(NH3)2 등의 팔라듐 염, 및 NH4Cl 등의 전도성 염을 포함하는 용액이다. 용액 중의 Pd 농도는, 예를 들면, 0.1∼0.5% 정도이다. 기판(10)을 전해 도금액에 침지하고 있을 때에는, 전해 도금액의 온도를 40∼60℃로 한다. 이때, 전해 도금층(16)은 Pd로 형성되기 때문에, 전해 도금층(16)은 Cu로 형성된 금속층(18)과는 다른 재료로 형성되어 있다.
이어서, 전해 도금층(16) 위에 Cu로 금속층(18)을 형성한다. 구체적으로는, 기판(10)을 Cu 도금액에 침지하여, 전해 도금층(16)을 캐소드로 하고, 외부의 인 구리 전극을 애노드로 하여 캐소드-애노드 사이에 전류를 흘린다. Cu 도금액은 예를 들면 황산 구리, 황산, 염소 이온, 또는 유기계 첨가제를 포함하는 용액이다. 염소 이온을 사용하는 경우에는 염산을 도금 욕(plating bath)에 넣음으로써 농도 조정할 수 있다.
GaAs로 형성된 기판(10)에 금속층(18)의 Cu가 침입하면, 그 Cu는 저온이라도 높은 확산속도로 기판(10) 내부를 확산하고, 더구나 기판(10) 내부에서 깊은 억셉터 준위를 형성한다. 따라서 기판(10)에 Cu가 확산하면 반도체 소자의 특성이 불안정해진다. 이것을 방지하기 위해 본 발명의 실시형태 1에 관한 반도체 소자에서는, 기판(10)과 금속층(18) 사이에 확산 방지층(17)을 형성하고 있다.
확산 방지층(17)에는, 금속층(18)과 기판(10) 사이에 확실하게 확산 방지층(17)을 형성할 수 있도록 「높은 피복성」을 갖는 것과, 「확산 방지 효과가 높은 막질」인 것이 요구된다. 우선, 본 발명의 실시형태 1에 관한 확산 방지층(17)이 「높은 피복성」을 갖는 것을 설명한다.
도 2는, 증착으로 형성된 층과 도금으로 형성된 층의 피복성의 차이를 나타낸 단면도다. 도 2a는, 개구(30A)를 갖는 기판(30)에 대해 증착법에 의해 층(32)을 형성한 경우의 단면도다. 도 2b는, 개구(30A)를 갖는 기판(30)에 대해 도금법으로 층(34)을 형성한 경우의 단면도다. 도 2a와 도 2b를 비교하면, 도금법으로 형성한 층(34)의 피복성이 우수한 것을 알 수 있다. 구체적으로는, 증착법으로 형성한 층(32)은 개구(30A)의 측벽 부분에서 끊어짐이 발생하지만, 도금법으로 형성한 층(34)은 피복성이 좋다.
이와 같이, 도금법은, 증착법, 스퍼터링법, CVD법, 또는 이온 플레이팅법 등의 성막방법과 비교하여, 피복성이 높은 막을 형성할 수 있는 성막방법이다. 본 발명의 실시형태 1에서는, 무전해 도금층(14)과 전해 도금층(16)을 도금법으로 형성하였기 때문에, 확산 방지층(17)은 「높은 피복성」을 갖는다. 따라서, 금속층(18)과 기판(10) 사이에 확실하게 확산 방지층(17)을 형성할 수 있다.
다음에, 확산 방지층(17)은 「확산 방지 효과가 높은 막질」로 형성된 것을 설명한다. 금속층(18)의 Cu는, 주로 입계 확산에 의해 확산한다. 따라서, 확산 방지층(17)은 입계가 없는 비정질로 형성하는 것이 바람직하다. 그렇지만, 본원의 발명자가 예의 연구를 진행한 바, 무전해 도금층(14)은 형성 직후에는 입계가 없는 비정질로서 입계 확산을 억제할 수 있는 것으로 되고 있지만, 200℃ 정도의 열처리에 의해 미세결정화가 진행하는 것을 알 수 있었다.
도 3은, 무전해 도금층이 가열되면 미세결정화하는 것을 나타낸 그래프다. 도 3a는 열처리 전의 샘플에 대한 X선 회절의 결과이다. 샘플은, GaAs 기판 위에 300nm의 층 두께의 Pd으로 무전해 도금층을 형성한 후, 이 무전해 도금층 위에 100nm의 층 두께의 NiP로 무전해 도금층을 형성한 것이다. 도 3a에 따르면, 회절 피크가 브로드한 것으로부터, 무전해 도금층은 형성 직후에는 비정질인 것을 알 수 있다.
도 3b는, 이 샘플에 250℃의 열처리를 4시간 실시한 후의 X선 회절의 결과이다. 도 3b에서는 복수의 피크가 보여지기 때문에, 무전해 도금층이 결정화하였다고 생각된다. 따라서, 무전해 도금층(14)은 입경이 작은 결정립의 집합이 되므로 입계가 많아, Cu의 확산 방지 효과가 낮은 것을 알 수 있었다.
이에 대해, 전해 도금법으로 형성한 전해 도금층(16)은, 무전해 도금층(14)보다도 입경이 큰 결정립을 갖고 있다. 그 때문에, 전해 도금층(16)은, 무전해 도금층(14)과 비교하여 입계가 적어 Cu의 확산 방지 효과가 높은 층으로 되고 있다. 또한, 전해 도금층(16)의 입계가 적으므로, 전해 도금층(16)을 구성하는 원자 자신이 열처리에 의해 다른 층으로 확산하는 것을 억제할 수 있다. 이와 같이 전해 도금층(16)의 열적 안정성이 높은 것은, Cu의 확산 방지 효과의 향상에 이어진다. 따라서, 확산 방지층(17)은, 전해 도금층(16)을 포함하고 있는 것에 의해 「확산 방지 효과가 높은 막질」을 갖고 있다.
전술한 것과 같이, 무전해 도금층(14)은 입계가 많은 층이 되므로, Cu의 확산 방지 효과는 약하다. 그러나, 무전해 도금층(14)은 전해 도금층(16) 형성시의 급전층으로서 기능하고 있다. 즉, 기판(10)은 도전성이 낮으므로 기판(10)에 직접 전해 도금층을 형성할 수는 없지만, 기판(10)에 무전해 도금층(14)을 형성해 두면 이것을 급전층으로 하여 전해 도금층(16)을 형성할 수 있게 된다. 또한, 무전해 도금층(14)은, 기판(10)과 금속층(18)의 밀착성을 향상시키는 밀착층으로서도 기능하고 있다.
그런데, 무전해 도금층(14)은 매우 얇은 Pd-Ga-As층(12)을 개재하여 기판(10)에 접하므로, 열처리에 의해 무전해 도금층(14)의 성분과 기판(10)의 성분이 혼합하여 합금을 형성할 우려가 있다. 도 4는, Pd로 형성한 무전해 도금층이 합금화한 것을 나타낸 그래프다. 샘플은, GaAs 기판 위에 100nm의 층 두께의 Pd으로 무전해 도금층을 형성한 후에, 질소 분위기 하에서 250℃의 열처리를 4시간 실시하여 형성하였다. 그리고 이 샘플에 대해, 뎁스 오제(depth Auger) 분광법에 의해 깊이 방향의 원소 분석을 행하였다.
도 4에서, 무전해 도금층으로서 Pd를 사용하면, 무전해 도금층에 GaAs가 확산하여, GaAs와의 합금을 형성하기 쉬운 것을 알 수 있다. 이와 같은 합금 형성을 회피하기 위해서는, 기판(10)이 GaAs인 경우에는, 무전해 도금층(14)은 Pd보다도 NiP로 형성하는 것이 바람직하다.
본 발명의 실시형태 1에 관한 반도체 소자에서는 기판(10)은 평탄한 표면을 갖지만, 본 발명은 이것에 한정되지 않는다. 즉, 기판(10)은 표면에 오목부, 볼록부 또는 스루홀을 구비하고 있어도 된다. 도 5는, 기판(30)에 오목부(30B)가 형성된 반도체 소자의 단면도다. 도 6은, 기판(30)에 오목부(30C)가 형성된 반도체 소자의 단면도다. 도 7은, 기판(30)에 볼록부(30D)가 형성된 반도체 소자의 단면도다. 도 8은, 기판(30)에 볼록부(30E)가 형성된 반도체 소자의 단면도다. 도 9는, 기판(30)에 스루홀(30F)이 형성된 반도체 소자의 단면도다.
기판의 표면의 오목부, 볼록부, 또는 스루홀은, 반응성 이온 에칭 또는 플라즈마 에칭 등의 드라이 에칭, 혹은 산 또는 알칼리 등에 의한 웨트에칭에 의해 형성한다. 특히 웨트에칭의 경우에는 사이드 에칭이 생기기 쉽다. 또한, 웨트에칭 액에 따라서는, 결정면 방위 사이나 결정 재료 사이에서의 에칭 속도차에 의해, 피에칭물이 역 메사 형상이나 순 메사 형상으로 된다.
이와 같은 경우에 증착 등의 이방성을 갖는 성막방법으로는 균일한 층의 형성은 곤란하다. 그러나, 본 발명의 실시형태 1에 관한 반도체 소자의 제조방법에 따르면 도금법으로 확산 방지층(17)을 형성하므로, 기판의 표면에 오목부, 볼록부, 또는 스루홀이 있는 경우에 피복성이 높은 확산 방지층(17)의 형성이 가능하다.
금속층(18)을 Cu로 형성하면, 금속층(18)을 Au 등의 귀금속으로 형성했을 때와 비교하여 저코스트화할 수 있다. 그러나, 금속층(18)은 Cu가 아니고 Ag로 형성해도 된다. Ag은 전기전도도 및 열전도도가 금속중에서 가장 높기 때문에, 금속층(18)에 Ag을 사용하면 우수한 전기전도도 및 방열성을 갖는 반도체 소자를 제조할 수 있다. 이때, 금속층을 Cu로 형성하는 경우도 Ag로 형성하는 경우도, 금속층의 제조방법에 한정은 없고, 증착, 스퍼터, 또는 도금법 등으로 형성해도 된다. 그런데, 오목부를 갖는 기판에 Cu(금속층(18))을 형성하는 경우에는, 평탄한 부분에 비해 오목부에 선택적으로 Cu를 성장시켜, Cu로 오목부를 매립해도 된다. 이 경우에는 전해 도금법을 사용하는 것이 바람직하다. 도금액으로서 사용하는 황산 구리 욕에는, 예를 들면, 황산, 염소 이온, 및 유기계 첨가제를 사용한다. 첨가제로서는, 촉진제(액셀러레이터(accelerator) 또는 브라이트너(brightener)), 억제제(서프레서(supressor) 또는 캐리어), 또는 평활제(레벨러(leveler))를 사용한다.
기판 표면의 흡습성이 나쁜 경우에는, 금속 캐털리스트를 부착시키기 전에, 기판(10)에 대해 산소 애싱 처리 또는 오존 애싱 처리 등의 전처리를 실시하면 좋다. 더구나, 확산 방지층(17)과 기판(10)의 밀착성을 높이기 위해, 표면 산화막 제거 효과가 있는 산이나 알칼리 용액으로 기판(10)의 세정을 행해도 된다. 표면 산화막을 제거하기 위해서는, Si 기판 또는 SiC 기판에 대해서는 불산계 약액에 의한 처리가 바람직하고, GaAs 기판이나 GaN 기판에 대해서는 염산계 약액에 의한 처리가 바람직하다. InP기판에 대해서는 황산계 약액 또는 불산계 약액에 의한 처리가 바람직하다.
무전해 도금층(14)은, Ni, Co, Pd, Cu, Ag, Au, Pt, Sn, Ru, 혹은 Rh, 또는 NiB, NiCoWP, NiMoP, CoP, CoNiP, CoWP, CoSnP, CoZnP, 혹은 CoMnP 등의 합금 도금으로 형성해도 된다. 합금 도금은, 내부식성을 향상시키는 것 등 단체 금속과는 다른 성질을 갖는다.
무전해 도금액은, 니켈 염, 환원제, 완충제, 착화제, 및 안정제 등으로 구성되어 있다. 무전해 Ni 도금액의 구성 성분을 설명하면 니켈 염으로서 황산 니켈 등의 황산염, 염화물, 초산염, 탄산염, 또는 설파민염 등을 사용한다. 또한, 환원제로서, 포스핀산 나트륨(NaH2PO2·H2O), 또는 디메틸아민 보란(DMAB) 등을 사용한다. 완충제로서는, 포름산, 혹은 초산 등의 모노 카르복실산, 또는 그것의 알칼리 금속염을 사용한다. 착화제로서는, 구연산 등의 유기산 이외에, 에틸렌디아민 테트라아세트산(EDTA), 또는 암모니아 등을 사용해도 된다.
무전해 Pd 도금액으로서는, 팔라듐 염으로서, 염화 팔라듐을 사용한 것이 많다. 대표적인 환원제로서 포스핀산염을 착화제로 한 에틸렌디아민 테트라아세트산(EDTA) 등이 있다.
무전해 Au 도금액은, 하지 금속과의 치환에 의한 치환 Au 도금액과, 환원제를 사용하여 금 피막을 석출시키는 자기 촉매 Au 도금액의 2종류로 대별된다. 치환 Au 도금액으로서는, 아황산 금 나트륨에, 착화제로서 아황산 염, 머캅토숙신산(mercaptosuccinic acid), 및 에틸렌디아민 테트라아세트산(EDTA) 등을 가한 것을 사용한다. 또한, 도금 중의 금속 이온의 안정화를 위해, 킬레이트제를 첨가하는 일이 있다. 킬레이트제로서는, 물에 가용성인 것이라면 그 종류는 한정되지 않고, 예를 들면, 황산 탈륨, 질산 탈륨, 산화 탈륨, 염화 탈륨, 또는 말론산 탈륨 등의 탈륨 화합물을 사용할 수 있다.
자기 촉매 Au 도금액으로서는, 시안화 금 제1 칼륨(KAu(CN)2) 또는 시안화 금 제2 칼륨(KAu(CN)4) 등에 의한 시안화 금 착체에, 테트라히드로붕산 칼륨 또는 디메틸아민 보란(DMAB)을 환원제로서 첨가한 강알카리성의 도금 욕을 사용한다.
무전해 Cu 도금액으로서는, 구리 이온을 공급하는 금속염으로서 황산 구리가 사용되고 있고, 환원제로서는 주로 포름알데히드가 이용되고 있다. 포름알데히드 이외의 환원제로서는, 테트라히드로붕산 칼륨, 디메틸아민 보란, 또는 글리옥실산 등이 있다. 또한, 도금 속도를 높이기 위해 강알카리성의 도금 욕이 이용되고 있다. PH 조정제로서, 수산화 나트륨, 수산화 칼륨, 또는 수산화 리튬 등이 이용되고 있다.
강 알칼리성의 도금 욕에서는, 도금 욕 중에 수산화물로서 구리 이온이 침전하기 쉬워, 이것을 방지하기 위한 착화제로서, 로셀염, EDTA, 글리세롤, 메소-에리스리톨, 아도니톨, D-만니톨, D-소르비톨, 둘시톨, 이미노디아세트산, 트랜스-1,2-시클로헥산디아민 테트라아세트산, 트리에탄올아민, 또는 에틸렌디아민 등을 사용한다. 도금액의 분해 등의 욕 안정성 저하는, 주로 CuO2의 불균화 반응(CuO2+H2O→Cu+Cu2++2OH-)에 의해 생긴 액 중의 구리 가루에 의해 야기되기 때문에, 대책으로서 도금액을 공기 교반하거나, 안정제를 가한다.
안정제로서는, 1가의 구리와 우선적으로 착화물을 형성하는 시안화물, 티오 요소, 비피리딜, O-펜안트롤린, 또는 네오큐프로인 등을 사용한다. 도금 욕의 안정성을 손상하지 않고 도금 속도를 향상시키기 위해, 8-히드록시-7-요드-5-퀴놀린술폰산과 같은 촉진제를 첨가한다.
무전해 Pt 도금액으로서는, 백금염으로서 디니트로디암민 백금, 또는 테트라니트로 백금산 칼륨 등, 환원제로서 히드라진, 안정제로서 히드록실 아민 염 등을 사용한다.
무전해 Rh 도금액으로서는, 로듐염으로서 아질산 아민 로듐, 염화 로듐 아민, 암모늄 디(피리딘-2,6-디카르복실레이트) 로듐(III), 초산 로듐, 또는 염화 로듐 등, 환원제로서 히드라진, 또는 테트라히드로 붕산 나트륨 등을 사용하고, 암모니아 등을 첨가하여 알칼리성의 도금 욕으로서 사용한다.
무전해 Ru 도금액으로서는, 루테늄 염으로서 테트라암민디아쿠아루테늄 인산염, 또는 황산 루테늄 등, 환원제로서 테트라히드로 붕산 나트륨 등을 사용하고, 암모니아 등에 의한 알칼리성 도금 욕이나 황산 등에 의한 산성 도금 욕을 사용한다.
무전해 Co 도금액으로서는, 황산 코발트와 포스핀산 나트륨을 기본으로 하여, 착화제로 구연산염, 주석산염, 또는 피로인산염 등을 사용한다.
전해 도금 가능한 금속으로서는, Zn, Ir, In, Cd, Au, Ag, Cr, Co, Sn, Fe, Cu, Pb, Ni, Pt, Pd, Bi, Mn, Mo, Rh, 또는 Ru 등이 있다. 전해 도금층(16)의 형성방법은 특별하게 한정되지 않고, 예를 들면, 직류 도금법, 펄스 도금법, 또는 리버스 펄스 도금법 등을 사용한다. 전해 도금액은, 금속염, 전도도 염, 애노드 용해 촉진제, 착화제, 및 첨가제 등으로 구성된다. 이때, 기판에 비아 구조를 갖는 경우에는, 펄스 도금법 또는 리버스 펄스 도금법을 사용함으로써, 직류 도금법에 비해 피복성을 향상시킬 수 있다.
전해 Ni 도금액으로서는, 와트 욕(Watt bath), 전염화물 욕(chloride bath), 셀파민산 욕, 또는 우드 욕(Wood's bath) 등의 산성 욕을 사용한다. 와트 욕에는, 황산 니켈, 염화 니켈, 및 붕산 등이 포함되어 있다. 전염화물 욕에는, 염화 니켈과 붕산 등이 포함되어 있다. 또한, 설파민산 욕에는, 설파민산 니켈, 염화 니켈, 및 붕산 등이 포함되어 있다. 우드 욕에는 염화 니켈과 염산 등이 포함되어 있다.
전해 Ni 도금액에는, 애노드 용해제, PH 완충제, 또는 전착(electrodedeposit) 응력 혹은 표면 상태 등을 개선시키는 첨가제가 포함되는 일이 있다. 첨가제로서는, 사카린, 나프탈렌(디, 트리) 술폰산 나트륨, 술폰아미드, 혹은 술핀산 등의 1차 광택제, 또는 1-4부틴디올, 혹은 쿠마린 등의 2차 광택제가 있다. 니켈 도금에 사용되는 애노드는, 순도가 높은 것이 바람직하고, 도금 중에 애노드 슬라임(slime)의 생성이 없이 균일하게 용해되는 것이 좋다. 애노드 재료로서는, 전기 니켈, 디폴라라이즈드(depolarized) 니켈, 카보나이즈드(carbonized) 니켈, 또는 유황 함유 니켈 등이 있다.
전해 Pd 도금액으로서는, 팔라듐 염으로서 디암민디클로로팔라듐(II) PdCl2(NH3)2, 전도성 염, 및 pH 완충제로서 NH4Cl, 또는 K2HPO4가 사용되고, 중성 혹은 알칼리성의 암민 착체 욕이 사용되고 있다. 애노드는 백금 피복 티타늄 전극 등의 불용해성 애노드를 사용한다. 제1광택제로서 사카린, 또는 1,3,6-나프탈렌 트리술폰산 등의 유기 화합물을 첨가하거나, 제2광택제로서 쿠마린 등의 유기 화합물을 첨가하는 일이 있다.
전해 Ru 도금액으로서는, 루테늄 염에 황산 루테늄을 사용하고, 설파민산 등에 의한 산성 도금 욕을 사용한다.
전해 Pt 도금액으로서는, 백금염에 시스-디니트로디아민 백금을 사용하고, 아질산 암모늄, 아질산 나트륨, 또는 암모니아수 등을 가하여, 산성 내지 중성의 도금 욕이 이용되고 있다.
전해 Au 도금액으로서는, 시안화물 욕과 아황산 욕이 주로 이용되고 있다. 알칼리 시안화 욕으로서는, 예를 들면, 금 염, 시안화 금(I) 칼륨, 유리(free) 시안화물 이온원으로서 시안화 칼륨, 전착성을 향상시키기 위한 탄산 칼륨, 및 pH 완충제의 인산 수소 2칼륨을 포함하는 욕이 있다. 한편, 아황산 욕으로서는, 예를 들면, 금 염, 아황산 금(I) 나트륨, 아황산 나트륨, 및 아인산 등을 함유하고, pH8 부근에서 도금을 행하는 욕이 있다. 또한, Au 도금 막질의 개선을 위해, 탈륨 화합물을 미량으로 첨가하거나, 에틸렌 디아민 등에 의해 아황산 금(I) 착물의 분해를 억제하는 안정제를 미량으로 첨가하는 경우가 있다.
이때, 첨가제의 농도 관리에는, 헐셀 시험(Hull cell test), CVS(cyclic voltammetric stripping)법 등을 사용한다.
금속층(18)을 Cu로 형성하는 경우에는, 황산 구리 욕, 피로인산 구리 욕, 또는 시안화 구리 욕 등의 전해 도금액을 사용할 수 있다. 반도체 소자의 제조에는, 황산 구리 욕이 많이 이용되고 있다. 황산 구리 욕은, CuSO4·5H2O, 황산, 염소 이온, 및 유기계 첨가제로 구성되는 경우가 많다. 특히, 비아 구조를 Cu로 매립할 때에는, 촉진제(액셀러레이터 또는 브라이트너), 억제제(서프레서 또는 캐리어), 및 평활제(레벨러)를 첨가제로서 사용하는 일이 많다.
촉진제는 비아 바닥에 구리가 우선적으로 성장하는 것을 촉진시키는 효과가 있고, 억제제는 구리 도금 표면에 흡착함으로써, 비아 외부에서의 구리 성장을 억제하는 효과가 있다. 또한, 평활제는, 억제제와 연동하여, 억제제의 용액 중에서의 활동을 확산 율속으로 함으로써, 비아 외부에서의 구리 성장을 억제하는 효과가 있다. 이것들은 염소 이온과 연동하여 기능을 발휘하기 때문에, 염소 이온을 포함하는 첨가제의 농도 관리는 중요하다. 억제제로서는, 폴리에틸렌 글리콜(PEG)로 대표되는 폴리에테르 화합물이 이용되고 있다. 촉진제로서는, 비스(3-술포프로필) 디설파이드(SPS)로 대표되는 술포기를 갖는 유기 유황 화합물이 이용되고 있다. 평활제로서는, 야누스 그린 B(JGB)로 대표되는 4급화 아민 화합물이 이용되고 있다.
금속층(18)을 형성하기 위한 전해 도금 욕의 온도는, 20∼30℃ 정도가 좋다. 애노드는 용해성 애노드가 사용되는 일이 많지만, 애노드 슬라임 발생을 억제하기 위해, 함인동(high phosphorous copper)을 사용하는 것이 바람직하다. 인 함유량은 0.04∼0.06% 정도가 좋다.
기판(10)은, GaAs에 한정되지 않고, 예를 들면, Si, SiC, GaN, 또는 InP로 형성해도 된다. 또한, 기판(10) 위에 적어도 1층의 에피택셜층을 형성하고, 해당 에피택셜층 위에 확산 방지층(17)을 형성해도 된다.
기판(10)을 GaAs 등의 화합물 반도체로 형성한 경우에는, 기판(10)과 금속 활성화 액의 반응성이 좋으므로, 기판과 무전해 도금층의 밀착성을 확보하기 쉽다. 그렇지만, 기판(10)을 Si계의 재료로 형성한 경우에는, 기판(10)과 금속 활성화 액의 반응성이 나쁘므로, 기판(10)과 무전해 도금층(14)의 밀착성을 확보하기 어렵다. 따라서, 기판 표면에 실리콘 산화막을 형성한 후, 버퍼드 불산을 혼합한 금속 활성화 액에 의한 캐털리스트 처리를 행하면 된다(특허문헌 2 참조).
금속 활성화 액(Pd 활성화 액), 무전해 도금액, 또는 전해 도금액을 모아두는 액조는, 액조 자신에의 성막을 억제하기 위해, 내열성이 높고, 또한, 성막하기 어려운 보로실리케이트 글래스 등으로 이루어진 것을 사용하면 된다. 기판을 카세트에 넣고 도금 처리를 하는 경우에는, 예를 들면, 퍼플루오로알콕시 불소 수지(PFA) 등의 내약품성을 갖는 재료로 카세트를 제조하면 된다. 또한, 도금 처리시의 교반자와, 카세트를 지지할 때에 사용하는 핸들에 대해서도 마찬가지로 내약품성을 갖는 것을 사용하면 된다.
상기한 변형예는, 이후의 실시형태에 관한 반도체 소자의 제조방법, 및 반도체 소자에도 응용할 수 있다.
실시형태 2.
본 발명의 실시형태 2에 관한 반도체 소자의 제조방법과 반도체 소자는, 실시형태 1과의 공통점이 많으므로 실시형태 1과의 차이점을 중심으로 설명한다. 도 10은, 본 발명의 실시형태 2에 관한 반도체 소자의 단면도이다. 전해 도금층(50)은 Ge를 포함하고 있다.
전해 도금층(50)은, 산화 Ge이 첨가된 전해 도금액을 사용하여 형성한다. 전해 도금액 중의 산화 Ge 농도는, Ge 금속 환산으로 0.1mg/L∼1000mg/L 중 어느 한 개가 바람직하다. 산화 Ge가 첨가된 전해 도금액을 사용함으로써 전해 도금층(50)의 형성시에 도금 주 금속(Pd)과 Ge가 공석(채-deposition)한다. 전해 도금층(50) 내부에 있어서의 Ge 농도는, 1ppm 이상 10000ppm 이하가 바람직하다.
여기에서, Ge를 포함하는 전해 도금층을 형성하는 효과에 대해 설명한다. 도 11은, 3개의 샘플에 대해, Cu 확산 방지 효과를 비교한 그래프다. 샘플 1은, GaAs 기판 표면을 Pd 활성화 액으로 캐털리스트 처리한 후, 기판 위에 무전해 도금액으로 NiP층(0.5㎛)을 형성하고, 무전해 도금액으로 Pd층(0.2㎛)을 형성하고, 전해 도금액으로 Cu층(금속층)(3㎛)을 형성하고, 무전해 도금액으로 NiP층(0.5㎛)을 형성하고, 무전해 도금액으로 Pd층(0.2㎛)을 형성하고, 치환 도금액으로 Au층(0.05㎛)을 형성한 것이다. 즉, 샘플 1은, 확산 방지층으로서 무전해 도금층만을 갖는다.
샘플 2는, GaAs 기판 표면을 Pd 활성화 액으로 캐털리스트 처리한 후, 기판 위에 무전해 도금액으로 NiP층(0.5㎛)을 형성하고, 전해 도금액으로 Pd층(0.2㎛)을 형성하고, 전해 도금액으로 Cu층(금속층)(3㎛)을 형성하고, 무전해 도금액으로 NiP층(0.5㎛)을 형성하고, 전해 도금액으로 Pd층(0.2㎛)을 형성하고, 치환 도금액으로 Au층을 형성한 것이다. 즉, 샘플 2는, 확산 방지층으로서 무전해 도금층과 전해 도금층을 갖는다.
샘플 3은, GaAs 기판 표면을 Pd 활성화 액으로 캐털리스트 처리한 후, 기판 위에 무전해 도금액으로 NiP층(0.5㎛)을 형성하고, 산화 Ge를 첨가한 전해 도금액으로 Pd층(0.2㎛)을 형성하고, 전해 도금액으로 Cu층(금속층)(3㎛)을 형성하고, 무전해 도금액으로 NiP층(0.5㎛)을 형성하고, 전해 도금액으로 Pd층(0.2㎛)을 형성하고, 치환 도금액으로 Au층을 형성한 것이다. 즉, 샘플 3은, 확산 방지층으로서 Ge가 첨가된 전해 도금층을 갖는다.
샘플 1∼3은, 모두 GaAs/NiP/Pd/Cu/NiP/Pd/Au의 구조를 갖는다(「/」의 기호의 우측은 좌측보다도 상층이다). 샘플 1은 GaAs 기판과 Cu층 사이의 NiP층과 Pd층이 모두 무전해 도금으로 형성되어 있다. 샘플 2는, GaAs 기판과 Cu층 사이에 무전해 도금으로 형성된 NiP층과 전해 도금으로 형성된 Pd층을 갖고 있다. 샘플 3은, 샘플 2와 거의 같은 조성이지만, Pd층에 Ge가 첨가되어 있는 점에서 샘플 2와 다르다.
이들 샘플에 대해 열처리를 실시하고, 열처리 시간의 경과와 함께 시트 저항 변화값이 어떻게 변화하는지 검사하였다. 시트 저항 변화값이란, (열처리후의 시트 저항값/열처리전의 시트 저항값)-1로 산출되는 값을 % 표시한 것이다. 따라서, 시트 저항 변화값은, 열처리 전의 막의 시트 저항값에 대한 열처리후의 막의 시트 저항값의 증가율을 표시한다. 시트 저항 변화값은, 3㎛로 두껍게 형성되고 또한 저항율이 작은 금속층의 영향이 지배적이다. 열처리에 의해 금속층 내부의 Cu가 GaAs 기판측으로 확산한 경우에는, 금속층 두께가 감소하여 시트 저항 변화값이 증가한다. 즉, 확산 방지층의 확산 방지 효과가 낮으면 시트 저항 변화값이 증가하고, 확산 방지층의 확산 방지 효과가 높으면 시트 저항 변화값이 낮은 값을 유지한다.
도 11로부터, 60시간 정도의 가열에서 샘플 1의 시트 저항 변화값이 급증하고, 500시간 정도의 가열에서 샘플 2의 시트 저항 변화값이 급증하는 것을 알 수 있다. 따라서, 이것들의 샘플에서는 확산 방지 효과가 불충분하다. 이때, 시트 저항 변화값이 급증한 샘플 1, 2를 주사형 전자 현미경(SEM)으로 관찰한 바, 어느쪽의 샘플에서도 금속층(Cu층)이 얇아져 있는 것을 확인할 수 있었다.
한편, 샘플 3은 1000시간의 가열후에도 시트 저항 변화값이 급증하지 않으므로, 확산 방지 효과가 높은 것을 알 수 있다. 이때, 500시간의 열처리를 행한 각 샘플에 대해 오제 전자 분광법에 의한 원소 분석을 실시한 바, 샘플 1에서는 GaAs 기판에 Cu가 확산하고 있었지만, 샘플 2, 3에서는 GaAs 기판에의 Cu 확산은 보이지 않았다. 따라서, 샘플 2, 3의 전해 도금층이 Cu 확산 방지에 공헌하고 있는 것을 알 수 있다.
상기 결과를 정리하면, 무전해 도금층보다도 전해 도금층 쪽이 Cu의 확산 방지 효과가 높고, 전해 도금층에 Ge를 첨가함으로써 높은 Cu의 확산 방지 효과가 얻어진다.
전술한 것과 같이, 금속층(18)의 Cu는 주로 입계 확산에 의해 확산한다. 따라서, 전해 도금층(50)의 Ge는, 전해 도금층(50)의 입계를 입계 확산을 억제하도록 변질시키고 있다고 생각된다. 이 변질의 구체적인 메커니즘은 명확하지 않지만, 전해 도금층(50)의 Ge가 인접하는 2개의 결정립의 방위차를 작게 함으로써 입계의 폭이 좁아져 있거나, Ge 자체가 입계에 위치하여 입계 확산을 억제하고 있다는 것이 생각된다.
이때, 전해 도금층(50)에 Ge가 포함되는 것에 의해, 전해 도금층(50)의 내열성을 향상시킬 수도 있다.
본 발명의 실시형태 2에 관한 반도체 소자의 제조방법에서는, 전해 도금액에 산화 Ge를 첨가하였다. 그러나, 전해 도금액에 「전해 도금층의 입계를 변질시키는 결정 조정제로서 기능하는 Ge 화합물, As 화합물, Se 화합물, B 화합물, P 화합물, Te 화합물, Sb 화합물, Tl 화합물, Pb 화합물, 또는 S 화합물」을 첨가함으로써, 상기 효과를 얻을 수 있다. Ge 화합물로서는, 예를 들면, 상기한 것과 같이 산화 Ge 등을 사용할 수 있다. As 화합물로서는, 예를 들면, 아비산 칼륨 등을 사용할 수 있다. Se 화합물로서는, 예를 들면, 아세렌산 등을 사용할 수 있다. B 화합물로서는, 예를 들면, 디메틸아민 보란 등을 사용할 수 있다. P 화합물로서는, 예를 들면, 차아인산 나트륨 등을 사용할 수 있다. Te 화합물로서는, 예를 들면, 텔루르산 칼륨 등을 사용할 수 있다. Sb 화합물로서는, 예를 들면, 안티몬산 칼륨 등을 사용할 수 있다. Tl 화합물로서는, 예를 들면, 포름산 탈륨, 말론산 탈륨, 황산 탈륨, 또는 질산 탈륨 등을 사용할 수 있다. Pb 화합물로서는, 예를 들면, 구연산 납, 질산 납, 또는 알칸술폰산 납 등을 사용할 수 있다. S 화합물로서는, 예를 들면, 티오황산 나트륨 등을 사용할 수 있다. 따라서, 전해 도금층(50)으로서는, Ge, As, Se, B, P, Te, Sb, Tl, Pb, 또는 S를 포함하는 것이면, 상기 효과를 얻을 수 있다. 또한, 전해 도금층(50) 내부에 있어서 Ge, As, Se, B, P, Te, Sb, Tl, Pb, 또는 S의 농도는, 1ppm 이상 10000ppm 이하가 바람직하다.
실시형태 3.
본 발명의 실시형태 3에 관한 반도체 소자의 제조방법과 반도체 소자는, 실시형태 1과의 공통점이 많으므로 실시형태 1과의 차이점을 중심으로 설명한다. 도 12는, 본 발명의 실시형태 3에 관한 반도체 소자의 단면도다. 이 반도체 소자는, 최표면에 표면 보호층(58)을 갖고 있다.
본 발명의 실시형태 3에 관한 반도체 소자의 제조방법에 대해 설명한다. 실시형태 1에 나타낸 방법으로 확산 방지층(17)과 금속층(18)을 형성한 후에, 금속층(18) 위에 제1밀착층(52)을 형성한다. 제1밀착층(52)은, 기판(10)을 무전해 NiP 도금액에 침지함으로써 형성한다.
제1밀착층(52)의 재료가 되는 NiP은 내부 응력이 높고, 얇은 기판에 1㎛ 이상 형성하면 기판 휘어짐을 발생시키므로, 제1밀착층(52)은 1㎛ 미만의 막두께로 하면 바람직하다. 이때, 전해 도금으로 Ni를 형성하면 막두께가 1㎛ 이하이고 핀홀이 발생하기 쉽지만, 무전해 도금으로 Ni를 형성하면 막두께가 1㎛ 이하에 있어서도 핀홀이 적은 막을 형성할 수 있다.
이어서, 전해 도금에 의해 제1밀착층(52) 위에 표면 확산 방지층(54)을 형성한다. 구체적으로는, 기판(10)을 산화 Ge를 포함하는 Pd 도금액에 침지한다. 그리고, 기판측을 캐소드로 하고, 외부의 백금 피복 티타늄 전극을 애노드로 하여, 캐소드-애노드 사이에 전류를 흘려 표면 확산 방지층(54)을 형성한다.
이어서, 표면 확산 방지층(54) 위에 제2밀착층(56)을 형성한다. 제2밀착층(56)은, 제1밀착층(52)과 같은 요령으로 형성한다. 이어서, 제2밀착층(56) 위에 표면 보호층(58)을 형성한다. 구체적으로는 기판(10)을 치환 Au 도금액에 침지하고, 제2밀착층(56) 위에 Au으로 표면 보호층(58)을 형성한다. 치환 Au 도금액은, 예를 들면, 아황산 금 나트륨, 아황산 나트륨, 또는 킬레이트제를 포함하는 용액이다. 용액 중의 금 농도는 1∼5g/L이 바람직하다. 도금 욕의 온도는 60∼80℃ 정도가 바람직하다.
본 발명의 실시형태 3에 관한 반도체 소자의 최표면에는, 산화되기 어려운 재료인 Au으로 형성된 표면 보호층(58)이 노출되어 있다. 따라서, 금속층(18)의 산화 및 부식을 방지하여, 반도체 소자의 내습성 및 특성 안정성을 향상시킬 수 있다. 또한, 반도체 소자의 최표면에 땜납을 실시할 경우, 표면 보호층(58)에 Au를 사용함으로써 땜납 젖음성을 향상시킬 수 있다.
더구나, 금속층(18) 위에 전해 도금법으로 표면 확산 방지층(54)을 형성했으므로, 금속층(18)의 Cu가 표면 보호층(58)으로 입계 확산하기 어려워져 있다. 따라서, 금속층(18)과 표면 보호층(58)이 합금 반응을 일으키는 것을 방지할 수 있다.
표면 확산 방지층(54)을 형성함으로써, 고가의 Au으로 형성된 표면 보호층(58)의 층 두께를 저감할 수 있기 때문에, 코스트 저감의 효과가 있다. 또한, 표면 보호층(58) 위에 Ag 페이스트 또는 AuSn 땜납 등으로 다이본딩하는 경우에는 본딩시 또는 본딩후의 열처리가 필요하게 되므로, 금속층(18)의 Cu와 본딩재가 합금화하여 본딩 벗겨짐을 일으킬 염려가 있다. 그러나, 본 발명의 실시형태 3에 관한 반도체 소자에 따르면, 표면 확산 방지층(54)에 의해 해당 합금화를 억제할 수 있다.
제1밀착층(52)과 제2밀착층(56)의 재료는, Ni계 금속 또는 Ti계 금속이면 특별하게 한정되지 않는다. 또한, 금속층(18)과 표면 확산 방지층(54)의 밀착성을 확보할 수 있으면 제1밀착층(52)은 불필요하고, 표면 확산 방지층(54)과 표면 보호층(58)의 밀착성을 확보할 수 있으면 제2밀착층(56)은 불필요하다.
표면 보호층(58)은, 금속층(18)보다도 산화되기 어려운 재료로 형성되면 특별하게 한정되지 않는다. 그 때문에, 표면 보호층(58)은, 예를 들면, Pt, Pd, 또는 Rh 등의 귀금속계의 금속으로 형성해도 된다. 더구나, 표면 보호층(58)은, 실리콘 산화층, 실리콘 질화층, 폴리이미드, 또는 BCB 등의 절연체로 형성해도 되고, 실리콘 등의 반도체로 형성해도 된다.
표면 확산 방지층(54)은, 확산 방지 효과를 높이는 관점에서는 전해 도금으로 형성하는 것이 바람직하다. 이 경우, 표면 확산 방지층(54)으로서, 전해 도금으로 Ni, Pd, Mo, Rh, 또는 Ru를 형성해도 된다. 더구나, 표면 확산 방지층(54)으로서, Pd보다도 확산 방지 효과가 높은 Ti, TiN, Ta, TaN, W, 또는 WN 등의 금속을 사용해도 된다. 또한, 표면 확산 방지층(54)으로서 무전해 도금으로, CoWP 등의 Co계 금속, NiP 등의 Ni계 금속, Pt, Pd, Rh, 또는 Ru를 형성해도 된다. 무전해 도금층도 일정한 확산 방지 효과를 갖는다.
그런데, 확산 방지층(17)이 금속층(18)의 Cu와 기판(10)의 성분과의 상호확산을 억제하기 위해 높은 확산 방지 효과를 요구되는 것에 대해, 표면 확산 방지층(54)은 금속층(18)으로부터의 확산만을 억제하면 되므로 확산 방지층(17) 정도의 확산 방지 효과는 요구되지 않는다. 따라서, 표면 확산 방지층(54)은, 금속으로 형성되면 되고, 제조방법은 전해 도금법에 한정되지 않고, 무전해 도금법, 증착법, 또는 스퍼터 등을 채용해도 된다.
금속층(18) 위에 금속층(18)보다도 산화되기 어려운 재료로 표면 보호층을 형성하는 공정을 실시함으로써, 제1밀착층(52), 표면 확산 방지층(54), 및 제2밀착층(56)을 생략하고 금속층(18)에 접하도록 표면 보호층(58)을 형성해도 된다. 이 경우, 예를 들면 표면 보호층으로서 Pd를 사용할 수 있다. Pd는, Cu 또는 Ag으로 형성된 금속층(18)보다도 산화되기 어렵고, 또한, 일정한 Cu 확산 방지 효과를 갖는다.
이때, 실시형태 2에 관한 반도체 소자 위에, 상기한 표면 보호층(58) 등의 층을 형성해도 된다.
실시형태 4.
본 발명의 실시형태 4에 관한 반도체 소자의 제조방법은, 실시형태 3에 관한 반도체 소자의 제조방법을 비아 구조의 형성에 응용한 것이다. 도 13은, 본 발명의 실시형태 4에 관한 반도체 소자의 제조방법의 최초의 공정에서 전극이 형성된 후의 기판의 단면도다. 우선, GaAs로 형성된 기판(10A)의 윗면에 전극(60)을 형성한다. 이때, 기판(10A)의 윗면에 트랜지스터 등의 디바이스 구조도 형성한다.
이어서, 기판(10A)의 윗면에 지지 기판을 부착한다. 도 14는, 지지 기판을 부착한 기판을 나타낸 단면도다. 이 공정에서는, 기판(10A)의 윗면에, 왁스 또는 테이프 등의 접착 재료(62)에 의해 지지된 두께 1mm 정도의 사파이어 또는 합성 석영의 지지 기판(64)을 부착한다. 그리고, 기판(10A)의 이면을 연마하여, 박판화된 기판(10)을 형성한다.
이어서, 기판(10)에 비아 홀을 형성한다. 도 15는, 비아 홀을 형성한 기판의 단면도다. 이 공정에서는, 기판(10)의 밑면측으로부터 에칭을 진행하여, 기판(10)을 관통하여 기판(10)의 밑면으로부터 전극(60)의 밑면에 이르는 비아 홀(10a)을 형성한다.
이어서, 방열 전극을 형성한다. 도 16은, 방열 전극을 형성한 기판의 단면도다. 방열 전극(70)은, 실시형태 3에서 설명한 각 층을 갖고 있다. 즉, 방열 전극(70)은 금속 캐털리스트의 부착에 의해 생긴 Pd-Ga-As층(12), 무전해 도금층(14), 전해 도금층(16), 금속층(18), 제1밀착층(52), Pd층(54), 제2밀착층(56), 및 표면 보호층(58)을 포함하고 있다. 방열 전극(70)을 구성하는 각 층은 비아 홀(10a)의 내벽과 전극(60)의 밑면에 형성되어 있다.
도 17은, 도 16의 파선부의 확대도다. 도 17에는, 방열 전극(70)을 구성하는 각 층이 표시되어 있다. 방열 전극(70)은 도금으로 형성한 확산 방지층(17)을 포함하기 때문에 매우 피복성이 좋다. 따라서, 비아 홀(10a)의 내벽 전체에 확산 방지층(17)을 형성할 수 있다.
그런데, 예를 들면, 화합물 반도체 소자 등의 분야에서는, 방열성이 좋고 또한 전극으로서 사용할 수 있는 방열 전극을 사용하는 일이 많다. 여기에서, 특성의 안정성이 높은 Au 만으로 방열 전극을 형성하면 고비용으로 된다. 그러나, 본 발명의 실시형태 4에 관한 방열 전극(70)은 Cu로 형성된 금속층(18)을 포함하므로, 저코스트로 반도체 소자를 제조할 수 있다.
이때, 방열 전극(70)으로부터, 제1밀착층(52), Pd층(54), 제2밀착층(56), 및 표면 보호층(58)을 제외해도 된다.
실시형태 5.
본 발명의 실시형태 5에 관한 반도체 소자의 제조방법과 반도체 소자는, 실시형태 1과의 공통점이 많으므로 실시형태 1과의 차이점을 중심으로 설명한다. 도 18은, 본 발명의 실시형태 5에 관한 반도체 소자의 단면도다. 전해 도금층(16)은 Ru로 형성되어 있다. 무전해 도금층(14)과 전해 도금층(16) 사이에는 Au 도금층(100)이 형성되어 있다. 이때, Au 도금층(100)은, 도금법 이외의 방법으로 형성된 Au층으로 치환하여도 된다.
무전해 도금층(14)을 형성한 후에, 무전해 도금층(14) 위에 Au 도금층(100)을 형성한다. 이어서, 기판을 전해 도금액에 침지하고, 무전해 도금층(14)과 Au 도금층(100)을 급전층으로 하여 Au 도금층(100) 위에 전해 도금층(16)을 형성한다.
여기에서, Ru를 사용한 전해 도금층을 형성하는 효과에 대해 설명한다. 도 19는, 2개의 샘플에 대해, Cu 확산 방지 효과를 비교한 그래프다. 샘플 4는, GaAs 기판 표면을 Pd 활성화 액으로 캐털리스트 처리한 후, 기판 위에 무전해 도금액으로 NiP층(0.5㎛)을 형성하고, Ge가 첨가된 전해 도금액으로 Pd층(0.2㎛)을 형성하고, 전해 도금액으로 Cu층(금속층)(3㎛)을 형성하고, 무전해 도금액으로 NiP층(0.5㎛)을 형성하고, 전해 도금액으로 Pd층(0.2㎛)을 형성하고, 치환 도금액으로 Au층(0.05㎛)을 형성한 것이다. 즉, 샘플 4의 전해 도금층은, Ge가 첨가된 Pd층이다.
샘플 5는, GaAs 기판 표면을 Pd 활성화 액으로 캐털리스트 처리한 후, 기판 위에 무전해 도금액으로 NiP층(0.5㎛)을 형성하고, 치환 Au 도금액으로 Au 도금층(0.05㎛)을 형성하고, 전해 도금액으로 Ru층(0.2㎛)을 형성하고, 전해 도금액으로 Cu층(금속층)(3㎛)을 형성하고, 무전해 도금액으로 NiP층(0.5㎛)을 형성하고, 전해 도금액으로 Pd층(0.2㎛)을 형성하고, 치환 도금액으로 Au층(0.05㎛)을 형성한 것이다. 즉, 샘플 5의 전해 도금층은, Ru층이다. 이때, 샘플 5의 Au 도금층을 생략한 경우에는 전해 도금층(Ru층)의 일부에 크랙이 확인되었지만, Au 도금층을 갖는 샘플 5에서는 전해 도금층(Ru층)의 크랙을 억제할 수 있었다.
이들 샘플에 대해 열처리를 실시하고, 열처리 시간의 경과와 함께 시트 저항 변화값이 어떻게 변화되는지 검사하였다. 열처리 온도는 300℃로 하였다. 도 19로부터, 10시간의 가열에서 샘플 4의 시트 저항 변화값은 5% 이상 증가하고 있지만, 샘플 5의 시트 저항 변화값은 거의 변화하지 않고 있는 것을 알 수 있다. 이것은, Ru층으로 형성한 전해 도금층 쪽이 Pd층으로 형성한 전해 도금층보다도 Cu 확산 방지 효과가 높은 것을 나타내고 있다. Ru층에 의해 높은 Cu 확산 방지 효과를 얻을 수 있는 것은, Ru(융점: 2050℃)은 Pd(융점: 1552도)보다도 융점이 높으므로 열안정성이 높기 때문으로 생각하고 있다. 이때, 지금까지 설명한 각 실시형태에 관한 반도체 소자의 제조방법, 및 반도체 소자의 특징은 적절히 조합하여 사용해도 된다.
10 기판, 10a 비아 홀, 12 Pd-Ga-As층, 14 무전해 도금층, 16 전해 도금층, 17 확산 방지층, 18 금속층, 30 기판, 30A 개구, 30B, 30C 오목부, 30D, 30E 볼록부, 30F 스루홀, 32 증착법으로 형성한 층, 34 도금법으로 형성한 층, 50 Ge를 포함하는 전해 도금층, 52 제1밀착층, 54 표면 확산 방지층, 56 제2밀착층, 58 표면 보호층, 60 전극, 62 접착 재료, 64 지지 기판, 70 방열 전극, 100 Au 도금층

Claims (17)

  1. 금속 이온을 포함하는 액체에 기판을 침지하여 상기 기판의 표면에 금속 캐털리스트를 부착시키는 공정과,
    상기 금속 캐털리스트가 부착된 상기 기판을 무전해 도금액에 침지하여 상기 기판에 무전해 도금층을 형성하는 공정과,
    상기 기판을 전해 도금액에 침지하고, 상기 무전해 도금층을 급전층으로 하여 상기 무전해 도금층 위에 전해 도금층을 형성하는 공정과,
    상기 전해 도금층 위에 Cu 또는 Ag로 금속층을 형성하는 공정을 구비하고,
    상기 전해 도금층은, 상기 금속층과는 다른 재료로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 전해 도금액에는, 상기 금속층의 성분의 입계 확산을 억제하도록 상기 전해 도금층의 입계를 변질시키는 결정 조정제로서 기능하는 Ge 화합물, As 화합물, Se 화합물, B 화합물, P 화합물, Te 화합물, Sb 화합물, Tl 화합물, Pb 화합물, 또는 S 화합물이 포함되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2항에 있어서,
    상기 전해 도금층은 1ppm 이상 10000ppm 이하의 Ge, As, Se, B, P, Te, Sb, Tl, Pb, 또는 S를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 기판은 GaAs로 형성되고,
    상기 무전해 도금층은 NiP로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 금속층 위에, 상기 금속층의 성분의 확산을 억제하는, 금속으로 형성된 표면 확산 방지층을 형성하는 공정과,
    상기 표면 확산 방지층 위에 상기 금속층보다도 산화되기 어려운 재료로 표면 보호층을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5항에 있어서,
    상기 표면 확산 방지층을 형성하기 전에 상기 금속층 위에 제1밀착층을 형성하는 공정과,
    상기 표면 보호층을 형성하기 전에 상기 표면 확산 방지층 위에 제2밀착층을 형성하는 공정을 구비하고,
    상기 제1밀착층은 상기 금속층과 상기 표면 확산 방지층 사이에 위치하고,
    상기 제2밀착층은 상기 표면 확산 방지층과 상기 표면 보호층 사이에 위치하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 금속층 위에, 상기 금속층보다도 산화되기 어려운 재료로 표면 보호층을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 기판은 표면에 오목부, 볼록부, 또는 스루홀을 구비한 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 기판의 윗면에 전극을 형성하는 공정과,
    상기 기판을 관통하여 상기 기판의 밑면으로부터 상기 전극의 밑면에 이르는 비아 홀을 형성하는 공정을 구비하고,
    상기 금속 캐털리스트, 상기 무전해 도금층, 상기 전해 도금층, 및 상기 금속층은, 상기 비아 홀의 내벽과 상기 전극의 밑면에 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 전해 도금층은, Pd, Ru, Pt, 또는 Rh의 어느 한 개로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 기판과,
    상기 기판 위에 형성된 제1금속층과,
    상기 제1금속층 위에 형성된 제2금속층과,
    상기 제2금속층 위에 Cu 또는 Ag로 형성된 금속층을 구비하고,
    상기 제2금속층의 결정립의 입경은, 상기 제1금속층의 결정립의 입경보다 큰 것을 특징으로 하는 반도체 소자.
  12. 제 11항에 있어서,
    상기 제2금속층은, Ge, As, Se, B, P, Te, Sb, Tl, Pb, 또는 S를 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제 11항에 있어서,
    상기 제2금속층은 1ppm 이상 10000ppm 이하의 Ge, As, Se, B, P, Te, Sb, Tl, Pb, 또는 S를 포함하는 것을 특징으로 하는 반도체 소자.
  14. 제 11항 내지 제 13항 중 어느 한 항에 있어서,
    상기 금속층 위에 형성되고, 상기 금속층의 성분의 확산을 억제하는, 금속으로 형성된 표면 확산 방지층과,
    상기 표면 확산 방지층 위에 상기 금속층보다도 산화되기 어려운 재료로 형성된 표면 보호층을 구비한 것을 특징으로 하는 반도체 소자.
  15. 금속 이온을 포함하는 액체에 기판을 침지하여 상기 기판의 표면에 금속 캐털리스트를 부착시키는 공정과,
    상기 금속 캐털리스트가 부착된 상기 기판을 무전해 도금액에 침지하여 상기 기판에 무전해 도금층을 형성하는 공정과,
    상기 무전해 도금층 위에 Au 도금층을 형성하는 공정과,
    상기 기판을 전해 도금액에 침지하고, 상기 무전해 도금층과 상기 Au 도금층을 급전층으로 하여 상기 Au 도금층 위에 전해 도금층을 형성하는 공정과,
    상기 전해 도금층 위에 Cu 또는 Ag로 금속층을 형성하는 공정을 구비하고,
    상기 전해 도금층은, 상기 금속층과는 다른 재료로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 15항에 있어서,
    상기 전해 도금층은 Ru로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 11항 내지 제 13항 중 어느 한 항에 있어서,
    상기 제1금속층과 상기 제2금속층 사이에 Au층을 갖는 것을 특징으로 하는 반도체 소자.
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