KR20140050316A - Multi-layered ceramic electronic parts and fabricating method thereof - Google Patents
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Abstract
Description
본 발명은 도금층에 의한 크랙 발생을 방지하는 적층 세라믹 전자부품 및 그 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer ceramic electronic component and a method of manufacturing the same that prevent cracking caused by a plating layer.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체 층, 유전체 층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
The multilayer ceramic capacitor in the ceramic electronic device includes a plurality of stacked dielectric layers, an inner electrode disposed opposite to the dielectric layer with the dielectric layer interposed therebetween, and an outer electrode electrically connected to the inner electrode.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
Multilayer ceramic capacitors are widely used as components of mobile communication devices such as computers, PDAs, and mobile phones due to their small size, high capacity, and easy mounting.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
In recent years, miniaturization and multifunctionalization of electronic products have led to the tendency that the chip components are also downsized and highly functional. Therefore, a multilayer ceramic capacitor is required to have a large-capacity high-capacity product with a small size.
이를 위해 유전체 층 및 내부전극층의 두께를 얇게 하여 많은 수의 유전체 층을 적층한 적층 세라믹 커패시터가 제조되고 있으며, 외부전극 역시 박층화되고 있다.
To this end, a multilayer ceramic capacitor in which a large number of dielectric layers are laminated by reducing the thickness of the dielectric layer and the internal electrode layer is manufactured, and the outer electrode is also thinned.
또한 자동차나 의료기기 같이 고신뢰성을 요구하는 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층 세라믹 커패시터 역시 고신뢰성이 요구된다.
In addition, as many functions of high reliability fields such as automobiles and medical devices are electronicized and demand increases, multilayer ceramic capacitors also need high reliability.
고신뢰성에서 문제가 되는 요소는 외부 충격에 의한 크랙발생 등이 있으며 이러한 크랙 발생의 원인으로는 외부전극이 충분히 응력을 흡수하지 못하거나, 도금층에 의한 응력 발생을 들 수 있다. 이를 해결하기 위한 수단으로 외부전극의 전극층과 도금층 사이에 전도성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하여 신뢰성을 향상시키고 있다.
Problems in high reliability include cracks caused by external impacts, and the cause of such cracks may be that the external electrode does not sufficiently absorb stress or the stress caused by the plating layer. As a means to solve this problem, by applying a resin composition containing a conductive material between the electrode layer and the plating layer of the external electrode to absorb external impact to improve the reliability.
그러나, 전장 및 고압품과 같은 특수사양의 제품군에 적용하기 위해서는 현재보다 큰 신뢰성을 가지는 적층 세라믹 전자부품이 필요한 실정이며, 이에 따라 외부전극 역시 현재보다 높은 수준의 휨강도 특성이 요구되고 도금층의 응력으로 인한 크랙 발생 역시 개선해야할 과제이다.
However, in order to be applied to special specifications such as electric and high voltage products, multilayer ceramic electronic parts with greater reliability are needed. Accordingly, external electrodes also require higher flexural strength characteristics than the current one, Crack incurred is also a task to be improved.
본 발명은 도금층에 의한 크랙 발생을 방지하는 적층 세라믹 전자부품 및 그 제조 방법을 제공하고자 한다.
An object of the present invention is to provide a multilayer ceramic electronic component and a method of manufacturing the same that prevent cracking caused by a plating layer.
본 발명의 일 실시형태는 유전체 층을 포함하는 세라믹 본체; 상기 세라믹 본체 내부에 형성되는 복수의 내부 전극; 상기 세라믹 본체의 서로 마주보고 있는 양 단면에 형성되며, 내부전극과 전기적으로 연결된 전극층; 상기 전극층 상에 형성된 전도성 수지층; 상기 전도성 수지층 상에 형성되며, 상기 전도성 수지층의 가장자리가 노출되도록 형성되는 도금 유도층; 및 상기 도금 유도층 상에 형성되는 도금층을 포함하는 적층 세라믹 커패시터를 제공한다.
One embodiment of the present invention relates to a ceramic body comprising a dielectric layer; A plurality of internal electrodes formed in the ceramic body; Electrode layers formed on both end surfaces of the ceramic body facing each other and electrically connected to internal electrodes; A conductive resin layer formed on the electrode layer; A plating induction layer formed on the conductive resin layer and formed to expose an edge of the conductive resin layer; And it provides a multilayer ceramic capacitor comprising a plating layer formed on the plating induction layer.
상기 도금 유도층은 금속분말; 및 상기 금속분말 100 중량부에 대하여 베이스 수지 3 내지 9 중량부를 포함할 수 있다.
The plating induction layer is a metal powder; And 3 to 9 parts by weight of the base resin based on 100 parts by weight of the metal powder.
상기 금속분말은 평균입경이 5 내지 100 nm일 수 있으며, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
The metal powder may have an average particle diameter of 5 to 100 nm, and may include one or more selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd). .
상기 베이스 수지는 에폭시 수지일 수 있으며, 수 평균 분자량이 150 내지 50,000일 수 있다.
The base resin may be an epoxy resin, and the number average molecular weight may be 150 to 50,000.
본 발명의 또 다른 일 실시형태는 복수의 세라믹 그린 시트를 마련하는 단계; 상기 세라믹 그린시트에 내부 전극 패턴을 형성하는 단계; 상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 내부 전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 본체를 형성하는 단계; 상기 내부 전극의 일단과 전기적으로 연결되도록 상기 세라믹 본체의 양 측면에 전극층 페이스트를 도포한 후 상기 전극층 페이스트가 도포된 세라믹 본체를 소성하여 전극층을 형성하는 단계; 상기 전극층 상에 전도성 수지 조성물을 도포한 후 경화시켜 전도성 수지층을 형성하는 단계; 상기 전도성 수지층의 가장자리가 노출되도록 상기 전도성 수지층 상에 도금 유도층을 형성하는 단계; 및 상기 도금 유도층 상에 도금층을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조방법을 제공한다.
Another embodiment of the present invention comprises the steps of providing a plurality of ceramic green sheets; Forming an internal electrode pattern on the ceramic green sheet; Forming a ceramic laminate by laminating a ceramic green sheet on which the internal electrode pattern is formed; Cutting and firing the ceramic laminate so that one end of the internal electrode pattern is alternately exposed through a side thereof to form a ceramic body; Applying electrode layer paste to both sides of the ceramic body to be electrically connected to one end of the internal electrode, and then firing the ceramic body to which the electrode layer paste is applied to form an electrode layer; Coating a conductive resin composition on the electrode layer and curing the conductive resin composition to form a conductive resin layer; Forming a plating inducing layer on the conductive resin layer so that the edge of the conductive resin layer is exposed; And forming a plating layer on the plating inducing layer. The present invention also provides a method of manufacturing a multilayer ceramic capacitor.
상기 도금 유도층은 금속분말; 및 상기 금속분말 100 중량부에 대하여 베이스 수지 3 내지 9 중량부를 포함할 수 있다.
The plating induction layer is a metal powder; And 3 to 9 parts by weight of the base resin based on 100 parts by weight of the metal powder.
상기 금속분말은 평균입경이 5 내지 100 nm일 수 있으며, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
The metal powder may have an average particle diameter of 5 to 100 nm, and may include one or more selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd). .
상기 베이스 수지는 에폭시 수지일 수 있으며, 수 평균 분자량이 150 내지 50,000일 수 있다.
The base resin may be an epoxy resin, and the number average molecular weight may be 150 to 50,000.
본 발명은 도금층에 의한 크랙 발생을 방지하는 적층 세라믹 전자부품 및 그 제조 방법을 제공할 수 있다.
The present invention can provide a multilayer ceramic electronic component and a method of manufacturing the same that prevent cracking caused by the plating layer.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
1 is a perspective view schematically illustrating a multilayer ceramic electronic component according to an exemplary embodiment of the present disclosure.
2 is a cross-sectional view taken along line AA 'of FIG.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
The embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Furthermore, embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shapes and sizes of the elements in the drawings may be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings are the same elements.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 1 및 도 2 는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타내며, 각각 사시도 및 도 1의 A-A'단면도에 해당한다.
Figs. 1 and 2 schematically show a multilayer ceramic electronic component according to an embodiment of the present invention, which corresponds to a perspective view and a cross-sectional view taken along the line A-A ', respectively, of Fig.
본 발명의 일 실시형태는 유전체 층(11)을 포함하는 세라믹 본체(10), 세라믹 본체(10) 내부에 형성된 복수의 내부전극(21,22) 및 세라믹 본체(10)의 외측에 형성된 외부전극(31,32)을 포함하는 적층 세라믹 커패시터를 제공한다.An embodiment of the present invention provides a
좀더 구체적으로 상기 내부전극(21,22)은 세라믹 본체(10) 내부에 형성되며, 상기 유전체 층(11)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극(21, 22)을 포함할 수 있다.More specifically, the
상기 유전체 층(11)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다. 또한 상기 유전체 층(11)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.The raw material for forming the
상기 내부 전극을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.The material for forming the internal electrode is not particularly limited. For example, a conductive paste made of at least one of silver (Ag), lead (Pb), platinum (Pt), nickel (Ni), and copper (Cu) may be used. Can be formed using.
상기 외부전극(31,32)은 제1 내부전극(21)과 전기적으로 연결되는 제1 외부전극(31) 및 제2 내부전극(22)과 전기적으로 연결되는 제2 외부전극(32)을 포함하며, 제1 및 제2 외부전극(31,32) 각각은 전극층(31a,32a), 전도성 수지층(31b,32b), 도금 유도층(31c,32c) 및 도금층(31d,32d)을 포함할 수 있다.The
상기 전극층(31a,32a)은 상기 세라믹 본체(10)의 서로 마주보고 있는 양 단면에 형성되며 제1 내부전극(21)과 전기적으로 연결된 제1 전극층(31a) 및 제2 내부전극(22)과 전기적으로 연결된 제2 전극층(32a)을 포함할 수 있다.The electrode layers 31a and 32a may be formed at both end surfaces of the
상기 전극층(31a,32a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.The conductive metal used for the electrode layers 31a and 32a is not particularly limited as long as it is a material that can be electrically connected to the internal electrode to form capacitance. For example, copper (Cu), nickel (Ni), and silver ( Ag) and silver-palladium (Ag-Pd).
상기 전도성 수지층(31b,32b)은 전극층(31a,32a) 상에 형성되며, 전극층(31a,32a)을 완전히 덮는 형태로 형성될 수 있다. 상기 전도성 수지층(31b,32b)에 포함되는 수지는 접합성 및 충격흡수성을 가지고, 전도성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지를 포함할 수 있다. The conductive resin layers 31b and 32b may be formed on the electrode layers 31a and 32a and may be formed to completely cover the electrode layers 31a and 32a. The resin included in the conductive resin layers 31b and 32b is not particularly limited as long as it has bonding properties and shock absorbing properties, and may be mixed with the conductive metal powder to form a paste. For example, the resin may include an epoxy resin.
상기 전도성 수지층(31b,32b)에 포함되는 도전성 금속은 전극층(31a,32a)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 은(Ag), 구리(Cu), 니켈(Ni) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
The conductive metal included in the conductive resin layers 31b and 32b is not particularly limited as long as it is a material that can be electrically connected to the electrode layers 31a and 32a. For example, silver (Ag), copper (Cu), and nickel ( Ni) and silver-palladium (Ag-Pd).
상기 도금 유도층(31c,32c)은 상기 전도성 수지층(31b,32b) 상에, 전도성 수지층(31b,32b)의 가장자리가 노출되도록 형성되며, 상기 도금 유도층(31c,32c)은 금속분말; 및 상기 금속분말 100 중량부에 대하여 베이스 수지 3 내지 9 중량부를 포함할 수 있다. 베이스 수지가 3 중량부 미만으로 포함되는 경우 페이스트의 분산성이 떨어져 제조시 작업성 문제가 있으며 9 중량부를 초과하는 경우 도금성이 떨어지는 문제점이 있다.The plating induction layers 31c and 32c are formed on the conductive resin layers 31b and 32b so that the edges of the conductive resin layers 31b and 32b are exposed, and the plating induction layers 31c and 32c are metal powders. ; And 3 to 9 parts by weight of the base resin based on 100 parts by weight of the metal powder. When the base resin is included in less than 3 parts by weight, the dispersibility of the paste is poor, there is a workability problem during manufacturing, and when the content exceeds 9 parts by weight, there is a problem in that the plating property is poor.
상기 도금 유도층(31c,32c)은 전도성 수지층(31b,32b)에 비해 베이스 수지의 함량이 낮고 금속함량이 높기 때문에 전해 도금 등의 방법으로 도금층(31d,32d) 형성시 도금이 용이하게 되는 장점이 있다. 따라서 전도성 수지층(31b,32b)의 가장자리는 도금층(31d,32d)이 형성되지 않고 도금 유도층(31c,32c) 상에 도금층(31d,32d)을 형성함으로써, 도금층(31d,32d)이 세라믹 본체(10)를 덮지 않게 되고 도금층(31d,32d)과 세라믹 본체(10) 사이의 응력(이하 도금 응력이라고 함)이 발생하지 않아 도금층(31d,32d)의 가장자리와 세라믹 본체(10)가 접하는 부분에서 발생하는 크랙을 방지할 수 있다.
Since the plating induction layers 31c and 32c have a lower base resin content and a higher metal content than the conductive resin layers 31b and 32b, plating is easily performed when the plating layers 31d and 32d are formed by electrolytic plating or the like. There is an advantage. Therefore, the edges of the conductive resin layers 31b and 32b are not formed with the plating layers 31d and 32d, and the plating layers 31d and 32d are formed on the plating induction layers 31c and 32c. Since the
도금 유도층(31c,32c)은 전도성 수지층(31b,32b)이 먼저 형성된 이후 형성되므로 전도성 수지층(31b,32b)이 손상되지 않는 온도에서 소성하여 제조될 수 있는 것이어야 한다.Since the
따라서 도금 유도층(31c,32c)에 포함되는 금속분말은 평균입경이 5 내지 100 mn일 수 있으며, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.Therefore, the metal powder included in the
금속분말의 평균입경이 5nm 미만인 경우 금속분말의 제조가 용이하지 않을 수 있으며, 100nm이상인 경우 소성온도가 증가하여 도금 유도층(31c,32c)의 아래에 있는 전도성 수지층(31b,32b)이 손상될 수 있다.If the average particle diameter of the metal powder is less than 5 nm, it may not be easy to manufacture the metal powder. If the average particle diameter of the metal powder is 100 nm or more, the firing temperature is increased to damage the conductive resin layers 31b and 32b under the plating induction layers 31c and 32c. Can be.
상기 도금 유도층(31c,32c)에 포함되는 상기 베이스 수지는 에폭시 수지나 저분자 유기물일 수 있으며, 수 평균 분자량이 150 내지 50,000일 수 있다. 에폭시 수지의 경우 역시 수 평균 분자량이 150 내지 50,000 범위까지 사용이 가능하다.
The base resin included in the plating guide layers 31c and 32c may be an epoxy resin or a low molecular organic material, and may have a number average molecular weight of 150 to 50,000. In the case of epoxy resins, the number average molecular weight can be used in the range of 150 to 50,000.
상기 도금 유도층(31c,32c) 제조시 소성온도는 300℃ 이하인 것이 바람직하다.
When the plating induction layers 31c and 32c are manufactured, the firing temperature is preferably 300 ° C. or less.
나아가 상기 전도성 수지층(31b,32b) 상에 도금층(31d,32d)이 형성되지 않게 하기 위해, 도금 유도층(31c,32c)을 형성하는 것과 동시에 전도성 수지층(31b,32b)의 수지함량을 높게 하거나 산화로 비저항이 떨어지는 금속을 첨가하여 도금이 잘 되지 않는 조건을 만들 수 있다.Furthermore, in order to prevent the plating layers 31d and 32d from being formed on the conductive resin layers 31b and 32b, the resin contents of the conductive resin layers 31b and 32b are simultaneously formed. It is possible to make the plating difficult by adding metal which is high or which has low resistivity due to oxidation.
구체적으로 전도성 수지층(31b,32b)의 수지함량은 전체 전도성 수지층(31b,32b) 중 10.0 내지 50.0 wt%일 수 있다. 수지의 함량이 10.0wt% 미만인 경우, 도금 시 전도성 수지층(31b,32b) 상에도 도금층(31d,32d)이 형성될 수 있으며 전극층(31a,32a)과의 접합력이 낮아져 들뜸이 발생할 수 있고, 수지 함량이 50.0wt%를 초과하는 경우 전도성 및 휨강도 특성이 저하될 수 있다.
Specifically, the resin content of the conductive resin layers 31b and 32b may be 10.0 to 50.0 wt% of the entire conductive resin layers 31b and 32b. When the content of the resin is less than 10.0wt%, plating
상기 도금층(31d,32d)은 도금 유도층(31c,32c) 상에 형성되며, 이에 제한되는 것은 아니나 니켈(Ni) 또는 주석(Sn)을 포함할 수 있다.
The plating layers 31d and 32d may be formed on the plating induction layers 31c and 32c, but the plating layers 31d and 32d may include nickel (Ni) or tin (Sn).
본 발명의 또 다른 일 실시형태는 복수의 세라믹 그린 시트를 마련하는 단계; 상기 세라믹 그린시트에 내부 전극 패턴을 형성하는 단계; 상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 내부 전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 본체(10)를 형성하는 단계; 상기 내부 전극의 일단과 전기적으로 연결되도록 상기 세라믹 본체(10)의 양 측면에 전극층(31a,32a) 페이스트를 도포한 후 상기 전극층(31a,32a) 페이스트가 도포된 세라믹 본체(10)를 소성하여 전극층(31a,32a)을 형성하는 단계; 상기 전극층(31a,32a) 상에 전도성 수지 조성물을 도포한 후 경화시켜 전도성 수지층(31b,32b)을 형성하는 단계; 상기 전도성 수지층(31b,32b)의 가장자리가 노출되도록 상기 전도성 수지층(31b,32b) 상에 도금 유도층(31c,32c)을 형성하는 단계; 및 상기 도금 유도층(31c,32c) 상에 도금층(31d,32d)을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조방법을 제공한다.
Another embodiment of the present invention comprises the steps of providing a plurality of ceramic green sheets; Forming an internal electrode pattern on the ceramic green sheet; Forming a ceramic laminate by laminating a ceramic green sheet on which the internal electrode pattern is formed; Cutting and firing the ceramic laminate so that one end of the internal electrode pattern is alternately exposed through a side thereof to form a ceramic body (10); After applying the electrode layer (31a, 32a) paste on both sides of the
상기 도금 유도층(31c,32c)을 형성하는 단계는 금속분말 및 상기 금속분말 100 중량부에 대하여 베이스 수지 3 내지 9 중량부를 포함하는 페이스트를 도포한 뒤 소성하여 형성할 수 있다.
Forming the plating induction layer (31c, 32c) may be formed by applying a paste containing 3 to 9 parts by weight of the base resin with respect to the metal powder and 100 parts by weight of the metal powder.
상기 적층 세라믹 커패시터의 제조방법에 관한 특징은 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 관한 설명과 중복되므로 여기서는 생략하도록 한다.
The characteristics of the method for manufacturing a multilayer ceramic capacitor are the same as those of the multilayer ceramic capacitor according to one embodiment of the present invention.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited only by the appended claims. It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.
10 : 세라믹 본체
11 : 유전체 층
21 : 제1 내부전극
22 : 제2 내부전극
31 : 제1 외부전극
31a : 제1 전극층
31b : 전도성 수지층
31c : 도금 유도층
31d : 도금층
32 : 제2 외부전극
32a : 제2 전극층
32b : 전도성 수지층
32c : 도금 유도층
32d : 도금층10: Ceramic body
11: dielectric layer
21: first internal electrode
22: second internal electrode
31: first external electrode
31 a: first electrode layer
31b: conductive resin layer
31c: plating induction layer
31d: plating layer
32: second external electrode
32a: second electrode layer
32b: conductive resin layer
32c: plating induction layer
32d: plating layer
Claims (12)
상기 세라믹 본체 내부에 형성되는 복수의 내부 전극;
상기 세라믹 본체의 서로 마주보고 있는 양 단면에 형성되며, 내부전극과 전기적으로 연결된 전극층;
상기 전극층 상에 형성된 전도성 수지층;
상기 전도성 수지층 상에 형성되며, 상기 전도성 수지층의 가장자리가 노출되도록 형성되는 도금 유도층; 및
상기 도금 유도층 상에 형성되는 도금층을 포함하는 적층 세라믹 커패시터.
A ceramic body including a dielectric layer;
A plurality of internal electrodes formed in the ceramic body;
Electrode layers formed on both end surfaces of the ceramic body facing each other and electrically connected to internal electrodes;
A conductive resin layer formed on the electrode layer;
A plating induction layer formed on the conductive resin layer and formed to expose an edge of the conductive resin layer; And
The multilayer ceramic capacitor comprising a plating layer formed on the plating induction layer.
상기 도금 유도층은 금속분말; 및
상기 금속분말 100 중량부에 대하여 베이스 수지 3 내지 9 중량부를 포함하는 적층 세라믹 커패시터.
The method of claim 1,
The plating induction layer is a metal powder; And
Multilayer ceramic capacitor comprising 3 to 9 parts by weight of the base resin based on 100 parts by weight of the metal powder.
상기 금속분말은 평균입경이 5 내지 100 nm인 적층 세라믹 커패시터.
3. The method of claim 2,
The metal powder has a multilayer ceramic capacitor having an average particle diameter of 5 to 100 nm.
상기 베이스 수지는 에폭시 수지인 적층 세라믹 커패시터.
3. The method of claim 2,
The base resin is an epoxy resin laminated multilayer capacitor.
상기 베이스 수지는 수 평균 분자량이 150 내지 50,000인 적층 세라믹 커패시터.
3. The method of claim 2,
The base resin has a number average molecular weight of 150 to 50,000 multilayer ceramic capacitor.
상기 금속분말은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 커패시터.
3. The method of claim 2,
The metal powder includes at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).
상기 세라믹 그린시트에 내부 전극 패턴을 형성하는 단계;
상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계;
상기 내부 전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 본체를 형성하는 단계;
상기 내부 전극의 일단과 전기적으로 연결되도록 상기 세라믹 본체의 양 측면에 전극층 페이스트를 도포한 후 상기 전극층 페이스트가 도포된 세라믹 본체를 소성하여 전극층을 형성하는 단계;
상기 전극층 상에 전도성 수지 조성물을 도포한 후 경화시켜 전도성 수지층을 형성하는 단계;
상기 전도성 수지층의 가장자리가 노출되도록 상기 전도성 수지층 상에 도금 유도층을 형성하는 단계; 및
상기 도금 유도층 상에 도금층을 형성하는 단계;
를 포함하는 적층 세라믹 커패시터의 제조방법.
Providing a plurality of ceramic green sheets;
Forming an internal electrode pattern on the ceramic green sheet;
Forming a ceramic laminate by laminating a ceramic green sheet on which the internal electrode pattern is formed;
Cutting and firing the ceramic laminate so that one end of the internal electrode pattern is alternately exposed through a side thereof to form a ceramic body;
Applying electrode layer paste to both sides of the ceramic body to be electrically connected to one end of the internal electrode, and then firing the ceramic body to which the electrode layer paste is applied to form an electrode layer;
Coating a conductive resin composition on the electrode layer and curing the conductive resin composition to form a conductive resin layer;
Forming a plating inducing layer on the conductive resin layer so that the edge of the conductive resin layer is exposed; And
Forming a plating layer on the plating inducing layer;
Method of manufacturing a multilayer ceramic capacitor comprising a.
상기 도금 유도층은 금속분말; 및
상기 금속분말 100 중량부에 대하여 베이스 수지 3 내지 9 중량부를 포함하는 적층 세라믹 커패시터의 제조방법.
8. The method of claim 7,
The plating induction layer is a metal powder; And
A method of manufacturing a multilayer ceramic capacitor including 3 to 9 parts by weight of base resin based on 100 parts by weight of the metal powder.
상기 금속분말은 평균입경이 5 내지 100 nm인 적층 세라믹 커패시터의 제조방법.
9. The method of claim 8,
The metal powder has an average particle diameter of 5 to 100 nm manufacturing method of a multilayer ceramic capacitor.
상기 베이스 수지는 에폭시 수지인 적층 세라믹 커패시터의 제조방법.
9. The method of claim 8,
The base resin is an epoxy resin manufacturing method of a multilayer ceramic capacitor.
상기 베이스 수지는 수 평균 분자량이 150 내지 50,000인 적층 세라믹 커패시터의 제조방법.
9. The method of claim 8,
The base resin has a number average molecular weight of 150 to 50,000 manufacturing method of a multilayer ceramic capacitor.
상기 금속분말은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 커패시터의 제조방법.9. The method of claim 8,
The metal powder is a manufacturing method of a multilayer ceramic capacitor including at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag) and silver-palladium (Ag-Pd).
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Citations (3)
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| JPH10208970A (en) * | 1995-09-29 | 1998-08-07 | Hitachi Aic Inc | Laminate ceramic capacitor |
| KR20050102767A (en) | 2004-04-22 | 2005-10-27 | 삼성전기주식회사 | Conductive ag-epoxy resin compositions and multilayer ceramic capacitor using the compositions |
| JP2008085280A (en) * | 2006-09-26 | 2008-04-10 | Taiyo Yuden Co Ltd | Surface-mounting electronic component and manufacturing method thereof |
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2012
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| KR20050102767A (en) | 2004-04-22 | 2005-10-27 | 삼성전기주식회사 | Conductive ag-epoxy resin compositions and multilayer ceramic capacitor using the compositions |
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