KR102057913B1 - Multi-layered ceramic electronic component and method of manufacturing the same - Google Patents

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KR102057913B1 KR1020130078262A KR20130078262A KR102057913B1 KR 102057913 B1 KR102057913 B1 KR 102057913B1 KR 1020130078262 A KR1020130078262 A KR 1020130078262A KR 20130078262 A KR20130078262 A KR 20130078262A KR 102057913 B1 KR102057913 B1 KR 102057913B1
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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 길이 방향으로 오프셋되게 번갈아 배치되며, 상기 세라믹 본체의 적어도 일 측면으로 노출된 복수의 제1 및 제2 내부 전극; 상기 제1 또는 제2 내부 전극이 노출된 상기 세라믹 본체의 적어도 일 측면에 두께 방향으로 형성되며, 상기 복수의 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 연결 전극; 상기 제1 및 제2 연결 전극의 단부에서 상기 세라믹 본체의 적어도 일 주면으로 연장 형성된 제1 및 제2 외부 전극; 상기 제1 또는 제2 내부 전극이 노출된 부분을 커버하는 제1 절연층; 및 상기 제1 절연층과 상기 제1 또는 제2 연결 전극을 커버하는 제2 절연층; 을 포함하는 적층 세라믹 전자 부품을 제공한다.The present invention is a ceramic body in which a plurality of dielectric layers are laminated; A plurality of first and second internal electrodes alternately disposed in the longitudinal direction with the dielectric layers interposed therebetween and exposed to at least one side of the ceramic body; First and second connection electrodes formed on at least one side surface of the ceramic body in which the first or second internal electrodes are exposed and electrically connected to the plurality of first and second internal electrodes, respectively; First and second external electrodes extending from end portions of the first and second connection electrodes to at least one main surface of the ceramic body; A first insulating layer covering a portion where the first or second internal electrode is exposed; And a second insulating layer covering the first insulating layer and the first or second connection electrode. It provides a laminated ceramic electronic component comprising a.

Description

적층 세라믹 전자 부품 및 그 제조 방법{MULTI-LAYERED CERAMIC ELECTRONIC COMPONENT AND METHOD OF MANUFACTURING THE SAME}Multilayer Ceramic Electronic Component and Manufacturing Method Thereof {MULTI-LAYERED CERAMIC ELECTRONIC COMPONENT AND METHOD OF MANUFACTURING THE SAME}

본 발명은 적층 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
The present invention relates to a multilayer ceramic electronic component and a method of manufacturing the same.

세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.Electronic components using ceramic materials include capacitors, inductors, piezoelectric elements, varistors and thermistors.

이러한 세라믹 전자 부품 중의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 가진다.One of such ceramic electronic components, a multilayer ceramic capacitor (MLCC) has a small size, high capacity, and easy mounting.

상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
The multilayer ceramic capacitor may be used in various electronic products such as an image device such as a liquid crystal display (LCD) and a plasma display panel (PDP), a computer, personal digital assistants (PDAs), and mobile phones. It is a capacitor in the form of a chip mounted on a printed circuit board to serve to charge or discharge electricity.

상기 적층 세라믹 커패시터는 적층된 복수의 유전체층, 상기 유전체층 사이에 대향 배치되는 서로 다른 극성의 내부 전극 및 상기 내부 전극에 전기적으로 접속되는 외부 전극을 포함할 수 있다.The multilayer ceramic capacitor may include a plurality of stacked dielectric layers, internal electrodes having different polarities disposed between the dielectric layers, and external electrodes electrically connected to the internal electrodes.

최근에는 전자 제품이 소형화 및 고용량화 됨에 따라 이러한 전자 제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.Recently, as electronic products are miniaturized and high in capacity, multilayer ceramic capacitors used in such electronic products are also required to be miniaturized and ultra high in capacity.

이에 내부 전극을 어느 하나의 동일한 면(하면)으로 노출시켜 하면 실장이 가능하도록 함으로써 내부 전극의 면적을 최대화하고 외부 전극의 부피를 최소화하여 칩의 용량을 증가시킬 수 있도록 한 하면 실장형 적층 세라믹 커패시터가 일부 개시되어 있다.Accordingly, when the inner electrode is exposed to the same side (lower surface) of the substrate, mounting is possible by maximizing the area of the inner electrode and minimizing the volume of the outer electrode to increase the capacity of the chip. Some are disclosed.

그러나, 이러한 하면 실장형 적층 세라믹 커패시터는 구조상 내부 전극이 세라믹 본체 외부로 노출되므로 수분이나 이물질과 같은 외부 요인에 의해 내습신뢰성이 저하되는 문제점이 있다.
However, such a bottom mounted multilayer ceramic capacitor has a problem in that moisture resistance is degraded due to external factors such as moisture or foreign matters because the internal electrodes are exposed to the outside of the ceramic body.

하기 특허문헌 1은 하면 실장형 적층 세라믹 커패시터를 개시하고 있으나 내부 전극 및 외부 전극을 덮도록 형성된 절연층을 개시하지 않으며, 하기 특허문헌 2는 본체 양 측면에 내부 전극의 노출된 부분을 덮도록 형성된 커버부를 개시하고 있으나 하면 실장형 적층 세라믹 커패시터 구조에 대해 개시하지 않는다.
Patent Document 1 discloses a bottom mounted multilayer ceramic capacitor, but does not disclose an insulating layer formed to cover the internal electrode and the external electrode, and Patent Document 2 is formed to cover exposed portions of the internal electrode on both sides of the main body. Although the cover part is disclosed, it does not disclose the mounting multilayer ceramic capacitor structure.

일본특허공개공보 1998-289837호Japanese Patent Laid-Open No. 1998-289837 한국등록특허 10-1141434호Korean Patent Registration No. 10-1141434

당 기술 분야에서는, 제1 및 제2 내부 전극의 오버랩 부분을 최대화하여 적층 세라믹 커패시터의 용량을 증가시킬 수 있으며, 수분이나 이물질과 같은 외부 요인에 의한 적층 세라믹 커패시터의 내습 신뢰성 저하를 방지하면서, 적층 세라믹 커패시터의 하면 실장이 가능하도록 할 수 있는 새로운 방안이 요구되어 왔다.
In the art, it is possible to maximize the overlap portion of the first and second internal electrodes to increase the capacity of the multilayer ceramic capacitor, and to prevent the degradation of the moisture resistance reliability of the multilayer ceramic capacitor due to external factors such as moisture or foreign matter. There has been a need for a new way to enable the mounting of ceramic capacitors underneath.

본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 길이 방향으로 오프셋되게 번갈아 배치되며, 상기 세라믹 본체의 적어도 일 측면으로 노출된 복수의 제1 및 제2 내부 전극; 상기 제1 또는 제2 내부 전극이 노출된 상기 세라믹 본체의 적어도 일 측면에 두께 방향으로 형성되며, 상기 복수의 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 연결 전극; 상기 제1 및 제2 연결 전극의 단부에서 상기 세라믹 본체의 적어도 일 주면으로 연장 형성된 제1 및 제2 외부 전극; 상기 제1 또는 제2 내부 전극이 노출된 부분을 커버하는 제1 절연층; 및 상기 제1 절연층과 상기 제1 또는 제2 연결 전극을 커버하는 제2 절연층; 을 포함하는 적층 세라믹 전자 부품을 제공한다.One aspect of the present invention, a ceramic body in which a plurality of dielectric layers are stacked; A plurality of first and second internal electrodes alternately disposed in the longitudinal direction with the dielectric layers interposed therebetween and exposed to at least one side of the ceramic body; First and second connection electrodes formed on at least one side surface of the ceramic body in which the first or second internal electrodes are exposed and electrically connected to the plurality of first and second internal electrodes, respectively; First and second external electrodes extending from end portions of the first and second connection electrodes to at least one main surface of the ceramic body; A first insulating layer covering a portion where the first or second internal electrode is exposed; And a second insulating layer covering the first insulating layer and the first or second connection electrode. It provides a laminated ceramic electronic component comprising a.

본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극은 상기 세라믹 본체의 동일한 일 측면으로 노출되게 형성될 수 있다.In one embodiment of the present invention, the first and second internal electrodes may be formed to be exposed to the same side of the ceramic body.

본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극은 상기 세라믹 본체의 서로 대향되는 측면으로 각각 노출되게 형성될 수 있다.In an embodiment of the present disclosure, the first and second internal electrodes may be formed to be exposed to opposite sides of the ceramic body, respectively.

본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극은 각각 한 쌍이 상기 세라믹 본체의 양 측면으로 노출되게 형성될 수 있다.In one embodiment of the present invention, each of the first and second internal electrodes may be formed such that a pair is exposed to both sides of the ceramic body.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 각각 한 쌍이 상기 세라믹 본체의 양 주면에 서로 대향되게 형성될 수 있다.In one embodiment of the present invention, the pair of first and second external electrodes may be formed to face each other on both main surfaces of the ceramic body.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극 상에 제1 및 제2 도금층이 형성될 수 있다.In one embodiment of the present invention, first and second plating layers may be formed on the first and second external electrodes.

본 발명의 일 실시 예에서, 상기 제2 절연층은 에폭시 15 내지 30 wt%, 경화제 5 내지 30 wt% 및 필러 30 내지 80 wt%를 포함할 수 있다.In one embodiment of the present invention, the second insulating layer may include 15 to 30 wt% epoxy, 5 to 30 wt% curing agent and 30 to 80 wt% filler.

또한, 상기 제2 절연층은, 촉매 0.1 내지 5 wt%, 접착프로모터(adhesion promoter) 0.1 내지 0.5 wt% 및 유동성 조절제 0.1 내지 0.5 wt%를 더 포함할 수 있다.In addition, the second insulating layer may further include 0.1 to 5 wt% of a catalyst, 0.1 to 0.5 wt% of an adhesion promoter, and 0.1 to 0.5 wt% of a fluidity regulator.

본 발명의 다른 측면은, 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를, 상기 제1 및 제2 내부 전극이 상기 세라믹 시트를 사이에 두고 길이 방향으로 서로 오프셋되게 배치되도록, 적층하고 가압하여 적층체를 마련하는 단계; 상기 적층체를, 상기 제1 및 제2 내부 전극이 적어도 일 측면으로 노출되도록, 1개의 칩에 대응하는 영역으로 절단하여 세라믹 본체를 마련하는 단계; 상기 세라믹 본체의 상기 제1 및 제2 내부 전극이 노출된 적어도 일 측면에 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되도록 두께 방향으로 제1 및 제2 연결 전극을 형성하는 단계; 상기 제1 및 제2 연결 전극의 단부를 상기 세라믹 본체의 적어도 일 주면으로 연장하여 제1 및 제2 외부 전극을 형성하는 단계; 상기 세라믹 본체에 상기 제1 및 제2 내부 전극이 노출된 부분을 커버하도록 제1 절연층을 형성하는 단계; 상기 제1 절연층이 형성된 세라믹 본체를 소성하는 단계; 및 상기 세라믹 본체에 상기 제1 절연층과 상기 제1 또는 제2 연결 전극을 커버하도록 제2 절연층을 형성하는 단계; 를 포함하는 적층 세라믹 전자 부품의 제조 방법을 제공한다.According to another aspect of the present invention, a plurality of ceramic sheets on which first and second internal electrodes are formed are laminated and pressed so that the first and second internal electrodes are disposed to be offset from each other in the longitudinal direction with the ceramic sheet interposed therebetween. Providing a laminate; Cutting the laminate into a region corresponding to one chip such that the first and second internal electrodes are exposed to at least one side thereof, thereby preparing a ceramic body; Forming first and second connection electrodes in a thickness direction so as to be electrically connected to the first and second internal electrodes on at least one side surface of the ceramic body to which the first and second internal electrodes are exposed; Extending end portions of the first and second connection electrodes to at least one main surface of the ceramic body to form first and second external electrodes; Forming a first insulating layer on the ceramic body to cover portions exposed by the first and second internal electrodes; Firing the ceramic body on which the first insulating layer is formed; And forming a second insulating layer on the ceramic body to cover the first insulating layer and the first or second connection electrode. It provides a method of manufacturing a multilayer ceramic electronic component comprising a.

본 발명의 일 실시 예에서, 상기 세라믹 본체를 마련하는 단계는, 상기 적층체를 상기 제1 및 제2 내부 전극이 상기 세라믹 본체의 동일한 측면으로 노출되도록 절단하여 세라믹 본체를 마련할 수 있다.In an embodiment of the present disclosure, in the preparing of the ceramic body, the ceramic body may be prepared by cutting the laminate to expose the first and second internal electrodes to the same side of the ceramic body.

본 발명의 일 실시 예에서, 상기 세라믹 본체를 마련하는 단계는, 상기 적층체를 상기 제1 및 제2 내부 전극이 상기 세라믹 본체의 서로 대향되는 측면으로 각각 노출되도록 절단하여 세라믹 본체를 마련할 수 있다.In an embodiment of the present disclosure, the preparing of the ceramic body may include cutting the laminate so that the first and second internal electrodes are exposed to opposite sides of the ceramic body, respectively, to provide a ceramic body. have.

본 발명의 일 실시 예에서, 상기 세라믹 본체를 마련하는 단계는, 상기 적층체를 상기 제1 및 제2 내부 전극이 상기 세라믹 본체의 양 측면으로 노출되도록 절단하여 세라믹 본체를 마련할 수 있다.In an embodiment of the present disclosure, in the preparing of the ceramic body, the ceramic body may be prepared by cutting the laminate so that the first and second internal electrodes are exposed to both sides of the ceramic body.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극을 형성하는 단계는, 상기 제1 및 제2 연결 전극의 양 단부를 상기 세라믹 본체의 양 주면으로 각각 연장하여 제1 및 제2 외부 전극을 형성할 수 있다.In an embodiment of the present disclosure, the forming of the first and second external electrodes may include extending both ends of the first and second connection electrodes to both main surfaces of the ceramic body, respectively. An electrode can be formed.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극 상에 제1 및 제2 도금층을 형성하는 단계를 더 포함할 수 있다.In an embodiment of the present disclosure, the method may further include forming first and second plating layers on the first and second external electrodes.

본 발명의 일 실시 예에서, 상기 제2 절연층을 형성하는 단계는, 상기 제2 절연층을 에폭시 15 내지 30 wt%, 경화제 5 내지 30 wt% 및 필러 30 내지 80 wt%를 포함하는 페이스트를 인쇄하여 형성할 수 있다.In an embodiment of the present disclosure, the forming of the second insulating layer may include forming a paste including 15 to 30 wt% of epoxy, 5 to 30 wt% of a curing agent, and 30 to 80 wt% of a filler. It can be formed by printing.

또한, 상기 페이스트는 촉매 0.1 내지 5 wt%, 접착프로모터(adhesion promoter) 0.1 내지 0.5 wt% 및 유동성 조절제 0.1 내지 0.5 wt%를 더 포함할 수 있다.
In addition, the paste may further include 0.1 to 5 wt% of a catalyst, 0.1 to 0.5 wt% of an adhesion promoter, and 0.1 to 0.5 wt% of a fluidity regulator.

본 발명의 일 실시 형태에 따르면, 제1 및 제2 내부 전극의 오버랩 부분을 최대화하여 적층 세라믹 커패시터의 용량을 증가시킬 수 있으며, 세라믹 본체의 동일 면에 제1 및 제2 외부 전극이 형성되므로 적층 세라믹 전자 부품의 하면 실장이 가능하며, 세라믹 본체에 제1 및 제2 내부 전극의 노출된 부분을 커버하도록 제1 절연층이 형성되고 그 위에 상기 제1 절연층 및 제1 또는 제2 연결 전극을 커버하도록 제2 절연층이 형성된 구조로서 수분이나 이물질과 같은 외부 요인에 의한 적층 세라믹 전자 부품의 내습 신뢰성 저하를 방지할 수 있는 효과가 있다.
According to one embodiment of the present invention, the overlapping portions of the first and second internal electrodes can be maximized to increase the capacitance of the multilayer ceramic capacitor, and since the first and second external electrodes are formed on the same side of the ceramic body, A lower surface of the ceramic electronic component may be mounted, and a first insulating layer is formed on the ceramic body to cover exposed portions of the first and second internal electrodes, and the first insulating layer and the first or second connection electrode are disposed thereon. As a structure in which the second insulating layer is formed to cover, there is an effect that the moisture resistance reliability of the multilayer ceramic electronic component due to external factors such as moisture or foreign matters can be prevented.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법을 순서대로 도시한 사시도이다.1 is a perspective view schematically showing a cut part of a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a perspective view sequentially showing a method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Moreover, embodiment of this invention is provided in order to demonstrate this invention more completely to the person with average knowledge in the technical field.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.Shape and size of the elements in the drawings may be exaggerated for more clear description.

또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
In addition, the components with the same functions within the scope of the same idea shown in the drawings of each embodiment will be described using the same reference numerals.

이하에서는 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 본 발명이 이에 한정되는 것은 아니다.
Hereinafter, a multilayer ceramic electronic component according to an embodiment of the present invention will be described. In particular, the multilayer ceramic capacitor will be described, but the present invention is not limited thereto.

적층 세라믹 커패시터Multilayer Ceramic Capacitors

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
1 is a perspective view schematically showing a cut part of a multilayer ceramic capacitor according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(110), 제1 및 제2 내부 전극(121, 122), 제1 및 제2 연결 전극(131, 132), 제1 및 제2 외부 전극(141, 142), 제1 절연층(150) 및 제2 절연층(160)을 포함한다.
Referring to FIG. 1, a multilayer ceramic capacitor 100 according to an exemplary embodiment may include a ceramic body 110, first and second internal electrodes 121 and 122, and first and second connection electrodes 131. 132, first and second external electrodes 141 and 142, a first insulating layer 150, and a second insulating layer 160.

세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것으로서, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.The ceramic body 110 is obtained by laminating a plurality of dielectric layers 111 in the thickness direction, and then firing the ceramic body 110. The shape, dimensions, and number of stacked layers of the dielectric layer 111 of the ceramic body 110 are limited to those shown in the present embodiment. It is not.

또한, 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.In addition, the plurality of dielectric layers 111 forming the ceramic body 110 are in a sintered state, and the boundary between adjacent dielectric layers 111 is difficult to confirm without using a scanning electron microscope (SEM). Can be integrated.

이러한 세라믹 본체(110)의 형상은 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.The shape of the ceramic body 110 is not particularly limited and may have, for example, a hexahedral shape.

본 실시 형태에서는 설명의 편의를 위해 세라믹 본체(110)의 서로 대향되는 두께 방향의 면을 양 주면으로, 상기 양 주면을 연결하며 서로 대향되는 길이 방향의 면을 양 단면으로, 이와 수직으로 교차되며 서로 대향되는 폭 방향의 면을 양 측면으로 정의하기로 한다.
In the present embodiment, for convenience of description, the surfaces of the ceramic body 110 that face each other in the thickness direction are opposite to each other, the two surfaces are connected to each other, and the surfaces in the longitudinal direction that are opposite to each other are vertically intersected with each other. Sides in the width direction opposite to each other will be defined as both sides.

유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.The dielectric layer 111 may include ceramic powder having a high dielectric constant, for example, barium titanate (BaTiO 3 ) -based or strontium titanate (SrTiO 3 ) -based powder, and the present invention is limited thereto as long as sufficient capacitance can be obtained. It doesn't happen.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이 금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.In addition, the dielectric layer 111 may include various kinds of ceramic additives such as transition metal oxides or carbides, rare earth elements, magnesium (Mg), aluminum (Al), organic solvents, plasticizers, binders, dispersants, and the like, together with the ceramic powder. This may be added further.

이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.01 내지 1.00 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
In this case, the thickness of the dielectric layer 111 may be arbitrarily changed according to the capacitance design of the multilayer ceramic capacitor 100. Preferably, the thickness of one layer may be configured to be 0.01 to 1.00 μm after firing, but the present invention is limited thereto. It doesn't happen.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성한다.The first and second internal electrodes 121 and 122 are electrodes having different polarities, and are formed by printing a conductive paste containing a conductive metal at a predetermined thickness on the dielectric layer 111.

또한, 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 길이 방향으로 서로 오프셋되게 번갈아 배치되며, 이때 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.In addition, the first and second internal electrodes 121 and 122 are alternately arranged to be offset from each other in the longitudinal direction with the dielectric layer 111 interposed therebetween, and may be electrically insulated from each other by the dielectric layer 111 disposed in the middle. have.

이러한 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 적어도 일 측면으로 비중첩된 부분을 가지며 노출된다.The first and second internal electrodes 121 and 122 have a non-overlapped portion exposed to at least one side of the ceramic body 110 and are exposed.

이때, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 동일한 일 측면으로 노출되게 형성되거나, 서로 대향되는 측면으로 노출되게 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.In this case, the first and second internal electrodes 121 and 122 may be formed to be exposed to the same side of the ceramic body 110, or may be formed to be exposed to opposite sides of the ceramic body 110, but the present invention is not limited thereto. .

예를 들어, 본 실시 형태는 제1 및 제2 내부 전극(121, 122)이 세라믹 본체(110)의 서로 대향되는 양 측면으로 노출되게 형성된 것이다.
For example, in the present embodiment, the first and second internal electrodes 121 and 122 are formed to be exposed to both side surfaces of the ceramic body 110 that face each other.

이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The thicknesses of the first and second internal electrodes 121 and 122 may be determined according to a use, and for example, may be determined to be within a range of 0.2 to 1.0 μm in consideration of the size of the ceramic body 110. This is not limited to this.

또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The conductive metals included in the conductive pastes forming the first and second internal electrodes 121 and 122 are silver (Ag), palladium (Pd), platinum (Pt), nickel (Ni), and copper (Cu). One or an alloy thereof may be used, but the present invention is not limited thereto.

또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
In addition, a screen printing method or a gravure printing method may be used as the printing method of the conductive paste, but the present invention is not limited thereto.

제1 및 제2 연결 전극(131, 132)은 제1 및 제2 내부 전극(121, 122)이 노출된 세라믹 본체(110)의 적어도 일 측면에 두께 방향으로 길게 형성되며 두께 방향으로 적층된 복수의 제1 및 제2 내부 전극(121, 122)과 각각 접촉되어 전기적으로 연결된다.The plurality of first and second connection electrodes 131 and 132 are formed long on at least one side of the ceramic body 110 to which the first and second internal electrodes 121 and 122 are exposed, and are stacked in the thickness direction. The first and second internal electrodes 121 and 122 are respectively in contact with and electrically connected to each other.

또한, 본 실시 형태에서 제1 및 제2 내부 전극(121, 122)이 세라믹 본체(110)의 서로 대향되는 양 측면으로 노출되게 형성되므로, 제1 및 제2 연결 전극(131, 12)은 세라믹 본체(110)의 양 측면에 각각 한 쌍이 서로 마주보게 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 이러한 제1 및 제2 연결 전극(131, 132)의 형성 위치는 제1 및 제2 내부 전극(121, 122)의 노출된 구조에 따라 얼마든지 변경될 수 있다.In addition, in the present embodiment, since the first and second internal electrodes 121 and 122 are formed to be exposed to both side surfaces of the ceramic body 110 that face each other, the first and second connection electrodes 131 and 12 are made of ceramic. A pair may be formed on both sides of the main body 110 to face each other, but the present invention is not limited thereto, and the positions at which the first and second connection electrodes 131 and 132 are formed are first and second, respectively. According to the exposed structures of the internal electrodes 121 and 122, the number may be changed.

이러한 제1 및 제2 연결 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 은(Ag), 니켈(Ni) 및 구리(Cu) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The first and second connection electrodes 131 and 132 may be formed by a conductive paste including a conductive metal, and the conductive metal may be silver (Ag), nickel (Ni), copper (Cu), or an alloy thereof. The present invention is not limited thereto.

제1 및 제2 외부 전극(141, 142)은 하면 실장 면을 제공하기 위해, 제1 및 제2 연결 전극(131, 132)의 단부에서 세라믹 본체(110)의 적어도 일 주면으로 연장 형성된다.The first and second external electrodes 141 and 142 extend from the ends of the first and second connection electrodes 131 and 132 to at least one main surface of the ceramic body 110 to provide a bottom mounting surface.

이러한 제1 및 제2 외부 전극(141, 142)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 은(Ag), 니켈(Ni) 및 구리(Cu) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The first and second external electrodes 141 and 142 may be formed by a conductive paste including a conductive metal, and the conductive metal may be silver (Ag), nickel (Ni), copper (Cu), or an alloy thereof. The present invention is not limited thereto.

이때, 제1 및 제2 외부 전극(141, 142)은 제1 및 제2 연결 전극(131, 132)의 양 단부에서 세라믹 본체(110)의 서로 대향되는 양 주면으로 연장되어 각각 한 쌍이 서로 마주보게 형성될 수 있다.In this case, the first and second external electrodes 141 and 142 extend from both ends of the first and second connection electrodes 131 and 132 to opposite main surfaces of the ceramic body 110 opposite to each other, so that each pair is facing each other. Can be formed to look.

이렇게 적층 세라믹 커패시터(100)의 내부 및 외부 구조를 상하 대칭으로 형성한 경우, 커패시터의 방향성을 제거할 수 있으므로 커패시터의 하면 실장시 세라믹 본체(110)의 양 주면 중 어느 면도 실장 면으로 제공될 수 있다.When the internal and external structures of the multilayer ceramic capacitor 100 are symmetrically formed in this manner, since the direction of the capacitor can be removed, the lower surface of the capacitor may be provided to any of the main surfaces of the ceramic body 110 when the capacitor is mounted. have.

따라서, 적층 세라믹 커패시터(100)를 인쇄회로기판에 실장시 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.
Therefore, when the multilayer ceramic capacitor 100 is mounted on the printed circuit board, it is not necessary to consider the direction of the mounting surface.

제1 절연층(150)은 세라믹 본체(110)의 제1 및 제2 내부 전극(121, 122)이 노출된 적어도 일 측면에서 제1 및 제2 연결 전극(131, 132) 사이에 형성되며, 세라믹 본체(110)의 측면을 통해 노출된 제1 및 제2 내부 전극(121, 122)을 덮어 커버하는 역할을 한다.The first insulating layer 150 is formed between the first and second connection electrodes 131 and 132 on at least one side of the ceramic body 110 where the first and second internal electrodes 121 and 122 are exposed. It covers and covers the first and second internal electrodes 121 and 122 exposed through the side of the ceramic body 110.

또한, 제1 절연층(150)은 내부 전극과 외부 전극의 단락을 방지하고, 1차적으로 수분이나 이물질과 같은 외부 요인이 내부 전극으로 침투하는 것을 방지하는 역할을 하나, 이러한 제1 절연층(150)만으로는 세라믹 본체(110)의 모서리부 등을 통해 침투하는 상기 외부 요인에 의한 내습 신뢰성 저하를 충분히 방지하기 곤란하다.
In addition, the first insulating layer 150 prevents a short circuit between the internal electrode and the external electrode, and primarily prevents external factors such as moisture or foreign matter from penetrating into the internal electrode. 150 alone is difficult to sufficiently prevent the moisture resistance reliability degradation due to the external factors penetrating through the corner portion of the ceramic body 110 and the like.

제2 절연층(160)은 내부 전극에 대한 보호성을 향상시키고 수분이나 이물질과 같은 외부 요인에 의한 적층 세라믹 커패시터(100)의 내습 신뢰성을 기준치 이상으로 높이기 위해, 세라믹 본체(110)의 적어도 일 측면에 제1 절연층(150)과 제1 또는 제2 연결 전극(131, 132)을 덮어 커버하도록 형성된다.
The second insulating layer 160 is formed of at least one of the ceramic body 110 to improve the protection against the internal electrode and to increase the moisture resistance reliability of the multilayer ceramic capacitor 100 due to external factors such as moisture or foreign matters. The side surface is formed to cover the first insulating layer 150 and the first or second connection electrodes 131 and 132.

이때, 제2 절연층(160)은 에폭시 15 내지 30 wt%, 경화제 5 내지 30 wt% 및 필러 30 내지 80 wt%를 포함하는 페이스트로 이루어질 수 있다.In this case, the second insulating layer 160 may be formed of a paste including 15 to 30 wt% epoxy, 5 to 30 wt% hardener, and 30 to 80 wt% filler.

또한, 상기 페이스트는 촉매 0.1 내지 5 wt%, 접착프로모터(adhesion promoter) 0.1 내지 0.5 wt% 및 유동성 조절제 0.1 내지 0.5 wt%를 더 포함할 수 있다.In addition, the paste may further include 0.1 to 5 wt% of a catalyst, 0.1 to 0.5 wt% of an adhesion promoter, and 0.1 to 0.5 wt% of a fluidity regulator.

상기 에폭시는 절연 특성을 갖고 있으며, 기재에의 부착력이 우수하고 수분이나 이물질과 같은 외부 용인에 대한 저항성이 높아 내습 신뢰성을 효과적으로 향상시킬 수 있다.The epoxy has an insulating property, excellent adhesion to the substrate and high resistance to external contaminants such as moisture or foreign matter can effectively improve the moisture resistance reliability.

또한, 상기 에폭시 수지는 예를 들어, glycidyl ether, glycidyl ester, glycidyl amine 등의 2관능 혹은 다관능으로 구성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.In addition, the epoxy resin may be composed of, for example, bifunctional or polyfunctional such as glycidyl ether, glycidyl ester, glycidyl amine, and the present invention is not limited thereto.

상기 경화제는 예를 들어, aromatic amine, aliphatic amine, anhydride, carboxylic acid, polyphenol, imidazole, amide, isocyanate, polyol 및 melamine계 중 적어도 하나를 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.For example, the curing agent may use at least one of aromatic amine, aliphatic amine, anhydride, carboxylic acid, polyphenol, imidazole, amide, isocyanate, polyol, and melamine, but the present invention is not limited thereto.

상기 필러(filler)는 절연성을 갖고 있는 예컨대 SiO2, TiO2, Glass, ceramic류 등을 사용할 수 있으며, 치밀도를 향상시키기 위해서 구형 또는 프레이크(flake) 등 각기 다른 모양 및 크기를 선택할 수 있다.The filler may be used, for example, SiO 2 , TiO 2 , glass, ceramics, etc., which have insulation properties, and may have different shapes and sizes, such as spheres or flakes, for improving density.

이때, 상기 필러의 함량이 30 wt% 미만이 되면 도포시 인쇄 특성이 저하될 수 있으며, 제2 절연층(160)의 경화 과정에서 수축 제어가 곤란한 문제점이 발생할 수 있다.In this case, when the content of the filler is less than 30 wt%, printing characteristics may be degraded during application, and shrinkage control may be difficult in the curing process of the second insulating layer 160.

또한, 상기 절연 필러 대비 에폭시와 경화제의 함량이 20 wt% 미만으로 설계되면 제1 및 제2 내부 전극(121, 122)의 노출 면과의 접착력 및 제2 절연층(160)의 내부 강도가 저하되어 외부 충격 및 습도 등에 취약한 문제점이 있을 수 있다.In addition, when the content of the epoxy and the curing agent is less than 20 wt% relative to the insulating filler, the adhesion between the exposed surfaces of the first and second internal electrodes 121 and 122 and the internal strength of the second insulating layer 160 are reduced. There may be a problem that is vulnerable to external shock and humidity.

또한, 상기 촉매는 예컨대 imidazole, amide 및 triphenyl phospine계 중 적어도 하나를 사용할 수 있으며, 상기 촉매의 양은 제1 및 제2 외부 전극(141, 142)을 구성하는 성분(Cu, Ag, Ni 등)에 따라 산화가 덜 일어나는 공정 조건에 따라서 함량을 조절하여 선택할 수 있다.In addition, the catalyst may be used, for example, at least one of the imidazole, amide and triphenyl phospine system, the amount of the catalyst to the components (Cu, Ag, Ni, etc.) constituting the first and second external electrodes (141, 142) Therefore, the content can be selected by adjusting the content according to the process conditions in which less oxidation occurs.

상기 접착프로모터는 제1 및 제2 내부 전극(121, 122) 노출 면과의 접착력에 따라 소량 첨가될 수 있으며, 예컨대 silane coupling agent 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The adhesion promoter may be added in a small amount according to the adhesion force to the exposed surfaces of the first and second internal electrodes 121 and 122, and for example, a silane coupling agent may be used, but the present invention is not limited thereto.

상기 유동성 조절제는 인쇄 시의 계면에의 젖음성이 떨어질 경우 소량 첨가하여 인쇄 특성을 조절할 수 있다.
The fluidity regulator may be added in small amounts when the wettability to the interface at the time of printing is reduced to control the printing characteristics.

한편, 제1 및 제2 외부 전극(141, 142) 위에는 필요시 제1 및 제2 도금층(171, 172)이 형성될 수 있다.Meanwhile, first and second plating layers 171 and 172 may be formed on the first and second external electrodes 141 and 142 if necessary.

제1 및 제2 도금층(171, 172)은 적층 세라믹 커패시터(100)를 인쇄회로기판에 솔더로 실장 할 때 상호 간의 접착 강도를 높이기 위한 것이다.The first and second plating layers 171 and 172 are to increase adhesive strength between the multilayer ceramic capacitors 100 when soldering the multilayer ceramic capacitor 100 to the printed circuit board.

이러한 제1 및 제2 도금층(171, 172)은 예를 들어 제1 및 제2 외부 전극(141, 142) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층의 구조로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The first and second plating layers 171 and 172 may include, for example, a nickel (Ni) plating layer formed on the first and second external electrodes 141 and 142 and a tin (Sn) plating layer formed on the nickel plating layer. It may be made of a structure, the present invention is not limited thereto.

적층 세라믹 커패시터 제조 방법How to manufacture multilayer ceramic capacitor

도 2는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법을 순서대로 도시한 사시도이다.
2 is a perspective view sequentially showing a method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention.

도 2를 참조하여, 이하 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법을 설명한다.
Referring to FIG. 2, a method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention will be described below.

먼저 복수의 세라믹 시트를 준비한다.First, a plurality of ceramic sheets are prepared.

상기 세라믹 시트는 세라믹 본체(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 바인더 및 용제 등을 혼합하여 슬러리를 제조하고, 이 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.
The ceramic sheet is used to form the dielectric layer 111 of the ceramic body 110. The ceramic sheet is mixed with ceramic powder, a binder, and a solvent to prepare a slurry, and the slurry is a sheet having a thickness of several μm through a method such as a doctor blade. It can be produced in a sheet shape.

다음으로, 상기 각각의 세라믹 시트의 일면에 소정 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극(121, 122)을 형성한다.Next, a conductive paste is printed on one surface of each of the ceramic sheets to a predetermined thickness to form first and second internal electrodes 121 and 122.

상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 상기 도전성 페이스트는 금속 분말, 세라믹 분말 및 실리카(SiO2) 분말 등을 포함할 수 있다.As the printing method of the conductive paste, a screen printing method or a gravure printing method may be used, and the conductive paste may include metal powder, ceramic powder, silica (SiO 2 ) powder, or the like.

상기 금속 분말은 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있다.
The metal powder may be made of one of silver (Ag), palladium (Pd), platinum (Pt), nickel (Ni), copper (Cu), or an alloy thereof.

다음으로, 제1 및 제2 내부 전극(121, 122)이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 제1 및 제2 내부 전극(121, 122)이 길이 방향으로 서로 오프셋되게 배치되도록 두께 방향으로 적층하고 가압하여 적층체를 마련한다.
Next, the plurality of ceramic sheets on which the first and second internal electrodes 121 and 122 are formed are disposed so that the first and second internal electrodes 121 and 122 are offset from each other in the longitudinal direction with the ceramic sheet interposed therebetween. Lamination | stacking and pressurization in a thickness direction provide a laminated body.

다음으로, 상기 적층체를 제1 및 제2 내부 전극(121, 122)이 적어도 일 측면으로 노출되며 노출된 측면에 서로 비중첩된 부분이 있도록 1개의 칩에 대응되는 영역으로 절단하고 소성하여 도 2a에 도시된 세라믹 본체(110)를 마련한다.Next, the laminate is cut and baked into regions corresponding to one chip such that the first and second internal electrodes 121 and 122 are exposed to at least one side and non-overlapping portions of the exposed side. The ceramic body 110 shown in 2a is prepared.

이때, 세라믹 본체(110)는 제1 및 제2 내부 전극(121, 122)이 세라믹 본체(110)의 동일한 측면으로 노출되도록 적층체를 절단하거나, 제1 및 제2 내부 전극(121, 122)이 세라믹 본체(110)의 서로 대향되는 측면으로 노출되도록 적층체를 절단하거나, 제1 및 제2 내부 전극(121, 122)이 세라믹 본체(110)의 양 측면으로 노출되도록 적층체를 절단할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
In this case, the ceramic body 110 may cut the laminate so that the first and second internal electrodes 121 and 122 are exposed to the same side surface of the ceramic body 110, or the first and second internal electrodes 121 and 122 may be cut. The laminate may be cut to expose the ceramic body 110 to opposite sides of the ceramic body 110, or the laminate may be cut to expose the first and second internal electrodes 121 and 122 to both sides of the ceramic body 110. However, the present invention is not limited thereto.

도 2b를 참조하면, 다음으로, 세라믹 본체(110)의 적어도 일 측면에 세라믹 본체(110)의 측면을 통해 노출된 복수의 제1 및 제2 내부 전극(121, 122)과 각각 접촉되어 전기적으로 연결되도록 두께 방향으로 제1 및 제2 연결 전극(131, 132)을 형성한다.Referring to FIG. 2B, next, at least one side of the ceramic body 110 is electrically contacted with the plurality of first and second internal electrodes 121 and 122 exposed through the side of the ceramic body 110, respectively. First and second connection electrodes 131 and 132 are formed in the thickness direction to be connected to each other.

본 실시 형태에서는 제1 및 제2 내부 전극(121, 122)이 세라믹 본체(110)의 양 측면으로 노출되므로, 제1 및 제2 연결 전극(131, 132) 또한 이와 대응되게 세라믹 본체(110)의 양 측면에 각각 한 쌍씩 서로 마주보게 형성하며, 본 발명이 이에 한정되는 것은 아니다.
In the present embodiment, since the first and second internal electrodes 121 and 122 are exposed at both sides of the ceramic body 110, the first and second connection electrodes 131 and 132 may also correspond to the ceramic body 110. Each pair is formed on both sides of the pair to face each other, but the present invention is not limited thereto.

다음으로, 하면 실장을 위해, 제1 및 제2 연결 전극(131, 132)의 단부에서 세라믹 본체(110)의 적어도 일 주면으로 제1 및 제2 외부 전극(141, 142)을 연장 형성한다.Next, the first and second external electrodes 141 and 142 are extended from the ends of the first and second connection electrodes 131 and 132 to at least one main surface of the ceramic body 110 for the bottom surface mounting.

이때, 제1 및 제2 외부 전극(141, 142)은 필요시 커패시터의 방향성을 제거하여 실장시 실장 면의 방향을 고려하지 않아도 되도록 제1 및 제2 연결 전극(131, 132)의 양 단부에서 세라믹 본체(110)의 양 주면으로 각각 연장하여 서로 대향되게 한 쌍을 형성할 수 있다.In this case, the first and second external electrodes 141 and 142 may be disposed at both ends of the first and second connection electrodes 131 and 132 so that the direction of the mounting surface is not taken into consideration when the capacitor is removed by necessity. A pair may be formed to extend to both main surfaces of the ceramic body 110 to face each other.

한편, 이러한 제1 및 제2 연결 전극(131, 132)과 제1 및 제2 외부 전극(141, 142)은 필요시 일체형으로 한번에 형성할 수 있다.
Meanwhile, the first and second connection electrodes 131 and 132 and the first and second external electrodes 141 and 142 may be integrally formed at a time if necessary.

다음으로, 세라믹 본체(110)의 적어도 일 측면에서 제1 및 제2 연결 전극(131, 132) 사이에 제1 및 제2 내부 전극(121, 122)이 노출된 부분을 덮어 커버하도록 제1 절연층(150)을 형성한다.
Next, the first insulation may cover the exposed portions of the first and second internal electrodes 121 and 122 between the first and second connection electrodes 131 and 132 on at least one side of the ceramic body 110. Form layer 150.

도 2c를 참조하면, 다음으로, 세라믹 본체(110)의 적어도 일 측면에서 제1 절연층(150)과 제1 또는 제2 연결 전극을 동시에 덮어 커버하도록 제2 절연층(160)을 형성할 수 있다.Referring to FIG. 2C, a second insulating layer 160 may be formed to cover and cover the first insulating layer 150 and the first or second connection electrode at the same time on at least one side of the ceramic body 110. have.

이때, 제2 절연층(160)은 에폭시 15 내지 30 wt%, 경화제 5 내지 30 wt% 및 필러 30 내지 80 wt%를 포함하는 페이스트를 인쇄하여 형성할 수 있다.In this case, the second insulating layer 160 may be formed by printing a paste including 15 to 30 wt% epoxy, 5 to 30 wt% curing agent, and 30 to 80 wt% filler.

또한, 상기 페이스트는 촉매 0.1 내지 5 wt%, 접착프로모터(adhesion promoter) 0.1 내지 0.5 wt% 및 유동성 조절제 0.1 내지 0.5 wt%를 더 포함할 수 있다.
In addition, the paste may further include 0.1 to 5 wt% of a catalyst, 0.1 to 0.5 wt% of an adhesion promoter, and 0.1 to 0.5 wt% of a fluidity regulator.

도 2d를 참조하면, 필요시 제1 및 제2 외부 전극(141, 142) 위에 제1 및 제2 도금층(171, 172)을 더 형성할 수 있다.
Referring to FIG. 2D, first and second plating layers 171 and 172 may be further formed on the first and second external electrodes 141 and 142 as necessary.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and variations can be made without departing from the technical matters of the present invention described in the claims. It will be obvious to those of ordinary skill in the field.

100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 연결 전극 141, 142 ; 제1 및 제2 외부 전극
150 ; 제1 절연층 160 ; 제2 절연층
171, 172 ; 제1 및 제2 도금층100; Multilayer ceramic capacitors 110; Ceramic body
111; Dielectric layers 121, 122; First and second internal electrodes
131, 132; First and second connection electrodes 141 and 142; First and second external electrodes
150; First insulating layer 160; Second insulating layer
171, 172; First and second plating layer

Claims (17)

복수의 유전체층이 적층된 세라믹 본체;
상기 유전체층을 사이에 두고 길이 방향으로 오프셋되게 번갈아 배치되며, 상기 세라믹 본체의 적어도 일 측면으로 노출된 복수의 제1 및 제2 내부 전극;
상기 제1 또는 제2 내부 전극이 노출된 상기 세라믹 본체의 적어도 일 측면에 두께 방향으로 형성되며, 상기 복수의 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 연결 전극;
상기 제1 및 제2 연결 전극의 단부에서 상기 세라믹 본체의 적어도 일 주면으로 연장 형성된 제1 및 제2 외부 전극;
상기 제1 또는 제2 내부 전극이 노출된 부분 중에서 상기 제1 및 제2 연결 전극이 커버하지 않는 부분을 커버하는 제1 절연층; 및
상기 제1 절연층과 상기 제1 또는 제2 연결 전극을 커버하는 제2 절연층; 을 포함하는 적층 세라믹 전자 부품.
A ceramic body in which a plurality of dielectric layers are stacked;
A plurality of first and second internal electrodes alternately disposed in the longitudinal direction with the dielectric layers interposed therebetween and exposed to at least one side of the ceramic body;
First and second connection electrodes formed on at least one side surface of the ceramic body in which the first or second internal electrodes are exposed and electrically connected to the plurality of first and second internal electrodes, respectively;
First and second external electrodes extending from end portions of the first and second connection electrodes to at least one main surface of the ceramic body;
A first insulating layer covering a portion of the first or second internal electrode that is not covered by the first and second connection electrodes; And
A second insulating layer covering the first insulating layer and the first or second connection electrode; Laminated ceramic electronic component comprising a.
제1항에 있어서,
상기 제1 및 제2 내부 전극은 상기 세라믹 본체의 동일한 일 측면으로 노출되게 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
The method of claim 1,
The multilayer ceramic electronic component of claim 1, wherein the first and second internal electrodes are exposed to the same side of the ceramic body.
제1항에 있어서,
상기 제1 및 제2 내부 전극은 상기 세라믹 본체의 서로 대향되는 측면으로 각각 노출되게 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
The method of claim 1,
And the first and second internal electrodes are formed to be exposed to opposite sides of the ceramic body, respectively.
제1항에 있어서,
상기 제1 및 제2 내부 전극은 각각 한 쌍이 상기 세라믹 본체의 양 측면으로 노출되게 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
The method of claim 1,
The first and second internal electrodes are laminated ceramic electronic component, characterized in that each pair is formed so as to be exposed to both sides of the ceramic body.
제1항에 있어서,
상기 제1 및 제2 외부 전극은 각각 한 쌍이 상기 세라믹 본체의 양 주면에 서로 대향되게 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
The method of claim 1,
The pair of first and second external electrodes, respectively, characterized in that the pair is formed on both main surfaces of the ceramic body facing each other.
제1항에 있어서,
상기 제1 및 제2 외부 전극 상에 제1 및 제2 도금층이 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
The method of claim 1,
The multilayer ceramic electronic component of claim 1, wherein first and second plating layers are formed on the first and second external electrodes.
제1항에 있어서,
상기 제2 절연층은 에폭시 15 내지 30 wt%, 경화제 5 내지 30 wt% 및 필러 30 내지 80 wt%를 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품.
The method of claim 1,
The second insulating layer is laminated ceramic electronic component, characterized in that it comprises 15 to 30 wt% epoxy, 5 to 30 wt% curing agent and 30 to 80 wt% filler.
제7항에 있어서,
상기 제2 절연층은, 촉매 0.1 내지 5 wt%, 접착프로모터(adhesion promoter) 0.1 내지 0.5 wt% 및 유동성 조절제 0.1 내지 0.5 wt%를 더 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품.
The method of claim 7, wherein
The second insulating layer, the multilayer ceramic electronic component further comprises 0.1 to 5 wt% catalyst, 0.1 to 0.5 wt% adhesion promoter and 0.1 to 0.5 wt% fluidity regulator.
제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를, 상기 제1 및 제2 내부 전극이 상기 세라믹 시트를 사이에 두고 길이 방향으로 서로 오프셋되게 배치되도록, 적층하고 가압하여 적층체를 마련하는 단계;
상기 적층체를, 상기 제1 및 제2 내부 전극이 적어도 일 측면으로 노출되도록, 1개의 칩에 대응하는 영역으로 절단하여 세라믹 본체를 마련하는 단계;
상기 세라믹 본체의 상기 제1 및 제2 내부 전극이 노출된 적어도 일 측면에 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되도록 두께 방향으로 제1 및 제2 연결 전극을 형성하는 단계;
상기 제1 및 제2 연결 전극의 단부를 상기 세라믹 본체의 적어도 일 주면으로 연장하여 제1 및 제2 외부 전극을 형성하는 단계;
상기 세라믹 본체에 상기 제1 및 제2 내부 전극이 노출된 부분을 커버하도록 제1 절연층을 형성하는 단계;
상기 제1 절연층이 형성된 세라믹 본체를 소성하는 단계; 및
소성된 세라믹 본체에 상기 제1 절연층과 상기 제1 또는 제2 연결 전극을 커버하도록 제2 절연층을 형성하는 단계; 를 포함하는 적층 세라믹 전자 부품의 제조 방법.
Stacking and pressing the plurality of ceramic sheets on which the first and second internal electrodes are formed such that the first and second internal electrodes are arranged to be offset from each other in the longitudinal direction with the ceramic sheet interposed therebetween to provide a laminate. ;
Cutting the laminate into a region corresponding to one chip such that the first and second internal electrodes are exposed to at least one side thereof, thereby preparing a ceramic body;
Forming first and second connection electrodes in a thickness direction so as to be electrically connected to the first and second internal electrodes on at least one side surface of the ceramic body to which the first and second internal electrodes are exposed;
Extending end portions of the first and second connection electrodes to at least one main surface of the ceramic body to form first and second external electrodes;
Forming a first insulating layer on the ceramic body to cover portions exposed by the first and second internal electrodes;
Firing the ceramic body on which the first insulating layer is formed; And
Forming a second insulating layer on the fired ceramic body to cover the first insulating layer and the first or second connection electrode; Method of manufacturing a multilayer ceramic electronic component comprising a.
제9항에 있어서,
상기 세라믹 본체를 마련하는 단계는, 상기 적층체를 상기 제1 및 제2 내부 전극이 상기 세라믹 본체의 동일한 측면으로 노출되도록 절단하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
The method of claim 9,
The preparing of the ceramic body may include cutting the laminate such that the first and second internal electrodes are exposed to the same side surface of the ceramic body.
제9항에 있어서,
상기 세라믹 본체를 마련하는 단계는, 상기 적층체를 상기 제1 및 제2 내부 전극이 상기 세라믹 본체의 서로 대향되는 측면으로 각각 노출되도록 절단하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
The method of claim 9,
The preparing of the ceramic body may include cutting the laminate so that the first and second internal electrodes are exposed to opposite sides of the ceramic body, respectively.
제9항에 있어서,
상기 세라믹 본체를 마련하는 단계는, 상기 적층체를 상기 제1 및 제2 내부 전극이 상기 세라믹 본체의 양 측면으로 노출되도록 절단하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
The method of claim 9,
The preparing of the ceramic body may include cutting the laminate such that the first and second internal electrodes are exposed to both side surfaces of the ceramic body.
제9항에 있어서,
상기 제1 및 제2 외부 전극을 형성하는 단계는, 상기 제1 및 제2 연결 전극의 양 단부를 상기 세라믹 본체의 양 주면으로 각각 연장하여 형성하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
The method of claim 9,
The forming of the first and second external electrodes may include forming both ends of the first and second connection electrodes to extend to both main surfaces of the ceramic body, respectively.
제9항에 있어서,
상기 제1 및 제2 외부 전극 상에 제1 및 제2 도금층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
The method of claim 9,
The method of claim 1, further comprising forming first and second plating layers on the first and second external electrodes.
제9항에 있어서,
상기 제2 절연층을 형성하는 단계는, 상기 제2 절연층을 에폭시 15 내지 30 wt%, 경화제 5 내지 30 wt% 및 필러 30 내지 80 wt%를 포함하는 페이스트를 인쇄하여 형성하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
The method of claim 9,
The forming of the second insulating layer may include forming the second insulating layer by printing a paste including 15 to 30 wt% of epoxy, 5 to 30 wt% of a curing agent, and 30 to 80 wt% of a filler. Method of manufacturing laminated ceramic electronic components.
제15항에 있어서,
상기 페이스트는 촉매 0.1 내지 5 wt%, 접착프로모터(adhesion promoter) 0.1 내지 0.5 wt% 및 유동성 조절제 0.1 내지 0.5 wt%를 더 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.The method of claim 15,
The paste further comprises 0.1 to 5 wt% of a catalyst, 0.1 to 0.5 wt% of an adhesion promoter, and 0.1 to 0.5 wt% of a fluidity regulator. 제1항에 있어서,
상기 제1 및 제2 외부 전극의 상기 일 주면으로의 연장 길이와 상기 제1 및 제2 연결 전극에서 상기 제1 및 제2 외부 전극을 마주보는 부분의 두께의 합은 상기 제1 및 제2 연결 전극에서 상기 제1 및 제2 내부 전극을 커버하는 부분의 두께보다 더 긴 적층 세라믹 전자 부품.The method of claim 1,
The sum of the extension lengths of the first and second external electrodes to the one main surface and the thicknesses of the portions of the first and second connection electrodes facing the first and second external electrodes are the first and second connection electrodes. A multilayer ceramic electronic component, the electrode being longer than the thickness of the portion covering the first and second internal electrodes.
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