KR20140038161A - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 박막 트랜지스터는 제 1 유연기판에 매립된 소오스 전극과 드레인 전극, 상기 소오스 전극과 상기 드레인 전극 사이에 위치하도록 상기 제 1 유연기판 상에 배치되는 반도체층, 상기 반도체층을 완전히 덮는 게이트 절연층, 및 상기 게이트 절연층 상에 상기 반도체층과 마주보는 게이트 전극을 포함한다.

Description

박막 트랜지스터 및 그 제조 방법{Thin film transistor and method of fabricating the same}
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로 더욱 상세하게는 신축성과 휨 특성이 향상된 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
신축성 전자 소자(Stretchable Electronic Devices)는 외부에 응력이 가해졌을 때 기판이 확장 또는 수축되더라도 전기적인 기능을 유지할 수 있는 미래 전자 소자이다. 신축성 전자회로 기술은 단순한 휨(bendable) 기능만 가능했던 기존 유연 소자와 다르게 로봇용 센서 피부, 의복 통신 소자, 인체 내장 혹은 부착형 바이오 소자, 또는 차세대 디스플레이 등과 같은 다양한 분야에서 응용 가능성을 가지고 있다.
신축성 전자 회로를 구현하기 위해서 회로가 형성되는 기판에 주름을 형성하여 소자의 신축성을 확보하는 기술, 금속 배선 대신에 전도성을 갖는 신축성 유기물 도체 소재를 사용하는 기술, 또는 금속 배선을 늘어나기 쉬운 2차원 평면 스프링 형태로 패터닝하는 기술을 가지고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 박막 트랜지스터를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 보다 향상된 박막 트랜지스터의 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 제 1 유연기판에 매립된 소오스 전극과 드레인 전극, 상기 소오스 전극과 상기 드레인 전극 사이에 위치하도록 상기 제 1 유연기판 상에 배치되는 반도체층, 상기 반도체층을 완전히 덮는 게이트 절연층, 및 상기 게이트 절연층 상에 상기 반도체층과 마주보는 게이트 전극을 포함한다.
상기 제 1 유연기판은 PDMS(Polydimethylsiloxane) 또는 폴리우레탄(Polyurethane)으로 이루어질 수 있다.
상기 제 1 유연기판의 상면의 높이는 상기 소오스 전극의 상면 및 상기 드레인 전극의 상면의 높이와 같을 수 있다.
상기 게이트 절연층 상에 상기 게이트 전극을 덮는 제 2 유연기판을 더 포함할 수 있다.
상기 제 1 유연기판은 상기 제 2 유연기판보다 더 두꺼운 두께를 가질 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터는 유연기판에 매립된 게이트 전극, 상기 유연기판 상에 형성된 게이트 절연층, 상기 게이트 절연층 상에 상기 게이트 전극의 양 옆에 위치되도록 배치된 소오스 전극과 드레인 전극, 및 상기 소오스 전극과 상기 드레인 전극 사이에 배치된 반도체층을 포함한다.
상기 반도체층은 상기 소오스 전극 및 상기 드레인 전극의 상면으로 연장될 수 있다.
상기 소오스 전극과 상기 드레인 전극은 서로 이격되어 상기 반도체층의 상면으로 연장될 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법은 기판 상에 차례로 희생막을 형성하는 것, 상기 희생막 상에 하나 이상의 금속 패턴을 형성하는 것, 상기 금속 패턴을 덮도록 상기 희생막 상에 유연기판을 형성하는 것, 및 상기 희생막을 제거하여 상기 금속패턴이 매립된 상기 유연기판을 형성하는 것을 포함한다.
상기 금속 패턴을 형성하는 것은, 상기 희생막 상에 포토레지스트 패턴을 형성하는 것, 상기 포토레지스트 패턴 상에 금속막을 형성하는 것, 및 상기 포토레지스트 패턴을 리프트 오프 방식으로 제거되는 것을 포함할 수 있다.
상기 유연기판을 형성하는 것은, 상기 희생막 상에 상기 금속 패턴을 완전히 덮도록 연성물질용액을 도포하는 것, 진공 상태에서 상기 연성물질용액에 포함되어 있는 기포를 제거하는 것, 및 상기 연성물질용액을 큐어링(curing)하는 것을 포함할 수 있다.
상기 연성물질용액은 PDMS(Polydimethylsiloxane) 또는 폴리우레탄(Polyurethane)일 수 있다.
상기 절연막은 습식 식각(Wet etch), 또는 레이저 리프트 오프(Laser Lift Off) 공정을 수행하여 제거되는 것을 포함할 수 있다.
상기 금속 패턴은 게이트 전극일 수 있다.
상기 게이트 전극의 일면이 노출된 상기 유연기판 상에 게이트 절연막을 형성하는 것, 상기 게이트 절연막 상에 상기 게이트 전극의 양 옆에 배치되도록 소오스 전극과 드레인과 전극을 형성하는 것, 및 상기 소오스 전극과 상기 드레인 전극 사이에 반도체층을 형성하는 것을 더 포함할 수 있다.
상기 금속 패턴들은 소오스 전극 및 드레인 전극일 수 있다.
상기 소오스 전극 및 상기 드레인 전극의 일면이 노출된 상기 유연기판 상에 반도체층을 형성하는 것, 상기 소오스 전극 및 상기 드레인 전극 사이에 배치되도록 상기 유연기판 상에 게이트 절연층을 형성하는 것, 및 상기 게이트 절연층 상에 상기 반도체층과 마주보도록 게이트 전극을 형성하는 것을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 기판 상에 희생막을 형성하고, 상기 희생막 상에 전극(예를 들어, 소오스 전극 및 드레인 전극 또는 게이트 전극)을 덮도록 유연기판을 형성한다. 상기 희생막을 제거하게 되면, 상기 전극이 매립된 유연기판을 형성할 수 있다. 상기 유연기판에 매립된 상기 전극은 상기 유연기판 상에 형성된 전극보다 평평한 전극의 표면을 가질 수 있다. 또한 상기 전극을 형성하기 위하여 상기 유연기판 상에 포토 리소그래피 공정이 수행되지 않기 때문에 상기 유연기판의 손상을 막을 수 있다. 따라서, 미세 선폭이 가능한 상기 유연기판에 매립된 전극을 형성할 수 있다.
또한, 상기 전극이 매립되어 있는 상기 유연기판으로 박막 트랜지스터를 형성할 수 있기 때문에 기판의 변형에도 전기적 특성이 유지되는 박막 트랜지스터를 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터에 대한 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법에 대한 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터에 대한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터에서 도 3의 변형 예를 나타낸 단면도이다.
도 5a 내지 도 5f는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법에 대한 단면도들이다.
도 6은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터에 대한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터에 대한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터에 대한 단면도이다.
도 1을 참조하면, 박막 트랜지스터(100)는 유연기판(19)에 소오스 전극(17a)과 드레인 전극(17b)이 매립되어 있다. 상기 유연기판(19) 상에 반도체층(23)이 배치된다. 상기 반도체층(23)을 덮도록 상기 유연기판(19) 상에 게이트 절연층(25)이 배치된다. 상기 게이트 절연층(25) 상에 게이트 전극(29)이 배치된다.
상기 유연기판(19)은 구부러지거나 변형이 가능한 고분자 기판일 수 있다. 상기 유연기판(19)은 예를 들어, PDMS(Polydimethylsiloxane) 또는 폴리우레탄(Polyurethane)으로 이루어질 수 있다.
상기 소오스 전극(17a)과 상기 드레인 전극(17b)은 서로 이격되어 상기 유연기판(19) 내에 매립되어 있을 수 있다. 상기 유연기판(19), 상기 소오스 전극(17a) 및 상기 드레인 전극(17b)의 상면은 공면(Coplannar)을 이룰 수 있다. 상기 소오스 전극(17a)과 상기 드레인 전극(17b)은 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 은(Ag), 또는 금(Au)과 같은 금속물질로 이루어질 수 있다.
상기 반도체층(23)은 상기 유연기판(19) 상에 상기 소오스 전극(17a)과 상기 드레인 전극(17b) 사이에 위치하도록 배치될 수 있다. 상기 반도체층(23)은 상기 소오스 전극(17a)과 상기 드레인 전극(17b)의 상면 일부분을 덮도록 상기 유연기판(19) 상에 배치될 수 있다. 상기 반도체층(23)은 유기 반도체층, 실리콘 반도체층, 또는 산화물 반도체층일 수 있다. 상기 소오스 전극(17a)과 상기 드레인 전극(17b)과 인접하는 상기 반도체 층(23)의 하부면 상기 소오스 전극(17a)과 상기 드레인 전극(17b) 사이에 전하들이 이동할 수 있는 채널영역(Channel region)일 수 있다.
상기 게이트 절연층(25)은 상기 반도체층(23)을 완전히 덮도록 상기 유연기판(19) 상에 형성될 수 있다. 상기 게이트 절연층(25)은 유기막(예를 들어, 패럴린(Parylene)) 또는 무기막(예를 들어, 실리콘산화막(SiO2) 또는 실리콘질화막(SiNx))으로 이루어질 수 있다.
상기 게이트 전극(29)은 상기 반도체층(23)과 동일한 위치에 배치되도록 상기 게이트 절연층(25) 상에 형성될 수 있다. 상기 게이트 전극(29)에 인가되는 전압은 상기 소오스 전극(17a)과 상기 드레인 전극(17b) 사이에 흐르는 전류의 양을 조절할 수 있다. 상기 게이트 전극(29)은 폴리 실리콘 또는 금속 물질로 이루어질 수 있다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법에 대한 단면도들이다.
도 2a를 참조하면, 기판(11)을 준비하고, 상기 기판(11) 상에 희생막(13)과 포토레지스트 패턴(15)을 형성한다.
상기 기판(11)은 유리기판, 실리콘 기판, 또는 플라스틱 기판일 수 있다. 상기 기판(11)은 후속공정 시 제거되기 때문에 재료에 한정하지 않는다.
상기 희생막(13)은 화학 기상 증착법(Chemical Vapor Deposition), 물리 기상 증착법(Physical Vapor Deposition), 또는 원자 증 증착법(Atomic Layer Deposition)을 수행하여 상기 기판(11) 상에 형성될 수 있다. 상기 희생막(13)은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 알루미늄 산화막(Al2O3), 또는 포토레지스트막(Photoresist)과 같은 유기막일 수 있다. 상기 기판(11)이 상기 실리콘 기판일 경우, 상기 실리콘 기판 상면이 자연적으로 산화되어 상기 실리콘 산화막(SiO2)이 형성될 수 있다.
포토 리소그래피 공정을 수행하여 상기 희생막(13) 상에 상기 포토레지스트 패턴(15)이 형성될 수 있다. 상세하게, 상기 희생막(13) 상에 포토레지스트막(미도시)을 형성한 후, 포토 마스크 패턴(미도시)을 이용하여 상기 포토 마스크 패턴에 노출된 상기 포토레지스트막을 식각하여 상기 포토레지스트 패턴(15)을 형성할 수 있다. 상기 포토레지스트 패턴(15)은 상기 희생막(13)의 상면이 노출되도록 형성될 수 있다. 상기 포토레지스트 패턴(15)은 두 영역들에서 상기 희생막(13) 상면이 노출되며, 상기 두 영역들은 추후 공정에서 소오스/드레인 전극이 형성되는 영역들일 수 있다.
도 2b를 참조하면, 상기 포토레지스트 패턴(15) 상에 전극막(17)을 형성할 수 있다.
상기 전극막(17)은 화학 기상 증착법(Chemical Vapor Deposition), 물리 기상 증착법(Physical Vapor Deposition), 원자 증 증착법(Atomic Layer Deposition), 또는 열 증착법(Thermal Evaporation)으로 상기 포토레지스트 패턴(15) 상에 상기 희생막(13)의 상면을 덮도록 형성될 수 있다. 상기 전극막(17)은 텅스텐(W), 구리(Cu), 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 은(Ag), 또는 금(Au)과 같은 금속물질로 형성될 수 있다.
도 2c를 참조하면, 상기 포토레지스트 패턴(15)을 제거하여 상기 희생막(13) 상에 소오스 전극(17a)과 드레인 전극(17b)을 형성할 수 있다.
상세하게, 상기 포토레지스트 패턴(15)은 황산(H2SO4)과 과산화수소(H2O2)을 식각 용액으로 이용한 습식 식각을 수행하여 제거될 수 있다. 상기 포토레지스트 패턴(15)의 상부에 형성된 상기 전극막(17)의 일부분은 상기 포토레지스트 패턴(15)이 식각될 때 동시에 식각될 수 있다. 왜냐하면, 상기 포토레지스트 패턴(15)의 두께는 약 수백 마이크로 미터이며, 상기 금속막(17)은 약 수 마이크로 미터이기 때문에 상기 포토레지스트 패턴(15)에 보호되지 않은 상기 금속막(17)의 일부는 식각 용액에 의해서 제거될 수 있다. 이와 달리, 상기 포토레지스트 패턴(15)에 보호된 상기 금속막(17)의 일부분은 상기 희생막(13) 상에 남게 되어 상기 소오스 전극(17a)과 상기 드레인 전극(17b)이 형성될 수 있다. 상기 소오스 전극(17a)과 상기 드레인 전극(17b)은 포토 리소그래피 공정으로 패터닝되지 않고 상기 포토레지스트 패턴(15)의 폭에 의해 형성되기 때문에 미세한 선폭을 갖도록 형성될 수 있다.
만약에 상기 희생막(13)이 포토레지스트 물질이 포함된 유기막일 경우, 상기 포토레지스트 패턴(15)이 제거될 때 동시에 제거되지 않도록 추가 공정이 수행될 수 있다.
도 2d를 참조하면, 상기 소오스 전극(17a)과 상기 드레인 전극(17b)이 형성된 상기 기판(11) 상에 상기 소오스 전극(17a)과 상기 드레인 전극(17b)의 상부가 덮도록 유연기판(19)을 형성한다.
상기 유연기판(19)은 형성하는 것은 상기 희생막(13) 상에 상기 소오스 전극(17a)과 상기 드레인 전극(17b)이 완전히 덮도록 연성물질용액을 도포하는 단계, 진공 상태에서 상기 연성물질용액에 포함되어 있는 기포를 제거하는 단계, 및 상기 연성물질용액을 큐어링(curing)하는 단계를 포함한다. 이에 따라, 상기 소오스 전극(17a) 및 상기 드레인 전극(17b)은 상기 유연기판(19)에 매립될 수 있다. 상기 연성물질용액은 예를 들어, PDMS(Polydimethylsiloxane) 또는 폴리우레탄(Polyurethane)일 수 있다.
도 2e를 참조하면, 상기 유연기판(19)을 형성한 후에 상기 희생막(13)을 제거한다.
상기 희생막(13)은 습식 식각(Wet etch), 또는 레이저 리프트 오프(Laser Lift Off) 공정을 수행하여 제거될 수 있다. 상기 습식 식각으로 상기 희생막(13)을 제거할 경우, 상기 희생막(13)이 식각될 수 있는 식각용액을 사용할 수 있다. 상기 식각용액은 예를 들어, 불산(HF), BOE용액(Buffered Oxide Etch), 암모니아수(NH3O4), 질산(HNO3), 염산(HCl), 또는 인산(H3PO4)일 수 있다. 상기 레이저 리프트 오프 공정을 수행 할 경우, 상기 희생막(13)에 레이저 빔을 조사하여 상기 희생막(13)과 상기 유연기판(19) 사이의 계면의 결합 에너지를 제거하여 상기 희생막(13)과 상기 유연기판(19) 사이를 리프트 오프(Lift Off)할 수 있다. 상기 레이저 리프트 오프 공정을 수행하기 위하여 예를 들어, 엑시머 레이저(excimer laser)를 사용할 수 있다. 상기 희생막(13)이 제거되어 상기 소오스 및 드레인 전극들(17a, 17b)이 매립된 상기 유연기판(19)을 형성할 수 있다.
상기 소오스 전극(17a)과 상기 드레인 전극(17b)은 상기 유연기판(19)이 형성되기 전에 형성되기 때문에 상기 유연기판(19) 상에 상기 소오스 전극(17a)과 상기 드레인 전극(17b)을 형성하는 것보다 상기 유연기판(19)의 변형이 발생되는 것을 방지할 수 있어 품질이 향상된 상기 유연기판(19)을 형성할 수 있다. 뿐만 아니라, 상기 소오스 전극(17a)과 상기 드레인 전극(17b)은 표면 거칠기가 적은 상기 희생막(13) 상에 형성되기 때문에 평평한 표면을 갖는 상기 소오스 전극(17a)과 상기 드레인 전극(17b)을 형성할 수 있다.
도 2f를 참조하면, 상기 소오스 및 드레인 전극들(17a, 17b)의 상면이 노출된 상기 유연기판(19) 상에 반도체층(23)을 형성한다.
상기 반도체층(23)은 상기 소오스 및 드레인 전극들(17a, 17b) 사이에 배치되도록 상기 유연기판(19) 상면에 형성될 수 있다. 상기 반도체층(23)은 화학 기상 증착법(Chemical Vapor Deposition), 물리 기상 증착법(Physical Vapor Deposition), 플라즈마 중합법, 또는 프린팅 법으로 형성될 수 있다. 상기 반도체층(23)은 유기 반도체층, 실리콘 반도체층, 또는 산화물 반도체층일 수 있다. 상기 유기 반도체층은 유기 용매에 용해되는 고분자 물질이나 저분자 물질로 이용될 수 있고 예를 들어, LCPBC(Liquid Crystalline Polyfluorene Block Copolymer), 펜타센(Pentacene), 또는 폴리사이오핀(Polythiophene)으로 이루어질 수 있다. 일 수 있다. 상기 실리콘 반도체층은 예를 들어, 비정질 실리콘으로 이루어질 수 있다. 상기 산화물 반도체층은 ZnO 계열의 산화물로 이루어질 수 있다.
상기 반도체층(23)을 덮도록 상기 유연기판(19) 상에 게이트 절연층(25)을 형성할 수 있다.
상기 게이트 절연층(25)은 유기막(예를 들어, 패럴린(Parylene)) 또는 무기막(예를 들어, 실리콘산화막(SiO2) 또는 실리콘질화막(SiNx))으로 형성될 수 있다.
도 1과 같이 상기 게이트 절연층(25) 상에 게이트 전극(29)을 형성할 수 있다. 상기 게이트 전극(29)은 상기 반도체층(23)과 동일한 위치에 상기 게이트 절연층(25) 상에 형성될 수 있다. 상기 게이트 전극(29)은 화학 기상 증착법(Chemical Vapor Deposition), 물리 기상 증착법(Physical Vapor Deposition), 또는 원자 층 증착법(Atomic Layer Deposition)으로 형성될 수 있다. 상기 게이트 전극(29)은 폴리 실리콘 또는 금속 물질로 이루어질 수 있다. 상기 금속 물질은 구리(Cu), 텅스텐(W), 티타늄(Ti) 또는 알루미늄(Al)일 수 있다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터에 대한 단면도이다.
도 3을 참조하면, 박막 트랜지스터(200)는 유연기판(39)에 게이트 전극(49a)이 매립되어 있다. 상기 유연기판(39) 상에 게이트 절연층(45)이 형성될 수 있다. 상기 게이트 절연층(35) 상에 서로 이격되어 배치되는 소오스 전극(37a)과 드레인 전극(37b)이 배치될 수 있다. 상기 소오스 전극(37a)과 상기 드레인 전극(37b)이 서로 이격되어 노출된 상기 게이트 절연층(45)상에 상기 반도체층(43)이 배치될 수 있다.
상기 게이트 전극(49a)은 상기 유연기판(39)의 중심부에 배치되며, 상기 게이트 전극(49a)의 하면 및 측면은 상기 유연기판(39)에 매립될 수 있다. 반면에, 상기 게이트 전극(49a)의 상면은 상기 유연기판(39)에 노출될 수 있다. 상기 게이트 절연층(45)은 상기 유연기판(39) 상면을 덮도록 형성될 수 있다. 이에 따라, 상기 게이트 전극(49a)의 상면은 상기 게이트 절연층(45)에 덮일 수 있다.
상기 게이트 절연층(45) 상에 상기 소오스 전극(37a)과 상기 드레인 전극(37b)이 서로 이격되어 배치될 수 있다. 상세하게, 각각의 상기 소오스 전극(37a)과 상기 드레인 전극(37b)은 상기 게이트 절연층(45) 상에 상기 게이트 전극(49a)이 형성된 영역의 양 옆에 배치되도록 형성될 수 있다. 상기 소오스 전극(37a)과 상기 드레인 전극(37b)의 일부분은 상기 게이트 전극(49a)의 가장자리와 중첩되게 형성될 수 있다. 상기 소오스 전극(37a)과 상기 드레인 전극(37b) 사이의 영역은 상기 게이트 절연층(45)의 상면이 노출될 수 있다.
상기 반도체층(43)은 상기 소오스 전극(37a)과 상기 드레인 전극(37b)에 의해 노출된 상기 게이트 절연층(45)의 상면에 형성될 수 있다. 상세하게, 상기 반도체층(43)은 노출된 상기 게이트 절연층(45)의 상면과 상기 소오스 및 상기 드레인 전극들(37a, 37b)의 상면으로 연장되도록 상기 소오스 전극(37a)의 일부 상면과 상기 드레인 전극(37b)의 일부 상면을 덮도록 형성될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터에서 도 3의 변형 예를 나타낸 단면도이다. 도 4에 도시된 다른 실시예에서, 일 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 4를 참조하면, 박막 트랜지스터(300)에서 반도체층(43)은 게이트 절연층(45) 상에 배치될 수 있다. 상기 반도체층(43)은 게이트 전극(49a)과 동일한 위치에 배치되도록 상기 게이트 절연층(45) 상에 형성될 수 있다. 상기 게이트 절연층(45)의 가장자리 상면은 상기 반도체층(43)에 노출될 수 있다.
상기 반도체층(43)에 노출된 상기 게이트 절연층(45) 상면에 각각 소오스 전극(37a)과 드레인 전극(37b)이 배치될 수 있다. 상기 소오스 전극(37a)은 노출된 상기 게이트 절연층(45)의 가장자리 일면 상에 형성되며, 인접한 상기 반도체층(43)의 일부 상면을 덮도록 형성될 수 있다. 상기 드레인 전극(37b)은 노출된 상기 게이트 절연층(45)의 가장자리 타면 상에 형성되며, 인접한 상기 반도체층(43)의 일부 상면을 덮도록 형성될 수 있다. 상기 소오스 전극(37a)과 상기 드레인 전극(37b)은 상기 반도체층(43) 상에 서로 접촉되지 않도록 형성될 수 있다.
도 5a 내지 도 5f는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법에 대한 단면도들이다. 도 5a 내지 도 5f 도시된 다른 실시예에서, 일 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 5a를 참조하면, 기판(11)을 준비하고, 상기 기판(11) 상에 희생막(13)과 포토레지스트 패턴(35)을 형성한다.
상기 기판(11)은 유리기판, 실리콘 기판, 또는 플라스틱 기판일 수 있다. 상기 희생막(13)은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 알루미늄 산화막(Al2O3), 또는 포토레지스트막(Photoresist)과 같은 유기막일 수 있다.
상기 희생막(13)이 형성된 후에 리소그래피 공정을 수행하여 상기 희생막(13) 상에 상기 포토레지스트 패턴(35)이 형성될 수 있다. 상세하게, 상기 희생막(13) 상에 포토레지스트막(미도시)을 형성한 후, 포토 마스크 패턴(미도시)을 이용하여 상기 포토 마스크 패턴에 노출된 상기 포토레지스트막을 식각하여 상기 포토레지스트 패턴(35)을 형성할 수 있다. 상기 포토레지스트 패턴(35)은 상기 희생막(13)의 상면 일부분이 노출되도록 형성될 수 있다. 상기 포토레지스트 패턴(35)은 하나의 영역에서 상기 희생막(13) 상면이 노출되도록 형성될 수 있고, 상기 영역은 추후 공정에서 게이트 전극이 형성되는 영역일 수 있다.
도 5b를 참조하면, 상기 포토레지스트 패턴(35) 상에 게이트 전극막(49)을 형성한다.
상기 게이트 전극막(49)은 상기 포토레지스트 패턴(35)을 완전히 채우도록 형성될 수 있다. 상기 게이트 전극막(49)은 화학 기상 증착(Chemical Vapor Deposition; CVD), 물리 기상 증착(Physical Vapor Deposition; PVD), 및 원자 층 증착법(Atomic Layer Deposition; ALD) 중 어느 하나에 의하여 형성될 수 있다. 상기 게이트 전극막(49)은 폴리 실리콘 또는 금속 물질로 이루어질 수 있다. 상기 금속 물질은 구리(Cu), 텅스텐(W), 티타늄(Ti) 또는 알루미늄(Al)일 수 있다.
도 5c를 참조하면, 상기 포토레지스트 패턴(35)을 제거하여 상기 희생막(13) 상에 게이트 전극(49a)을 형성할 수 있다.
상세하게, 상기 포토레지스트 패턴(35)은 황산(H2SO4)과 과산화수소(H2O2)을 식각 용액으로 이용한 습식 식각을 수행하여 제거될 수 있다. 상기 포토레지스트 패턴(35)의 상부에 형성된 상기 게이트 전극막(49)의 일부분은 상기 포토레지스트 패턴(35)이 식각될 때 동시에 식각될 수 있다. 상기 포토레지스트 패턴(35)에 보호된 상기 게이트 전극막(49)의 일부분만 남아 상기 희생막(13) 상에 상기 게이트 전극(49a)을 형성할 수 있다.
도 5d를 참조하면, 상기 게이트 전극(49a)을 덮도록 상기 희생막(13) 상에 유연기판(39)을 형성한다.
상기 유연기판(39)은 연성물질용액을 상기 희생막(13) 상에 도포하여 형성될 수 있다. 상기 연성물질용액은 예를 들어, PDMS(Polydimethylsiloxane) 또는 폴리우레탄(Polyurethane)일 수 있다.
도 5e를 참조하면, 상기 유연기판(39)을 형성한 후에 상기 희생막(13)을 제거한다.
상기 희생막(13)은 습식 식각(Wet etch), 또는 레이저 리프트 오프(Laser Lift Off) 공정을 수행하여 제거될 수 있다. 이에 따라, 상기 희생막(13)이 제거되어 상기 게이트 전극(49a)이 매립된 상기 유연기판(39)을 형성할 수 있다.
도 5f를 참조하면, 상기 게이트 전극(49a)이 노출된 상기 유연기판(39) 상에 게이트 절연층(45)을 형성한다. 상기 게이트 절연층(45)은 유기막(예를 들어, 패럴린(Parylene)) 또는 무기막(예를 들어, 실리콘산화막(SiO2) 또는 실리콘질화막(SiNx))으로 형성될 수 있다.
상기 게이트 절연층(45) 상에 소오스 전극(37a)과 드레인 전극(37b)을 형성한다. 상기 게이트 절연층(45) 상에 전극막(미도시)을 형성하고, 상기 게이트 전극(49a)이 형성된 위치에 상기 전극막이 노출되도록 상기 전극막 상에 마스크 패턴(미도시)을 형성할 수 있다. 상기 마스크 패턴을 식각 마스크로 사용하여 상기 전극막이 노출된 부분이 식각되어 상기 게이트 절연층(45) 상에 서로 이격되어 상기 게이트 절연층(45)의 일부 상면이 노출된 상기 소오스 전극(37a)과 상기 드레인 전극(37b)이 형성될 수 있다.
도 3과 같이 상기 소오스 전극(37a)과 상기 드레인 전극(37b) 상에 반도체층(43)이 형성될 수 있다.
상세하게, 상기 반도체층(43)은 상기 소오스 전극(37a)과 상기 드레인 전극(37b)이 서로 이격되어 노출된 상기 게이트 절연층(45)의 일부 상면을 채우며, 상기 소오스 전극(37a)과 상기 드레인 전극(37b)의 일부 상면을 덮도록 형성될 수 있다. 그러므로, 상기 소오스 전극(37a)과 상기 드레인 전극(37b)의 가장자리 상면은 상기 반도체층(43)에 노출될 수 있다. 상기 반도체층(43)은 유기 반도체층, 실리콘 반도체층, 또는 산화물 반도체층일 수 있다.
다른 실시예에 따르면, 도 4를 참조하면, 상기 게이트 절연층(45) 상에 상기 게이트 절연층(45)의 가장자리가 노출되도록 반도체층(43)을 형성할 수 있다. 상기 반도체층(43)은 상기 게이트 전극(49a)과 동일한 위치에 배치되도록 상기 게이트 절연층(45) 상에 형성될 수 있다.
상기 게이트 절연층(45)의 가장자리 상에 각각 소오스 전극(37a)과 드레인 전극(37b)이 형성될 수 있다. 상기 소오스 전극(37a)과 상기 드레인 전극(37b)은 상기 반도체층(43)에 노출된 상기 게이트 절연층(45)의 상면과 상기 반도체층(43)의 가장자리 일부분을 덮도록 형성될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터에 대한 단면도이다. 도 7은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터에 대한 단면도이다.
도 6을 참조하면, 소오스 전극(17a)과 드레인 전극(17b)이 매립된 유연기판(19) 상에 배치된 반도체층(23)과 상기 반도체층(23)을 덮는 게이트 절연층(25)을 포함하는 반도체 기판(A)은 도 2f과 같은 구조이며, 상기 게이트 전극(49a)이 매립된 유연기판(39)을 포함하는 게이트 전극 기판(B)는 도 5e와 같은 구조이다. 상기 반도체 기판(A)과 상기 게이트 전극 기판(B)을 접합하여 유연성과 신축성이 더욱 향상된 박막 트랜지스터(400)를 형성할 수 있다.
상기 박막 트랜지스터(400)는 상기 게이트 전극(49a)이 노출된 상기 유연기판(19)과 상기 게이트 절연층(25)의 계면 사이에 접착막(미도시)을 도포한 후 상기 접착막을 녹일 수 있는 온도를 가하게 되면 상기 반도체 기판(A)과 상기 게이트 전극 기판(B)이 접합될 수 있다. 상기 게이트 전극(49a)이 포함된 상기 게이트 전극 기판(B)이 상기 소오스 전극(17a)과 상기 드레인 전극(17b)이 포함된 상기 반도체 기판(A)의 상부에 배치될 경우, 상기 박막 트랜지스터는 탑 게이트(top-gate) 박막 트랜지스터(400)일 수 있다.
이에 다르게, 도 7과 같이, 상기 게이트 전극(49a)이 포함된 상기 게이트 전극 기판(B)이 상기 소오스 전극(17a)과 상기 드레인 전극(17b)이 포함된 상기 반도체 기판(A)의 하부에 배치될 경우, 박막 트랜지스터(500)는 바텀 게이트(Bottom-gate) 박막 트랜지스터(500)일 수 있다.
상기 박막 트랜지스터들(400, 500)은 상기 소오스 및 드레인 전극들(17a, 17b), 및 상기 게이트 전극(49)이 상기 유연기판들(19, 39) 내에 매립되어 있기 때문에 외부에 응력에 대한 상기 채널 영역에 가하게 되는 스트레스(stress)를 최소화할 수 있다.
상기 반도체 기판(A)에 포함된 상기 유연기판(19)은 상기 게이트 전극 기판(B)에 포함된 상기 유연기판(39)보다 두꺼운 두께를 갖도록 형성될 수 있다. 왜냐하면, 상기 반도체층(23)이 상기 유연기판들(19, 39)의 양 옆에 배치될 때 채널이 형성되는 상기 반도체층(23)의 표면이 상기 박막 트랜지스터의 중심에 배치되어 있어야 하기 때문이다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
17a: 소오스 전극
17b: 드레인 전극
19: 유연기판
23: 반도체층
25: 게이트 절연층
29: 게이트 전극

Claims (17)

  1. 제 1 유연기판에 매립된 소오스 전극과 드레인 전극;
    상기 소오스 전극과 상기 드레인 전극 사이에 위치하도록 상기 제 1 유연기판 상에 배치되는 반도체층;
    상기 반도체층을 완전히 덮는 게이트 절연층; 및
    상기 게이트 절연층 상에 상기 반도체층과 마주보는 게이트 전극을 포함하는 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 1 유연기판은 PDMS(Polydimethylsiloxane) 또는 폴리우레탄(Polyurethane)으로 이루어진 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 제 1 유연기판의 상면은 상기 소오스 전극의 상면 및 상기 드레인 전극의 상면과 같은 박막 트랜지스터.
  4. 제 1 항에 있어서,
    상기 게이트 절연층 상에 상기 게이트 전극을 덮는 제 2 유연기판을 더 포함하는 박막 트랜지스터.
  5. 제 4 항에 있어서,
    상기 제 1 유연기판은 상기 제 2 유연기판보다 더 두꺼운 두께를 갖는 박막 트랜지스터.
  6. 유연기판에 매립된 게이트 전극;
    상기 유연기판 상에 형성된 게이트 절연층;
    상기 게이트 절연층 상에 상기 게이트 전극의 양 옆에 위치되도록 배치된 소오스 전극과 드레인 전극; 및
    상기 소오스 전극과 상기 드레인 전극 사이에 배치된 반도체층을 포함하는 박막 트랜지스터.
  7. 제 6 항에 있어서,
    상기 반도체층은 상기 소오스 전극 및 상기 드레인 전극의 상면으로 연장되는 박막 트랜지스터.
  8. 제 6 항에 있어서,
    상기 소오스 전극과 상기 드레인 전극은 서로 이격되어 상기 반도체층의 상면으로 연장되는 박막 트랜지스터.
  9. 기판 상에 차례로 희생막을 형성하는 것;
    상기 희생막 상에 하나 이상의 금속 패턴을 형성하는 것;
    상기 금속 패턴을 덮도록 상기 희생막 상에 유연기판을 형성하는 것; 및
    상기 희생막을 제거하여 상기 금속패턴이 매립된 상기 유연기판을 형성하는 것을 포함하는 박막 트랜지스터의 제조 방법.
  10. 제 9 항에 있어서,
    상기 금속 패턴을 형성하는 것은,
    상기 희생막 상에 포토레지스트 패턴을 형성하는 것;
    상기 포토레지스트 패턴 상에 금속막을 형성하는 것; 및
    상기 포토레지스트 패턴을 리프트 오프 방식으로 제거되는 것을 포함하는 박막 트랜지스터의 제조 방법.
  11. 제 9 항에 있어서,
    상기 유연기판을 형성하는 것은,
    상기 희생막 상에 상기 금속 패턴을 완전히 덮도록 연성물질용액을 도포하는 것;
    진공 상태에서 상기 연성물질용액에 포함되어 있는 기포를 제거하는 것; 및
    상기 연성물질용액을 큐어링(curing)하는 것을 포함하는 박막 트랜지스터의 제조 방법.
  12. 제 11 항에 있어서,
    상기 연성물질용액은 PDMS(Polydimethylsiloxane) 또는 폴리우레탄(Polyurethane)인 박막 트랜지스터의 제조 방법.
  13. 제 9 항에 있어서,
    상기 절연막은 습식 식각(Wet etch), 또는 레이저 리프트 오프(Laser Lift Off) 공정을 수행하여 제거되는 것을 포함하는 박막 트랜지스터의 제조 방법.
  14. 제 9 항에 있어서,
    상기 금속 패턴은 게이트 전극인 박막 트랜지스터의 제조 방법.
  15. 제 14 항에 있어서,
    상기 게이트 전극의 일면이 노출된 상기 유연기판 상에 게이트 절연막을 형성하는 것;
    상기 게이트 절연막 상에 상기 게이트 전극의 양 옆에 배치되도록 소오스 전극과 드레인과 전극을 형성하는 것; 및
    상기 소오스 전극과 상기 드레인 전극 사이에 반도체층을 형성하는 것을 더 포함하는 박막 트랜지스터의 제조 방법.
  16. 제 9 항에 있어서,
    상기 금속 패턴들은 소오스 전극 및 드레인 전극인 박막 트랜지스터의 제조 방법.
  17. 제 16 항에 있어서,
    상기 소오스 전극 및 상기 드레인 전극의 일면이 노출된 상기 유연기판 상에 반도체층을 형성하는 것;
    상기 소오스 전극 및 상기 드레인 전극 사이에 배치되도록 상기 유연기판 상에 게이트 절연층을 형성하는 것;
    상기 게이트 절연층 상에 상기 반도체층과 마주보도록 게이트 전극을 형성하는 것을 더 포함하는 박막 트랜지스터의 제조 방법.





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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018174464A1 (ko) * 2017-03-21 2018-09-27 재단법인대구경북과학기술원 고분자 기판의 선택적 접합방법
KR20200092520A (ko) * 2019-01-24 2020-08-04 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6801188B2 (ja) * 2016-01-25 2020-12-16 株式会社リコー 発電素子及び発電装置
CN109037444B (zh) * 2017-06-09 2022-01-04 华邦电子股份有限公司 电容器结构及其制造方法
CN110943168A (zh) * 2019-12-13 2020-03-31 福州大学 一种基于有机薄膜晶体管的可拉伸突触及其制备方法
CN112271257B (zh) * 2020-09-18 2022-09-20 北京大学深圳研究生院 一种可拉伸半导体器件的制备方法
CN112736033B (zh) * 2020-12-24 2023-04-18 吉林建筑大学 一种在蛋白质基底上制备大批量p型薄膜晶体管的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9808061D0 (en) * 1998-04-16 1998-06-17 Cambridge Display Tech Ltd Polymer devices
JP2007123773A (ja) * 2005-10-31 2007-05-17 Fuji Electric Holdings Co Ltd 薄膜トランジスタ、及びその製造方法
US7646013B2 (en) * 2005-11-09 2010-01-12 Acreo Ab Transistor with large ion-complexes in electrolyte layer
WO2008075625A1 (ja) * 2006-12-18 2008-06-26 Panasonic Corporation 半導体デバイス
CN101785086B (zh) * 2007-09-20 2012-03-21 夏普株式会社 显示装置的制造方法和叠层构造体
KR100906144B1 (ko) * 2007-12-05 2009-07-07 한국전자통신연구원 검출 소자 및 검출 소자의 제조 방법
JP5360737B2 (ja) * 2008-02-29 2013-12-04 大日本印刷株式会社 有機トランジスタの製造方法および有機トランジスタ
JP5742099B2 (ja) * 2010-02-19 2015-07-01 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、及び電子機器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018174464A1 (ko) * 2017-03-21 2018-09-27 재단법인대구경북과학기술원 고분자 기판의 선택적 접합방법
KR20200092520A (ko) * 2019-01-24 2020-08-04 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법

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