KR20140035960A - Divider circuit and semiconductor device using the same - Google Patents
Divider circuit and semiconductor device using the same Download PDFInfo
- Publication number
- KR20140035960A KR20140035960A KR1020137034410A KR20137034410A KR20140035960A KR 20140035960 A KR20140035960 A KR 20140035960A KR 1020137034410 A KR1020137034410 A KR 1020137034410A KR 20137034410 A KR20137034410 A KR 20137034410A KR 20140035960 A KR20140035960 A KR 20140035960A
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- oxide semiconductor
- drain
- source
- oxide
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
- H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/02—Input circuits
- H03K21/023—Input circuits comprising pulse shaping or differentiating circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/08—Output circuits
- H03K21/14—Output circuits with series read-out of number stored
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
- H03K23/44—Out-of-phase gating or clocking signals applied to counter stages using field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/52—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits using field-effect transistors
Landscapes
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
소비 전력이 적고 점유 면적이 작은 반도체 장치를 제공한다. 플립플롭 회로에 포함되는 트랜지스터로서, 채널에 대해 산화물 반도체를 포함하는 트랜지스터를 사용함으로써, 트랜지스터수가 적고, 소비 전력이 적고, 점유 면적이 작은 분 주 회로를 실현한다. 또한, 상기 분주 회로를 사용함으로써, 동작이 안정되고 신뢰성이 높은 반도체 장치를 실현할 수 있다.Provided is a semiconductor device with low power consumption and a small footprint. As a transistor included in the flip-flop circuit, by using a transistor including an oxide semiconductor for the channel, a distribution circuit having a small number of transistors, low power consumption, and a small occupied area can be realized. In addition, by using the division circuit, a semiconductor device with stable operation and high reliability can be realized.
Description
본 발명은 분주 회로 및 분주 회로를 이용한 반도체 장치에 관한 것이다.The present invention relates to a divider circuit and a semiconductor device using a divider circuit.
본 명세서 중에서, 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 장치를 가리키며; 반도체 소자, 전기 광학 장치, 기억 장치, 신호 처리 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치의 범주에 포함된다.In the present specification, a semiconductor device refers to a device that can function by using semiconductor characteristics; Semiconductor devices, electro-optical devices, storage devices, signal processing devices, semiconductor circuits, and electronic devices are all included in the category of semiconductor devices.
중앙 연산 처리 장치(CPUs) 등의 반도체 장치는, 그 용도에 따라 다양한 구성을 갖는다. 그러한 반도체 장치 각각은 복수의 회로, 예를 들어, 데이터나 프로그램을 기억하기 위한 회로(메인 메모리)의 이외에, 레지스터, 캐시 메모리 등의 각종 기억 회로를 포함한다.Semiconductor devices such as central processing units (CPUs) have various configurations depending on their use. Each such semiconductor device includes a plurality of circuits, for example, various memory circuits such as registers and cache memories, in addition to circuits for storing data or programs (main memory).
레지스터는 연산 회로에 의한 연산 처리나, 프로그램 실행 상태 유지 등을 수행하기 위해 일시적으로 데이터 신호를 유지하는 역할을 담당하고 있다. 또한, 캐시 메모리는, 연산 회로와 메인 메모리의 사이에 개재하여 저속 메인 메모리로의 액세스를 감소시키고, 연산 회로에 의한 연산 처리를 고속화시킨다.The register is responsible for temporarily holding a data signal in order to perform arithmetic processing by the arithmetic circuit, maintaining a program execution state, or the like. In addition, the cache memory reduces access to the low speed main memory between the arithmetic circuit and the main memory, and speeds up arithmetic processing by the arithmetic circuit.
이러한 복수의 회로를 포함하는 반도체 장치에서는, 발진 회로에서 생성되는 높은 주파수의 클록 신호를 분주 회로(프리스케일러라고도 함)를 사용해서 낮은 주파수의 클록 신호로 변환하고, 변환된 낮은 주파수의 클록 신호를 각 회로의 동기를 취하는데 사용하고 있다.In a semiconductor device including such a plurality of circuits, a high frequency clock signal generated by the oscillation circuit is converted into a low frequency clock signal using a divider circuit (also called a prescaler), and the converted low frequency clock signal is converted into a respective one. It is used to synchronize the circuit.
분주 회로는, 일반적으로, 지연형 플립플롭(DFF: Delay Flip Flop) 회로를 포함한다(예를 들어, 특허문헌 1 참조).The frequency dividing circuit generally includes a delay type flip-flop (DFF) circuit (see
우선, 일반적인 분주 회로의 구성과 동작의 일례를 도 9의 (a) 내지 도 9의 (c)를 참조하여 기술하기로 한다. 도 9의 (a)는 DFF(Delay Flip Flop) 회로를 포함한 분주 회로(100)의 블록도이다. 분주 회로(100)는 직렬 접속된 DFF 회로(101), DFF 회로(102) 및 DFF 회로(103)의 3단 DFF 회로를 포함한다.First, an example of the configuration and operation of a general frequency divider circuit will be described with reference to FIGS. 9A to 9C. 9A is a block diagram of a
DFF 회로(101) 내지 DFF 회로(103)는 각각, 클록 신호 입력부 CK, 입력부 D, 출력부 Q 및 출력부 Q바를 포함한다. DFF 회로(101)의 클록 신호 입력부 CK는 단자부(111)와 전기적으로 접속되어 있다. 단자부(111)에는, 특정한 주파수를 갖는 클록 신호 CLK가 입력된다. 단자부(111)에 입력된 클록 신호 CLK는 클록 신호 입력부 CK를 통해 DFF 회로(101)에 입력된다. DFF 회로(101)의 출력부 Q바는 DFF 회로(101)의 입력부 D와 전기적으로 접속되어 있다. 또한, DFF 회로(101)의 출력부 Q는 노드(112)를 통해 DFF 회로(102)의 클록 신호 입력부 CK과 전기적으로 접속되어 있다. DFF 회로(102)의 출력부 Q바는 DFF 회로(102)의 입력부 D와 전기적으로 접속되어 있다. DFF 회로(102)의 출력부 Q는 노드(113)를 통해 DFF 회로(103)의 클록 신호 입력부 CK과 전기적으로 접속되어 있다. DFF 회로(103)의 출력부 Q바는 DFF 회로(103)의 입력부 D와 전기적으로 접속되어 있다. DFF 회로(103)의 출력부 Q는 단자부(114)와 전기적으로 접속되어 있다.The
도 9의 (b)는 일반적인 DFF 회로인 DFF 회로(101)의 구성을 회로 기호를 사용해서 도시한 도면이다. 도 9의 (b)에 나타내는 DFF 회로(101)는 인버터(121), 인버터(122), 인버터(123), 아날로그 스위치(124), 아날로그 스위치(125), 클록드(clocked) 인버터(126) 및 클록드 인버터(127)를 포함한다.FIG. 9B is a diagram showing the configuration of the
도 9의 (b)에 있어서, 단자부(111) 및 인버터(121)의 입력부가 접속되는 노드(115)는 클록 신호 입력부 CK에 상당한다. 인버터(121)는 입력된 클록 신호 CLK의 반전 신호인 클록 바 신호 CLKB를 생성하여 노드(116)에 출력한다. 아날로그 스위치(124), 아날로그 스위치(125), 클록드 인버터(126) 및 클록드 인버터(127)는 클록 신호 CLK 및 클록 바 신호 CLKB와 동기하여 동작한다. 아날로그 스위치(124)의 입력은 입력부 D에 상당하고, 아날로그 스위치(125)의 출력은 출력부 Q바에 상당한다.In FIG. 9B, the
또한, DFF 회로(102) 및 DFF 회로(103)도 DFF 회로(101)와 동일한 구성을 갖는 것에 유념한다.Note that the
도 9의 (c)는 분주 회로(100)의 동작을 설명하는 타이밍 차트이다. 이 타이밍 챠트는 단자부(111), 노드(112), 노드(113) 및 단자부(114)에서의 전위 시간 변화를 나타낸다. 단자부(111)에 입력된 클록 신호 CLK의 주파수는 DFF 회로(101)에 의해 1/2배(주기는 2배로 증가)로 감소되고, 클록 신호 CLK는 노드(112)에 출력된다.FIG. 9C is a timing chart for explaining the operation of the
또한, 단자부(111)에 입력된 클록 신호 CLK의 주파수는 DFF 회로(101) 및 DFF 회로(102)에 의해 1/4배(주기는 4배로 증가)로 감소되고, 클록 신호 CLK는 노드(113)에 출력된다.In addition, the frequency of the clock signal CLK input to the
또한, 단자부(111)에 입력된 클록 신호 CLK의 주파수는 DFF 회로(101), DFF 회로(102) 및 DFF 회로(103)에 의해 1/8배(주기는 8배로 증가)로 감소되고, 클록 신호 CLK는 단자부(114)에 출력된다. 이와 같이, DFF 회로가 각각 추가될 때마다, 클록 신호 CLK의 주파수는 1/2배로 감소된다.In addition, the frequency of the clock signal CLK input to the
도 10의 (a1), 도 10의 (b1) 및 도 10의 (c1)은 도 9의 (b)에서 사용한 회로 기호를 나타내고, 도 10의 (a2), 도 10의 (b2) 및 도 10의 (c2)는 회로 기호의 회로 구성을 나타내는 회로도이다.10 (a1), 10 (b1) and 10 (c1) show the circuit symbols used in Fig. 9 (b) and Figs. 10 (a2), 10 (b2) and 10 (C2) is a circuit diagram showing the circuit configuration of a circuit symbol.
도 10의 (a1)은 인버터를 나타내는 회로 기호이며, 도 10의 (a2)는 인버터의 회로 구성을 나타내는 회로도이다. 인버터는 p채널 트랜지스터(131) 및 n채널 트랜지스터(132)를 포함한다. p채널 트랜지스터(131)의 소스 및 드레인 중 한쪽은 고전원 전위 ＶＤＤ과 전기적으로 접속되고, 소스 및 드레인 중 다른 한쪽은 출력 단자 Out과 전기적으로 접속되어 있다. 또한, n채널 트랜지스터(132)의 소스 및 드레인 중 한쪽은 저전원 전위 VSS과 전기적으로 접속되고, 소스 및 드레인 중 다른 한쪽은 출력 단자 Out과 전기적으로 접속되어 있다. p채널 트랜지스터(131) 및 n채널 트랜지스터(132)의 게이트는 입력 단자 In과 전기적으로 접속되어 있다.(A1) is a circuit symbol which shows an inverter, and FIG. 10 (a2) is a circuit diagram which shows the circuit structure of an inverter. The inverter includes a p-
고전원 전위 ＶＤＤ(이하, 간단히 ＶＤＤ라고도 함)는 저전원 전위 VSS보다 높은 전원 전위이다. 저전원 전위 VSS(이하, 간단히 VSS라고도 함)는 고전원 전위 ＶＤＤ보다 낮은 전원 전위이다. 또한, 접지 전위를 ＶＤＤ 또는 VSS로 사용할 수도 있다. 예를 들어, ＶＤＤ로서 접지 전위를 이용한 경우에는, VSS는 접지 전위보다 낮고, VSS로서 접지 전위를 이용한 경우에는, ＶＤＤ는 접지 전위보다 높다.The high power supply potential x DD (hereinafter, also simply referred to as x D D ) is a power supply potential higher than the low power supply potential V SS . The low power supply potential V SS (hereinafter also referred to simply as V SS ) is a power supply potential lower than the high power supply potential Ｖ DD . In addition, the ground potential may be used as WD or V SS . For example, when the ground potential is used as V D D , V SS is lower than the ground potential. When the ground potential is used as V SS , V D D is higher than the ground potential.
인버터는 입력된 신호를 반전해서 출력하는 기능을 갖는다. 예를 들어, 인버터의 입력 단자 In에 "1"에 상당하는 신호(예를 들어, ＶＤＤ)가 입력되면, 출력 단자 Out에 "0"(예를 들어, VSS)이 출력된다. 또한, 인버터의 입력 단자 In에 "0"에 상당하는 신호가 입력되면, 출력 단자 Out에 "1"이 출력된다.The inverter has a function of inverting and outputting an input signal. For example, when a signal corresponding to "1" (for example, Ｖ DD ) is input to the input terminal In of the inverter, "0" (for example, V SS ) is output to the output terminal Out. When a signal corresponding to "0" is input to the input terminal In of the inverter, "1" is output to the output terminal Out.
도 10의 (b1)은 아날로그 스위치를 나타내는 회로 기호이며, 도 10의 (b2)는 아날로그 스위치의 회로 구성을 나타내는 회로도다. 아날로그 스위치는 n채널 트랜지스터 (133) 및 p채널 트랜지스터 (134)를 포함한다. n채널 트랜지스터 (133)의 소스 및 드레인 중 한쪽과 p채널 트랜지스터 (134)의 소스 및 드레인 중 한쪽은 입력 단자 In과 전기적으로 접속되고, n채널 트랜지스터 (133)의 소스 및 드레인 중 다른 한쪽 및 p채널 트랜지스터 (134)의 소스 및 드레인 중 다른 한쪽은 출력 단자 Out과 전기적으로 접속되어 있다. 여기서는, 예를 들어, p채널 트랜지스터 (134)의 게이트에 클록 신호 CLK가 공급되고, n채널 트랜지스터 (133)의 게이트에 클록 바 신호 CLKB가 공급된다.10B is a circuit symbol indicating an analog switch, and FIG. 10B2 is a circuit diagram showing the circuit configuration of the analog switch. The analog switch includes an n-
이러한 구성에 의해, 클록 신호 CLK 및 클록 바 신호 CLKB에 동기하여 입력 단자 In과 출력 단자 Out 간에서의 도통 또는 비도통을 결정할 수 있다.With such a configuration, it is possible to determine the conduction or non-conduction between the input terminal In and the output terminal Out in synchronization with the clock signal CLK and the clock bar signal CLKB.
도 10의 (c1)은 클록드 인버터를 나타내는 회로 기호이며, 도 10의 (c2)는 클록드 인버터의 회로 구성을 나타내는 회로도이다. 클록드 인버터는 도 10의 (a2)에 나타낸 인버터의 p채널 트랜지스터(131)와 ＶＤＤ의 사이에 설치된 p채널 트랜지스터 (135), 및 인버터의 n채널 트랜지스터(132)와 VSS 사이에 설치된 n채널 트랜지스터 (136)를 포함한다.10 (c1) is a circuit symbol showing a clocked inverter, and FIG. 10 (c2) is a circuit diagram showing the circuit configuration of the clocked inverter. The clocked inverter is provided between the diagram of the inverter shown in 10 (a2) p-
구체적으로는, p채널 트랜지스터 (135)의 소스 및 드레인 중 한쪽은 ＶＤＤ과 전기적으로 접속되고, p채널 트랜지스터 (135)의 소스 및 드레인 중 다른 한쪽은 p채널 트랜지스터(131)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 또한, n채널 트랜지스터 (136)의 소스 및 드레인 중 한쪽은 VSS과 전기적으로 접속되고, n채널 트랜지스터 (136)의 소스 및 드레인 중 다른 한쪽은 n채널 트랜지스터(132)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 도 10의 (c2)에서는, 예를 들어, p채널 트랜지스터 (135)의 게이트에 클록 바 신호 CLKB가 공급되고, n채널 트랜지스터 (136)의 게이트에 클록 신호 CLK가 공급된다.During Specifically, p one of the source and the drain of the
클록드 인버터에서는, p채널 트랜지스터 (135) 및 n채널 트랜지스터 (136)가 온 상태이고 입력 단자 In에 "1"에 상당하는 신호(예를 들어, ＶＤＤ)가 입력되면, 출력 단자 Out에 "0"(예를 들어, VSS)이 출력된다. 또한, p채널 트랜지스터 (135) 및 n채널 트랜지스터 (136)가 온 상태이고 입력 단자 In에 "0"에 상당하는 신호(예를 들어, VSS)가 입력되면, 출력 단자 Out에 "1"(예를 들어, ＶＤＤ)이 출력된다. p채널 트랜지스터 (135) 및 n채널 트랜지스터 (136)가 오프 상태이면, 신호는 출력되지 않는다.In a clocked inverter, when the p-
이러한 구성에 의해, 클록 신호 CLK 및 클록 바 신호 CLKB에 동기하여 입력된 신호를 반전해서 출력할 수 있다.With this configuration, the input signal can be inverted and output in synchronization with the clock signal CLK and the clock bar signal CLKB.
앞서 기술한 바와 같이, 종래부터 사용해 왔던 분주 회로(100)에서는, 하나의 DFF 회로(101)에 3개의 인버터, 2개의 아날로그 스위치 및 2개의 클록드 인버터가 사용되어 적어도 총 18개의 트랜지스터가 사용됨으로써, 결과적으로 회로의 면적이 커진다. 또한, 사용하는 트랜지스터수가 많기 때문에, 소비 전력이 증가한다.As described above, in the
또한, 종래의 인버터에서는, 출력 신호가 "1"에서 "0"으로, 또는 "0"에서 "1"로 바뀔 시에, ＶＤＤ와 VSS의 사이에 관통 전류가 발생하기 쉽고, 소비 전력의 감소가 어렵다.In addition, in the conventional inverter, when the output signal changes from "1" to "0" or from "0" to "1", a through current tends to occur between the DDD and the V SS , and the power consumption is reduced. Difficult to reduce
본 발명에서는, 종래보다 적은 트랜지스터 수로 분주 회로를 형성함으로써, 분주 회로의 점유 면적과, 소비 전력의 감소가 가능하다.In the present invention, the frequency division area and the power consumption of the frequency division circuit can be reduced by forming the frequency division circuit with a smaller number of transistors than before.
본 발명의 일 실시 형태는, 제1 인버터와 제2 인버터, p채널 트랜지스터인 제1 트랜지스터 및 제5 트랜지스터와, n채널 트랜지스터인 제2, 제3, 제4 트랜지스터 및 제6, 제7, 제8 트랜지스터를 포함하는 분주 회로이다. 제1 트랜지스터 및 제5 트랜지스터의 소스 및 드레인 중 한쪽은 제1 전원과 전기적으로 접속된다. 제1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 제2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 제5 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제6 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 제6 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제7 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 제3 트랜지스터의 소스 및 드레인 중 다른 한쪽 및 제7 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제2 전원과 전기적으로 접속된다. 제1 트랜지스터의 게이트 및 제2 트랜지스터의 게이트는 제8 트랜지스터의 게이트 및 제1 인버터의 입력과 전기적으로 접속된다. 제8 트랜지스터의 소스 및 드레인 중 한쪽은 제1 트랜지스터의 소스 및 드레인 중 다른 한쪽 및 제2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 제8 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제7 트랜지스터의 게이트과 전기적으로 접속된다. 제2 인버터의 입력은 제5 트랜지스터의 소스 및 드레인 중 다른 한쪽 및 제6 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 제2 인버터의 출력은 제4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 제4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제3 트랜지스터의 게이트과 전기적으로 접속된다. 제1 인버터의 출력은 제4 트랜지스터의 게이트, 제5의 게이트 및 제6 트랜지스터의 게이트과 전기적으로 접속된다.An embodiment of the present invention includes a first inverter, a second inverter, a first transistor and a fifth transistor that are p-channel transistors, and second, third, fourth transistors, and sixth, seventh, and fifth transistors, which are n-channel transistors. A divider circuit comprising 8 transistors. One of a source and a drain of the first transistor and the fifth transistor is electrically connected to the first power source. The other of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the second transistor. The other of the source and the drain of the second transistor is electrically connected to one of the source and the drain of the third transistor. The other of the source and the drain of the fifth transistor is electrically connected to one of the source and the drain of the sixth transistor. The other of the source and the drain of the sixth transistor is electrically connected to one of the source and the drain of the seventh transistor. The other of the source and the drain of the third transistor and the other of the source and the drain of the seventh transistor are electrically connected to the second power supply. The gate of the first transistor and the gate of the second transistor are electrically connected to the gate of the eighth transistor and the input of the first inverter. One of the source and the drain of the eighth transistor is electrically connected to the other of the source and the drain of the first transistor and one of the source and the drain of the second transistor. The other of the source and the drain of the eighth transistor is electrically connected to the gate of the seventh transistor. An input of the second inverter is electrically connected to the other of the source and the drain of the fifth transistor and one of the source and the drain of the sixth transistor. The output of the second inverter is electrically connected to one of a source and a drain of the fourth transistor. The other of the source and the drain of the fourth transistor is electrically connected to the gate of the third transistor. The output of the first inverter is electrically connected to the gate of the fourth transistor, the fifth gate and the gate of the sixth transistor.
제1 전원은 제2 전원보다 높은 전위를 공급한다. 또한, 채널이 형성되는 반도체층으로서 산화물 반도체를 포함하는 트랜지스터(이하, 산화물 반도체(OS) 트랜지스터라고 함)의 오프 전류는, 실리콘을 포함하는 트랜지스터의 오프 전류보다 현저하게 적다.The first power supply supplies a higher potential than the second power supply. In addition, the off current of a transistor including an oxide semiconductor (hereinafter referred to as an oxide semiconductor (OS) transistor) as a semiconductor layer in which a channel is formed is significantly smaller than that of a transistor containing silicon.
제4 트랜지스터로서 OS 트랜지스터를 사용함으로써, 제4 트랜지스터의 소스 및 드레인에 접속되는 노드의 전위를 안정하게 유지할 수 있다. 제8 트랜지스터로서 OS 트랜지스터를 사용함으로써, 제8 트랜지스터의 소스 및 드레인에 접속되는 노드의 전위를 안정하게 유지할 수 있다.By using the OS transistor as the fourth transistor, it is possible to stably maintain the potential of the node connected to the source and the drain of the fourth transistor. By using the OS transistor as the eighth transistor, it is possible to stably maintain the potential of the node connected to the source and the drain of the eighth transistor.
제4 트랜지스터 및 제8 트랜지스터 이외의 트랜지스터로서 OS 트랜지스터를 사용하는 것도 가능하다. 이와 같이 하여 OS 트랜지스터를 사용함으로써, 안정되게 동작하는 신뢰성 높은 반도체 장치를 실현하는 것이 가능하게 된다.It is also possible to use an OS transistor as a transistor other than the fourth transistor and the eighth transistor. By using the OS transistor in this way, it becomes possible to realize a highly reliable semiconductor device that operates stably.
본 발명의 일 실시 형태에 의해, 점유 면적이 작은 분주 회로를 제공할 수 있다.According to one embodiment of the present invention, a frequency division circuit having a small occupied area can be provided.
본 발명의 일 실시 형태에 의해, 소비 전력이 낮은 분주 회로를 제공할 수 있다.According to one embodiment of the present invention, a frequency divider circuit having low power consumption can be provided.
본 발명의 일 실시 형태인 분주 회로를 사용함으로써, 소비 전력이 낮은 반도체 장치를 제공할 수 있다.By using the division circuit which is one Embodiment of this invention, the semiconductor device with low power consumption can be provided.
본 발명의 일 실시 형태에 의해, 안정되게 동작하는 신뢰성 높은 반도체 장치를 제공할 수 있다.One embodiment of the present invention can provide a highly reliable semiconductor device that operates stably.
본 발명의 일 실시 형태는, 상기 목적 중 적어도 하나를 달성할 수 있다.One embodiment of the present invention can achieve at least one of the above objects.
도 1의 (a) 및 (b)는 각각 분주 회로 및 FF 회로를 도시하는 도면.
도 2의 (a) 내지 (c)는 FF 회로의 구성을 도시하는 도면.
도 3은 FF 회로의 동작을 나타내는 타이밍 차트.
도 4의 (a) 및 (b) 각각은 동작 기간에 있어서의 FF 회로의 트랜지스터의 상태를 도시하는 도면.
도 5의 (a) 및 (b) 각각은 동작 기간에 있어서의 FF 회로의 트랜지스터의 상태를 도시하는 도면.
도 6은 분주 회로의 동작을 나타내는 타이밍 차트.
도 7은 FF 회로의 구성을 도시하는 회로도.
도 8의 (a) 및 (b)는 각각 분주 회로 및 FF 회로를 도시하는 도면.
도 9의 (a) 및 (b)는 일반적인 분주 회로의 구성의 예들을 나타내고, 도 9의 (c)는 일반적인 분주 회로의 동작의 일례를 나타내는 도면.
도 10의 (a1), (b1) 및 (c1)은 회로 기호를 나타내고, 도 10의 (a2), (b2) 및 (c2)는 회로 기호의 회로 구성을 설명하는 도면.
도 11은 CPU의 구성을 설명하는 도면.
도 12의 (a) 내지 (d)는 트랜지스터의 제작 방법을 설명하는 단면도.
도 13의 (a) 내지 (c)는 트랜지스터의 제작 방법을 설명하는 단면도.
도 14의 (a) 내지 (c)는 트랜지스터의 제작 방법을 설명하는 단면도.
도 15는 트랜지스터의 구조 예를 도시하는 단면도.
도 16의 (a) 내지 (e)는 트랜지스터의 구조 예를 각각 도시하는 단면도.
도 17의 (a) 내지 (f) 각각은 전자 기기를 나타내는 도면.
도 18의 (a) 내지 (e) 각각은 산화물 재료의 결정 구조를 설명하는 도면.
도 19의 (a) 내지 (c)는 산화물 재료의 결정 구조를 설명하는 도면.
도 20의 (a) 내지 (c)는 산화물 재료의 결정 구조를 설명하는 도면.
도 21의 (a) 및 (b) 각각은 산화물 재료의 결정 구조를 설명하는 도면.
도 22는 계산에 의해 얻어진 전계 효과 이동도의 게이트 전압 의존성을 보여주는 도면.
도 23의 (a) 내지 (c) 각각은 계산에 의해 얻어진 드레인 전류 및 전계 효과 이동도의 게이트 전압 의존성을 보여주는 도면.
도 24의 (a) 내지 (c) 각각은 계산에 의해 얻어진 드레인 전류 및 전계 효과 이동도의 게이트 전압 의존성을 보여주는 도면.
도 25의 (a) 내지 (c) 각각은 계산에 의해 얻어진 드레인 전류 및 전계 효과 이동도의 게이트 전압 의존성을 보여주는 도면.
도 26의 (a) 및 (b)는 계산에 사용한 트랜지스터의 단면 구조를 나타내는 도면.
도 27의 (a) 내지 (c)는 각각 산화물 반도체막을 포함하는 트랜지스터의 특성을 나타내는 그래프.
도 28의 (a) 및 (b)는 시료 1의 트랜지스터의 BT 시험 후의 Vg-Id 특성을 도시하는 도면.
도 29의 (a) 및 (b)는 시료 2의 트랜지스터의 BT 시험 후의 Vg-Id 특성을 도시하는 도면.
도 30은 시료 A 및 시료 B의 XRD 스펙트럼을 도시하는 도면.
도 31은 트랜지스터의 오프 전류와 측정시 기판 온도와의 관계를 도시하는 도면.
도 32는 Id 및 전계 효과 이동도의 Vg 의존성을 도시하는 도면.
도 33의 (a)는 기판 온도와 임계치 전압의 관계를 나타내는 그래프 및 도 33의 (b)는 기판 온도와 전계 효과 이동도의 관계를 나타내는 그래프.1A and 1B are diagrams showing a frequency divider circuit and an FF circuit, respectively.
2 (a) to 2 (c) are views showing the configuration of the FF circuit.
3 is a timing chart showing an operation of an FF circuit.
4A and 4B are diagrams showing states of transistors in an FF circuit in an operation period.
5A and 5B are diagrams showing states of transistors in an FF circuit in an operation period.
6 is a timing chart showing an operation of a frequency divider circuit;
7 is a circuit diagram showing a configuration of an FF circuit.
8A and 8B are diagrams showing a frequency divider circuit and an FF circuit, respectively.
9A and 9B show examples of the configuration of a general frequency divider circuit, and FIG. 9C shows an example of the operation of a general frequency divider circuit.
(A1), (b1) and (c1) of FIG. 10 show a circuit symbol, and FIG. 10 (a2), (b2) and (c2) show the circuit structure of a circuit symbol.
11 is a diagram illustrating a configuration of a CPU.
12A to 12D are cross-sectional views illustrating a method for manufacturing a transistor.
13A to 13C are cross-sectional views illustrating a method for manufacturing a transistor.
14A to 14C are cross-sectional views illustrating a method for manufacturing a transistor.
15 is a cross-sectional view illustrating a structural example of a transistor.
16A to 16E are cross-sectional views each showing a structural example of a transistor.
17A to 17F each show an electronic device.
18 (a) to 18 (e) each illustrate a crystal structure of an oxide material.
19A to 19C are views for explaining a crystal structure of an oxide material.
20A to 20C illustrate the crystal structure of an oxide material.
21 (a) and 21 (b) each illustrate a crystal structure of an oxide material.
Fig. 22 shows the gate voltage dependence of the field effect mobility obtained by calculation;
23A to 23C show the gate voltage dependence of the drain current and the field effect mobility obtained by calculation;
24A to 24C each show gate voltage dependence of drain current and field effect mobility obtained by calculation;
25A to 25C each show gate voltage dependence of drain current and field effect mobility obtained by calculation;
26A and 26B are cross-sectional views of transistors used for calculation.
27A to 27C are graphs showing characteristics of transistors each including an oxide semiconductor film.
28A and 28B show V g -I d characteristics after the BT test of the transistor of
29A and 29B show V g -I d characteristics after the BT test of the transistor of
30 shows XRD spectra of Samples A and B. FIG.
Fig. 31 is a diagram showing a relationship between an off current of a transistor and a substrate temperature during measurement.
32 shows V g dependence of I d and field effect mobility.
33A is a graph showing the relationship between the substrate temperature and the threshold voltage, and FIG. 33B is a graph showing the relationship between the substrate temperature and the field effect mobility.
이하에서는, 본 발명의 실시 형태에 대해서 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있음은, 통상의 기술자라면 쉽사리 알 수 있다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정해서 해석되는 것은 아니다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it can be easily understood by those skilled in the art that various changes in form and details can be made without departing from the spirit and scope of the present invention. Therefore, this invention is not interpreted limited to description content of embodiment shown below.
예를 들어, "소스" 및 "드레인"의 기능은 서로 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류 흐름 방향이 변화하는 경우에는 바꿔질 수 있음에 유의한다. 그러므로, 본 명세서에서는, "소스" 및 "드레인"이란 용어는, 호한가능하게 사용될 수 있다.Note, for example, that the functions of "source" and "drain" may be changed when employing transistors of different polarities or when the current flow direction changes in circuit operation. Therefore, in this specification, the terms "source" and "drain" may be used interchangeably.
"전기적으로 접속"이란 용어는, 구성 요소들(components)이 "어떠한 전기적 작용을 갖는 물체(object)"를 통해 접속되어 있는 경우가 포함된다. 어떠한 전기적 작용을 갖는 물체는, 그 물체를 통해 접속되는 구성 요소들 간에서 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한은 없다. 예를 들어, "어떠한 전기적 작용을 갖는 물체"로는 전극 및 배선을 비롯해 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자 및 각종 기능을 갖는 소자(element)가 있다.The term "electrically connected" includes the case where components are connected through "an object with some electrical action." An object with any electrical action is not particularly limited as long as it enables the transmission of electrical signals between components connected through the object. For example, an "object having any electrical action" includes electrodes and wiring, switching elements such as transistors, resistors, inductors, capacitive elements, and elements having various functions.
또한, 회로도에서는 독립된 구성 요소들이 전기적으로 서로 접속되는 것처럼 도시되어 있더라도, 실제로는, 배선의 일부가 전극으로서도 기능하는 경우와 같은, 하나의 도전막이 복수의 구성 요소의 기능을 갖는 경우가 있다. 본 명세서에서의 "전기적 접속"이란, 하나의 도전막이 복수의 구성 요소의 기능을 갖는 경우도 그 범주에 포함된다.In addition, although independent components are shown to be electrically connected to each other in the circuit diagram, in practice, one conductive film may have a function of a plurality of components, such as when a part of the wiring also functions as an electrode. The term "electrical connection" in this specification also includes the case where one conductive film has a function of a plurality of components.
도면 등에서 나타내는 각 구성 요소의 위치, 크기, 범위 등은 이해하기 쉽도록 하기 위해 어떤 경우에는 정확하게 나타내지 않음에 유의한다. 그러므로, 개시된 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등으로 한정되는 것은 아니다.Note that the positions, sizes, ranges, and the like of the components shown in the drawings and the like are not exactly represented in some cases in order to facilitate understanding. Therefore, the disclosed invention is not necessarily limited to the position, size, range, and the like disclosed in the drawings and the like.
"제1", "제2" 및 "제3" 등의 서수는 구성 요소의 혼동을 피하기 위해서 붙이는 것으로, 수적으로 한정하는 것은 아니다.Ordinal numbers such as "first", "second", and "third" are attached to avoid confusion of components, and are not limited in number.
전압이란 두 점간에서의 전위차를 말하고, 전위란 주어진 한 점에서의 정전계 중의 단위 전하가 갖는 정전 에너지(전기적인 위치 에너지)를 말한다. 일반적으로는, 어떤 한점에 있어서의 전위와 기준이 되는 전위(예를 들어, 접지 전위)의 전위차를 간단히 전위 또는 전압이라 하고, 대부분의 경우, 전위와 전압은 동의어로서 사용된다. 따라서, 본 명세서에서는, 달리 특정되지 않는 한, 전위를 전압으로 바꾸어 말할 수 있고, 전압을 전위로 바꾸어 말할 수 있다.Voltage refers to the potential difference between two points, and potential refers to the electrostatic energy (electric potential energy) of the unit charge in the electrostatic field at a given point. In general, the potential difference between a potential at a certain point and a reference potential (for example, ground potential) is simply referred to as potential or voltage, and in most cases, potential and voltage are used as synonyms. Therefore, in the present specification, unless otherwise specified, the potential may be referred to as a voltage, and the voltage may be referred to as a potential.
(실시 형태 1)(Embodiment 1)
도 1의 (a) 및 (b), 도 2의 (a) 내지 (c), 도 3, 도 4의 (a) 및 (b), 도 5의 (a) 및 (b) 및 도 6을 참조하여 본 발명의 일 실시 형태에 따른 분주 회로의 구성 및 동작의 일례에 대해서 설명한다. 분주 회로는 1개 또는 복수의 FF(Flip Flop) 회로를 포함한다. 본 실시 형태에서는, 3개의 FF 회로인, FF 회로(201), FF 회로(202) 및 FF 회로(203)를 포함하는 분주 회로(200)에 대해 설명한다.(A) and (b) of FIG. 1, (a) to (c) of FIG. 2, (a) and (b) of FIG. 3, FIG. 4, (a) and (b) and FIG. With reference to an example, the structure and operation | movement of the frequency division circuit which concerns on one Embodiment of this invention are demonstrated. The frequency divider circuit includes one or a plurality of flip flop (FF) circuits. In this embodiment, the
도 1의 (a)는 분주 회로(200)의 구성을 도시하는 블록도이며, FF 회로(201) 내지 FF 회로(203)가 3단 직렬로 접속되어 있다.FIG. 1A is a block diagram showing the configuration of the
FF 회로(201) 내지 FF 회로(203) 각각은 클록 신호 입력부 CK, 입력부 D, 출력부 Q 및 출력부 Q바를 포함한다. FF 회로(201)의 클록 신호 입력부 CK는 단자부(211)과 전기적으로 접속되어 있다. 단자부(211)에는 특정 주파수를 갖는 클록 신호 CLK가 입력된다. 단자부(211)에 입력된 클록 신호 CLK는 클록 신호 입력부 CK를 통해 FF 회로(201)에 입력된다. FF 회로(201)의 출력부 Q바는 FF 회로(201)의 입력부 D과 전기적으로 접속되어 있다. 또한, FF 회로(201)의 출력부 Q는 노드(212)를 통해 FF 회로(202)의 클록 신호 입력부 CK과 전기적으로 접속되어 있다. FF 회로(202)의 출력부 Q바는 FF 회로(202)의 입력부 D과 전기적으로 접속되어 있다. FF 회로(202)의 출력부 Q는 노드(213)를 통해 FF 회로(203)의 클록 신호 입력부 CK과 전기적으로 접속되어 있다. FF 회로(203)의 출력부 Q바는 FF 회로(203)의 입력부 D과 전기적으로 접속되어 있다. FF 회로(203)의 출력부 Q는 단자부(214)과 전기적으로 접속되어 있다.Each of the
도 1의 (b)는 FF 회로(201)의 구성을 도시하는 회로도다.FIG. 1B is a circuit diagram showing the configuration of the
도면에서는, OS 트랜지스터인 트랜지스터의 회로 기호 옆에 "OS"의 부호를 붙였다.In the figure, the symbol "OS" is attached to the circuit symbol of a transistor which is an OS transistor.
도 1의 (b)에 나타내는 FF 회로(201)는 인버터(221)(제1 인버터) 및 인버터(222)(제2 인버터), p채널 트랜지스터(231)(제1 트랜지스터), p채널 트랜지스터(234)(제5 트랜지스터), n채널 트랜지스터(232)(제2 트랜지스터), n채널 트랜지스터(233)(제3 트랜지스터), n채널 트랜지스터(235)(제6 트랜지스터) 및 n채널 트랜지스터(236)(제7 트랜지스터), OS 트랜지스터인 트랜지스터(237)(제4 트랜지스터) 및 OS 트랜지스터인 트랜지스터(238)(제8 트랜지스터)를 포함한다.The
단자부(211)와 인버터(221)의 입력부가 접속되는 노드(216)는 클록 신호 입력부 CK에 상당한다. 인버터(221)는 입력된 클록 신호 CLK의 반전 신호인 클록 바 신호 CLKB를 생성하여 노드(215)에 출력한다. 트랜지스터(231)의 소스 및 드레인 중 한쪽은 ＶDD과 전기적으로 접속된다. 트랜지스터(231)의 소스 및 드레인 중 다른 한쪽은 노드(217)와 전기적으로 접속되어 있다. 트랜지스터(232)의 소스 및 드레인 중 한쪽은 노드(217)과 전기적으로 접속되어 있다. 트랜지스터(231) 및 트랜지스터(232)의 게이트는 노드(216)과 전기적으로 접속되어 있다. 트랜지스터(233)의 소스 및 드레인 중 한쪽은 VSS과 전기적으로 접속되고, 트랜지스터(233)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(232)의 소스 및 드레인 중 다른 한쪽과 전기적으로 접속되어 있다. 트랜지스터(237)의 소스 및 드레인 중 한쪽은 노드(219)를 통해 트랜지스터(233)의 게이트과 전기적으로 접속되고, 트랜지스터(237)의 소스 및 드레인 중 다른 한쪽은 노드(218)와 전기적으로 접속되어 있다. 인버터(222)의 입력부는 노드(212)과 전기적으로 접속되고, 인버터(222)의 출력부는 노드(218)과 전기적으로 접속되어 있다.The
트랜지스터(234)의 소스 및 드레인 중 한쪽은 ＶＤＤ과 전기적으로 접속되어 있다, 트랜지스터(234)의 소스 및 드레인 중 다른 한쪽은 노드(212)와 전기적으로 접속되어 있다. 트랜지스터(235)의 소스 및 드레인 중 한쪽은 노드(212)과 전기적으로 접속되어 있다. 트랜지스터(234) 및 트랜지스터(235)의 게이트는 노드(215)과 전기적으로 접속되어 있다. 트랜지스터(236)의 소스 및 드레인 중 한쪽은 VSS과 전기적으로 접속되고, 트랜지스터(236)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(235)의 소스 및 드레인 중 다른 한쪽과 전기적으로 접속되어 있다. 트랜지스터(238)의 소스 및 드레인 중 한쪽은 노드(220)를 통해 트랜지스터(236)의 게이트과 전기적으로 접속되고, 트랜지스터(238)의 소스 및 드레인 중 다른 한쪽은 노드(217)와 전기적으로 접속되어 있다.One of a source and a drain of the
이어서, FF 회로(201)의 동작에 대해서 도 3, 도 4의 (a) 및 (b), 도 5의 (a) 및 (b) 및 도 6을 참조하여 설명한다. 도 3은 FF 회로(201)의 동작을 나타내는 타이밍 차트이다. 도 3에서는, 동작 기간 t1 내지 t4에 있어서의 각 노드의 전위를 나타내고 있다. 도 4의 (a) 및 (b) 및 도 5의 (a) 및 (b)는 각 동작 기간에 있어서의 FF 회로(201)에 포함된 트랜지스터의 상태를 나타내고 있다.Next, the operation of the
각 트랜지스터의 도통 상태가 여기서 설명된 것과 동일하기만 하면, 제한 사항 없이 각 트랜지스터의 도전형, 논리 회로의 조합 및 각 신호의 전위를 적절히 설정할 수 있음에 유의한다. 여기서는, 각 신호를 H 전위 또는 L 전위로 나타내고; H 전위(예를 들어, VDD)는 n채널 트랜지스터 를 온 상태로, p채널 트랜지스터 를 오프 상태로 하고, L 전위(예를 들어, VSS)는 p채널 트랜지스터를 온 상태로, n채널 트랜지스터를 오프 상태로 한다. 초기 상태에서, 노드(219)의 전위는 H 전위이고, 노드(220)의 전위는 H 전위이다. 클록 신호 CLK는 특정 주기(주파수)에서 H 전위 또는 L 전위이다. 도 4의 (a) 및 (b) 및 도 5의 (a) 및 (b)에서는, 오프 상태에 있는 트랜지스터에 X표를 부기하고 있다.Note that the conduction type of each transistor, the combination of logic circuits, and the potential of each signal can be appropriately set as long as the conduction state of each transistor is the same as described herein. Here, each signal is represented by the H potential or the L potential; The H potential (eg V DD ) turns on the n-channel transistor, the p-channel transistor turns off, and the L potential (eg V SS ) turns the p-channel transistor on, and the n-channel transistor To the off state. In the initial state, the potential of
우선, 도 3의 기간 t1의 동작에 대해서 도 4의 (a)를 참조하여 설명한다.First, the operation of the period t1 in FIG. 3 will be described with reference to FIG. 4A.
기간 t1에서는, 단자부(211)로부터 클록 신호 CLK의 H 전위가 입력되어, 노드(216)의 전위는 H 전위가 된다. 인버터(221)에 의해 클록 바 신호 CLKB가 생성되어, 노드(215)의 전위는 L 전위가 된다. 그러면, 트랜지스터(237)가 오프 상태로 되고, 노드(219)에서는 H 전위가 유지되고, 트랜지스터(233)는 온 상태를 유지한다.In the period t1, the H potential of the clock signal CLK is input from the
노드(216)가 H 전위를 가지므로, 트랜지스터(231)는 오프 상태, 트랜지스터(232)는 온 상태로 되어, 노드(217) 및 노드(223)는 도통 상태로 되어 노드(217)에 L 전위(VSS)가 공급된다.Since
노드(215)의 전위는 L 전위이므로, 트랜지스터(234)는 온 상태로 되고, 트랜지스터(235)는 오프 상태로 된다. 그러면, 노드(212)에 H 전위(ＶＤＤ)가 공급되고, 인버터(222)로부터 L 전위가 출력되어, 노드(218)는 L 전위를 갖는다.Since the potential of the
또한, 트랜지스터(238)가 온 상태로 되어, 노드(217) 및 노드(220)가 도통하고, 노드(220)의 전위가 L 전위가 된다. 따라서, 트랜지스터(236)는 오프 상태로 된다.In addition, the
다음에는, 도 3의 기간 t2의 동작에 대해서 도 4의 (b)를 참조하여 설명한다.Next, the operation of the period t2 in FIG. 3 will be described with reference to FIG. 4B.
기간 t2에서는, 단자부(211)로부터 클록 신호 CLK의 L 전위가 입력되어, 노드(216)의 전위가 L 전위가 된다. 인버터(221)에 의해 클록 바 신호 CLKB가 생성되어, 노드(215)의 전위가 H 전위가 된다. 노드(216)의 전위가 L 전위가 되면, 트랜지스터(238) 및 트랜지스터(232)는 오프 상태로 되고, 트랜지스터(231)는 온 상태로 되어, 노드(217)에 H 전위가 공급된다.In the period t2, the L potential of the clock signal CLK is input from the
트랜지스터(238)가 오프 상태이므로, 노드(217) 및 노드(220)는 도통 상태에 있지 않음으로써, 노드(220)의 L 전위가 유지되고, 트랜지스터(236)의 오프 상태가 유지된다.Since the
노드(215)의 전위가 H 전위이므로, 트랜지스터(234)는 오프 상태, 트랜지스터(235)는 온 상태로 되지만, 트랜지스터(236)가 오프 상태이므로, 노드(212)는 전기적으로 부유한 상태(플로팅 상태)가 되어, 노드(212)에서의 전하는 이동할 수 없어 유지된다. 여기서는, 결과적으로 노드(212)에 H 전위가 유지된다. 따라서, 인버터(222)로부터 노드(218)에 L 전위가 출력된다. 또한, 노드(215)가 H 전위를 가지므로, 트랜지스터(237)는 온 상태로 되고, 노드(218) 및 노드(219)는 도통 상태이고, 노드(219)의 전위는 L 전위가 된다. 따라서, 트랜지스터(233)는 오프 상태로 된다.Since the potential of the
이어서, 도 3의 기간 t3의 동작에 대해서 도 5의 (a)를 참조하여 설명한다.Next, the operation of the period t3 in FIG. 3 will be described with reference to FIG. 5A.
기간 t3에서는, 단자부(211)에 클록 신호 CLK의 H 전위가 입력되어, 노드(216)의 전위는 H 전위가 된다. 인버터(221)에 의해 클록 바 신호 CLKB가 생성되어, 노드(215)의 전위는 L 전위가 된다. 노드(215)의 전위가 L 전위가 이면, 트랜지스터(237)는 오프 상태로 되고, 노드(219)의 전위(L 전위)는 유지되고, 트랜지스터(233)는 오프 상태가 유지된다.In the period t3, the H potential of the clock signal CLK is input to the
노드(216)의 전위가 H 전위이면, 트랜지스터(232)는 온 상태로 되고, 트랜지스터(231)는 오프 상태로 되지만, 트랜지스터(233)의 오프 상태로 인해, 노드(217)는 전기적으로 부유한 상태가 되어, 노드(217)에서의 전하는 이동할 수 없어 유지된다. 여기서는, 결과적으로 노드(217)에 H 전위가 유지된다. 또한, 트랜지스터(238)는 온 상태로 되고, 노드(217) 및 노드(220)는 도통 상태이고, 노드(220)의 전위는 H 전위가 된다. 따라서, 트랜지스터(236)가 온 상태로 된다.If the potential of the
노드(215)가 L 전위를 가지므로, 트랜지스터(234)가 온 상태로 되고, 트랜지스터(235)가 오프 상태로 되고, 노드(212)에 H 전위가 공급되고, 인버터(222)로부터 L 전위가 출력되고, 노드(218)는 L 전위를 가진다.Since the
이어서, 도 3의 기간 t4의 동작에 대해서 도 5의 (b)을 참조하여 설명한다.Next, the operation of the period t4 in FIG. 3 will be described with reference to FIG. 5B.
기간 t4에서는, 단자부(211)에 클록 신호 CLK의 L 전위가 입력되어, 노드(216)의 전위가 L 전위가 된다. 인버터(221)에 의해 클록 바 신호 CLKB가 생성되어, 노드(215)의 전위가 H 전위가 된다. 노드(216)의 전위가 L 전위이면, 트랜지스터(238)는 오프 상태로 되고, 노드(220)의 전위(H 전위)가 유지되고, 트랜지스터(236)는 온 상태가 유지된다.In the period t4, the L potential of the clock signal CLK is input to the
노드(215)가 H 전위를 가지면, 트랜지스터(234)는 오프 상태로 되고 트랜지스터(235)가 온 상태로 되고 노드(212) 및 노드(223)가 도통 상태가 되어, 노드(212)에 L 전위(VSS)가 공급된다. 노드(212)에 L 전위가 공급되면, 인버터(222)로부터 H 전위가 출력되어 노드(218)는 H 전위를 가진다.When
또한, 노드(215)가 H 전위를 가지면, 트랜지스터(237)는 온 상태로 되고, 노드(218) 및 노드(219)는 도통 상태가 되고, 노드(219)의 전위는 H 전위가 되고, 트랜지스터(233)는 온 상태로 된다.In addition, when the
노드(216)가 L 전위를 가지면, 트랜지스터(231)는 온 상태로 되고, 트랜지스터(232)는 오프 상태로 되고, 노드(217)는 H 전위를 가진다.If
상술한 바와 같이, 본 발명의 일 실시 형태에 따른 FF 회로는 입력된 클록 신호 CLK의 절반 주파수를 갖는 신호를 출력할 수 있다. 또한, 본 실시 형태에서는 FF 회로의 출력으로서 노드(212)의 전위를 사용하지만, FF 회로의 출력으로서 다른 노드의 전위를 사용해도 좋다. 예를 들어, 노드(219) 또는 노드(220)의 전위를 출력으로서 사용함으로써, 입력된 클록 신호 CLK와 거의 동일한 듀티비 및 입력된 클록 신호 CLK의 절반인 주파수를 갖는 신호를 출력할 수 있다.As described above, the FF circuit according to the embodiment of the present invention can output a signal having half the frequency of the input clock signal CLK. In this embodiment, the potential of the
또한, 본 실시 형태에 개시하는 FF 회로는 카운터 회로 등 다른 회로에 사용하는 것이 가능하다.In addition, the FF circuit disclosed in this embodiment can be used for other circuits, such as a counter circuit.
도 6은 분주 회로(200)의 동작을 나타내는 타이밍 차트이다. 이 타이밍 차트는 단자부(211), 노드(212), 노드(213) 및 단자부(214)에 있어서의 전위의 시간 변화를 나타낸다. 단자부(211)에 입력된 클록 신호 CLK의 주파수는 FF 회로(201)에 의해 1/2배(주기는 2배)로 감소되어 노드(212)에 출력된다.6 is a timing chart showing the operation of the
또한, 단자부(211)에 입력된 클록 신호 CLK의 주파수는 FF 회로(201) 및 FF 회로(202)에 의해 1/4배(주기는 4배)로 감소되어 노드(213)에 출력된다.In addition, the frequency of the clock signal CLK input to the
또한, 단자부(211)에 입력된 클록 신호 CLK의 주파수는 FF 회로(201), FF 회로(202) 및 FF 회로(203)에 의해 1/8배(주기는 8배)로 감소되어 단자부(214)에 출력된다. 이와 같이, FF 회로를 한 단 추가할 때마다, 클록 신호 CLK의 주파수는 1/2배로 감소된다.In addition, the frequency of the clock signal CLK input to the
예를 들어, 15개 단의 FF 회로를 직렬 접속한 분주 회로에 32.768 kHz의 주파수를 갖는 클록 신호 CLK를 입력함으로써, 1 Hz의 주파수를 갖는 클록 신호 CLK를 얻을 수 있다. 즉, 분주 회로(200)는 또한 일정 기간마다 신호를 생성하는 타이머 회로로서 사용될 수 있다.For example, a clock signal CLK having a frequency of 1 Hz can be obtained by inputting a clock signal CLK having a frequency of 32.768 kHz to a frequency divider circuit in which 15 stages of FF circuits are connected in series. That is, the
본 발명의 일 실시 형태에 따른 FF 회로는 종래의 DFF 회로보다 적은 수의 트랜지스터를 포함할 수 있다. 또한, 사용하는 인버터 수도 적다. 따라서, 관통 전류에 의한 소비 전력의 증가를 억제할 수 있다. 즉, 종래 분주 회로보다 적은 수의 트랜지스터로 분주 회로를 제작할 수 있다. 따라서, 점유 면적이 작고, 소비 전력이 감소된 반도체 장치를 실현할 수 있다.An FF circuit according to an embodiment of the present invention may include fewer transistors than a conventional DFF circuit. In addition, fewer inverters are used. Therefore, the increase in power consumption due to the through current can be suppressed. That is, the divider circuit can be manufactured with fewer transistors than the conventional divider circuit. Therefore, it is possible to realize a semiconductor device having a small occupied area and reduced power consumption.
또한, OS 트랜지스터의 오프 전류는 실리콘을 포함한 트랜지스터의 오프 전류보다 현저하게 낮다. 채널 폭 1 ㎛당의 OS 트랜지스터의 오프 전류는 100 zA 이하, 바람직하게는 10 zA 이하, 더욱 바람직하게는 1 zA 이하이다.In addition, the off current of the OS transistor is significantly lower than the off current of transistors including silicon. The off current of the OS transistor per channel width of 1 μm is 100 zA or less, preferably 10 zA or less, and more preferably 1 zA or less.
즉, 트랜지스터(237)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(237)를 오프 상태로 했을 때 노드(219)의 전위를 안정하게 유지할 수 있다. 특히, FF 회로의 단수가 증가하면, 트랜지스터(237)를 오프 상태로 해서 노드(219)의 전위를 유지시키는 시간이 길어져 트랜지스터(237)로서 OS 트랜지스터를 사용하는 효과가 현저해진다.That is, by using the OS transistor as the
마찬가지로, 트랜지스터(238)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(238)를 오프 상태로 했을 때 노드(220)의 전위를 안정하게 유지할 수 있다.Similarly, by using an OS transistor as the
도 2의 (a)에 나타내는 FF 회로(251)는 FF 회로(201)와 동일한 회로 구성을 갖는다. FF 회로(251)에서는, 트랜지스터(237) 및 트랜지스터(238)뿐만 아니라, 트랜지스터(233) 및 트랜지스터(236)로서도 OS 트랜지스터가 사용된다. 또한, 트랜지스터(232) 및 트랜지스터(235)로서도 OS 트랜지스터를 사용해도 좋다.The
트랜지스터(232) 및 트랜지스터(233)의 어느 하나 또는 모두가 OS 트랜지스터를 사용함으로써, 트랜지스터(231)를 온 상태로 해서 노드(217)가 H 전위를 가지면, 노드(217)의 전하가 노드(223)로 누출되는 것을 방지할 수 있음으로써, 효율적으로 전하의 공급을 행할 수 있다. 따라서, 소비 전력을 감소하는 것이 가능하게 된다.When one or both of the
또한, FF 회로의 단수가 증가하면, 노드(217)에 H 전위가 유지되는 시간도 길어진다. 이로 인해, 트랜지스터(232) 및 트랜지스터(233)의 어느 하나 또는 모두가 OS 트랜지스터를 사용함으로써, 노드(217)의 전위를 안정되게 유지할 수 있다. 특히, 트랜지스터(233)는 오프 상태로 되는 시간이 트랜지스터(232)보다도 길기 때문에, 트랜지스터(233)로서 OS 트랜지스터를 사용하는 것이 바람직하다.In addition, when the number of stages of the FF circuit increases, the time for which the H potential is held at the
또한, 트랜지스터(235) 및 트랜지스터(236)의 어느 하나 또는 모두가 OS 트랜지스터를 사용함으로써, 트랜지스터(234)를 온 상태로 해서 노드(212)가 H 전위를 가지면, 노드(212)의 전하가 노드(223)로 누출되는 것을 방지할 수 있어, 효율적으로 전하의 공급을 행할 수 있다. 따라서, 소비 전력을 감소하는 것이 가능하게 된다.In addition, when one or both of the
또한, 트랜지스터(235) 및 트랜지스터(236)의 어느 하나 또는 모두가 OS 트랜지스터를 사용함으로써, 노드(212)의 전위를 안정되게 유지할 수 있다. 특히, 트랜지스터(236)는 오프 상태로 되는 시간이 트랜지스터(235)보다도 길기 때문에, 트랜지스터(236)로서 OS 트랜지스터를 사용하는 것이 바람직하다.In addition, since either or both of the
도 2의 (b) 및 도 2(c) 각각은 인버터에 포함되는 트랜지스터로서, OS 트랜지스터를 사용한 회로도이다. 인버터에 포함되는 트랜지스터로서 OS 트랜지스터를 사용함으로써, 소비 전력을 더욱 감소하는 것이 가능하게 된다.2 (b) and 2 (c) are circuit diagrams using OS transistors as transistors included in the inverter. By using the OS transistor as the transistor included in the inverter, it is possible to further reduce power consumption.
반도체 장치에 포함되는 트랜지스터로서 OS 트랜지스터를 사용함으로써, 반도체 장치는 동작이 안정되고 신뢰성이 높아질 수 있다. 또한, 반도체 장치의 소비 전력을 감소시킬 수 있다.By using the OS transistor as the transistor included in the semiconductor device, the semiconductor device can be stable in operation and high in reliability. In addition, power consumption of the semiconductor device can be reduced.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.The present embodiment can be implemented in appropriate combination with other embodiments.
(실시 형태 2)(Embodiment 2)
본 실시 형태에서는, 실시 형태 1에서 설명한 FF 회로(201)와는 다른 구성을 갖는 FF 회로(261)에 대해서 설명한다.In the present embodiment, the
도 7은 FF 회로(261)의 구성을 도시하는 회로도이다. FF 회로(261)는 실시 형태 1에서 설명한 FF 회로(201)의 노드(212) 및 노드(217)에 용량 소자(252) 및 용량 소자(253)를 부가하여 수득하였다.7 is a circuit diagram showing the configuration of the
FF 회로(261)에서, 용량 소자(252)의 한쪽 전극은 노드(212)과 전기적으로 접속되고, 용량 소자(252)의 다른 쪽 전극은 공통 전위가 공급되는 공통 전극과 전기적으로 접속되어 있다. 또한, 용량 소자(253)의 한쪽 전극은 노드(217)과 전기적으로 접속되고, 용량 소자(253)의 다른 쪽 전극은 공통 전위가 공급되는 공통 전극과 전기적으로 접속되어 있다.In the
이 예에서는, 용량 소자(252) 및 용량 소자(253)의 다른 쪽 전극에 공통 전위가 공급된다. 용량 소자(252) 및 용량 소자(253)의 다른 쪽 전극에는 고정 전위가 공급되는 것이 바람직하다. 용량 소자(252) 및 용량 소자(253)의 다른 쪽의 전극에는 ＶＤＤ나 VSS가 공급될 수 있거나, 또는 서로 다른 전위가 공급될 수 있다.In this example, the common potential is supplied to the other electrodes of the
용량 소자(252) 및 용량 소자(253)를 부가함으로써, 노드(212) 및 노드(217)가 플로팅 상태일 때에도, 노드(212) 및 노드(217)의 전위는 보다 안정되게 유지하는 것이 가능하게 된다. 따라서, 반도체 장치의 신뢰성을 더 높일 수 있다.By adding the
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.The present embodiment can be implemented in appropriate combination with other embodiments.
(실시 형태 3)(Embodiment 3)
본 실시 형태에서는, 상기 실시 형태에서 설명한 분주 회로(200)와 다른 구성을 갖는 분주 회로(300)에 대해서 설명한다. 도 8의 (a)는 분주 회로(300)의 구성을 도시하는 블록도이며, FF 회로(301) 내지 FF 회로(303)가 3단 직렬로 접속되어 있다.In this embodiment, a
FF 회로(301) 내지 FF 회로(303) 각각은 클록 신호 입력부 CK, 클록 바 신호 입력부 CK바, 입력부 D, 출력부 Q 및 출력부 Q바를 포함한다. FF 회로(301)에서는, 클록 신호 입력부 CK가 단자부(311)과 전기적으로 접속되어 있다.Each of the
단자부(311)에는 특정 주파수를 갖는 클록 신호 CLK가 입력된다. 단자부(311)에 입력된 클록 신호 CLK는 클록 신호 입력부 CK를 통해 FF 회로(301)에 입력된다. 단자부(311)는 인버터(341)를 통해 클록 바 신호 입력부 CK바에 접속되어 있다. 단자부(311)에 클록 신호 CLK가 입력되면, 인버터(341)로부터 클록 신호 CLK의 반전 신호인 클록 바 신호 CLKB가 출력된다. 클록 바 신호 CLKB는 클록 바 신호 입력부 CK바를 통해 FF 회로(301)에 입력된다.The clock portion CLK having a specific frequency is input to the
FF 회로(301)의 출력부 Q는 노드(312)를 통해 FF 회로(302)의 클록 신호 입력부 CK과 전기적으로 접속되어 있다. 또한, FF 회로(301)의 출력부 Q바는 FF 회로(301)의 입력부 D 및 FF 회로(302)의 클록 바 신호 입력부 CK바과 전기적으로 접속되어 있다.The output part Q of the
FF 회로(302)의 출력부 Q는 노드(313)를 통해 FF 회로(303)의 클록 신호 입력부 CK과 전기적으로 접속되어 있다. 또한, FF 회로(302)의 출력부 Q바는 FF 회로(302)의 입력부 D 및 FF 회로(303)의 클록 바 신호 입력부 CK바과 전기적으로 접속되어 있다. FF 회로(303)의 출력부 Q는 단자부(314)과 전기적으로 접속되어 있다. FF 회로(303)의 출력부 Q바는 FF 회로(303)의 입력부 D과 전기적으로 접속되어 있다.The output part Q of the
도 8의 (b)는 FF 회로(301)의 구성을 도시하는 회로도다.FIG. 8B is a circuit diagram showing the configuration of the
도 8의 (b)에 나타내는 노드(316)는 클록 신호 입력부 CK에 상당한다. 또한, 노드(315)는 클록 바 신호 입력부 CK바에 상당한다. FF 회로(301)는 도 1의 (b)에 나타낸 FF 회로(201)와는, 인버터(221)가 생략되고 외부로부터 클록 바 신호CLKB가 입력되는 점이 상이하다. 제2 단 또는 제2 단 이후의 FF 회로에는, 전단의 FF 회로의 출력부 Q바에서 출력되는 신호를 클록 바 신호 CLKB로서 사용할 수 있다.The
FF 회로(301)에는 인버터(221)가 제공되어 있지 않으므로, FF 회로(201)보다 점유 면적을 작게 할 수 있다. 즉, 분주 회로(300)는 분주 회로(200)보다 점유 면적을 작게 할 수 있다. 그 밖의 회로 구성이나 동작 방법은 FF 회로(201)와 마찬가지일 수 있기 때문에, 그 설명은 생략한다.Since the
본 실시 형태는 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.This embodiment can be implemented in appropriate combination with any of the other embodiments.
(실시 형태 4)(Fourth Embodiment)
본 실시 형태에서는, 본 발명의 일 실시 형태에 다른 반도체 장치의 하나인, CPU의 구조에 대해서 설명한다.In this embodiment, a structure of a CPU, which is one of semiconductor devices according to one embodiment of the present invention, will be described.
도 11은 본 실시 형태의 CPU의 구조를 나타낸다. 도 11에 도시하는 CPU는 기판(9900) 위에 ALU(9901), ALU 제어기(9902), 명령어 디코더(9903), 인터럽트 제어기(9904), 타이밍 제어기(9905), 레지스터(9906), 레지스터 제어기(9907), 버스 인터페이스(9908), 재기입 가능한 ROM(9909) 및 ROM 인터페이스(ROM I/F)(9920)를 주로 포함한다. 또한, ROM(909) 및 ROM 인터페이스(920)는 다른 칩 위에 설치해도 좋다. 물론, 도 11에 도시하는 CPU는 그 구조를 간략화해서 나타낸 일례에 지나지 않으며, 실제의 CPU는 그 용도에 따라 다양한 구조를 가질 수 있다.Fig. 11 shows the structure of the CPU of this embodiment. The CPU shown in FIG. 11 includes an
버스 인터페이스(9908)를 통해 CPU에 입력된 명령어는 명령어 디코더(9903)에 입력되어 디코드된 후, ALU 제어기(9902), 인터럽트 제어기(9904), 레지스터 제어기(9907) 및 타이밍 제어기(9905)에 입력된다.Instructions input to the CPU through the
ALU 제어기(9902), 인터럽트 제어기(9904), 레지스터 제어기(9907) 및 타이밍 제어기(9905)는 디코드된 명령어에 기초하여 각종 제어를 행한다. 구체적으로는, ALU 제어기(9902)는 ALU(9901)의 구동을 제어하기 위한 신호를 생성한다. CPU가 프로그램을 실행하는 중에, 인터럽트 제어기(9904)는 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선 순위나 마스크 상태에 기초하여 처리한다. 레지스터 제어기(9907)는 레지스터(9906)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(9906)로부터/에 데이터를 판독/기입한다.The ALU controller 9902, the interrupt
타이밍 제어기(9905)는 상기 실시 형태에서 설명한 구성을 갖는 분주 회로를 포함하고, ALU(9901), ALU 제어기(9902), 명령어 디코더(9903), 인터럽트 제어기(9904) 및 레지스터 제어기(9907)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 제어기(9905)는 기준 클록 신호 CLK1을 기초로 하여 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부(분주 회로)를 구비하며, 클록 신호 CLK2를 상기 각종 회로에 입력한다.The
CPU의 구조에 상기 실시 형태에서 나타낸 분주 회로를 사용함으로써, CPU의 점유 면적을 감축시키는 것이 가능하고, 소비 전력의 감소를 행할 수 있다.By using the frequency divider circuit shown in the above embodiment for the structure of the CPU, the occupied area of the CPU can be reduced, and power consumption can be reduced.
본 실시 형태에서는 CPU를 예로 들어 설명했지만, 본 발명의 분주 회로는 CPU에 한정되지 않고, 마이크로프로세서, 화상 처리 회로, 디지털 신호 프로세서(DSP), 필드 프로그래머블 게이트 에레이(FPGA) 등의 LSI에도 사용 가능하다.In the present embodiment, the CPU has been described as an example, but the division circuit of the present invention is not limited to the CPU, and can be used for LSIs such as microprocessors, image processing circuits, digital signal processors (DSPs), and field programmable gate arrays (FPGAs). Do.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.The present embodiment can be implemented in appropriate combination with other embodiments.
(실시 형태 5)(Embodiment 5)
본 실시 형태에서는, 상기 실시 형태에 설명한 FF 회로에 적용 가능한 트랜지스터의 구조 및 제작 방법에 대해서 도 12의 (a) 내지 (d), 도 13의 (a) 내지 (c), 도 14의 (a) 내지 (c) 및 도 15를 참조하여 기술하기로 한다. 트랜지스터의 예로는, OS 트랜지스터 및 채널이 형성되는 반도체 층으로서 실리콘을 이용한 트랜지스터가 포함된다. In this embodiment, FIGS. 12A to 12D, FIG. 13A to FIG. 13A, and FIG. 14A show a structure and a manufacturing method of a transistor applicable to the FF circuit described in the above embodiment. ) To (c) and FIG. 15. Examples of the transistor include a transistor using silicon as a semiconductor layer in which an OS transistor and a channel are formed.
도 12의 (a)에 도시한 바와 같이, 기판(700) 위에 절연막(701)과, 단결정의 반도체 기판으로부터 분리된 반도체막(702)을 형성한다.As shown in FIG. 12A, an insulating
기판(700)으로서 사용할 수 있는 재료에 대한 특별한 제한은 없지만, 재료는 적어도 나중에 행해질 가열 처리에 견딜 수 있는 정도의 내열성을 갖는 것이 필요하다. 예를 들어, 기판(700)으로서는, 퓨전(fusion) 프로세스나 플로트(float) 프로세스로 형성되는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판 등을 사용할 수 있다. 나중에 행해지는 가열 처리의 온도가 높은 경우에는, 유리 기판으로서 왜곡점이 730℃ 이상인 유리 기판을 사용하는 것이 바람직하다.There is no particular limitation on the material that can be used as the
본 실시 형태에서는, 반도체막(702)이 단결정 실리콘막인 것을 예를 들어 설명하였지만, 반도체막(702)은, 예를 들어, 비정질 반도체막, 또는 단결정 반도체막, 다결정 반도체막이나 미결정 반도체막 등의 결정성 반도체막일 수 있다. 반도체 재료로서는, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘 또는 갈륨 비소 등을 들 수 있다.In the present embodiment, the
이하, 트랜지스터(732)의 제작 방법에 대해서 설명한다. 구체적인 단결정 반도체막(702)의 제작 방법의 일례에 대해서 간단하게 설명한다. 우선, 단결정 반도체 기판인 본드 기판에 전계에 의해 가속되는 이온들을 포함하는 이온 빔을 주입하고, 본드 기판의 표면으로부터 일정한 깊이의 영역에 결정 구조의 무질서로 인해 국소적으로 취약화된 취화층(fragile layer)이 형성된다. 취화층이 형성되는 깊이는 이온 빔의 가속 에너지 및 이온 빔의 입사각에 의해 조절될 수 있다. 그리고, 본드 기판과 절연막(701)이 형성된 기판(700)을 이들 사이에 절연막(701)이 개재시키면서 서로 접합시킨다. 본드 기판과 기판(700)을 서로 중첩시킨 후, 본드 기판과 기판(700)의 일부에, 1 N/㎠ 이상 500 N/㎠ 이하, 바람직하게는 11 N/㎠ 이상 20 N/㎠ 이하 정도의 압력을 가하여 기판들을 서로 접합시킨다. 압력을 가하면, 그 부분부터 본드 기판과 절연막(701)의 접합이 시작되고, 최종적으로는 본드 기판과 절연막(701)이 서로 밀착되어 면 전체가 접합된다. 계속해서, 가열 처리를 행함으로써 취화층에 존재하는 미소 보이드끼리 결합되게 되어, 미소 보이드의 체적이 증대한다. 따라서, 본드 기판의 일부인 단결정 반도체막이 취화층을 따라 본드 기판으로부터 분리된다. 가열 처리는 기판(700)의 왜곡점을 초과하지 않는 온도에서 행한다. 그리고, 단결정 반도체막을 에칭 등에 의해 원하는 형상으로 가공함으로써, 반도체막(702)을 형성할 수 있다.Hereinafter, the manufacturing method of the
임계치 전압을 제어하기 위해서, 반도체막(702)에 붕소, 알루미늄이나 갈륨 등의 p형의 도전성을 부여하는 불순물 원소, 또는 인이나 비소 등의 n형의 도전성을 부여하는 불순물 원소를 첨가해도 좋다. 임계치 전압을 제어하기 위한 불순물 원소는 소정의 형상을 갖도록 에칭하기 전의 반도체막에 첨가하거나, 소정의 형상을 갖도록 에칭한 후의 반도체막(702)에 첨가해도 좋다. 또한, 임계치 전압을 제어하기 위한 불순물 원소는 본드 기판에 첨가해도 좋다. 또는, 임계치 전압을 대략 조정하기 위해 본드 기판에 불순물 원소를 첨가할 수 있고, 임계치 전압을 미세 조정하기 위해서는, 소정의 형상을 갖도록 에칭하기 전의 반도체막에 또는 소정의 형상을 갖도록 에칭한 후의 반도체막(702)에 불순물 원소를 첨가할 수 있다.In order to control the threshold voltage, an impurity element for imparting p-type conductivity such as boron, aluminum or gallium, or an impurity element for imparting n-type conductivity such as phosphorus or arsenic may be added to the
본 실시 형태에서는, 단결정의 반도체막을 사용하는 예에 대해서 설명하고 있지만, 본 발명은 이런 구조에만 한정되지 않음에 유념한다. 예를 들어, 절연막(701) 위에 기상 성장법을 사용해서 형성된 다결정, 미결정, 비정질의 반도체막을 사용해도 좋다. 이 반도체막을 공지된 기술에 의해 결정화해도 좋다. 공지된 결정화 방법으로서는, 레이저 빔을 사용한 레이저 결정화법, 촉매 원소를 사용하는 결정화법이 있다. 또는, 촉매 원소를 사용하는 결정화법과 레이저 결정화법을 조합해서 사용할 수도 있다. 석영과 같은 내열성이 우수한 기판을 사용하는 경우에는, 전열로를 사용한 열 결정화 방법, 적외광을 사용한 램프 가열 결정화법, 촉매 원소를 사용하는 결정화법 및 950℃ 정도의 고온 가열법 중 임의 방법을 조합할 수 있다.In this embodiment, an example in which a single crystal semiconductor film is used has been described, but the present invention is not limited to this structure. For example, a polycrystalline, microcrystalline, or amorphous semiconductor film formed by using the vapor phase growth method on the insulating
이어서, 도 12의 (b)에 도시한 바와 같이, 반도체막(702) 위에 게이트 절연막(703)을 형성한다. 이어서, 게이트 절연막(703) 위에 마스크(705)를 형성하고, 도전성을 부여하는 불순물 원소를 반도체막(702)의 일부에 첨가함으로써, 불순물 영역(704)을 형성한다.Subsequently, as shown in FIG. 12B, a
게이트 절연막(703)은 고밀도 플라즈마 처리, 열처리 등에 의해 반도체막(702)의 표면을 산화 또는 질화함으로써 형성될 수 있다. 고밀도 플라즈마 처리는, 예를 들어 He, Ar, Kr 또는 Xe 등의 불활성 가스와 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용해서 행한다. 이 경우, 플라즈마의 여기를 마이크로파의 도입에 의해 행함으로써, 낮은 전자 온도 및 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도의 플라즈마에 의해 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있음)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있음)에 의해 반도체막의 표면이 산화 또는 질화됨으로써, 1 ㎚ 내지 20 ㎚, 바람직하게는 5 ㎚ 내지 10 ㎚의 두께를 갖는 절연막이 반도체막에 접하도록 형성될 수 있다. 예를 들어, 아산화질소(N2O)를 Ar로 1 내지 3배(유량비) 희석하고, 10 Pa 내지 30 Pa의 압력으로 3 kW 내지 5 kW의 마이크로파(2.45 GHz) 전력을 인가해서, 반도체막(702)의 표면을 산화 또는 질화시킨다. 이런 처리에 의해, 1 ㎚ 내지 10 ㎚(바람직하게는 2 ㎚ 내지 6 ㎚)의 두께를 갖는 절연막이 형성된다. 또한, 아산화질소(N2O) 및 실란(SiH4)을 도입하고 10 Pa 내지 30 Pa의 압력으로 3 kW 내지 5 kW의 마이크로파(2.45 GHz) 전력을 인가해서 기상 성장법에 의해 산화질화규소막을 형성함으로써, 게이트 절연막을 형성한다. 고상(solid-phase) 반응 및 기상 성장법에 의한 반응을 조합하여, 계면 준위 밀도가 낮고 절연 내압이 우수한 게이트 절연막을 형성할 수 있다.The
상술한 고밀도 플라즈마 처리에 의한 반도체막의 산화 또는 질화는 고상 반응에 의해 진행한다. 따라서, 게이트 절연막(703)과 반도체막(702)의 계면 준위 밀도를 극히 낮게 할 수 있다. 또한, 고밀도 플라즈마 처리에 의해 반도체막(702)을 직접 산화 또는 질화함으로써, 형성되는 절연막의 두께의 편차를 억제할 수 있다. 또한, 반도체막이 결정성을 갖는 경우, 반도체막의 표면이 고밀도 플라즈마 처리에 의한 고상 반응에 의해 산화되어 결정립계에서만 산화가 빠르게 진행하는 것을 억제하므로; 균일성이 좋고, 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 게이트 절연막의 일부 또는 전부가 고밀도 플라즈마 처리에 의해 형성되는 절연막을 포함하는 트랜지스터의 특성 편차를 억제할 수 있다.Oxidation or nitriding of the semiconductor film by the high-density plasma treatment described above proceeds by solid phase reaction. Therefore, the interface state density of the
게이트 절연막(703)은, 플라즈마 CVD법 또는 스퍼터링법 등에 의해 산화 규소, 질화규소, 질화산화규소, 산화질화규소, 산화 알루미늄, 질화알루미늄, 산화지르코늄, 산화이트륨, 산화란탄, 산화세슘, 산화탄탈, 산화마그네슘, 산화하프늄, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함하는 막을 사용하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.The
또한, 본 명세서에서, 산화질화물은 질소보다 산소의 함유량이 많은 물질을 의미하며, 질화산화물은 산소보다 질소의 함유량이 많은 물질을 의미한다.In addition, in the present specification, oxynitride means a material containing more oxygen than nitrogen, and nitride oxide means a material containing more nitrogen than oxygen.
게이트 절연막(703)의 두께는, 예를 들어, 1 ㎚ 이상 100 ㎚ 이하, 바람직하게는 10 ㎚ 이상 50 ㎚ 이하로 할 수 있다. 본 실시 형태에서는, 플라즈마 CVD법에 의해 산화 규소를 포함하는 단층의 절연막을 게이트 절연막(703)으로서 형성한다.The thickness of the
계속해서, 마스크(705)를 제거한 후, 도 12의 (c)에 도시한 바와 같이, 게이트 절연막(703)의 일부를 제거하고, 불순물 영역(704)과 중첩하는 영역에 에칭 등에 의해 개구(706)를 형성한다. 그 후에, 게이트 전극(707) 및 도전막(708)을 형성한다.Subsequently, after the
개구(706)를 덮도록 도전막을 형성한 후 소정의 형상으로 가공함으로써, 게이트 전극(707) 및 도전막(708)을 형성할 수 있다. 도전막(708)은 개구(706)에서 불순물 영역(704)과 접하고 있다. 도전막은 CVD법, 스퍼터링법, 증발법, 스핀 코팅법 등을 사용하여 형성될 수 있다. 도전막으로서는, 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb), 마그네슘(Mg) 등을 사용할 수 있다. 또는, 상기 금속을 주성분으로 함유하는 합금 또는 상기 금속을 함유하는 화합물을 사용해도 좋다. 또는, 도전막은 도전성을 부여하는 인 등의 불순물 원소를 도핑한 다결정 규소 등의 반도체를 사용해서 형성해도 좋다.The
본 실시 형태에서는 게이트 전극(707) 및 도전막(708)을 단층의 도전막을 사용하여 형성하고 있지만, 본 실시 형태는 이런 구조에만 한정되지 않음에 유념한다. 게이트 전극(707) 및 도전막(708)은 적층된 복수의 도전막으로 형성될 수 있다.In the present embodiment, the
2개의 도전막의 조합으로서, 제1 도전막에 질화 탄탈륨 또는 탄탈륨을 사용할 수 있으며, 제2 도전막에 텅스텐을 사용할 수 있다. 상기 예의 이외에, 질화 텅스텐과 텅스텐, 질화 몰리브덴과 몰리브덴, 알루미늄과 탄탈륨, 알루미늄과 티타늄 등의 조합을 들 수 있다. 텅스텐 및 질화 탄탈륨은 내열성이 높기 때문에, 2층의 도전막을 형성한 후에, 열 활성화를 목적으로 한 가열 처리를 행할 수 있다. 또는, 2층의 도전막의 조합으로서, 예를 들어, n형의 도전성을 부여하는 불순물 원소가 도핑된 규소와 니켈 실리사이드, n형의 도전성을 부여하는 불순물 원소가 도핑된 규소와 텅스텐 실리사이드 등을 사용할 수 있다.As a combination of the two conductive films, tantalum nitride or tantalum can be used for the first conductive film, and tungsten can be used for the second conductive film. In addition to the above examples, there may be mentioned a combination of tungsten nitride and tungsten, molybdenum nitride and molybdenum, aluminum and tantalum, aluminum and titanium. Since tungsten and tantalum nitride have high heat resistance, after forming two layers of conductive films, heat treatment for the purpose of thermal activation can be performed. Alternatively, as a combination of two layers of conductive films, for example, silicon and nickel silicide doped with an impurity element imparting n-type conductivity, silicon and tungsten silicide doped with an impurity element imparting n-type conductivity can be used. Can be.
3개의 도전막을 적층하는 3층 구조를 사용하는 경우에는, 몰리브덴 막, 알루미늄 막 및 몰리브덴 막의 적층 구조를 채용하면 좋다.In the case of using a three-layer structure in which three conductive films are laminated, a laminated structure of molybdenum film, aluminum film and molybdenum film may be adopted.
또는, 게이트 전극(707) 및 도전막(708)은 산화인듐, 산화인듐과 산화주석의 혼합물, 산화인듐과 산화아연의 혼합물, 산화아연, 산화아연 알루미늄, 산질화 아연 알루미늄, 또는 산화아연 갈륨 등의 투광성 산화물 도전막일 수 있다.Alternatively, the
또는, 마스크를 사용하지 않고, 액적 토출법을 사용해서 선택적으로 게이트 전극(707) 및 도전막(708)을 형성해도 좋다. 액적 토출법이란, 소정의 조성물을 함유하는 액적을 가는 구멍(orifice)으로부터 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범주에 포함된다.Alternatively, the
또한, 게이트 전극(707) 및 도전막(708)은, 도전막을 형성하고 그 도전막을 유도 결합형 플라즈마(ICP: Inductively Coupled Plasma)을 사용한 건식 에칭법을 사용하고 에칭 조건(예를 들어, 코일형 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극 온도)을 적절히 조절하여 원하는 테이퍼 형상으로 에칭함으로써 형성될 수 있다. 또한, 테이퍼 형상의 각도 등은 마스크의 형상에 의해서도 제어될 수 있다. 에칭용 가스로서는, 염소, 염화 붕소, 염화 규소 또는 사염화 탄소등의 염소계 가스; 4불화 탄소, 불화 황 또는 불화질소 등의 불소계 가스; 또는 산소를 적절히 사용할 수 있음에 유념한다.In addition, the
이어서, 도 12의 (d)에 도시한 바와 같이, 게이트 전극(707) 및 도전막(708)을 마스크로 사용하여 하나의 도전성을 부여하는 불순물 원소를 반도체막(702)에 첨가함으로써, 게이트 전극(707)과 중첩하는 채널 형성 영역(710), 채널 형성 영역(710)을 사이에 끼운 한 쌍의 불순물 영역(709) 및 불순물 영역(704)의 일부에 불순물 원소를 더 첨가시켜 얻어진 불순물 영역(711)이 반도체막(702)에 형성된다.Subsequently, as shown in FIG. 12D, the
본 실시 형태에서는, 반도체막(702)에 p형을 부여하는 불순물 원소(예를 들어, 붕소)를 첨가하는 경우를 예로 들어 설명한다.In this embodiment, the case where an impurity element (for example, boron) which gives a p-type is added to the
계속해서, 도 13의 (a)에 도시한 바와 같이, 게이트 절연막(703), 게이트 전극(707) 및 도전막(708)을 덮도록 절연막(712 및 713)을 형성한다. 구체적으로는, 절연막(712 및 713)은, 산화 규소, 질화규소, 질화산화규소, 산화질화규소, 질화알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 산화하프늄, 산화지르코늄, 산화이트륨, 산화란탄, 산화세슘, 산화탄탈, 산화마그네슘 등의 무기의 절연막의 단층 또는 적층을 사용하여 형성될 수 있다. 절연막(712 및 713)은 바람직하게는 유전율이 낮은(low-k) 재료로 형성되어 전극이나 배선의 중첩에 기인하는 용량을 충분히 감소시킨다. 절연막(712 및 713)으로서, 상기 재료를 함유한 다공성 절연막을 사용할 수 있음에 유의한다. 다공성의 절연막은 치밀한 절연막보다 유전율이 낮기 때문에, 전극이나 배선에 기인하는 기생 용량을 더욱 감소시킬 수 있다.Subsequently, as shown in FIG. 13A, insulating
본 실시 형태에서는, 절연막(712)으로서 산화질화규소, 절연막(713)으로서 질화산화규소를 사용하는 예를 설명한다. 또한, 본 실시 형태에서는 게이트 전극(707) 및 도전막(708) 위에 절연막(712, 713)을 형성하는 예를 설명하지만, 본 발명에서는, 게이트 전극(707) 및 도전막(708) 위에 하나의 절연막만을 형성하고 있어도 좋고, 또는 3층 이상의 복수의 절연막을 적층하고 있어도 좋다.In this embodiment, an example in which silicon oxynitride is used as the insulating
계속해서, 도 13의 (b)에 도시한 바와 같이, 절연막(712, 713)에 CMP(화학적 기계 연마) 또는 에칭 처리를 행함으로써, 게이트 전극(707) 및 도전막(708)의 표면을 노출시킨다. 또한, 후에 형성되는 트랜지스터(731)의 특성을 향상시키기 위해, 절연막(712, 713)의 표면은 가능한 한 평탄하게 하는 것이 바람직하다.Subsequently, as illustrated in FIG. 13B, the surfaces of the
상술된 공정에 의해, 트랜지스터(732)를 형성할 수 있다.By the above-described process, the
계속해서, 트랜지스터(731)의 형성 방법에 대해서 설명한다. 우선, 도 13의 (c)에 도시한 바와 같이, 절연막(712) 또는 절연막(713) 위에 산화물 반도체층(716)을 형성한다.Subsequently, a method of forming the
산화물 반도체층(716)은 절연막(712, 713) 위에 형성된 산화물 반도체막을 원하는 형상으로 가공함으로써 형성될 수 있다. 구체적으로는, 산화물 반도체막 위에 포토리소그래피법이나 잉크젯법 등의 공지된 기술에 의해 원하는 패턴의 레지스트 마스크를 형성한다. 건식 에칭법이나 습식 에칭법 등의 공지된 기술에 의해 산화물 반도체막의 불필요한 부분을 선택적으로 제거한다. 이러한 방식으로, 산화물 반도체층(716)을 형성하면 좋다.The
산화물 반도체막은 스퍼터링법, 증착법(evaporation method), PCVD법, PLD법, ALD법, MBE법 등에 의해 형성될 수 있다. 산화물 반도체막의 두께는 2㎚ 이상 200㎚ 이하, 바람직하게는 3㎚ 이상 50㎚ 이하, 더욱 바람직하게는 3㎚ 이상 20㎚ 이하로 한다.The oxide semiconductor film can be formed by a sputtering method, an evaporation method, a PCVD method, a PLD method, an ALD method, an MBE method, or the like. The thickness of the oxide semiconductor film is 2 nm or more and 200 nm or less, preferably 3 nm or more and 50 nm or less, more preferably 3 nm or more and 20 nm or less.
산화물 반도체막을 스퍼터링법에 의해 형성하는 경우, 타깃으로서 예를 들어 In과 Zn을 포함하는 금속 산화물을 사용할 수 있다. 스퍼터링 가스로서, 희가스(전형적으로, 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 사용할 수 있다. 스퍼터링 가스로서 희가스와 산소의 혼합 가스를 사용하는 경우에는, 산소 가스의 비율을 30 체적％ 이상, 바람직하게는 50 체적％ 이상, 더욱 바람직하게는 80 체적％ 이상으로 한다. 산화물 반도체막은 얇을수록, 트랜지스터의 단채널 효과가 저감된다. 단, 산화물 반도체막이 너무 얇으면, 산화물 반도체막은 계면 산란의 영향이 상당히 강해지므로, 전계 효과 이동도의 저하가 일어날 수 있다.When forming an oxide semiconductor film by sputtering method, the metal oxide containing In and Zn can be used as a target, for example. As the sputtering gas, a rare gas (typically argon), oxygen, or a mixed gas of rare gas and oxygen can be used. In the case of using a mixed gas of rare gas and oxygen as the sputtering gas, the ratio of oxygen gas is set to 30 vol% or more, preferably 50 vol% or more, and more preferably 80 vol% or more. The thinner the oxide semiconductor film, the shorter the channel effect of the transistor is. However, if the oxide semiconductor film is too thin, the influence of the interfacial scattering becomes significantly stronger, and thus the field effect mobility may decrease.
또한, 산화물 반도체막을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역스퍼터링에 의해, 절연막(712, 713)의 표면의 진애를 제거하는 것이 바람직하다. 역스퍼터링은, 타깃측에 전압을 인가하지 않고, 아르곤 분위기에서 기판측에 RF 전원을 사용해서 전압을 인가해서 기판 근방에 플라즈마를 형성해서 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기 등을 사용해도 좋다. 대안적으로, 아르곤 분위기에 산소, 아산화질소 등을 첨가한 분위기에서 행해도 좋다. 또한, 대안적으로, 아르곤 분위기에 염소, 사불화탄소 등을 첨가한 분위기에서 행해도 좋다.In addition, before forming the oxide semiconductor film by the sputtering method, it is preferable to remove dust on the surfaces of the insulating
산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 재료를 사용하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기적 특성의 편차(variation)를 저감시키기 위한 스테빌라이저로서, 추가적으로 갈륨(Ga)을 포함하는 것이 바람직하다. 스테빌라이저로서 주석(Sn)을 포함하는 것이 바람직하다. 스테빌라이저로서 하프늄(Hf)을 포함하는 것이 바람직하다. 스테빌라이저로서 알루미늄(Al)을 포함하는 것이 바람직하다.As the oxide semiconductor, it is preferable to use a material containing at least indium (In) or zinc (Zn). In addition, it is preferable to further contain gallium (Ga) as a stabilizer for reducing the variation of the electrical characteristics of the transistor using the oxide semiconductor. It is preferable to include tin (Sn) as a stabilizer. It is preferable to include hafnium (Hf) as a stabilizer. It is preferable to contain aluminum (Al) as a stabilizer.
다른 스테빌라이저로서, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho),에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 및 루테튬(Lu) 등의 란타노이드 중 하나 또는 복수의 종이 포함될 수 있다.Other stabilizers include lanthanum (La), cerium (Ce), praseodymium (Pr), neodymium (Nd), samarium (Sm), europium (Eu), gadolinium (Gd), terbium (Tb), dysprosium (Dy), One or a plurality of species of lanthanoids such as holmium (Ho), erbium (Er), thulium (Tm), ytterbium (Yb) and lutetium (Lu) may be included.
산화물 반도체로서, 예를 들어, 산화인듐, 산화주석, 산화아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물 또는 In-Ga계 산화물 등의 2원계 금속 산화물, In-Ga-Zn계 산화물(IGZO로도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물 또는 In-Lu-Zn계 산화물 등의 3원계 금속 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물 또는 In-Hf-Al-Zn계 산화물 등의 4원계 금속 산화물을 사용할 수 있다. 또한, 상기 산화물 반도체에 SiO2를 포함시켜도 좋다.As the oxide semiconductor, for example, indium oxide, tin oxide, zinc oxide, In—Zn oxide, Sn—Zn oxide, Al—Zn oxide, Zn—Mg oxide, Sn—Mg oxide, In—Mg Binary metal oxides such as oxides or In-Ga oxides, In-Ga-Zn oxides (also referred to as IGZO), In-Al-Zn oxides, In-Sn-Zn oxides, Sn-Ga-Zn Oxide, Al-Ga-Zn oxide, Sn-Al-Zn oxide, In-Hf-Zn oxide, In-La-Zn oxide, In-Ce-Zn oxide, In-Pr-Zn oxide , In-Nd-Zn oxide, In-Sm-Zn oxide, In-Eu-Zn oxide, In-Gd-Zn oxide, In-Tb-Zn oxide, In-Dy-Zn oxide, In Ternary metal oxides such as -Ho-Zn oxides, In-Er-Zn oxides, In-Tm-Zn oxides, In-Yb-Zn oxides, or In-Lu-Zn oxides, In-Sn-Ga -Zn-based oxide, In-Hf-Ga-Zn-based oxide, In-Al-Ga-Zn-based oxide, In-Sn-Al-Zn-based oxide, In-Sn-Hf-Zn-based oxide or In-Hf-Al -Quaternary metal oxides such as Zn-based oxides Can be used. Further, SiO 2 may be included in the oxide semiconductor.
또한, 여기서, 예를 들어 "In-Ga-Zn계 산화물"은 In과 Ga와 Zn을 주성분으로 포함하는 산화물을 의미하고, In과 Ga와 Zn의 비율에 대한 특별한 제한은 없다. In-Ga-Zn계 산화물은 In과 Ga와 Zn 이외의 다른 금속 원소를 포함할 수도 있다.Here, for example, "In-Ga-Zn-based oxide" means an oxide containing In, Ga, and Zn as main components, and there is no particular limitation on the ratio of In, Ga, and Zn. The In—Ga—Zn-based oxide may contain other metal elements other than In, Ga, and Zn.
또한, 산화물 반도체로서, InMO3(ZnO)m (m>0)으로 표현되는 재료를 사용해도 좋다. 또한, M은 Sn, Zn, Ga, Fe, Ni, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 산화물 반도체로서, In3SnO5(ZnO)n (n>0)으로 표현되는 재료를 사용해도 좋다.As the oxide semiconductor, a material represented by InMO 3 (ZnO) m (m> 0) may be used. M represents one metal element or a plurality of metal elements selected from Sn, Zn, Ga, Fe, Ni, Mn and Co. As the oxide semiconductor, a material represented by In 3 SnO 5 (ZnO) n (n> 0) may be used.
예를 들어, In: Ga: Zn=1: 1: 1 또는 In: Ga: Zn=2: 2: 1의 원자수비(atomic ratio)의 In-Ga-Zn계 산화물, 또는 그 조성의 근방의 조성을 갖는 산화물들 중 임의의 것을 사용할 수 있다. 또는, In: Sn: Zn=1: 1: 1, In: Sn: Zn=2: 1: 3 또는 In: Sn: Zn=2: 1: 5의 원자수비의 In-Sn-Zn계 산화물, 또는 그 조성의 근방의 조성을 갖는 산화물들 중 임의의 것을 사용하면 좋다.For example, an In-Ga-Zn oxide having an atomic ratio of In: Ga: Zn = 1: 1: 1 or In: Ga: Zn = 2: 1: 1, or a composition near the composition Any of the oxides may be used. Or an In-Sn-Zn oxide having an atomic ratio of In: Sn: Zn = 1: 1: 1, In: Sn: Zn = 2: 1: 3 or In: Sn: Zn = 2: 1: 5, or Any of oxides having a composition near that composition may be used.
그러나, 상기의 재료들에 한정되지 않고, 필요로 하는 반도체 특성(예컨데, 전계 효과 이동도, 임계값 및 격차)에 따라 적절한 조성의 재료를 사용하면 된다. 필요로 하는 반도체 특성을 얻기 위해, 캐리어 농도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 값으로 설정하는 것이 바람직하다.However, the material is not limited to the above materials, and a material having an appropriate composition may be used depending on the required semiconductor characteristics (eg, field effect mobility, threshold value, and gap). In order to obtain the required semiconductor characteristics, it is preferable to set the carrier concentration, the impurity concentration, the defect density, the atomic ratio of the metal element and oxygen, the bond distance between atoms, the density, and the like to appropriate values.
예를 들어, In-Sn-Zn계 산화물을 이용하는 경우 비교적 용이하게 높은 전계 효과 이동도가 얻어질 수 있다. 그러나,In-Ga-Zn계 산화물을 이용하는 경우에도, 벌크내 결함 밀도를 저감함으로써 전계 효과 이동도를 올릴 수 있다.For example, when using an In—Sn—Zn-based oxide, high field effect mobility can be obtained relatively easily. However, even when In-Ga-Zn-based oxides are used, the field effect mobility can be increased by reducing the defect density in the bulk.
또한, 예를 들어 "In, Ga, Zn의 원자수비가 In: Ga: Zn=a: b: c (a+b+c=1)를 포함하는 산화물의 조성이, In, Ga, Zn의 원자수비가 In: Ga: Zn=A: B: C (A+B+C=1)을 포함하는 산화물의 조성의 근방에 있다"라는 표현은 a, b, c가 이하의 식, (a-A)2+(b-B)2+(c-C)2≤r2를 만족하는 것을 의미하고, r는 예를 들어 0.05일 수 있다. 이는 다른 산화물에도 적용된다.Further, for example, "The composition of the oxide whose atomic ratio of In, Ga, Zn contains In: Ga: Zn = a: b: c (a + b + c = 1) is an atom of In, Ga, Zn The expression is in the vicinity of the composition of the oxide containing In: Ga: Zn = A: B: C (A + B + C = 1) ”, where a, b and c are the following formulas (aA) 2 It means that + (bB) 2 + (cC) 2 ≤ r 2 , r may be 0.05, for example. This also applies to other oxides.
또한, 산화물 반도체로서 In-Zn계 산화물 반도체를 사용하는 경우, In/Zn의 범위가 0.5 내지 50, 바람직하게는 1 내지 20, 더욱 바람직하게는 1.5 내지 15이도록 원자수비를 설정한다. Zn의 원자수비를 바람직한 상기 범위로 하면, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 여기서, 화합물의 원자수비가 In: Zn: O=X: Y: Z일 때, Z>1.5X+Y의 관계가 만족된다.In the case of using an In—Zn-based oxide semiconductor as the oxide semiconductor, the atomic ratio is set so that the range of In / Zn is 0.5 to 50, preferably 1 to 20, and more preferably 1.5 to 15. When the atomic ratio of Zn is set within the above preferable range, the electric field effect mobility of the transistor can be improved. Here, when the atomic ratio of the compound is In: Zn: O = X: Y: Z, the relationship of Z> 1.5X + Y is satisfied.
본 실시 형태에서는, In(인듐), Ga(갈륨) 및 Zn(아연)을 포함하는 금속 산화물 타깃을 사용한 스퍼터링법에 의해 얻어지는, 두께 30㎚의 In-Ga-Zn계 산화물 반도체 박막을 산화물 반도체막으로서 사용한다. 상기 타깃으로서, 예를 들어 원자수비가 In: Ga: Zn=1: 1: 0.5, In: Ga: Zn=1: 1: 1 또는 In: Ga: Zn=1: 1: 2인 타깃을 사용할 수 있다. 또한, 산화물 반도체를 형성하기 위해 사용되는 금속 산화물 타깃의 상대밀도는 90％ 이상 100％ 이하, 바람직하게는 95％ 이상 100％ 미만이다. 상대밀도가 높은 타깃을 사용함으로써, 치밀한(dense) 산화물 반도체막을 형성할 수 있다. In-Ga-Zn계 산화물은 IGZO라 칭할 수 있다.In this embodiment, an In-Ga-Zn-based oxide semiconductor thin film having a thickness of 30 nm obtained by a sputtering method using a metal oxide target containing In (indium), Ga (gallium), and Zn (zinc) is an oxide semiconductor film. Used as As the target, for example, a target having an atomic ratio of In: Ga: Zn = 1: 1: 0.5, In: Ga: Zn = 1: 1: 1 or In: Ga: Zn = 1: 1: 2 can be used. have. The relative density of the metal oxide target used to form the oxide semiconductor is 90% or more and 100% or less, preferably 95% or more and less than 100%. By using a target having a high relative density, a dense oxide semiconductor film can be formed. In-Ga-Zn-based oxide may be referred to as IGZO.
산화물 반도체막으로서 In-Sn-Zn계 산화물의 박막을 사용하는 경우에는, In-Sn-Zn계 산화물을 스퍼터링법으로 형성하기 위한 타깃은 In: Sn: Zn이 원자수비로 1: 2: 2, 2: 1: 3, 1: 1: 1 또는 20: 45: 35 등의 조성비를 가질 수 있다.In the case where an In-Sn-Zn-based oxide thin film is used as the oxide semiconductor film, the target for forming the In-Sn-Zn-based oxide by sputtering is In: Sn: Zn in an atomic ratio of 1: 2: 2, 2: 1: 3, 1: 1: 1, or 20: 45: 35 or the like.
또한, In(인듐) 및 Zn(아연)을 포함하는 타깃을 사용해서 산화물 반도체막을 형성하는 경우, 타깃의 원자수비는 In/Zn이 0.5 이상 50 이하, 바람직하게는 1 이상 20 이하, 더욱 바람직하게는 1.5 이상 15 이하이다. Zn의 비율을 상기 범위 내에 유지함으로써, 전계 효과 이동도의 향상을 실현할 수 있다.In the case where the oxide semiconductor film is formed using a target containing In (indium) and Zn (zinc), the atomic ratio of the target is from 0.5 to 50, preferably from 1 to 20, more preferably from In / Zn. Is 1.5 or more and 15 or less. By keeping the ratio of Zn within the above range, it is possible to realize an improvement in the field effect mobility.
본 실시 형태에서는, 감압 상태로 유지된 성막실 내에 기판을 유지하고, 성막실 내의 잔류 수분을 제거하고, 수소 및 물이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 사용해서 산화물 반도체막을 형성한다. 스퍼터링 가스는 고순도화된 가스를 사용하는 것이 바람직하다. 예를 들어, 스퍼터링 가스로서 아르곤을 사용하는 경우에는, 순도 9N, 노점 -121도, 함유 H2O량 0.1ppb 이하, 함유 H2양 0.5ppb 이하가 바람직하다. 스퍼터링 가스로서 산소를 사용하는 경우에는, 순도 8N, 노점 -112도, 함유 H2O량 1ppb 이하, 함유 H2양 1ppb 이하가 바람직하다.In this embodiment, the substrate is held in the deposition chamber maintained at a reduced pressure, residual water in the deposition chamber is removed, a sputtering gas from which hydrogen and water have been removed is introduced, and an oxide semiconductor film is formed using the target. As the sputtering gas, it is preferable to use a highly purified gas. For example, when argon is used as a sputtering gas, purity of 9N, dew point -121 degrees, containing H 2 O amount of 0.1 ppb or less and containing H 2 amount of 0.5 ppb or less are preferable. When oxygen is used as the sputtering gas, the purity is 8N, the dew point is -112 degrees, the amount of H 2 O contained is 1 ppb or less, and the amount of H 2 contained is 1 ppb or less.
산화물 반도체막은 화학양론비에 대해 산소량을 과잉으로 포함하면 바람직하다. 산소량을 화학양론비에 비해 과잉으로 함으로써, 산화물 반도체의 산소 결손에 기인하는 캐리어의 생성을 억제할 수 있다.It is preferable that the oxide semiconductor film contain an excessive amount of oxygen with respect to the stoichiometric ratio. By making oxygen amount excess compared with stoichiometric ratio, production | generation of the carrier resulting from the oxygen deficiency of an oxide semiconductor can be suppressed.
성막 시에, 기판 온도를 100도 이상 600도 이하, 바람직하게는 200도 이상 400도 이하로 해도 좋다. 기판을 가열하는 상태에서 산화물 반도체막을 형성함으로써, 형성된 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 성막실 내의 잔류 수분을 제거하기 위해, 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 크라이오(cryopump) 펌프, 이온 펌프, 또는 티타늄 서블리메이션(sublimation) 펌프를 사용하는 것이 바람직하다. 배기 수단으로서는, 터보 펌프에 콜드 트랩을 제공한 것이어도 좋다. 크라이오 펌프를 사용해서 성막실 내의 가스를 배기하면, 예를 들어 수소 원자, 물(H2O) 등의 수소 원자를 포함하는 화합물(보다 바람직하게는, 탄소 원자를 포함하는 화합물도) 등이 제거됨으로써, 성막실에서 형성된 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.At the time of film formation, the substrate temperature may be 100 degrees or more and 600 degrees or less, preferably 200 degrees or more and 400 degrees or less. By forming the oxide semiconductor film while the substrate is heated, the impurity concentration contained in the formed oxide semiconductor film can be reduced. In addition, damage caused by sputtering is reduced. In order to remove the residual moisture in the film formation chamber, it is preferable to use a vacuum pump of the adsorption type. For example, it is preferable to use a cryopump pump, an ion pump, or a titanium sublimation pump. As the exhaust means, a cold trap may be provided to the turbopump. When the gas in the deposition chamber is exhausted using a cryopump, for example, a compound containing a hydrogen atom such as a hydrogen atom or water (H 2 O) (more preferably, a compound containing a carbon atom), etc. By removing it, the density | concentration of the impurity contained in the oxide semiconductor film formed in the film-forming chamber can be reduced.
성막 조건의 일례는 다음과 같다. 기판과 타깃 사이의 거리를 100mm, 압력 0.6Pa, DC 전원의 전력 0.5kW, 스퍼터링 가스로서 산소(산소 유량 비율 100％)를 사용한다. 또한, 펄스 직류(DC) 전원을 사용하면, 성막 시에 발생하는 진애를 경감할 수 있고, 막 두께를 균일하게 할 수 있으므로 바람직하다.An example of film formation conditions is as follows. Oxygen (oxygen
또한, 스퍼터링 장치의 성막실의 누설 레이트를 1×10-10Pa·m3/초 이하로 설정하면, 스퍼터링에 의해 성막되고 있는 산화물 반도체막에의, 알칼리 금속, 수소화물 등의 불순물의 혼입을 저감할 수 있다. 또한, 배기계로서 흡착형의 진공 펌프를 사용함으로써, 배기계로부터 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등의 불순물의 역류를 저감할 수 있다.When the leak rate of the film formation chamber of the sputtering apparatus is set to 1 × 10 -10 Pa · m 3 / sec or less, the incorporation of impurities such as alkali metals and hydrides into the oxide semiconductor film formed by sputtering is prevented. Can be reduced. In addition, by using an adsorption-type vacuum pump as the exhaust system, backflow of impurities such as alkali metals, hydrogen atoms, hydrogen molecules, water, hydroxyl groups, or hydrides from the exhaust system can be reduced.
타깃의 순도를, 99.99％ 이상으로 설정하면, 산화물 반도체막에 혼입되는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 수소화물 등을 저감할 수 있다. 또한, 당해 타깃을 사용하면, 산화물 반도체막에서, 리튬, 나트륨, 또는 칼륨 등의 알칼리 금속의 농도를 저감할 수 있다.When the purity of the target is set to 99.99% or more, alkali metals, hydrogen atoms, hydrogen molecules, water, hydroxyl groups, hydrides, etc. mixed in the oxide semiconductor film can be reduced. Moreover, when the said target is used, the density | concentration of alkali metals, such as lithium, sodium, or potassium, can be reduced in an oxide semiconductor film.
또한, 산화물 반도체막에 수소, 수산기 및 물이 가능한 한 포함되지 않도록 하기 위해서, 성막의 사전 처리로서, 스퍼터링 장치의 예비 가열실에서 절연막(712, 713)이 형성된 기판(700)을 예비 가열함으로써, 기판(700)에 흡착된 물 또는 수분 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 예비 가열의 온도는 100도 이상 400도 이하, 바람직하게는 150도 이상 300도 이하이다. 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열 처리는 생략할 수도 있다. 이 예비 가열은, 게이트 절연막(721)의 형성 전에, 도전막(719, 720)이 형성된 기판(700)에도 마찬가지로 행해질 수 있다.In addition, in order to prevent hydrogen, hydroxyl groups and water from being included in the oxide semiconductor film as much as possible, by preheating the
또한, 산화물 반도체층(716)을 형성하기 위한 에칭은 건식 에칭, 습식 에칭, 또는 건식 에칭 및 습식 에칭 양쪽을 사용해도 좋다. 건식 에칭에 사용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(Cl2), 삼염화붕소(BCl3), 사염화규소(SiCl4), 또는 사염화 탄소(CCl4) 등)이 사용되는 것이 바람직하다. 또한, 불소를 포함하는 가스(불소계 가스, 예를 들어 4불화탄소(CF4), 6불화황(SF6), 3불화질소(NF3), 또는 트리플루오로메탄(CHF3) 등), 취화수소(HBr),산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스들 중 임의의 것 등을 사용할 수 있다.In addition, the etching for forming the
건식 에칭법으로서는, 반응성 이온 에칭(RIE: Reactive Ion Etching)법을 사용할 수 있다. 또한, 플라즈마 생성을 위해, 용량 결합형 플라즈마(CCP: capacitively coupled plasma)법, 유도 결합형 플라즈마(ICP: inductively coupled plasma)법, 전자 이온가속기 공명(ECR: Electron Cyclotron Resonance) 플라즈마법, 헬리콘파 플라즈마(HWP: Helicon Wave Plasma)법, 마이크로파 여기 표면파 플라즈마(SWP: Surface Wave Plasma)법 등을 사용할 수 있다. 에칭으로서 건식 에칭법을 행하는 경우에는, 막이 원하는 형상으로 에칭될 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.As the dry etching method, a reactive ion etching (RIE) method can be used. In addition, for plasma generation, capacitively coupled plasma (CCP) method, inductively coupled plasma (ICP) method, Electron Cyclotron Resonance (ECR) plasma method, and helicon wave plasma (HWP: Helicon Wave Plasma) method, microwave excited surface wave plasma (SWP) method, etc. can be used. In the case of performing the dry etching method as etching, the etching conditions (the amount of power applied to the coil type electrode, the amount of power applied to the electrode on the substrate side, the electrode temperature on the substrate side, etc.) are appropriately adjusted so that the film can be etched into a desired shape. do.
습식 에칭에 사용하는 에칭액(etchant)으로서, 인산과 아세트산과 질산을 섞은 용액, 또는 시트르산이나 옥살산 등의 유기산을 사용할 수 있다. 본 실시 형태에서는, ITO-07N (KANTO CHEMICAL CO., INC. 제조)을 사용한다.As an etchant used for wet etching, a solution obtained by mixing phosphoric acid, acetic acid and nitric acid, or an organic acid such as citric acid or oxalic acid can be used. In this embodiment, ITO-07N (made by KANTO CHEMICAL CO., INC.) Is used.
산화물 반도체층(716)을 형성하기 위해 사용되는 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크가 필요하지 않으므로, 제조 비용을 저감할 수 있다.The resist mask used for forming the
또한, 다음 공정의 도전막을 형성하기 전에 역스퍼터링을 행하고, 산화물 반도체층(716) 및 절연막(712, 713)의 표면 위에 남겨진 레지스트 잔사 등을 제거하는 것이 바람직하다.In addition, it is preferable to perform reverse sputtering before forming the conductive film of the next step, and to remove resist residues and the like left on the surfaces of the
스퍼터링 등에 의해 형성된 산화물 반도체막은 어떤 경우에는 불순물로서의 물 또는 수소(수산기를 포함함)를 다량으로 포함한다. 물 또는 수소는 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에서 불순물로서 기능한다. 따라서, 본 발명의 일 형태에서는, 산화물 반도체막 내의 물 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)하기 위해서, 산화물 반도체층(716)에 대하여 감압 분위기, 질소나 희가스 등의 불활성 가스 분위기, 산소 가스 분위기, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 사용하여 측정했을 경우의 수분량이 20ppm(노점 환산으로 -55도) 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하임) 분위기에서 가열 처리를 실시한다.The oxide semiconductor film formed by sputtering or the like, in some cases, contains a large amount of water or hydrogen (including hydroxyl groups) as impurities. Since water or hydrogen tends to form donor levels, it functions as an impurity in the oxide semiconductor. Therefore, in one embodiment of the present invention, in order to reduce (dehydrate or dehydrogenate) impurities such as water or hydrogen in the oxide semiconductor film, the
산화물 반도체층(716)에 가열 처리를 실시함으로써, 산화물 반도체층(716) 중의 물 또는 수소를 탈리시킬 수 있다. 구체적으로는, 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만의 온도에서 가열 처리를 행하면 좋다. 예를 들어, 가열 처리는 500℃에서, 대략 3분간 이상 6분간 이하 정도에서 행하면 된다. 가열 처리에 RTA법을 사용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있으므로, 기판으로 유리 기판을 사용한 경우에도, 유리 기판의 왜곡점을 초과하는 온도에서도 처리를 행할 수 있다.By subjecting the
본 실시 형태에서는, 가열 처리 장치 중 하나인 전기로를 사용한다.In this embodiment, the electric furnace which is one of the heat processing apparatuses is used.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치 또는 LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용해서 가열 처리를 행하는 장치이다. 기체에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.The heat treatment apparatus is not limited to an electric furnace but may be provided with a device for heating the article to be treated by heat conduction from a heating element such as a resistance heating element or by thermal radiation. For example, a Rapid Thermal Anneal (RTA) device such as a Gas Rapid Thermal Anneal (GRTA) device or a Lamp Rapid Thermal Anneal (LRTA) device may be used. The LRTA apparatus is an apparatus for heating a target object by radiation of light (electromagnetic waves) emitted from a lamp such as a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high pressure sodium lamp, or a high pressure mercury lamp. A GRTA apparatus is an apparatus which heat-processes using high temperature gas. As the gas, a rare gas such as argon or an inert gas that does not react with the object to be processed by heat treatment such as nitrogen is used.
가열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입되는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도는 바람직하게는 6N(99.9999％) 이상, 보다 바람직하게는 7N(99.99999％) 이상(즉, 불순물 농도를 바람직하게는 1ppm 이하, 보다 바람직하게는 0.1ppm 이하)이다.In heat processing, it is preferable that nitrogen, or rare gases, such as helium, neon, argon, do not contain water, hydrogen, etc. Alternatively, the purity of nitrogen introduced into the heat treatment device or rare gas such as helium, neon, argon is preferably 6N (99.9999%) or more, more preferably 7N (99.99999%) or more (that is, impurity concentration is preferable). Is 1 ppm or less, more preferably 0.1 ppm or less).
이상의 공정에 의해, 산화물 반도체층(716) 중의 수소의 농도를 저감하고, 산화물 반도체층(716)을 고순도화할 수 있다.Through the above steps, the concentration of hydrogen in the
산화물 반도체층(716)을 형성한 후, 이온 주입법에 의해 산화물 반도체층에 산소를 도입해도 좋다. 또한, 산소의 도입은 플라즈마 도핑법에 의해 행해도 좋다. 구체적으로는, 고주파(RF)을 사용해서 산소를 플라즈마화하고, 산소 라디칼 및/또는 산소 이온을 산화물 반도체층(716)에 도입한다. 이때, 산화물 반도체층(716)이 형성되는 기판에 바이어스를 인가하면 바람직하다. 기판에 인가되는 바이어스를 크게 함으로써, 보다 깊이까지 산소를 도입할 수 있다.After the
플라즈마 도핑법에 의해 산화물 반도체층(716)에 도입되는 산소(산소 라디칼, 산소 원자, 및／또는 산소 이온)는 산소를 포함하는 가스를 사용해서 플라즈마 발생 장치로부터 공급되어도 좋고, 또는 오존 발생 장치로부터 공급되어도 좋다.Oxygen (oxygen radicals, oxygen atoms, and / or oxygen ions) introduced into the
산화물 반도체층(716)에 산소를 도입한 후, 가열 처리(바람직하게는 200도 이상 600도 이하, 예를 들어 250도 이상 550도 이하)를 행해도 좋다. 예를 들어, 질소 분위기에서 450도에서 1시간의 가열 처리를 행한다. 상기 분위기는 물, 수소 등을 포함하지 않는 것이 바람직하다.After introducing oxygen into the
산화물 반도체층(716)에의 산소의 도입 및 가열 처리에 의해, 불순물의 배제 공정과 동시에 감소되는 산화물 반도체의 주성분 중 하나인 산소를 공급하는 것이 가능하므로, 산화물 반도체층(716)을 i형(진성)화할 수 있다.By introducing oxygen into the
산화물 반도체는 단결정이어도 좋고 또는 비단결정이어도 좋다. 후자의 경우, 산화물 반도체는 아몰퍼스(amorphous)이어도 좋고, 다결정이어도 좋다. 또한, 산화물 반도체는, 결정성을 갖는 부분을 포함하는 아몰퍼스 구조 또는 비-아몰퍼스 구조이어도 좋다.The oxide semiconductor may be single crystal or non-single crystal. In the latter case, the oxide semiconductor may be amorphous or polycrystalline. In addition, the oxide semiconductor may have an amorphous structure or a non-amorphous structure including a portion having crystallinity.
아몰퍼스 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있으므로, 산화물 반도체를 사용해서 트랜지스터를 제작할 때, 계면 산란을 저감할 수 있고, 비교적 높은 전계 효과 이동도를 비교적 용이하게 얻을 수 있다.Since the oxide semiconductor in an amorphous state can be obtained with a relatively easy flat surface, when fabricating a transistor using the oxide semiconductor, interfacial scattering can be reduced and relatively high field effect mobility can be obtained relatively easily.
결정성을 갖는 산화물 반도체에서는, 벌크내 결함을 더욱 저감할 수 있고, 산화물 반도체의 표면의 평탄성을 높이면, 아몰퍼스 상태의 산화물 반도체보다 높은 전계 효과 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하다. 구체적으로는, 산화물 반도체는 평균면 조도(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하, 보다 바람직하게는 0.1㎚ 이하의 표면 위에 형성되면 좋다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)을 사용하여 측정 가능하다.In the oxide semiconductor having crystallinity, defects in the bulk can be further reduced, and when the flatness of the surface of the oxide semiconductor is increased, higher field effect mobility can be obtained than the oxide semiconductor in the amorphous state. In order to increase the flatness of the surface, it is preferable to form an oxide semiconductor on a flat surface. Specifically, the oxide semiconductor may be formed on a surface having an average surface roughness Ra of 1 nm or less, preferably 0.3 nm or less, more preferably 0.1 nm or less. Ra can be measured using an Atomic Force Microscope (AFM).
산화물 반도체층(716)에, 결정성을 갖는 산화물 반도체를 사용하는 경우에는, 산화물 반도체층(716)과 접하는 절연막(713)은 산화물 반도체의 결정이 성장하기 쉽도록 충분한 평탄성을 갖는 것이 바람직하다. 또한, 절연막(713)과 산화물 반도체층(716) 사이에, 충분한 평탄성을 갖는 절연막을 설치해도 좋다.In the case where an oxide semiconductor having crystallinity is used for the
결정성을 갖는 산화물 반도체로서는, a-b면, 표면 또는 계면의 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖는, c축 배향(alignment)을 갖는 결정을 포함하는 산화물 반도체(CAAC-OS(c-axis aligned crystalline oxide semiconductor)라고도 말함)를 사용하는 것이 바람직하다. 결정에서, c축을 따라 금속 원자가 층상으로 배열되거나 또는 금속 원자와 산소 원자가 층상으로 배열되고, a-b면에서는 a축 또는 b축의 방향이 다르다(결정은 c축을 중심으로 회전한다). Examples of the oxide semiconductor having crystallinity include an oxide semiconductor (CAAC-OS (c-) having a crystal having a c-axis alignment having a triangular or hexagonal atomic arrangement viewed from an ab plane, a surface, or an interface. axis aligned crystalline oxide semiconductor). In crystals, metal atoms are arranged in layers along the c axis, or metal atoms and oxygen atoms are arranged in layers, and in the a-b plane, the directions of the a axis or b axis are different (the crystal rotates about the c axis).
광의로, CAAC-OS는, a-b면에 수직인 방향으로부터 보아 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, c-축 방향에 수직인 방향으로부터 보아 금속 원자가 층상으로 배열되거나 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 비-단결정을 의미한다.Broadly speaking, CAAC-OS has a triangular, hexagonal, equilateral triangle or regular hexagonal arrangement of atoms viewed from the direction perpendicular to the ab plane, and the metal atoms are arranged in layers as viewed from the direction perpendicular to the c-axis direction, or metal atoms and oxygen By non-single crystal it is meant to include phases in which atoms are arranged in layers.
CAAC-OS는 단결정이 아니지만, 비정질(amorphous) 부분만으로 구성되어 있는 것은 아니다. CAAC-OS는 결정화된 부분(결정 부분)을 포함하더라도, 1개의 결정 부분과 다른 결정 부분 간의 경계가 명확하지 않은 것도 있다.CAAC-OS is not a single crystal, but is not composed of only amorphous parts. Although the CAAC-OS includes a crystallized portion (crystal portion), the boundary between one crystal portion and another crystal portion may not be clear.
CAAC-OS를 구성하는 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC-OS에 포함되는 결정 부분들의 c-축은 하나의 방향(예를 들어, CAAC-OS가 형성되는 기판면, CAAC-OS의 표면 등에 수직인 방향)으로 정렬될 수 있다. 또는, CAAC-OS에 포함되는 개개의 결정 부분의 a-b면의 법선은 하나의 방향(예를 들어, CAAC-OS가 형성되는 기판면, CAAC-OS의 표면 등에 수직인 방향)으로 정렬될 수 있다.Part of the oxygen constituting the CAAC-OS may be replaced with nitrogen. In addition, the c-axis of the crystal parts included in the CAAC-OS may be aligned in one direction (eg, the direction perpendicular to the surface of the substrate on which the CAAC-OS is formed, the surface of the CAAC-OS, etc.). Alternatively, the normals of the ab planes of the individual crystal parts included in the CAAC-OS may be aligned in one direction (for example, a direction perpendicular to the substrate plane on which the CAAC-OS is formed, the surface of the CAAC-OS, etc.). .
CAAC-OS는 그 조성 등에 따라 도체 또는 절연체가 될 수 있다. CAAC-OS는 그 조성 등에 따라 가시광을 투과시키거나 또는 투과시키지 않는다.CAAC-OS can be a conductor or an insulator depending on its composition and the like. CAAC-OS transmits or does not transmit visible light depending on its composition or the like.
이러한 CAAC-OS의 예는, 막 형상으로 형성되어, 막 표면 또는 지지 기판의 면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열을 갖고, 막 단면을 관찰하면 금속 원자가 층상으로 배열되거나 또는 금속 원자 및 산소 원자(또는 질소 원자)가 층상으로 배열되어 있는 산화물을 들 수 있다.An example of such a CAAC-OS is formed in a film shape and has a triangular or hexagonal atomic arrangement when viewed from the direction perpendicular to the film surface or the surface of the support substrate, and when the film cross section is observed, the metal atoms are arranged in a layer or metal. And oxides in which atoms and oxygen atoms (or nitrogen atoms) are arranged in layers.
CAAC-OS의 결정 구조의 일례에 대해 도 18의 (a)-(e), 도 19의 (a)-(c) 및 도 20의 (a)-(c)를 참조하여 상세하게 설명한다. 다르게 지적되지 않는 한, 도 18의 (a)-(e), 도 19의 (a)-(c) 및 도 20의 (a)-(c)에서, 수직 방향은 c-축 방향에 대응되고, c-축 방향과 직교하는 면이 a-b면에 대응된다. 간단히 '상반부' 및 '하반부'라는 표현을 사용하면, 이들은 a-b면 위의 상반부와 a-b면 아래의 하반부를 말한다(a-b면에 대한 상반부 및 하반부). 또한, 도 18의 (a)-(e)에서, 원으로 둘러싸인 O는 4 배위(tetracoordinate)의 O 원자를 나타내고, 이중 원에 의해 둘러싸인 O는 3 배위(tricoordinate)의 O 원자를 나타낸다.An example of the crystal structure of CAAC-OS will be described in detail with reference to Figs. 18A to 18E, 19A to 19C, and 20A to 20C. Unless indicated otherwise, in FIGS. 18A to 18E, 19A to 19C, and 20A to 20C, the vertical direction corresponds to the c-axis direction. , the plane perpendicular to the c-axis direction corresponds to the ab plane. Using the expressions 'upper half' and 'lower half', they refer to the upper half above the a-b plane and the lower half below the a-b plane (the upper half and the lower half to the a-b plane). 18 (a)-(e), O surrounded by circles represents O atoms in tetra coordinates, and O surrounded by double circles represents O atoms in triordinates.
도 18의 (a)는 1개의 6 배위의 In 원자와, In 원자에 근접한 6개의 4 배위의 산소 원자(이하 4 배위의 O라 함)를 포함하는 구조를 나타낸다. 여기서는, 1개의 금속 원자와, 여기에 대하여 근접한 산소 원자를 포함하는 구조를 소그룹이라 칭한다. 도 18의 (a)의 구조는 실제로 팔면체 구조이지만, 간단화를 위하여 평면 구조로 나타내고 있다. 또한, 도 18의 (a)의 상반부 및 하반부에는 각각 3개의 4 배위의 O 원자가 존재한다. 도 18의 (a)에 나타내는 소그룹에서, 전하는 0이다.FIG. 18A shows a structure including one 6-coordinated In atom and six 4-coordinated oxygen atoms (hereinafter referred to as O-coordinated 4) adjacent to the In atom. Here, the structure containing one metal atom and the oxygen atom which adjoins with respect to this is called a small group. The structure of Fig. 18A is actually an octahedral structure, but is shown in a planar structure for simplicity. In addition, three tetragonal O atoms exist in the upper half and the lower half of FIG. In the small group shown in FIG. 18A, the charge is zero.
도 18의 (b)는 1개의 5 배위의 Ga 원자와, Ga 원자에 근접한 3개의 3 배위의 산소 원자(이하 3 배위의 O라 함), 및 Ga 원자에 근접한 2개의 4 배위의 O를 포함하는 구조를 나타낸다. 3 배위의 O 원자는 모두 a-b면에 존재한다. 도 18의 (b)의 상반부 및 하반부에는 각각 1개의 4 배위의 O 원자가 존재한다. In 원자도 5개의 리간드(ligands)를 가질 수 있으므로, 도 18의 (b)에 나타내는 구조를 가질 수 있다. 도 18의 (b)에 나타내는 소그룹에서, 전하는 0이다.FIG. 18B includes one 5-coordinate Ga atom, three 3-coordinate oxygen atoms close to the Ga atom (hereinafter referred to as 3-coordinate O), and two 4-coordinate O close to the Ga atom The structure shown is shown. All three coordination O atoms exist in the a-b plane. In the upper half and the lower half of Fig. 18B, one 4-coordinate O atom is present. Since the In atom may also have five ligands, it may have a structure shown in FIG. 18B. In the small group shown in FIG. 18B, the charge is zero.
도 18의 (c)는 1개의 4 배위의 Zn 원자와, Zn 원자에 근접한 4개의 4 배위의 O 원자를 포함하는 구조를 나타낸다. 도 18의 (c)에서, 상반부에는 1개의 4 배위의 O 원자가 존재하고, 하반부에는 3개의 4 배위의 O 원자가 존재한다. 또는, 도 18의 (c)의 상반부에 3개의 4 배위의 O 원자가 존재하고, 하반부에는 1개의 4 배위의 O 원자가 존재할 수 있다. 도 18의 (c)에 나타내는 소그룹에서, 전하는 0이다.FIG. 18C shows a structure containing one 4-coordinate Zn atom and four 4-coordinate O atoms adjacent to the Zn atom. In Fig. 18C, one 4-coordinate O atom exists in the upper half, and three 4-coordinate O atoms exist in the lower half. Alternatively, three tetragonal O atoms may be present in the upper half of FIG. 18C, and one tetragonal O atom may be present in the lower half. In the small group shown in FIG. 18C, the charge is zero.
도 18의 (d)는 1개의 6 배위의 Sn 원자와, Sn 원자에 근접한 6개의 4 배위의 O 원자를 포함하는 구조를 나타낸다. 도 18의 (d)에서, 상반부 및 하반부에는 각각 3개의 4 배위의 O 원자가 존재한다. 도 18의 (d)에 나타내는 소그룹에서, 전하는 +1이다.FIG. 18D shows a structure containing one 6-coordinated Sn atom and six 4-coordinated O atoms adjacent to the Sn atom. In Fig. 18D, three quadrant O atoms are present in the upper half and the lower half, respectively. In the small group shown in FIG. 18D, the charge is +1.
도 18의 (e)는 2개의 Zn 원자를 포함하는 소그룹을 나타낸다. 도 18의 (e)에서, 상반부 및 하반부에는 각각 1개의 4 배위의 O 원자가 존재한다. 도 18의 (e)에 나타내는 소그룹에서, 전하는 -1이다.FIG. 18E shows a small group containing two Zn atoms. In Fig. 18E, one quadrant of O atoms is present in the upper half and the lower half, respectively. In the small group shown in Fig. 18E, the charge is -1.
여기서는, 복수의 소그룹이 중간 그룹을 형성하고, 복수의 중간 그룹이 대그룹(유닛 셀이라고도 함)을 형성한다.Here, a plurality of small groups form an intermediate group, and a plurality of intermediate groups form a large group (also called a unit cell).
이제, 소그룹 간의 결합 규칙에 대해서 설명한다. 도 18의 (a)에 나타내는 6 배위의 In 원자에 대한 상반부의 3개의 O 원자는 각각 하측 방향으로 3개의 근접In 원자를 갖고, 하반부의 3개의 O 원자는 각각 상측 방향으로 3개의 근접 In 원자를 갖는다. 도 18의 (b)에 나타내는 5 배위의 Ga 원자에 대한 상반부의 1개의 O 원자는 하측 방향으로 1개의 근접 Ga 원자를 갖고, 하반부의 1개의 O 원자는 상측 방향으로 1개의 근접 Ga 원자를 갖는다. 도 18의 (c)에 나타내는 4 배위의 Zn 원자에 대한 상반부의 1개의 O 원자는 하측 방향으로 1개의 근접 Zn 원자를 갖고, 하반부의 3개의 O 원자는 상측 방향으로 각각 3개의 근접 Zn 원자를 갖는다. 이와 같이, 금속 원자의 상측 방향의 4 배위의 O 원자의 수와, 4 배위의 O 원자들 각각의 하측 방향에 있는 근접 금속 원자의 수는 동등하다. 마찬가지로 금속 원자의 하측 방향의 4 배위의 O 원자의 수와, 4 배위의 O 원자들 각각의 상측 방향에 있는 근접 금속 원자의 수는 동등하다. 4 배위의 O 원자는 4 배위이므로, O 원자의 하측 방향에 있는 근접 금속 원자의 수와, O 원자의 상측 방향에 있는 근접 금속 원자의 수의 합은 4이다. 따라서, 금속 원자의 상측 방향에 있는 4 배위의 O 원자의 수와, 다른 금속 원자의 하측 방향에 있는 4 배위의 O 원자의 수의 합이 4일 때, 금속 원자를 포함하는 2종의 소그룹은 결합될 수 있다. 그 이유를 이하에 설명한다. 예를 들어, 6 배위의 금속 원자(In 또는 Sn)가 하반부의 3개의 4 배위의 O 원자를 통해 결합되는 경우, 5 배위의 금속 원자(Ga 또는 In) 또는 4 배위의 금속 원자(Zn)에 결합되게 된다.Now, the joining rules between the small groups will be described. Three O atoms in the upper half with respect to the 6-coordinated In atom shown in FIG. 18A each have three adjacent In atoms in the lower direction, and three O atoms in the lower half each have three adjacent In atoms in the upper direction, respectively. Has One O atom in the upper half with respect to the 5th coordination Ga atom shown in FIG. 18 (b) has one near Ga atom in the downward direction, and one O atom in the lower half has one adjacent Ga atom in the upper direction. . One O atom in the upper half with respect to the 4 coordination Zn atom shown in FIG. 18C has one proximal Zn atom in the downward direction, and three O atoms in the lower half respectively represent three adjacent Zn atoms in the upper direction Have As such, the number of O atoms in the 4th coordinate in the upper direction of the metal atom and the number of adjacent metal atoms in the lower direction of each of the 4 coordinate O atoms are equal. Similarly, the number of 4 coordination O atoms in the downward direction of the metal atoms and the number of adjacent metal atoms in the up direction of each of the 4 coordination O atoms are equal. Since the O atoms in the fourth coordination are in the fourth coordination, the sum of the number of adjacent metal atoms in the downward direction of the O atoms and the number of adjacent metal atoms in the upward direction of the O atoms is four. Therefore, when the sum of the number of 4-coordinate O atoms in the upper direction of the metal atoms and the number of 4-coordinate O atoms in the lower direction of the other metal atoms is 4, the two small groups containing the metal atoms are Can be combined. The reason for this will be described below. For example, when a sixth coordinating metal atom (In or Sn) is bonded through three lower four coordinating O atoms in the lower half, it is attached to a fifth coordinating metal atom (Ga or In) or a fourth coordinating metal atom (Zn). To be combined.
배위수가 4, 5 또는 6인 금속 원자는 c-축 방향에서 4 배위의 O 원자를 통해 다른 금속 원자에 결합된다. 이외에도, 층 구조의 합계 전하가 0으로 되도록 복수의 소그룹을 결합함으로써 다른 방식으로 중간 그룹이 형성될 수 있다.Metal atoms with coordination numbers of 4, 5, or 6 are bonded to other metal atoms via O atoms in the coordination in the c-axis direction. In addition, intermediate groups can be formed in other ways by combining a plurality of small groups such that the total charge of the layer structure is zero.
도 19의 (a)는 In-Sn-Zn계 산화물의 층 구조에 포함되는 중간 그룹의 모델도를 나타낸다. 도 19의 (b)는 3개의 중간 그룹을 포함하는 대그룹을 나타낸다. 또한, 도 19의 (c)는 도 19의 (b)의 층 구조를 c-축 방향으로부터 관찰한 경우의 원자 배열을 나타낸다.FIG. 19A shows a model diagram of an intermediate group included in the layer structure of the In—Sn—Zn-based oxide. 19 (b) shows a large group including three intermediate groups. 19C shows the atomic arrangement when the layer structure of FIG. 19B is observed from the c-axis direction.
도 19의 (a)에서는, 간단화를 위하여 3 배위의 O는 생략하고, 4 배위의 O는 원으로 나타내는데, 원 안의 수는 4 배위의 O 원자의 수를 나타낸다. 예를 들어, Sn 원자에 대한 상반부 및 하반부에 각각 3개의 4 배위의 O 원자가 존재하는 상태는 원으로 된 3으로 나타내고 있다. 마찬가지로, 도 19의 (a)에서, In 원자에 대한 상반부 및 하반부에 각각 1개의 4 배위의 O 원자가 존재하는 것은 원으로 된 1로서 나타내고 있다. 또한, 도 19의 (a)는, 하반부에는 1개의 4 배위의 O 원자와 상반부에는 3개의 4 배위의 O 원자에 근접한 Zn 원자와, 상반부에는 1개의 4 배위의 O 원자와 하반부에는 3개의 4 배위의 O 원자에 근접한 Zn 원자를 나타내고 있다.In Fig. 19A, for the sake of simplicity, O in the third coordination is omitted and O in the fourth coordination is represented by a circle, and the number in the circle indicates the number of O atoms in the fourth coordination. For example, a state in which three four-coordinated O atoms exist in the upper half and the lower half with respect to the Sn atom is represented by 3 as a circle. Similarly, in Fig. 19A, the presence of one 4-coordinated O atom in the upper half and the lower half with respect to the In atom is indicated as 1 as a circle. 19A shows a Zn atom close to one 4 coordination O atom in the lower half and three 4 coordination O atoms in the upper half, and one 4 coordination O atom in the upper half and three 4 in the lower half. The Zn atom close to the coordinating O atom is shown.
도 19의 (a)에서, In-Sn-Zn계 산화물의 층 구조에 포함되는 중간 그룹에서, 위에서부터 순차적으로, 3개의 4 배위의 O 원자가 상반부 및 하반부 각각에 근접한 Sn 원자가, 1개의 4 배위의 O 원자가 상반부 및 하반부 각각에 근접한 In 원자에 결합하고, 그 In 원자가, 상반부에 3개의 4 배위의 O 원자에 근접한 Zn 원자에 결합하고, 그 Zn 원자가, Zn 원자에 대한 하반부의 1개의 4 배위의 O 원자를 통해 상반부 및 하반부 각각에 3개의 4 배위의 O 원자에 근접한 In 원자에 결합하고, 그 In 원자가, 상반부에 1개의 4 배위의 O 원자에 근접하고 Zn 원자 2개를 포함하는 소그룹에 결합하고, 이 소그룹이, 소그룹에 대한 하반부의 1개의 4 배위의 O 원자를 통해 상반부 및 하반부 각각에 3개의 4 배위의 O 원자에 근접한 Sn 원자에 결합된다. 이 중간 그룹이 복수 결합해서, 대그룹을 형성한다.In (a) of FIG. 19, in the intermediate group included in the layer structure of the In—Sn—Zn-based oxide, Sn atoms close to each of the upper and lower half of the three tetravalent O valences from the top are sequentially divided into four tetragons. The O atom of is bonded to an In atom close to each of the upper half and the lower half, and the In atom is bonded to a Zn atom close to three 4-coordinate O atoms in the upper half, and the Zn valence is one four-coordinate of the lower half with respect to the Zn atom. Is bonded to an In atom proximate to three 4-coordinate O atoms in the upper half and the lower half through an O atom, and the In atom is in a small group containing two Zn atoms in proximity to one 4-coordinate O atom in the upper half. This small group is bonded to Sn atoms proximate three three-coordinate O atoms in the upper half and the lower half, respectively, through one four-coordinate O atom in the lower half relative to the small group. A plurality of these intermediate groups combine to form a large group.
여기서, 3 배위의 O 원자 및 4 배위의 O 원자의 경우, 결합 1개당의 전하는 각각 -0.667 및 -0.5라고 생각할 수 있다. 예를 들어, In 원자 (6 배위 또는 5 배위)의 전하, Zn 원자 (4 배위)의 전하, Sn 원자 (5 배위 또는 6 배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn 원자를 포함하는 소그룹의 전하는 +1이다. 그로 인해, Sn 원자를 포함하는 층 구조를 형성하기 위해서는, +1을 상쇄하는 -1의 전하가 필요해진다. 전하 -1을 갖는 구조로서, 도 18의 (e)에 도시한 바와 같이, 2개의 Zn 원자를 포함하는 소그룹을 들 수 있다. 예를 들어, 2개의 Zn 원자를 포함하는 하나의 소그룹에 의해, Sn 원자를 포함하는 하나의 소그룹의 전하가 상쇄될 수 있기 때문에, 층 구조의 합계 전하를 0으로 할 수 있다.Here, in the case of O atoms in the 3rd coordination and O atoms in the 4th coordination, the charges per bond can be considered as -0.667 and -0.5, respectively. For example, the charge of In atoms (6 coordination or 5 coordination), the charge of Zn atoms (4 coordination), and the charge of Sn atoms (5 coordination or 6 coordination) are +3, +2 and +4, respectively. Thus, the charge of a small group containing Sn atoms is +1. Therefore, in order to form the layer structure containing Sn atom, the charge of -1 which cancels +1 is needed. As a structure having a charge of -1, as shown in Fig. 18E, a small group containing two Zn atoms can be mentioned. For example, the charge of one small group containing Sn atoms can be canceled by one small group containing two Zn atoms, so that the total charge of the layer structure can be zero.
도 19의 (b)에 나타낸 대그룹이 반복되면, In-Sn-Zn계 산화물의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn계 산화물의 층 구조는 In2SnZn2O7(ZnO)m (m은 0 또는 자연수)로 하는 조성식으로 나타낼 수 있다.When the large group shown in FIG. 19B is repeated, crystals of In—Sn—Zn oxides (In 2 SnZn 3 O 8 ) can be obtained. Further, the layer structure of the In-SnZn-based oxide obtained may be represented by the formula in which In 2 SnZn 2 O 7 (ZnO ) m (m is 0 or a natural number).
또한 상술된 법칙은 이하의 산화물에도 적용된다. In-Sn-Ga-Zn계 산화물 등의 4원계 금속의 산화물; In-Ga-Zn계 산화물(IGZO로도 표기함), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, 또는 In-Lu-Zn계 산화물 등의 3원계 금속의 산화물; In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, 또는 In-Ga계 산화물 등의 2원계 금속의 산화물; In계 산화물, Sn계 산화물, 또는 Zn계 산화물 등의 일원계 금속의 산화물 등.The above-described law also applies to the following oxides. Oxides of quaternary metals such as In—Sn—Ga—Zn-based oxides; In-Ga-Zn oxide (also referred to as IGZO), In-Al-Zn oxide, Sn-Ga-Zn oxide, Al-Ga-Zn oxide, Sn-Al-Zn oxide, In-Hf- Zn-based oxides, In-La-Zn-based oxides, In-Ce-Zn-based oxides, In-Pr-Zn-based oxides, In-Nd-Zn-based oxides, In-Sm-Zn-based oxides, In-Eu-Zn-based oxides Oxides, In-Gd-Zn oxides, In-Tb-Zn oxides, In-Dy-Zn oxides, In-Ho-Zn oxides, In-Er-Zn oxides, In-Tm-Zn oxides, Oxides of ternary metals such as In—Yb—Zn oxide or In—Lu—Zn oxide; Oxides of binary metals such as In—Zn oxides, Sn—Zn oxides, Al—Zn oxides, Zn—Mg oxides, Sn—Mg oxides, In—Mg oxides, or In—Ga oxides; Oxides of monometals such as In-based oxide, Sn-based oxide, or Zn-based oxide.
예를 들어, 도 20의 (a)는 In-Ga-Zn계 산화물의 층 구조에 포함되는 중간 그룹의 모델도를 나타낸다.For example, FIG. 20A shows a model diagram of an intermediate group included in the layer structure of the In—Ga—Zn-based oxide.
도 20의 (a)에서 In-Ga-Zn계 산화물의 층 구조에 포함되는 중간 그룹에서, 위에서부터 순차적으로, 상반부 및 하반부 각각에 3개의 4 배위의 O 원자에 근접한 In 원자가, 상반부에 하나의 4 배위의 O 원자에 근접한 Zn 원자에 결합하고, 그 Zn 원자가, Zn 원자에 대한 하반부의 3개의 4 배위의 O 원자를 통해 상반부 및 하반부 각각에 하나의 4 배위의 O 원자에 근접한 Ga 원자에 결합하고, 그 Ga 원자가, Ga 원자에 대한 하반부의 1개의 4 배위의 O 원자를 통해 상반부 및 하반부 각각에 3개의 4 배위의 O 원자에 근접한 In 원자에 결합된다. 이 중간 그룹이 복수 결합해서, 대그룹을 형성한다.In the middle group included in the layer structure of the In—Ga—Zn-based oxide in FIG. 20 (a), In atoms close to three four-coordinated O atoms in the upper half and the lower half are sequentially sequentially from the top, and one in the upper half. Is bonded to a Zn atom proximate to a 4-coordinate O atom, the Zn atom being bonded to a Ga atom proximate to one 4-coordinate O atom in the upper half and the lower half, respectively, through the three lower 4 coordination O atoms in the lower half relative to the Zn atom The Ga atom is bonded to an In atom close to three 4 coordination O atoms in the upper half and the lower half respectively through one 4 coordination O atom in the lower half with respect to the Ga atom. A plurality of these intermediate groups combine to form a large group.
도 20의 (b)는 3개의 중간 그룹을 포함하는 대그룹을 나타낸다. 또한, 도 20의 (c)는 도 20의 (b)의 층 구조를 c-축 방향으로부터 관찰한 경우의 원자 배열을 나타내고 있다.(B) of FIG. 20 shows a large group including three intermediate groups. 20C shows the atomic arrangement when the layer structure of FIG. 20B is observed from the c-axis direction.
여기서, In 원자(6 배위 또는 5 배위)의 전하, Zn 원자(4 배위)의 전하, Ga 원자(5 배위)의 전하는 각각 +3, +2, +3이기 때문에, In 원자, Zn 원자 및 Ga 원자 중 어느 하나를 포함하는 소그룹의 전하는 0이 된다. 그로 인해, 이들의 소그룹의 조합을 갖는 중간 그룹의 합계 전하는 항상 0이 된다.Here, the charge of the In atom (6 coordination or 5 coordination), the charge of the Zn atom (4 coordination), and the charge of the Ga atom (5 coordination) are +3, +2, and +3, respectively, and therefore In atom, Zn atom and Ga The charge of a small group containing either atom is zero. Therefore, the total charge of the intermediate group having a combination of these small groups is always zero.
In-Ga-Zn계 산화물의 층 구조를 형성하기 위해, 도 20의 (a)에 나타낸 중간 그룹뿐만 아니라, In 원자, Ga 원자, Zn 원자의 배열이 도 20의 (a)의 그것과 다른 중간 그룹도 사용하여 대그룹을 형성할 수 있다.In order to form the layer structure of the In—Ga—Zn-based oxide, not only the intermediate group shown in FIG. 20 (a) but also the arrangement of In atoms, Ga atoms, and Zn atoms is different from that of FIG. 20 (a). Groups can also be used to form large groups.
도 20의 (b)에 나타낸 대그룹이 반복되면, In-Ga-Zn계 산화물의 결정을 얻을 수 있다. 또한, 얻어지는 In-Ga-Zn계 산화물의 층 구조는 InGaO3(ZnO)n (n은 자연수)로 하는 조성식으로 나타낼 수 있다.If the large group shown in Fig. 20B is repeated, crystals of In—Ga—Zn oxides can be obtained. In addition, In-Ga-Zn-based layer structure of the oxide obtained may be represented by the composition formula that InGaO 3 (ZnO) n (n is a natural number).
n=1(InGaZnO4)의 경우에는, 예를 들어 도 21의 (a)에 나타내는 결정 구조를 얻을 수 있다. 또한, 도 21의 (a)에 나타내는 결정 구조에서, 도 18의 (b)에서 설명한 바와 같이, Ga 원자 및 In 원자는 각각 5개의 리간드를 가지므로, Ga가 In으로 치환된 구조를 얻을 수 있다.In the case of n = 1 (InGaZnO 4 ), for example, the crystal structure shown in Fig. 21A can be obtained. In addition, in the crystal structure shown in Fig. 21A, as shown in Fig. 18B, each of the Ga and In atoms has five ligands, a structure in which Ga is substituted with In can be obtained. .
n=2(InGaZn2O5)의 경우에는, 예를 들어 도 21의 (b)에 나타내는 결정 구조를 얻을 수 있다. 또한, 도 21의 (b)에 나타내는 결정 구조에서, 도 18의 (b)에서 설명한 바와 같이, Ga 원자 및 In 원자는 각각 5개의 리간드를 가지므로, Ga가 In으로 치환된 구조를 얻을 수 있다.In the case of n = 2 (InGaZn 2 O 5 ), for example, the crystal structure shown in FIG. 21B can be obtained. In addition, in the crystal structure shown in Fig. 21B, as shown in Fig. 18B, each of the Ga and In atoms has five ligands, a structure in which Ga is substituted with In can be obtained. .
계속해서, 도 14의 (a)에 도시한 바와 같이, 게이트 전극(707) 및 산화물 반도체층(716)과 접하는 도전막(719)과, 도전막(708) 및 산화물 반도체층(716)과 접하는 도전막(720)을 형성한다. 도전막(719, 720)은 소스 전극 또는 드레인 전극으로서 기능한다.Subsequently, as shown in FIG. 14A, the
구체적으로는, 도전막(719, 720)은, 게이트 전극(707) 및 도전막(708)을 덮도록 스퍼터링법이나 진공 증착법에 의해 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공하는 방식으로 형성될 수 있다.Specifically, the
도전막(719, 720)으로서 기능하는 도전막으로서, 이하의 재료들 중 임의의 것이 사용될 수 있다. 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐, 및 마그네슘으로부터 선택된 원소; 상술한 원소들 중 임의의 것을 성분으로 포함하는 합금; 상술한 원소들 중 임의의 것을 조합하여 포함하는 합금막 등. 또한, 알루미늄, 구리 등의 금속막의 하측 또는 상측에 크롬, 탄탈륨, 티타늄, 몰리브덴, 또는 텅스텐 등의 고융점(refractory) 금속막을 적층시킨 구성도 채용될 수 있다. 알루미늄 또는 구리는 내열성이나 부식성의 문제를 피하기 위해, 고융점 금속 재료와 조합해서 사용하면 좋다. 고융점 금속 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 사용할 수 있다.As the conductive film serving as the
또한, 도전막(719, 720)으로서 기능하는 도전막은 단층 구조 또는 2층 이상의 적층 구조를 가질 수도 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 티타늄막과, 알루미늄막과, 티타늄막이 이 순서대로 적층되는 3층 구조 등을 들 수 있다. Cu-Mg-Al 합금, Mo-Ti 합금, Ti, 및 Mo는 산화막과의 밀착성이 높다. 따라서, 도전막(719, 720)에 대해, 하층에 Cu-Mg-Al 합금, Mo-Ti 합금, Ti, 또는 Mo를 포함하는 도전막을 사용하고 상층에 Cu를 포함하는 도전막을 사용하는 층 구조를 채용하여, 산화막인 절연막과, 도전막(719, 720) 간의 밀착성을 높일 수 있다.The conductive films serving as the
도전막(719, 720)으로서 기능하는 도전막으로서는, 도전성의 금속 산화물을 사용할 수 있다. 도전성의 금속 산화물로서는 산화인듐, 산화주석, 산화아연, 산화인듐 및 산화주석 혼합물, 산화인듐 및 산화아연 혼합물, 또는 실리콘 또는 산화 실리콘을 포함하는 금속 산화물 재료를 사용할 수 있다.As the conductive films functioning as the
도전막 형성 후에 가열 처리를 행하는 경우에는, 가열 처리에 견디기에 충분한 내열성을 도전막에 갖게 하는 것이 바람직하다.When heat-processing after conductive film formation, it is preferable to make a conductive film heat-resistant enough to withstand heat processing.
또한, 도전막의 에칭 시에, 산화물 반도체층(716)이 가능한 한 제거되지 않도록 재료 및 에칭 조건을 적절히 조절한다. 에칭 조건에 따라서는, 산화물 반도체층(716)의 노출된 부분이 일부 에칭되어 홈부(오목부)가 형성되는 경우도 있다.In the etching of the conductive film, the material and the etching conditions are appropriately adjusted so that the
본 실시 형태에서는, 도전막에 티타늄막을 사용한다. 그로 인해, 암모니아와 과산화수소수를 포함하는 용액(암모니아 과산화수소 혼합물을 사용하여, 선택적으로 도전막을 습식 에칭할 수 있다. 구체적으로는, 31중량％의 과산화수소수와, 28중량％의 암모니아수와 물을 체적비 5: 2: 2로 혼합한 용액을 사용한다. 또는, 염소(Cl2), 염화 붕소(BCl3) 등을 포함하는 가스를 사용하여 도전막을 건식 에칭해도 좋다.In this embodiment, a titanium film is used for the conductive film. Therefore, the conductive film can be selectively wet-etched using a solution containing ammonia and hydrogen peroxide water (ammonia hydrogen peroxide mixture. Specifically, 31 wt% hydrogen peroxide water, 28 wt% aqueous ammonia water and water are volume ratios. A solution mixed with 5: 2 is used, or the conductive film may be dry-etched using a gas containing chlorine (Cl 2 ), boron chloride (BCl 3 ), or the like.
또한, 포토리소그래피 공정에서 포토마스크 및 공정의 개수를 삭감하기 위해서, 다단계의 강도를 갖도록 광이 투과한 다계조 마스크에 의해 형성된 레지스트 마스크를 사용해서 에칭 공정을 행해도 좋다. 다계조 마스크를 사용해서 형성한 레지스트 마스크는 복수의 두께를 갖고, 에칭을 행함으로써 형상을 변형할 수 있기 때문에, 레지스트 마스크는 막을 다른 패턴으로 가공하는 복수의 에칭 공정에 사용될 수 있다. 따라서, 1매의 다계조 마스크에 의해, 적어도 2종류의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크 개수를 삭감할 수 있고, 대응하는 포토리소그래피 공정의 개수도 삭감할 수 있으므로, 공정의 간략화가 가능하게 된다.In addition, in order to reduce the number of photomasks and processes in a photolithography process, you may perform an etching process using the resist mask formed by the multi-gradation mask which light permeate | transmitted so that it may have multistage intensity | strength. Since the resist mask formed using the multi gradation mask has a plurality of thicknesses and can be modified in shape by etching, the resist mask can be used in a plurality of etching steps for processing the film into different patterns. Therefore, a resist mask corresponding to at least two different patterns can be formed by one multi-tone mask. Therefore, the number of exposure masks can be reduced, and the number of corresponding photolithography steps can also be reduced, so that the process can be simplified.
또한, 산화물 반도체층(716)과, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(719, 720)의 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치할 수도 있다. 산화물 도전막의 재료로서는, 산화아연을 성분으로서 포함하는 것이 바람직하고, 산화인듐을 포함하지 않는 것이 바람직하다. 그러한 산화물 도전막으로서, 산화아연, 산화아연 알루미늄, 산질화 아연 알루미늄, 산화아연 갈륨 등을 사용할 수 있다.Further, an oxide conductive film functioning as a source region and a drain region may be provided between the
예를 들어, 산화물 도전막을 형성하는 경우, 산화물 도전막을 형성하기 위한 에칭 가공과, 도전막(719, 720)을 형성하기 위한 에칭 가공을 일괄적으로 행하도록 해도 좋다.For example, when forming an oxide conductive film, you may perform the etching process for forming an oxide conductive film and the etching process for forming the
소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치함으로써, 산화물 반도체층(716)과 도전막(719, 720) 사이의 저항을 낮게 할 수 있으므로, 트랜지스터의 고속 동작을 실현시킬 수 있다. 또한, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치함으로써, 트랜지스터의 내압을 높일 수 있다.By providing an oxide conductive film serving as a source region and a drain region, the resistance between the
계속해서, N2O, N2, 또는 Ar 등의 가스를 사용한 플라즈마 처리를 행하도록 해도 좋다. 이 플라즈마 처리에 의해, 노출된 산화물 반도체층의 표면에 부착된 물 등을 제거한다. 산소와 아르곤의 혼합 가스를 사용해서 플라즈마 처리를 행해도 좋다.Subsequently, plasma treatment using a gas such as N 2 O, N 2 , or Ar may be performed. By this plasma treatment, water and the like adhering to the exposed oxide semiconductor layer surface are removed. You may perform a plasma process using the mixed gas of oxygen and argon.
플라즈마 처리 후, 도 14의 (b)에 도시한 바와 같이, 도전막(719, 720)과, 산화물 반도체층(716)을 덮도록 게이트 절연막(721)을 형성한다. 그리고, 게이트 절연막(721) 위에 산화물 반도체층(716)과 중첩되도록 게이트 전극(722)을 형성한다.After the plasma treatment, as shown in FIG. 14B, the
게이트 절연막(721)은 게이트 절연막(703)과 마찬가지의 재료 및 적층 구조를 사용해서 형성하는 것이 가능하다. 또한, 게이트 절연막(721)은 물이나, 수소 등의 불순물을 최대한 포함하지 않는 것이 바람직하고, 게이트 절연막(721)은 단층의 절연막 또는 적층된 복수의 절연막을 사용하여 형성될 수 있다. 게이트 절연막(721)에 수소가 포함되면, 수소가 산화물 반도체층(716)에 침입하거나, 또는 수소에 의해 산화물 반도체층(716) 중의 산소가 인발되어(extracted), 산화물 반도체층(716)이 낮은 저항(n형 도전성)을 갖게 되므로, 기생 채널이 형성될 수 있다.The
따라서, 가능한 한 수소를 포함하지 않는 게이트 절연막(721)을 형성하기 위해 성막 방법에 수소를 사용하지 않는 것이 중요하다. 또한, 게이트 절연막(721)은 다음의 이유로 산소 과잉 영역을 포함하는 것이 바람직하다. 게이트 절연막(721)이 산소 과잉 영역을 포함하면, 산화물 반도체층(716)으로부터 게이트 절연막(721)으로의 산소의 이동을 방지할 수 있고, 게이트 절연막(721)으로부터 산화물 반도체층(716)으로의 산소의 공급을 행할 수 있다.Therefore, it is important not to use hydrogen in the film formation method in order to form the
게이트 절연막(721)은, 알칼리 금속, 수소 및 산소에 대한 배리어성이 높은 재료를 사용하여 형성될 수 있다. 게이트 절연막(721)은, 산소 과잉 영역을 포함하는 절연막과 배리어성이 높은 절연막을 적층함으로써 형성될 수 있다. 배리어성이 높은 절연막으로서는, 예를 들어 질화규소막, 질화산화규소막, 질화알루미늄 막, 산화알루미늄막, 산화질화 알루미늄막, 질화산화 알루미늄막 등을 사용할 수 있다. 게이트 절연막(721)이, 산소 과잉 영역을 포함하는 절연막과 배리어성이 높은 절연막을 적층함으로써 형성되는 경우, 산소 과잉 영역을 포함하는 절연막을 산화물 반도체층(716)에 접해서 형성하면 좋다.The
배리어성이 높은 절연막을 사용하며, 산화물 반도체층(716) 내, 산화물 반도체층(716)과 절연막의 계면, 및 그 근방으로의 불순물의 침입을 방지할 수 있고, 산화물 반도체층(716)으로부터의 산소 탈리를 방지할 수 있다.An insulating film having a high barrier property is used, and intrusion of impurities into the interface between the
본 실시 형태에서는, 게이트 절연막(721)은, 스퍼터링법에 의해 형성된 200㎚ 두께의 산화 규소막 위에, 스퍼터링법에 의해 형성된 100㎚ 두께의 질화규소막을 적층시킨 구조를 갖는다. 성막 시의 기판 온도는 실온 이상 300도 이하로 하면 좋고, 본 실시 형태에서는 100도로 한다.In this embodiment, the
게이트 절연막(721)을 형성한 후에, 가열 처리를 실시해도 된다. 가열 처리는 질소 분위기, 초-건조 공기, 또는 희가스(예를 들면, 아르곤, 헬륨)의 분위기에서, 바람직하게는 200도 이상 400도 이하, 예를 들어 250도 이상 350도 이하의 온도에서 행한다. 상기 가스 내의 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하인 것이 바람직하다. 본 실시 형태에서는, 예를 들어, 질소 분위기에서 250도, 1시간의 가열 처리를 행한다. 또는, 도전막(719, 720)을 형성하기 전에, 물 또는 수소를 저감시키기 위해 산화물 반도체층에 대해 행해진 가열 처리와 마찬가지로, 고온 단시간의 RTA 처리를 행해도 좋다. 산소를 포함하는 게이트 절연막(721)이 설치된 후에 가열 처리가 실시됨으로써, 산화물 반도체층(716)에 대해 행해진 이전의 가열 처리에 의해, 산화물 반도체층(716)에 산소 결손이 발생하는 경우에도, 게이트 절연막(721)으로부터 산화물 반도체층(716)으로 산소가 공급된다.After the
산화물 반도체층(716)에 산소를 공급함으로써, 산화물 반도체층(716)에서, 도너가 되는 산소 결손을 저감하고, 화학양론적 조성비를 만족하는 것이 가능하다. 그 결과, 산화물 반도체층(716)을 실질적으로 i형으로 할 수 있고, 산소 결손에 의한 트랜지스터의 전기 특성의 편차를 경감할 수 있으므로, 전기 특성의 향상을 실현할 수 있다. 이 가열 처리를 행하는 타이밍은 게이트 절연막(721)의 형성 후이라면 특별히 한정되지 않는다. 이 가열 처리가 수지막 형성 시의 가열 처리나, 투명 도전막을 저저항화시키기 위한 가열 처리 등의 다른 공정과 겸하게 되면, 공정수를 증가시키지 않고, 산화물 반도체층(716)을 실질적으로 i형으로 할 수 있다.By supplying oxygen to the
또한, 산소 분위기에서 산화물 반도체층(716)에 가열 처리를 실시함으로써, 산화물 반도체에 산소를 첨가하여, 산화물 반도체층(716)에서 도너가 되는 산소 결손을 저감시켜도 좋다. 가열 처리의 온도는, 예를 들어 100도 이상 350도 미만, 바람직하게는 150도 이상 250도 미만으로 행한다. 상기 산소 분위기 하의 가열 처리에 사용되는 산소 가스는 물, 수소 등을 포함하지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입되는 산소 가스의 순도는 바람직하게는 6N (99.9999％) 이상, 보다 바람직하게는 7N (99.99999％) 이상(즉, 산소 중의 불순물 농도는 1ppm 이하, 바람직하게는 0.1ppm 이하)이다.In addition, by heating the
게이트 전극(722)은 게이트 절연막(721) 위로 도전막이 형성된 후 에칭됨으로써 형성될 수 있다. 게이트 전극(722)은 게이트 전극(707) 및 도전막(719, 720)과 마찬가지의 재료를 사용해서 형성되는 것이 가능하다.The
게이트 전극(722)의 두께는 10㎚ 내지 400㎚, 바람직하게는 100㎚ 내지 200㎚이다. 본 실시 형태에서는, 텅스텐 타깃을 사용한 스퍼터링법에 의해 150㎚ 두께의 게이트 전극용의 도전막을 형성한 후, 상기 도전막을 에칭에 의해 원하는 형상으로 가공함으로써, 게이트 전극(722)을 형성한다. 또한, 레지스트 마스크를 잉크젯법에서 형성해도 좋다. 레지스트 마스크를 잉크젯법에서 형성하면, 포토마스크가 필요하지 않으므로, 제조 비용을 저감할 수 있다.The thickness of the
이상의 공정에 의해 트랜지스터(731)가 형성될 수 있다.The
트랜지스터(731)는 싱글 게이트 구조의 트랜지스터로서 설명되지만, 필요에 따라, 전기적으로 접속된 복수의 게이트 전극이 포함되면, 채널 형성 영역을 복수 포함하는 멀티 게이트 구조의 트랜지스터도 형성할 수 있다.Although the
또한, 산화물 반도체층(716)에 접하는 절연막(본 실시 형태에서는, 게이트 절연막(721)에 해당함)은 제13족에 속하는 원소 및 산소를 포함하는 절연 재료를 사용하여 형성될 수 있다. 많은 산화물 반도체 재료는 제13족에 속하는 원소를 포함하고, 제13족에 속하는 원소를 포함하는 절연 재료는 산화물 반도체와의 상성이 좋다(compatible). 따라서, 제13족에 속하는 원소를 포함하는 절연 재료가, 산화물 반도체층에 접하는 절연막에 사용되면, 산화물 반도체층과 절연막 사이의 계면의 상태를 양호하게 유지할 수 있다.The insulating film in contact with the oxide semiconductor layer 716 (corresponding to the
제13족에 속하는 원소를 포함하는 절연 재료는, 제13족에 속하는 하나 이상의 원소를 포함하는 절연 재료이다. 제13족에 속하는 원소를 포함하는 절연 재료로서는, 예를 들어 산화갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화갈륨 알루미늄 등이 있다. 여기서, 산화 알루미늄 갈륨은 갈륨의 함유량(원자％)보다 알루미늄의 함유량(원자％)이 많은 재료를 나타내고, 산화갈륨 알루미늄은 갈륨의 함유량(원자％)이 알루미늄의 함유량(원자％) 이상인 재료를 나타낸다.The insulating material containing an element belonging to
예를 들어, 산화갈륨을 포함하는 재료를, 갈륨을 포함하는 산화물 반도체층에 접하는 절연막으로 사용하면, 산화물 반도체층과 절연막의 계면 특성을 양호하게 유지할 수 있다. 예를 들어, 산화물 반도체층과, 산화갈륨을 포함하는 절연막을 서로 접해서 설치함으로써, 산화물 반도체층과 절연막의 계면에서의 수소의 파일업(pile up)을 저감할 수 있다. 또한, 절연막에 산화물 반도체의 성분 원소와 같은 족의 원소를 사용하는 경우에는, 마찬가지의 효과를 얻는 것이 가능하다. 예를 들어, 산화 알루미늄을 포함하는 재료를 사용해서 절연막을 형성하는 것도 유효하다. 또한, 산화 알루미늄은 배리어성을 갖는 재료이며, 물을 투과시키기 어렵다는 특성도 가지므로, 산화 알루미늄을 포함하는 재료를 사용하는 것은, 산화물 반도체층에의 물의 침입 방지라는 점에서 바람직하다.For example, when a material containing gallium oxide is used as the insulating film in contact with the oxide semiconductor layer containing gallium, the interface characteristics between the oxide semiconductor layer and the insulating film can be maintained well. For example, by providing the oxide semiconductor layer and the insulating film containing gallium oxide in contact with each other, the pile up of hydrogen at the interface between the oxide semiconductor layer and the insulating film can be reduced. Moreover, when using the element of the same group as the component element of an oxide semiconductor for an insulating film, the same effect can be acquired. For example, it is also effective to form an insulating film using a material containing aluminum oxide. In addition, aluminum oxide is a material having a barrier property and also has a property of being difficult to permeate water. Therefore, it is preferable to use a material containing aluminum oxide from the viewpoint of preventing the penetration of water into the oxide semiconductor layer.
게이트 절연막(721)과 마찬가지로, 절연막(713)은 산소 과잉 영역(화학양론적 조성비를 초과하는 산소 비율을 포함하는 영역)을 포함하는 재료를 사용하여 형성되는 것이 바람직하다. 절연막(713)과 산화물 반도체층(716) 사이에, 산소 과잉 영역을 포함하는 절연막을 형성해도 좋다.Like the
절연막에 산소 도핑 처리를 행함으로써, 산소 과잉 영역을 포함하는 절연막을 형성할 수도 있다. "산소 도핑"은 산소를 벌크에 첨가하는 것을 말한다. 또한, "벌크"의 용어는 산소를 박막 표면뿐만 아니라 박막 내부에도 첨가하는 것을 명확히 하기 위해 사용된다. 또한, "산소 도핑"은 플라즈마화된 산소를 벌크에 첨가하는 "산소 플라즈마 도핑"을 포함한다. 또한, 산소 도핑은 이온 주입법, 이온 도핑법 또는 플라즈마 도핑법을 사용해서 행해도 좋다.By performing oxygen doping treatment on the insulating film, an insulating film including an excess oxygen region may be formed. "Oxygen doping" refers to the addition of oxygen to the bulk. The term "bulk" is also used to clarify the addition of oxygen to the thin film surface as well as inside the thin film. Also, "oxygen doping" includes "oxygen plasma doping" which adds plasmaated oxygen to the bulk. In addition, oxygen doping may be performed using an ion implantation method, an ion doping method, or a plasma doping method.
예를 들어, 산화물 반도체층(716)에 접하는 절연막이 산화갈륨을 사용하여 형성되는 경우, 산소 분위기에서의 열처리나, 산소 도핑에 의해, 산화갈륨의 조성을 Ga2OX(X=3+α, 0 <α <1)로 설정할 수 있다.For example, when the insulating film in contact with the
산화물 반도체층(716)에 접하는 절연막이 산화 알루미늄을 사용하여 형성되는 경우, 산소 분위기에서의 열처리나, 산소 도핑에 의해, 산화 알루미늄의 조성을 Al2OX(X=3+α, 0 <α <1)로 설정할 수 있다.When the insulating film in contact with the
산화물 반도체층(716)에 접하는 절연막이 산화갈륨 알루미늄(산화 알루미늄 갈륨)을 사용하여 형성되는 경우, 산소 분위기에서의 열처리나, 산소 도핑에 의해, 산화갈륨 알루미늄(산화 알루미늄 갈륨)의 조성을 GaXAl2 - XO3 +α(0 <X <2, 0 <α <1)로 설정할 수 있다.When the insulating film in contact with the
산소 과잉 영역을 포함하는 절연막을 산화물 반도체층(716)에 접하도록 형성하고 가열 처리를 행함으로써, 절연막 내에 과잉으로 존재하는 산소가 산화물 반도체층에 공급되어, 산화물 반도체층 내 또는 산화물 반도체층과 절연막 사이의 계면의 산소 결함을 저감한다. 따라서, 산화물 반도체층은 진성의 또는 실질적으로 진성인 산화물 반도체가 될 수 있다.By forming an insulating film including an excess oxygen region in contact with the
산소 과잉 영역을 포함하는 절연막은, 산화물 반도체층(716)에 접하는 절연막 중 산화물 반도체층(716)의 상측에 위치하는 절연막 또는 산화물 반도체층(716)의 하측에 위치하는 절연막에 적용될 수 있다. 그러나, 절연막을, 산화물 반도체층(716)에 접하는 양쪽의 절연막에 적용하는 것이 바람직하다. 산화물 반도체층(716)에 접하고 산화물 반도체층(716)의 상측 및 하측에 위치하는 절연막으로 사용되는, 산소 과잉 영역을 각각 포함하는 절연막 사이에 산화물 반도체층(716)을 끼우는 구성에 의해, 상기 유리한 효과를 높일 수 있다.The insulating film including the excess oxygen region may be applied to an insulating film located above the
또한, 산화물 반도체층(716)의 상측 및 하측의 절연막은 동일한 구성 원소 또는 다른 구성 원소를 포함할 수 있다. 예를 들어, 상측과 하측의 절연막은 모두, 조성이 Ga2OX(X=3+α, 0 <α <1)인 산화갈륨으로 형성될 수 있다. 대안적으로, 상측과 하측의 절연막 중 한쪽은 Ga2OX(X=3+α, 0 <α <1)로 형성될 수 있고, 다른 쪽은 조성이 Al2OX(X=3+α, 0 <α <1)인 산화 알루미늄으로 형성될 수 있다.In addition, the insulating films on the upper side and the lower side of the
산화물 반도체층(716)에 접하는 절연막은, 각각 산소 과잉 영역을 포함하는 절연막을 적층하여 형성될 수 있다. 예를 들어, 산화물 반도체층(716)의 상측의 절연막은 다음과 같이 형성될 수 있다. 조성이 Ga2OX(X=3+α, 0 <α <1)인 산화갈륨을 형성하고, 그 위에 조성이 GaXAl2 - XO3 +α(0 <X <2, 0 <α <1)인 산화갈륨 알루미늄(산화 알루미늄 갈륨)을 형성한다.The insulating films in contact with the
이어서, 도 14의 (c)에 도시한 바와 같이, 게이트 절연막(721) 및 게이트 전극(722)을 덮도록 절연막(724)을 형성한다. 절연막(724)은 PVD법, CVD법 등을 사용해서 형성될 수 있다. 절연막(724)은 산화 규소, 산화질화규소, 질화규소, 산화하프늄, 산화갈륨, 또는 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용해서 형성될 수 있다. 또한, 절연막(724)에는, 유전율이 낮은 재료나, 유전율이 낮은 구조(예를 들어, 다공성의 구조 등)를 사용하는 것이 바람직하다. 절연막(724)의 유전율을 낮게 함으로써, 배선이나 전극의 사이에 발생하는 기생 용량을 저감하고, 동작의 고속화를 도모할 수 있다. 또한, 본 실시 형태에서는, 절연막(724)이 단층 구조를 갖고 있지만, 본 발명의 일 형태는 이러한 구조에 한정되지 않는다. 절연막(724)은 2층 이상의 적층 구조를 가질 수도 있다.Subsequently, as shown in FIG. 14C, an insulating
이어서, 게이트 절연막(721) 및 절연막(724)에 개구(725)를 형성하여, 도전막(720)의 일부를 노출시킨다. 그 후, 절연막(724) 위에, 개구(725)를 통해 도전막(720)과 접하는 배선(726)을 형성한다.Next,
배선(726)은 PVD법이나 CVD법에 의해 도전막을 형성한 후, 도전막을 에칭 가공함으로써 형성된다. 도전막의 재료로서는, 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 원소, 이들 원소 중 임의의 것을 성분으로 포함하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 및 스칸듐 중 하나 또는 이들 원소들 중 임의의 것의 조합을 포함하는 재료를 사용해도 좋다.The
구체적으로는, 예를 들어 절연막(724)의 개구를 포함하는 영역에 PVD법에 의해 얇은 티타늄막(5㎚ 정도의 두께)을 형성한 후에, 개구(725)에 매립되도록 알루미늄막을 형성하는 방법을 사용할 수 있다. 여기서, PVD법에 의해 형성되는 티타늄막은, 티타늄막이 형성되는 표면에 형성되는 산화막(예를 들어, 자연 산화막)을 환원하여, 하부 전극 등(여기서는, 도전막(720))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 알루미늄막의 힐록(hillock)을 방지할 수 있다. 티타늄, 질화티타늄 등의 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성해도 좋다.Specifically, for example, after forming a thin titanium film (thickness of about 5 nm) in the region including the opening of the insulating
절연막(724)에 형성되는 개구(725)는 도전막(708)과 중첩하는 영역에 형성되는 것이 바람직하다. 이러한 영역에 개구(725)를 형성함으로써, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다.The
여기서, 도전막(708)을 사용하지 않고, 불순물 영역(704)과 도전막(720)의 접속 위치와, 도전막(720)과 배선(726)의 접속 위치를 서로 중첩시키는 경우에 대해서 설명한다. 이 경우, 불순물 영역(704) 위에 형성된 절연막(712, 713)에 개구(하부의 개구로도 칭함)를 형성하고, 하부의 개구를 덮도록 도전막(720)을 형성한다. 그 후, 게이트 절연막(721) 및 절연막(724)에서, 하부의 개구와 중첩하는 영역에 개구(상부의 개구로도 칭함)를 형성하고, 배선(726)을 형성한다. 하부의 개구와 중첩하는 영역에 상부의 개구를 형성할 때에, 에칭에 의해 하부의 개구에 형성된 도전막(720)이 단선될 수도 있다. 단선을 피하기 위해서, 하부의 개구와 상부의 개구가 서로 중첩하지 않도록 형성함으로써, 소자 면적이 증대되는 문제가 일어난다.Here, the case where the connection position of the
본 실시 형태에 도시한 바와 같이, 도전막(708)을 사용함으로써, 도전막(720)을 단선시키지 않고 상부의 개구를 형성하는 것이 가능하게 된다. 이에 의해, 하부의 개구와 상부의 개구를 서로 중첩하도록 형성하여, 개구에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.As shown in this embodiment, by using the
이어서, 배선(726)을 덮도록 절연막(727)을 형성한다. 일련의 공정에 의해, FF 회로를 제작할 수 있다.Next, an insulating
또한, 상기 제작 방법에서는, 소스 전극 및 드레인 전극으로서 기능하는 도전막(719, 720)이 산화물 반도체층(716)의 형성 후에 형성된다. 따라서, 도 14의 (b)에 도시한 바와 같이, 상기 제작 방법에 의해 얻어지는 트랜지스터(731)에서, 도전막(719, 720)이 산화물 반도체층(716) 위에 형성된다. 그러나, 트랜지스터(731)에서, 소스 전극 및 드레인 전극으로서 기능하는 도전막이, 산화물 반도체층(716) 아래, 즉, 산화물 반도체층(716)과 절연막(712, 713) 사이에 형성될 수 있다.In the above production method,
도 15는, 소스 전극 및 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720)이 산화물 반도체층(716)과 절연막(712) 및 절연막(713)의 사이에 설치되어 있는 경우의, 트랜지스터(731)의 단면도를 도시한다. 도 15에 도시하는 트랜지스터(731)는 절연막(713)을 형성한 후에 도전막(719) 및 도전막(720)의 형성을 행하고, 뒤이어서 산화물 반도체층(716)의 형성을 행함으로써, 얻을 수 있다.FIG. 15 shows a transistor in the case where the
본 실시 형태는, 상기 실시 형태들 중 어느 것과 적절히 조합해서 실시하는 것이 가능하다.This embodiment can be implemented in appropriate combination with any of the above embodiments.
(실시 형태 6)(Embodiment 6)
본 실시 형태에서는, 실시 형태 4와는 다른 구조를 가진 산화물 반도체층을 포함하는 트랜지스터에 대해서, 도 16의 (a) 내지 도 16의 (e)에 도시하는 단면도를 참조하여 설명한다. 또한, 도 16의 (a) 내지 도 16의 (e) 각각은 톱 게이트형 트랜지스터의 구조 예를 나타내고 있다. 또한, 도 16의 (a), 도 16의 (c) 및 도 16의 (e) 각각은 플래너형(코플래너형) 트랜지스터의 구조 예를 나타내고 있으며, 도 16의 (b) 및 도 16의 (d)는 스태거형 트랜지스터의 구조 예를 나타내고 있다.In this embodiment, a transistor including an oxide semiconductor layer having a structure different from that of the fourth embodiment will be described with reference to sectional views shown in FIGS. 16A to 16E. 16A to 16E show examples of the structure of the top gate transistor. 16A, 16C, and 16E each show an example of the structure of a planar transistor (coplanar) transistor, and each of FIGS. 16B and 16 (B). d) shows an example of the structure of a staggered transistor.
도 16의 (a)에 나타내는 트랜지스터(901)는 하지막(902) 위에 형성된, 활성층으로서 기능하는 산화물 반도체층(903)과, 산화물 반도체층(903) 위에 형성된 소스 전극(904) 및 드레인 전극(905)과, 산화물 반도체층(903), 소스 전극(904) 및 드레인 전극(905) 위의 게이트 절연막(906)과, 게이트 절연막(906) 위에 있어서 산화물 반도체층(903)과 중첩하는 게이트 전극(907)과, 게이트 전극(907) 위에 있어서 산화물 반도체층(903)을 덮는 보호 절연막(910)을 포함한다.The
도 16의 (a)에 나타내는 트랜지스터(901)는 게이트 전극(907)이 산화물 반도체층(903) 위에 형성되어 있는 톱 게이트형 구조를 가지며, 또한, 소스 전극(904) 및 드레인 전극(905)이 산화물 반도체층(903) 위에 형성되어 있는 톱 콘택트형 구조를 갖는다. 트랜지스터(901)에서 소스 전극(904) 및 드레인 전극(905)은, 게이트 전극(907)과 중첩되지 않는다. 즉, 소스 전극(904)과 게이트 전극(907) 사이의 거리, 및 드레인 전극(905)과 게이트 전극(907) 사이의 거리 각각은, 게이트 절연막(906)의 두께보다도 크다. 따라서, 트랜지스터(901)에 있어서, 소스 전극(904)과 게이트 전극(907) 사이, 및 드레인 전극(905)과 게이트 전극(907) 사이의 기생 용량을 작게 할 수 있으므로, 고속 동작을 실현할 수 있다.The
또한, 산화물 반도체층(903)은 게이트 전극(907)이 형성된 후에 산화물 반도체층(903)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(908)을 포함한다. 또한, 산화물 반도체층(903)은, 게이트 절연막(906)을 개재해서 게이트 전극(907)과 중첩되는 채널 형성 영역(909)을 포함한다. 산화물 반도체층(903)에서는, 한 쌍의 고농도 영역(908) 사이에 채널 형성 영역(909)이 설치되어 있다. 고농도 영역(908)을 형성하기 위한 도펀트의 첨가는, 이온 주입법을 사용할 수 있다. 도펀트로서는, 예를 들어 헬륨, 아르곤, 크세논 등의 희가스나, 질소, 인, 비소, 안티몬, 붕소 등을 사용할 수 있다.Further, the
예를 들어, 질소를 도펀트로서 사용한 경우, 고농도 영역(908) 중의 질소 원자의 농도는, 5×1019/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다.For example, when nitrogen is used as the dopant, the concentration of nitrogen atoms in the
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(908)은 산화물 반도체층(903) 중의 다른 영역보다 높은 도전성을 갖는다. 따라서, 고농도 영역(908)을 산화물 반도체층(903)에 설치함으로써, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮출 수 있다.The
또한, In-Ga-Zn계 산화물을 산화물 반도체층(903)에 사용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하로 1시간 정도 가열 처리를 실시한다. 그 결과, 고농도 영역(908) 중의 산화물 반도체는 우르츠광형의 결정 구조를 갖게 된다. 고농도 영역(908) 중의 산화물 반도체가 우르츠광형의 결정 구조를 가지면, 고농도 영역(908)의 도전성을 더욱 높일 수 있고, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 더욱 낮게 할 수 있다. 또한, 우르츠광형의 결정 구조를 갖는 산화물 반도체를 형성함으로써 소스 전극(904)과 드레인 전극(905) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 사용한 경우, 고농도 영역(908) 중의 질소 원자의 농도를, 1×1020/㎤ 이상 7at.％ 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도이어도, 우르츠광형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.In addition, when In-Ga-Zn type | system | group oxide is used for the
또한, 산화물 반도체층(903)은 CAAC-OS로 구성되어 있어도 좋다. 산화물 반도체층(903)이 CAAC-OS로 구성되어 있는 경우, 비정질 산화물 반도체층보다 도전율을 높일 수 있으므로, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮출 수 있다.The
그리고, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮게 함으로써, 트랜지스터(901)의 미세화를 진척시켜도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(901)의 미세화에 의해, 당해 트랜지스터를 포함한 반도체 장치가 차지하는 면적을 축소화하여, 단위 면적당의 트랜지스터수를 증가시킬 수 있다.By lowering the resistance between the
도 16의 (b)에 나타내는 트랜지스터(911)는 하지막(912) 위에 형성된 소스 전극(914) 및 드레인 전극(915)과, 소스 전극(914) 및 드레인 전극(915) 위에 형성된 활성층으로서 기능하는 산화물 반도체층(913)과, 산화물 반도체층(913), 소스 전극(914) 및 드레인 전극(915) 위의 게이트 절연막(916)과, 게이트 절연막(916) 위에 있어서 산화물 반도체층(913)과 중첩하도록 설치된 게이트 전극(917)과, 게이트 전극(917) 위에 있어서 산화물 반도체층(913)을 덮는 보호 절연막(920)을 포함한다.The
도 16의 (b)에 나타내는 트랜지스터(911)는 게이트 전극(917)이 산화물 반도체층(913) 위에 형성되어 있는 톱 게이트형 구조를 가지며, 또한, 소스 전극(914) 및 드레인 전극(915)이 산화물 반도체층(913) 아래에 형성되어 있는 보텀 콘택트형 구조를 갖는다. 그리고, 트랜지스터(911)에서는, 트랜지스터(901)와 마찬가지로, 소스 전극(914) 및 드레인 전극(915)은, 게이트 전극(917)과 중첩되지 않는다. 따라서, 소스 전극(914)과 게이트 전극(917) 사이, 그리고 드레인 전극(915)과 게이트 전극(917) 사이에 형성되는 기생 용량을 작게 할 수 있고, 고속 동작을 실현할 수 있다.The
또한, 산화물 반도체층(913)은 게이트 전극(917)이 형성된 후에 산화물 반도체층(913)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(918)을 포함한다. 또한, 산화물 반도체층(913)은, 게이트 절연막(916)을 개재해서 게이트 전극(917)과 중첩하는 채널 형성 영역(919)을 포함한다. 산화물 반도체층(913)에서는, 한 쌍의 고농도 영역(918) 사이에 채널 형성 영역(919)이 설치되어 있다.The
고농도 영역(918)은 상술한 트랜지스터(901)에 포함되는 고농도 영역(908)의 경우와 마찬가지로, 이온 주입법을 사용해서 형성할 수 있다. 그리고, 고농도 영역(918)을 형성하기 위한 도펀트의 종류에 대해서는, 고농도 영역(908)의 경우를 참조할 수 있다.The
예를 들어, 질소를 도펀트로서 사용한 경우, 고농도 영역(918) 중의 질소 원자의 농도는, 5×1019/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다.For example, when nitrogen is used as the dopant, the concentration of nitrogen atoms in the
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(918)은 산화물 반도체층(913) 중의 다른 영역보다 높은 도전성을 갖는다. 따라서, 고농도 영역(918)을 산화물 반도체층(913)에 설치함으로써, 소스 전극(914)과 드레인 전극(915) 사이의 저항을 낮출 수 있다.The
또한, In-Ga-Zn계 산화물을 산화물 반도체층(913)에 사용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하의 온도에서 가열 처리를 실시한다. 그 결과, 고농도 영역(918) 중의 산화물 반도체는 우르츠광형의 결정 구조를 갖게 된다. 고농도 영역(918) 중의 산화물 반도체가 우르츠광형의 결정 구조를 가지면, 고농도 영역(918)의 도전성이 더욱 증가될 수 있고, 또한 소스 전극(914)과 드레인 전극(915) 사이의 저항을 더욱 낮출 수 있다. 또한, 우르츠광형의 결정 구조를 갖는 산화물 반도체를 형성하여 소스 전극(914)과 드레인 전극(915) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 사용한 경우, 고농도 영역(918) 중의 질소 원자의 농도를, 1×1020/㎤ 이상 7at.％ 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도이어도, 우르츠광형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.In addition, when In-Ga-Zn type oxide is used for the
또한, 산화물 반도체층(913)은 CAAC-OS로 구성되어 있어도 좋다. 산화물 반도체층(913)이 CAAC-OS로 구성되어 있는 경우, 비정질 산화물 반도체층보다 높은 도전율을 갖고, 따라서 소스 전극(914)과 드레인 전극(915) 사이의 저항을 낮게 할 수 있다.The
그리고, 소스 전극(914)과 드레인 전극(915) 사이의 저항을 저하시킴으로써, 트랜지스터(911)의 미세화를 진척시켜도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(911)의 미세화에 의해, 당해 트랜지스터를 포함한 반도체 장치가 차지하는 면적을 축소화하고, 단위 면적당의 트랜지스터수를 증가시킬 수 있다.By lowering the resistance between the
도 16의 (c)에 나타내는 트랜지스터(921)는 하지막(922) 위에 형성된, 활성층으로서 기능하는 산화물 반도체층(923)과, 산화물 반도체층(923) 위에 형성된 소스 전극(924) 및 드레인 전극(925)과, 산화물 반도체층(923), 소스 전극(924) 및 드레인 전극(925) 위의 게이트 절연막(926)과, 게이트 절연막(926) 위에 있어서 산화물 반도체층(923)과 중첩하도록 설치된 게이트 전극(927)과, 게이트 전극(927) 위에 있어서 산화물 반도체층(923)을 덮는 보호 절연막(932)을 포함한다. 또한, 트랜지스터(921)는 게이트 전극(927)의 측부에 설치된, 절연물을 사용하여 형성된 측벽(930)을 포함한다.The
도 16의 (c)에 나타내는 트랜지스터(921)는 게이트 전극(927)이 산화물 반도체층(923) 위에 형성되어 있는 톱 게이트형 구조를 가지며, 또한, 소스 전극(924) 및 드레인 전극(925)이 산화물 반도체층(923) 위에 형성되어 있는 톱 콘택트형 구조를 갖는다. 그리고, 트랜지스터(921)는 트랜지스터(901)와 마찬가지로, 소스 전극(924) 및 드레인 전극(925)이, 게이트 전극(927)과 중첩되지 않고 있으므로, 소스 전극(924)과 게이트 전극(927) 사이, 그리고 드레인 전극(925)과 게이트 전극(927) 사이에 형성되는 기생 용량을 작게 할 수 있고, 고속 동작을 실현할 수 있다.The
또한, 산화물 반도체층(923)은 게이트 전극(927)이 형성된 후에 산화물 반도체층(923)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(928)과, 한 쌍의 저농도 영역(929)을 포함한다. 또한, 산화물 반도체층(923)은, 게이트 절연막(926)을 개재해서 게이트 전극(927)과 중첩되는 채널 형성 영역(931)을 포함한다. 산화물 반도체층(923)에서는, 한 쌍의 고농도 영역(928) 사이에 설치된 한 쌍의 저농도 영역(929) 사이에 채널 형성 영역(931)이 설치되어 있다. 그리고, 한 쌍의 저농도 영역(929)은 산화물 반도체층(923) 중의, 게이트 절연막(926)을 개재해서 측벽(930)과 중첩되는 영역에 설치되어 있다.In addition, the
고농도 영역(928) 및 저농도 영역(929)은 상술한 트랜지스터(901)가 포함하는 고농도 영역(908)의 경우와 마찬가지로, 이온 주입법을 사용해서 형성할 수 있다. 그리고, 고농도 영역(928)을 형성하기 위한 도펀트의 종류에 대해서는, 고농도 영역(908)의 경우를 참조할 수 있다.The
예를 들어, 질소를 도펀트로서 사용한 경우, 고농도 영역(928) 중의 질소 원자의 농도는, 5×1019/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다. 또한, 예를 들어 질소를 도펀트로서 사용한 경우, 저농도 영역(929) 중의 질소 원자의 농도는, 5×1018/㎤ 이상 5×1019/㎤ 미만인 것이 바람직하다.For example, when nitrogen is used as the dopant, the concentration of nitrogen atoms in the
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(928)은 산화물 반도체층(923) 중의 다른 영역보다 높은 도전성을 갖는다. 따라서, 고농도 영역(928)을 산화물 반도체층(923)에 설치함으로써, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 낮출 수 있다. 또한, 저농도 영역(929)을 채널 형성 영역(931)과 고농도 영역(928) 사이에 설치함으로써, 단채널 효과에 의한 임계치 전압의 마이너스 시프트를 경감할 수 있다.The
또한, In-Ga-Zn계 산화물을 산화물 반도체층(923)에 사용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하의 온도에서 가열 처리를 실시한다. 그 결과, 고농도 영역(928) 중의 산화물 반도체는 우르츠광형의 결정 구조를 갖게 된다. 또한, 저농도 영역(929)도, 질소 농도에 따라서는, 상기 가열 처리에 의해 우르츠광형의 결정 구조를 갖는 경우도 있다. 고농도 영역(928) 중의 산화물 반도체가 우르츠광형의 결정 구조를 가지면, 고농도 영역(928)의 도전성을 더욱 높일 수 있고, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 더욱 낮출 수 있다. 또한, 우르츠광형의 결정 구조를 갖는 산화물 반도체를 형성하여 소스 전극(924)과 드레인 전극(925) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 사용한 경우, 고농도 영역(928) 중의 질소 원자의 농도를, 1×1020/㎤ 이상 7at.％ 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도이어도, 우르츠광형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.In addition, when In-Ga-Zn type oxide is used for the
또한, 산화물 반도체층(923)은 CAAC-OS로 구성되어 있어도 좋다. 산화물 반도체층(923)이 CAAC-OS로 구성되어 있는 경우, 비정질 산화물 반도체층보다 높은 도전율을 가지므로, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 낮출 수 있다.The
그리고, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 저하시킴으로써, 트랜지스터(921)의 미세화를 진척시켜도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(921)의 미세화에 의해, 당해 트랜지스터를 포함한 반도체 장치가 차지하는 면적을 축소화하고, 단위 면적당의 트랜지스터수를 증가시킬 수 있다.By lowering the resistance between the
도 16의 (d)에 나타내는 트랜지스터(941)는 하지막(942) 위에 형성된 소스 전극(944) 및 드레인 전극(945)과, 소스 전극(944) 및 드레인 전극(945) 위에 형성된 활성층으로서 기능하는 산화물 반도체층(943)과, 산화물 반도체층(943), 소스 전극(944) 및 드레인 전극(945) 위의 게이트 절연막(946)과, 게이트 절연막(946) 위에 있어서 산화물 반도체층(943)과 중첩하도록 설치되는 게이트 전극(947)과, 게이트 전극(947) 위에 있어서 산화물 반도체층(943)을 덮는 보호 절연막(952)을 포함한다. 또한, 트랜지스터(941)는 게이트 전극(947)의 측면에 설치된, 절연물을 사용하여 형성된 측벽(950)을 포함한다.The
도 16의 (d)에 나타내는 트랜지스터(941)는 게이트 전극(947)이 산화물 반도체층(943) 위에 형성되어 있는 톱 게이트형 구조를 가지며, 또한 소스 전극(944) 및 드레인 전극(945)이 산화물 반도체층(943) 아래에 형성되어 있는 보텀 콘택트형 구조를 갖는다. 그리고, 트랜지스터(941)에서는, 트랜지스터(901)와 마찬가지로, 소스 전극(944) 및 드레인 전극(945)이, 게이트 전극(947)과 중첩하고 있지 않으므로, 소스 전극(944)과 게이트 전극(947) 사이, 그리고 드레인 전극(945)과 게이트 전극(947) 사이에 형성되는 기생 용량을 작게 할 수 있고, 고속 동작을 실현할 수 있다.The
또한, 산화물 반도체층(943)은 게이트 전극(947)이 형성된 후에 산화물 반도체층(943)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(948)과, 한 쌍의 저농도 영역(949)을 포함한다. 또한, 산화물 반도체층(943)은, 게이트 절연막(946)을 개재해서 게이트 전극(947)과 중첩되는 채널 형성 영역(951)을 포함한다. 산화물 반도체층(943)에서는, 한 쌍의 고농도 영역(948) 사이에 설치된 한 쌍의 저농도 영역(949) 사이에 채널 형성 영역(951)이 설치되어 있다. 또한, 한 쌍의 저농도 영역(949)은 산화물 반도체층(943) 중의, 게이트 절연막(946)을 개재해서 측벽(950)과 중첩되는 영역에 설치되어 있다.In addition, the
고농도 영역(948) 및 저농도 영역(949)은 상술한 트랜지스터(901)가 포함한 고농도 영역(908)의 경우와 마찬가지로, 이온 주입법을 사용해서 형성할 수 있다. 그리고, 고농도 영역(948)을 형성하기 위한 도펀트의 종류에 대해서는, 고농도 영역(908)의 경우를 참조할 수 있다.The
예를 들어, 질소를 도펀트로서 사용한 경우, 고농도 영역(948) 중의 질소 원자의 농도는, 5×1019/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다. 또한, 예를 들어 질소를 도펀트로서 사용한 경우, 저농도 영역(949) 중의 질소 원자의 농도는, 5×1018/㎤ 이상 5×1019/㎤ 미만인 것이 바람직하다.For example, when nitrogen is used as the dopant, the concentration of nitrogen atoms in the
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(948)은 산화물 반도체층(943) 중의 다른 영역보다 높은 도전성을 갖는다. 따라서, 고농도 영역(948)을 산화물 반도체층(943)에 설치함으로써, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 낮출 수 있다. 또한, 저농도 영역(949)을 채널 형성 영역(951)과 고농도 영역(948) 사이에 설치함으로써, 단채널 효과에 의한 임계치 전압의 마이너스 시프트를 경감할 수 있다.The
또한, In-Ga-Zn계 산화물을 산화물 반도체층(943)에 사용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하의 온도에서 가열 처리를 실시한다. 그 결과, 고농도 영역(948) 중의 산화물 반도체는 우르츠광형의 결정 구조를 갖게 된다. 또한, 저농도 영역(949)도, 질소 농도에 따라서는, 상기 가열 처리에 의해 우르츠광형의 결정 구조를 갖는 경우도 있다. 고농도 영역(948) 중의 산화물 반도체가 우르츠광형의 결정 구조를 가지면, 고농도 영역(948)의 도전성을 더욱 높이고, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 더욱 낮출 수 있다. 또한, 우르츠광형의 결정 구조를 갖는 산화물 반도체를 형성하여 소스 전극(944)과 드레인 전극(945) 사이의 저항을 효과적으로 내리기 위해서는, 질소를 도펀트로서 사용한 경우, 고농도 영역(948) 중의 질소 원자의 농도를, 1×1020/㎤ 이상 7at.％ 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도이어도, 우르츠광형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.In addition, when In-Ga-Zn type oxide is used for the
또한, 산화물 반도체층(943)은 CAAC-OS로 구성되어 있어도 좋다. 산화물 반도체층(943)이 CAAC-OS로 구성되어 있는 경우, 비정질 산화물 반도체층보다 높은 도전율을 가질 수 있으므로, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 낮출 수 있다.The
그리고, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 저하시킴으로써, 트랜지스터(941)의 미세화를 진척시켜도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(941)의 미세화에 의해, 당해 트랜지스터를 포함한 반도체 장치가 차지하는 면적을 축소화하고, 단위 면적당의 트랜지스터수를 증가시킬 수 있다.By lowering the resistance between the
도 16의 (e)에 나타내는 트랜지스터(961)는 하지막(962) 위에 형성된, 활성층으로서 기능하는 산화물 반도체층(963)과, 산화물 반도체층(963) 위에 형성된 소스 전극(964) 및 드레인 전극(965)과, 게이트 절연막(966)을 개재해서 산화물 반도체층(963)과 중첩하는 게이트 전극(967)과, 게이트 전극(967)의 측면에 설치된, 절연물로 형성된 측벽(970)과, 게이트 전극(967) 위에 있어서 산화물 반도체층(963)을 덮는 보호 절연막(972)과, 보호 절연막(972) 위의 절연막(973)을 포함한다. 또한, 트랜지스터(961)는 보호 절연막(972) 및 절연막(973)에 설치한 콘택트 홀을 통해 소스 전극(964)과 전기적으로 접속하는 전극(974)과, 보호 절연막(972) 및 절연막(973)에 설치한 콘택트 홀을 통해 드레인 전극(965)과 전기적으로 접속하는 전극(975)을 포함한다.The
절연막(973)은 산화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈 등의 무기 절연 재료를 포함하는 재료를 사용해서 형성할 수 있다. 또한, 폴리이미드 또는 아크릴 등의 유기 절연 재료를 사용해서 절연막(973)을 형성하는 것도 가능하다.The insulating
또한, 절연막(973)의 형성 후, CMP 처리나 에칭 처리 등에 의해, 절연막(973) 표면의 단차를 경감하기 위한 평탄화 처리를 행하는 것이 바람직하다. 절연막(973)의 표면의 단차를 경감시킴으로써, 후속 공정에서 형성되는 전극이나 배선 등의 피복성을 향상시킬 수 있고, 반도체 장치의 고집적화가 용이하게 된다. 또한, 단차 부분에 있어서의 배선 저항의 증가나, 피복성 불량에 의한 배선의 단선이 억제될 수 있으므로, 반도체 장치의 신뢰성을 향상시킬 수 있다.After the formation of the insulating
트랜지스터(961)는 게이트 전극(967)이 산화물 반도체층(963) 위에 형성되어 있는 톱 게이트형 구조를 가지며, 또한 소스 전극(964) 및 드레인 전극(965)이 산화물 반도체층(963) 위에 형성되어 있는 톱 콘택트형 구조를 갖는다. 그리고, 트랜지스터(961)에서는, 트랜지스터(901)와 마찬가지로, 소스 전극(964) 및 드레인 전극(965)이, 게이트 전극(967)과 중첩하고 있지 않다. 따라서, 소스 전극(964)과 게이트 전극(967) 사이, 그리고 드레인 전극(965)과 게이트 전극(967) 사이에 형성되는 기생 용량을 작게 할 수 있다. 그 결과, 고속 동작을 실현할 수 있다.The
또한, 산화물 반도체층(963)은 게이트 전극(967)이 형성된 후에 산화물 반도체층(963)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(948)과, 한 쌍의 저농도 영역(949)을 갖는다. 또한, 산화물 반도체층(963)은, 게이트 절연막(966)을 개재해서 게이트 전극(967)과 중첩하는 채널 형성 영역(971)을 포함한다. 산화물 반도체층(963)에서는, 한 쌍의 고농도 영역(968) 사이에 설치된 한 쌍의 저농도 영역(969) 사이에 채널 형성 영역(971)이 설치되어 있다. 그리고, 한 쌍의 저농도 영역(969)은 산화물 반도체층(963) 중의, 게이트 절연막(966)을 개재해서 측벽(970)과 중첩되는 영역에 설치되어 있다.In addition, the
고농도 영역(968) 및 저농도 영역(969)은 상술한 트랜지스터(901)가 포함한 고농도 영역(908)의 경우와 마찬가지로, 이온 주입법을 사용해서 형성할 수 있다. 그리고, 고농도 영역(968)을 형성하기 위한 도펀트의 종류에 대해서는, 고농도 영역(908)의 경우를 참조할 수 있다.The
예를 들어, 질소를 도펀트로서 사용한 경우, 고농도 영역(968) 중의 질소 원자의 농도는, 5×1019/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다. 또한, 예를 들어 질소를 도펀트로서 사용한 경우, 저농도 영역(969) 중의 질소 원자의 농도는, 5×1018/㎤ 이상 5×1019/㎤ 미만인 것이 바람직하다.For example, when nitrogen is used as the dopant, the concentration of nitrogen atoms in the
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(968)은 산화물 반도체층(963) 중의 다른 영역보다 높은 도전성을 갖는다. 따라서, 고농도 영역(968)을 산화물 반도체층(963)에 설치함으로써, 소스 전극(964)과 드레인 전극(965) 사이의 저항을 낮출 수 있다. 또한, 저농도 영역(969)을 채널 형성 영역(971)과 고농도 영역(968) 사이에 설치함으로써, 단채널 효과에 의한 임계치 전압의 마이너스 시프트를 경감할 수 있다.The
또한, In-Ga-Zn계 산화물을 산화물 반도체층(963)에 사용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하의 온도에서 가열 처리를 실시하고, 따라서 고농도 영역(968) 중의 산화물 반도체는 우르츠광형의 결정 구조를 갖게 된다. 또한, 저농도 영역(969)도, 질소 농도에 따라서는, 상기 가열 처리에 의해 우르츠광형의 결정 구조를 갖는 경우도 있다. 고농도 영역(968) 중의 산화물 반도체가 우르츠광형의 결정 구조를 가지면, 고농도 영역(968)의 도전성을 더욱 높일 수 있고, 소스 전극(964)과 드레인 전극(965) 사이의 저항을 낮출 수 있다. 또한, 우르츠광형의 결정 구조를 갖는 산화물 반도체를 형성하여 소스 전극(964)과 드레인 전극(965) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 사용한 경우, 고농도 영역(968) 중의 질소 원자의 농도를, 1×1020/㎤ 이상 7at.％ 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도이어도, 우르츠광형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.In addition, when In-Ga-Zn-based oxide is used for the
또한, 산화물 반도체층(963)은 CAAC-OS로 구성되어 있어도 좋다. 산화물 반도체층(963)이 CAAC-OS로 구성되어 있는 경우, 비정질 산화물 반도체층보다 높은 도전율을 가지므로, 소스 전극(964)과 드레인 전극(965) 사이의 저항을 낮출 수 있다.In addition, the
그리고, 소스 전극(964)과 드레인 전극(965) 사이의 저항을 저하시킴으로써, 트랜지스터(961)의 미세화를 진척시켜도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(961)의 미세화에 의해, 당해 트랜지스터를 포함한 반도체 장치가 차지하는 면적을 축소화하고, 단위 면적당의 트랜지스터수를 증가시킬 수 있다.By lowering the resistance between the
또한, 산화물 반도체를 포함한 트랜지스터에 있어서, 소스 영역 또는 드레인 영역으로서 기능하는 고농도 영역을 셀프 얼라이닝 프로세스를 통해 형성하는 방법의 하나로서, 산화물 반도체층의 표면을 노출시키고, 아르곤 플라즈마 처리를 행하고, 산화물 반도체층의 플라즈마에 노출된 영역의 저항률을 저하시키는 방법이 개시되어 있다(S. Jeon et al. "180㎚ Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications", IEDM Tech. Dig., pp. 504-507, 2010).Further, in a transistor including an oxide semiconductor, as a method of forming a high concentration region functioning as a source region or a drain region through a self-aligning process, the surface of the oxide semiconductor layer is exposed, argon plasma treatment is performed, and the oxide A method of reducing the resistivity of a region exposed to plasma of a semiconductor layer is disclosed (S. Jeon et al. "180 nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications", IEDM Tech. Dig., Pp. 504-507, 2010).
그러나, 상기 제작 방법에서는, 게이트 절연막을 형성한 후에, 소스 영역 및 드레인 영역으로서 기능해야 할 부분을 노출시키기 위해, 게이트 절연막을 부분적으로 제거할 필요가 있다. 따라서, 게이트 절연막이 제거되는 때에, 게이트 절연막 아래의 산화물 반도체층도 부분적으로 오버 에칭되어, 소스 영역 및 드레인 영역으로서 기능해야 할 부분의 막 두께가 얇아져 버린다. 그 결과, 소스 영역 또는 드레인 영역의 저항이 증가하고, 또한 오버 에칭에 의한 트랜지스터의 특성 불량이 일어나기 쉬워진다.However, in the above production method, after the gate insulating film is formed, it is necessary to partially remove the gate insulating film in order to expose the portion to function as the source region and the drain region. Therefore, when the gate insulating film is removed, the oxide semiconductor layer under the gate insulating film is partially overetched, and the film thickness of the portion to function as the source region and the drain region becomes thinner. As a result, the resistance of the source region or the drain region increases, and the characteristics of the transistor due to the overetching tends to occur.
트랜지스터의 미세화를 진척시키기 위해서는, 가공 정밀도가 높은 건식 에칭법을 채용할 필요가 있다. 그러나, 상기 오버 에칭은, 산화물 반도체층과 게이트 절연막의 선택비가 충분히 확보될 수 없는 건식 에칭법을 채용하는 경우에, 현저하게 일어나기 쉽다.In order to advance the miniaturization of a transistor, it is necessary to employ the dry etching method with high processing precision. However, the over-etching is likely to occur remarkably when a dry etching method is employed in which the selectivity between the oxide semiconductor layer and the gate insulating film cannot be sufficiently secured.
예를 들어, 산화물 반도체층이 충분한 두께를 가지면 오버 에칭도 문제는 되지 않는다. 그러나, 채널 길이를 200㎚ 이하로 하는 경우에는, 단채널 효과를 방지하기 위해서, 채널 형성 영역이 되는 부분의 산화물 반도체층의 두께는 20㎚ 이하, 바람직하게는 10㎚ 이하일 필요가 있다. 상술한 경우와 같이 산화물 반도체층의 두께가 얇을 경우에는, 상술한 바와 같은 산화물 반도체층의 오버 에칭으로 인해, 소스 영역 또는 드레인 영역의 저항이 증가하고, 트랜지스터의 특성 불량이 일어나는데, 이것은 바람직하지 않다.For example, over etching is not a problem as long as the oxide semiconductor layer has a sufficient thickness. However, in the case where the channel length is 200 nm or less, in order to prevent the short channel effect, the thickness of the oxide semiconductor layer of the portion which becomes the channel formation region needs to be 20 nm or less, preferably 10 nm or less. When the thickness of the oxide semiconductor layer is thin as in the case described above, the resistance of the source region or the drain region increases due to the overetching of the oxide semiconductor layer as described above, resulting in poor characteristics of the transistor, which is undesirable. .
그러나, 본 발명의 일 형태와 같이, 산화물 반도체층에의 도펀트의 첨가를, 산화물 반도체층을 노출시키지 않도록 게이트 절연막을 남긴 상태에서 행함으로써, 산화물 반도체층의 오버 에칭을 방지하고, 산화물 반도체층에의 과잉의 대미지를 경감시킬 수 있다. 또한, 산화물 반도체층과 게이트 절연막의 계면도 청정하게 유지된다. 따라서, 트랜지스터의 특성 및 신뢰성을 향상시킬 수 있다.However, as in one embodiment of the present invention, the addition of the dopant to the oxide semiconductor layer is performed in a state in which the gate insulating film is left so as not to expose the oxide semiconductor layer, thereby preventing overetching of the oxide semiconductor layer and Excessive damage can be reduced. In addition, the interface between the oxide semiconductor layer and the gate insulating film is kept clean. Therefore, the characteristics and the reliability of the transistor can be improved.
또한, 산화물 반도체층 아래에 위치하는 하지막이나 보호 절연막은, 알칼리 금속, 수소 및 산소에 대한 배리어성이 높은 재료를 사용하여 형성하는 것이 바람직하다. 예를 들어, 배리어성이 높은 절연막으로서, 질화규소막, 질화산화규소막, 질화알루미늄막, 산화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막 등을 사용할 수 있다. 하지막 및 보호 절연막으로서, 배리어성이 높은 절연막의 단층 또는 적층, 또는 배리어성이 높은 절연막과, 배리어성이 낮은 절연막의 적층을 사용할 수도 있다.In addition, it is preferable to form the base film and protective insulating film which are located under an oxide semiconductor layer using the material with high barrier property with respect to alkali metal, hydrogen, and oxygen. For example, a silicon nitride film, a silicon nitride oxide film, an aluminum nitride film, an aluminum oxide film, an aluminum oxynitride film, an aluminum nitride oxide film, or the like can be used as the insulating film having high barrier property. As the base film and the protective insulating film, a single layer or lamination of an insulating film having a high barrier property, or an insulating film having a high barrier property and an insulating film having a low barrier property may be used.
산화물 반도체층을 배리어성이 높은 절연막으로 덮음으로써, 외부로부터의 불순물의 침입을 방지하고, 산화물 반도체층으로부터의 산소 탈리를 방지할 수 있다. 따라서, 트랜지스터의 신뢰성을 향상시킬 수 있다.By covering the oxide semiconductor layer with an insulating film having high barrier property, intrusion of impurities from the outside can be prevented and oxygen desorption from the oxide semiconductor layer can be prevented. Therefore, the reliability of the transistor can be improved.
본 실시 형태는, 상기 실시 형태들과 적절히 조합해서 실시하는 것이 가능하다.This embodiment can be implemented in appropriate combination with the above embodiments.
(실시 형태 7)(Seventh Embodiment)
본 발명의 일 형태에 관한 분주 회로를 사용함으로써 신뢰성이 높은 전자 기기 및 소비 전력이 저감된 전자 기기를 제공하는 것이 가능하다. 특히, 전력의 공급을 항상 받는 것이 곤란한 휴대용 전자 기기의 경우, 본 발명의 일 형태에 관한 소비 전력이 낮은 분주 회로를 그 구성 요소에 추가함으로써, 연속 사용 시간이 길어진다고 하는 장점이 얻어진다.By using the frequency divider circuit of one embodiment of the present invention, it is possible to provide a highly reliable electronic device and an electronic device with reduced power consumption. In particular, in the case of a portable electronic device having difficulty in receiving power supply all the time, the advantage that the continuous use time is long is obtained by adding, to the component, a frequency divider circuit having a low power consumption according to one embodiment of the present invention.
본 발명의 일 형태에 관한 분주 회로는, 표시 장치, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(전형적으로는, DVD(Digital Versatile Disc) 등의 기록 매체의 콘텐츠를 재생하고, 그 재생된 화상을 표시하는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 본 발명의 일 형태에 관한 분주 회로를 구비할 수 있는 전자 기기로서, 휴대 전화, 휴대형 게임기를 포함하는 게임기, 휴대 정보 단말기, 전자 서적, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(예컨대, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 17의 (a) 및 도 17의 (b)에 나타내었다.The frequency divider circuit of one embodiment of the present invention reproduces a content of a recording medium such as a DVD (Digital Versatile Disc) such as a display device, a personal computer, and a recording medium (typically, the reproduced image Device having a display to display the same. In addition, an electronic device that can include a frequency divider circuit of one embodiment of the present invention includes a mobile phone, a game machine including a portable game machine, a portable information terminal, an electronic book, a camera such as a video camera and a digital still camera, and a goggle type. A display (head mounted display), a navigation system, a sound reproducing apparatus (e.g., a car audio system and a digital audio player), a copy machine, a facsimile machine, a printer, a printer multifunction printer, an ATM, a vending machine, and the like. Specific examples of these electronic devices are shown in Figs. 17A and 17B.
도 17의 (a)는 전자 서적이며, 하우징(7001), 표시부(7002) 등을 포함한다. 본 발명의 일 형태에 관한 분주 회로는, 전자 서적의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 전자 서적의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 분주 회로를 사용함으로써 전자 서적은 소비 전력을 저감할 수 있다. 또한, 가요성을 갖는 기판을 사용하면 집적 회로에 가요성을 갖게 할 수 있으므로, 플렉시블하면서 또한 가벼운 사용 편의성이 좋은 전자 서적을 제공할 수 있다.FIG. 17A illustrates an electronic book and includes a
도 17의 (b)는 표시 장치이며, 하우징(7011), 표시부(7012), 지지대(7013) 등을 포함한다. 본 발명의 일 형태에 관한 분주 회로는, 표시 장치의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 표시 장치의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 분주 회로를 사용함으로써 표시 장치는 소비 전력을 저감할 수 있다. 또한, 표시 장치는, 그 카테고리에 있어서, 퍼스널 컴퓨터용, TV 방송 수신용, 광고 표시용 표시 장치 등 모든 정보 표시용 표시 장치를 포함한다.FIG. 17B is a display device, and includes a
도 17의 (c)는 표시 장치이며, 하우징(7021), 표시부(7022) 등을 포함한다. 본 발명의 일 형태에 관한 분주 회로는, 표시 장치의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 표시 장치의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 분주 회로를 사용함으로써 표시 장치는 소비 전력을 저감할 수 있다. 또한, 가요성을 갖는 기판을 사용함으로써, 집적 회로에 가요성을 갖게 할 수 있다. 따라서, 플렉시블이면서 또한 가벼운 사용 편의성이 좋은 표시 장치를 제공할 수 있다. 따라서, 도 17의 (c)에 도시한 바와 같이, 직물 등에 고정시켜서 표시 장치를 사용할 수 있어서, 표시 장치의 응용의 범위가 현저히 넓어진다.FIG. 17C is a display device and includes a
도 17의 (d)는 휴대형 게임기이며, 하우징(7031), 하우징(7032), 표시부(7033), 표시부(7034), 마이크로폰(7035), 스피커(7036), 조작 키(7037), 스타일러스(7038) 등을 포함한다. 본 발명의 일 형태에 관한 분주 회로는, 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태인 분주 회로를 사용함으로써 소비 전력이 저감된 휴대형 게임기를 제공할 수 있다. 또한, 도 17의 (d)에 나타낸 휴대형 게임기는, 2개의 표시부(7033) 및 표시부(7034)를 포함하고 있지만, 휴대형 게임기가 포함하는 표시부의 수는, 2개에 한정되지 않는다.FIG. 17D illustrates a portable game machine, which includes a
도 17의 (e)는 휴대 전화이며, 하우징(7041), 표시부(7042), 음성 입력부(7043), 음성 출력부(7044), 조작 키(7045), 수광부(7046) 등을 포함한다. 수광부(7046)에서 수신한 광을 전기 신호로 변환함으로써, 외부의 화상을 도입할 수 있다. 본 발명의 일 형태에 관한 분주 회로는, 휴대 전화의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대 전화의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 분주 회로를 사용함으로써 휴대 전화는 소비 전력을 저감할 수 있다.FIG. 17E illustrates a mobile phone and includes a
도 17의 (f)는 휴대 정보 단말기이며, 하우징(7051), 표시부(7052), 조작 키(7053) 등을 포함한다. 도 17의 (f)에 나타내는 휴대 정보 단말기의 하우징(7051)에 모뎀이 내장되어 있어도 좋다. 본 발명의 일 형태에 관한 분주 회로는, 휴대 정보 단말기의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대 정보 단말기의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 분주 회로를 사용함으로써 소비 전력이 저감된 휴대 정보 단말기를 제공할 수 있다.FIG. 17F is a portable information terminal and includes a
본 실시 형태는, 상기 실시 형태들과 적절히 조합해서 실시하는 것이 가능하다.This embodiment can be implemented in appropriate combination with the above embodiments.
[실시예 1]Example 1
본 실시예에서는, 채널이 형성되는 반도체층에, 결함이 없는 이상적인 산화물 반도체를 포함한 트랜지스터의 전계 효과 이동도에 대해서 설명한다.In this embodiment, the field effect mobility of a transistor including an ideal oxide semiconductor without defects in a semiconductor layer in which a channel is formed will be described.
실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 다양한 이유로 의해 그 본래의 이동도보다 낮아질 수 있으며, 이 현상은 산화물 반도체를 사용한 경우에만 일어나는 것은 아니다. 이동도를 저하시키는 이유 중 하나는, 반도체 내부의 결함이나 반도체와 절연막 사이의 계면에서의 결함이 있다. 레빈손(Levinson) 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.The field effect mobility of the insulated gate transistor actually measured may be lower than its original mobility for various reasons, and this phenomenon does not occur only when an oxide semiconductor is used. One of the reasons for lowering mobility is a defect in the semiconductor and a defect in the interface between the semiconductor and the insulating film. Using the Levinson model, it is theoretically possible to derive the field effect mobility in the case where there is no defect inside the semiconductor.
반도체의 본래의 이동도(Hall 이동도)를 μ0, 측정되는 전계 효과 이동도를 μ라고 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 측정되는 전계 효과 이동도를 이하의 식으로 표현할 수 있다.Assuming that the intrinsic mobility (Hall mobility) of the semiconductor is μ 0 , and the measured field effect mobility is μ, and any potential barriers (grain boundaries, etc.) exist in the semiconductor, the measured field effect mobility is It can be expressed as
여기서, E는 포텐셜 장벽의 높이, κ는 볼츠만 상수, T는 절대 온도를 나타낸다. 또한, 포텐셜 장벽이 결함에 기인한다고 가정하면, 포텐셜 장벽의 높이는 레빈손 모델에 따라서 이하의 식으로 표현할 수 있다.Where E is the height of the potential barrier, κ is the Boltzmann constant, and T is the absolute temperature. In addition, assuming that the potential barrier is due to a defect, the height of the potential barrier can be expressed by the following equation according to the Levinson model.
여기서, e는 전기 소량, N은 채널 내의 단위 면적당의 평균 결함 밀도, ε은 반도체의 유전율, n은 단위 면적당의 채널에 포함되는 캐리어수, Cox는 단위 면적당의 용량, Vg은 게이트 전압, t는 채널의 두께를 나타낸다. 또한, 반도체층의 두께가 30㎚ 이하인 경우, 채널의 두께는 반도체층의 두께와 동일한 것으로 간주해도 된다. 선형 영역에서의 드레인 전류 Id는, 이하의 식으로 표현할 수 있다.Where e is a small amount of electricity, N is the average defect density per unit area in the channel, ε is the permittivity of the semiconductor, n is the number of carriers in the channel per unit area, C ox is the capacity per unit area, V g is the gate voltage, t represents the thickness of the channel. In addition, when the thickness of a semiconductor layer is 30 nm or less, you may consider that the thickness of a channel is the same as the thickness of a semiconductor layer. The drain current I d in the linear region can be expressed by the following equation.
여기서, L은 채널 길이, W는 채널 폭을 나타내며, 여기에서는, L과 W는 각각 10 ㎛이다. 또한, Vd는 드레인 전압을 나타낸다. 상기 식의 양변을 Vg로 나누고나서, 양변의 대수를 취하면, 이하의 식을 얻을 수 있다.Where L is the channel length and W is the channel width, where L and W are each 10 μm. V d represents the drain voltage. By dividing both sides of the above formula by V g , and taking the logarithm of both sides, the following formula can be obtained.
수학식 4의 우변은 Vg의 함수이다. 이 식으로부터, 종축을 ln(Id/Vg), 횡축을 1/Vg로서 실측값을 플롯해서 얻어지는 그래프의 직선의 기울기로부터 결함 밀도 N이 구해질 수 있음을 알 수 있다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 인듐(In), 주석(Sn), 아연(Zn)의 비율이 1: 1: 1인 산화물 반도체의 결함 밀도 N은 1×1012/㎠ 정도이다.The right side of
이와 같이 하여 구한 결함 밀도 등을 바탕으로, 수학식 1과 수학식 2로부터 μ0는 120㎠/Vs가 도출된다. 결함을 포함하는 In-Sn-Zn 산화물에서 측정되는 이동도는 35㎠/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막과의 계면에서 결함이 없다고 가정하면, 산화물 반도체의 이동도 μ0은 120㎠/Vs가 될 것으로 예상된다.Based on the calculated defect density, etc. In this way, from the
반도체 내부에 결함이 없어도, 채널과 게이트 절연막과의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 반도체와 게이트 절연막과의 계면으로부터 x만큼 이격된 장소에 있어서의 전계 효과 이동도 μ1은, 이하의 식으로 표현할 수 있다.Even if there is no defect inside the semiconductor, the transport characteristics of the transistor are affected by scattering at the interface between the channel and the gate insulating film. In other words, the field effect mobility μ 1 at a position separated by x from the interface between the semiconductor and the gate insulating film can be expressed by the following equation.
여기서, D는 게이트 방향의 전계를 나타내고, B, G는 상수이다. B 및 G는, 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는, B는 4.75×107cm/s이고 G는 10㎚(계면 산란의 영향이 도달하는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면), 수학식 5의 제2항이 증가하기고 이에 따라 전계 효과 이동도 μ1은 저하된다.Here, D represents an electric field in the gate direction, and B and G are constants. B and G can be calculated | required from an actual measurement result, From said measurement result, B is 4.75x10 <7> cm / s and G is 10 nm (depth which the influence of interface scattering reaches). As D increases (that is, as the gate voltage becomes higher), the second term of
반도체 내부에 결함이 없는 이상적인 산화물 반도체를 채널에 포함하는 트랜지스터의 전계 효과 이동도 μ2를 계산한 결과를 도 22에 나타내었다. 또한, 계산에는, 시놉시스사제 디바이스 시뮬레이션 소프트웨어 "Sentaurus Device"를 사용하였고, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전율 및 두께를 각각 2.8 eV, 4.7 eV, 15 및 15㎚로 가정하였다. 이들 값은, 스퍼터링법에 의해 형성된 박막을 측정해서 얻어진 것이다.22 shows the results of calculating the field effect mobility μ 2 of a transistor including an ideal oxide semiconductor without defects in the semiconductor in its channel. In addition, the device simulation software "Sentaurus Device" by the Synopsys company was used for calculation, and the band gap, electron affinity, relative dielectric constant, and thickness of an oxide semiconductor were assumed to be 2.8 eV, 4.7 eV, 15, and 15 nm, respectively. These values were obtained by measuring thin films formed by the sputtering method.
또한, 게이트, 소스 및 드레인의 일함수를 각각 5.5 eV, 4.6 eV 및 4.6 eV로 가정하였다. 또한, 게이트 절연막의 두께는 100㎚, 그리고 그 비유전율은 4.1로 가정하였다. 채널 길이 및 채널 폭은 각각 10㎛로 가정하고, 드레인 전압 Vd는 0.1V로 가정하였다.In addition, the work functions of the gate, the source, and the drain were assumed to be 5.5 eV, 4.6 eV, and 4.6 eV, respectively. In addition, it is assumed that the thickness of the gate insulating film is 100 nm and the relative dielectric constant is 4.1. The channel length and the channel width were assumed to be 10 탆, respectively, and the drain voltage V d was assumed to be 0.1V.
도 22에 나타낸 바와 같이, 이동도는, 1V를 약간 넘는 게이트 전압에서 100㎠/Vs 이상의 피크를 가지며, 게이트 전압이 더 높아지게 되면 계면 산란의 영향이 커지기 때문에 저하된다. 또한, 계면 산란을 저감하기 위해서는, 반도체층의 표면을 원자 레벨로 평탄하게 하는 것(atomic layer flatness)이 바람직하다.As shown in FIG. 22, mobility has a peak of 100 cm <2> / Vs or more at the gate voltage slightly over 1V, and when the gate voltage becomes higher, the influence of interfacial scattering becomes large, and it falls. In addition, in order to reduce interfacial scattering, it is preferable to make the surface of the semiconductor layer flat at the atomic level (atomic layer flatness).
이러한 이동도를 갖는 산화물 반도체를 사용해서 미세한 트랜지스터를 제작했을 경우의 특성을 계산한 결과를 도 23의 (a) 내지 도 23의 (c), 도 24의 (a) 내지 도 24의 (c), 및 도 25의 (a) 내지 도 25의 (c)에 나타내었다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 26의 (a) 및 도 26의 (b)에 나타내었다. 도 26의 (a) 및 도 26의 (b)에 나타내는 트랜지스터는 산화물 반도체층에 n+의 도전형을 갖는 반도체 영역(1103a) 및 반도체 영역(1103c)을 각각 포함한다. 반도체 영역(1103a) 및 반도체 영역(1103c)의 저항률은 2×10-3Ωcm이다.The result of calculating the characteristic at the time of manufacturing a fine transistor using the oxide semiconductor which has such a mobility is shown to FIG. 23 (a)-FIG. 23 (c), FIG. 24 (a)-FIG. 24 (c). And (a) to (c) of FIG. 25. In addition, the cross-sectional structure of the transistor used for calculation is shown to FIG. 26 (a) and FIG. 26 (b). The transistors shown in FIGS. 26A and 26B each include a
도 26의 (a)에 나타내는 트랜지스터는, 하지 절연층(1101)과, 하지 절연층(1101)에 매립되도록 형성되고 산화알루미늄으로 이루어지는 매립 절연물(1102) 위에 형성된다. 트랜지스터는 반도체 영역(1103a), 반도체 영역(1103c), 이들 사이에서 채널 형성 영역으로서 기능하는 진성의 반도체 영역(1103b), 및 게이트(1105)를 포함한다. 게이트(1105)의 폭은 33㎚이다.The transistor shown in FIG. 26A is formed to be buried in the
게이트(1105)와 반도체 영역(1103b) 사이에는 게이트 절연막(1104)이 형성된다. 또한, 게이트(1105)의 양측면에는 측벽 절연물(1106a) 및 측벽 절연물(1106b)이 형성되고, 게이트(1105)의 상부에는 게이트(1105)와 다른 배선과의 단락을 방지하기 위한 절연물(1107)이 형성된다. 측벽 절연물의 폭은 5㎚로 한다. 또한, 반도체 영역(1103a) 및 반도체 영역(1103c)에 접하여 소스(1108a) 및 드레인(1108b)이 각각 설치된다. 또한, 이 트랜지스터의 채널 폭은 40㎚로 한다.A
도 26의 (b)에 나타내는 트랜지스터는, 하지 절연층(1101)과 산화알루미늄으로 이루어지는 매립 절연물(1102) 위에 형성되고, 또한 반도체 영역(1103a), 반도체 영역(1103c), 이들 사이의 진성의 반도체 영역(1103b), 폭 33㎚의 게이트(1105), 게이트 절연막(1104), 측벽 절연물(1106a), 측벽 절연물(1106b), 절연물(1107), 소스(1108a) 및 드레인(1108b)을 갖는 점에서, 도 26의 (a)에 나타내는 트랜지스터와 같다.The transistor shown in FIG. 26B is formed on a buried
도 26의 (a)에 나타내는 트랜지스터와 도 26의 (b)에 나타내는 트랜지스터의 상위점은, 측벽 절연물(1106a) 및 측벽 절연물(1106b) 아래의 반도체 영역의 도전형이다. 도 26의 (a)에 나타내는 트랜지스터에서는, 측벽 절연물(1106a) 및 측벽 절연물(1106b) 아래의 반도체 영역은, n+의 도전형을 갖는 반도체 영역(1103a)의 일부 및 n+의 도전형을 갖는 반도체 영역(1103c)의 일부인데, 도 26의 (b)에 나타내는 트랜지스터에서는, 측벽 절연물(1106a) 및 측벽 절연물(1106b) 아래의 반도체 영역은, 진성의 반도체 영역(1103b)의 일부이다. 즉, 도 26의 (b)에 나타내는 반도체층에 있어서, 반도체 영역(1103a)(반도체 영역(1103c)) 및 게이트(1105)의 어느 것과도 중첩되지 않는 폭 Loff를 갖는 영역이 설치되어 있다. 이 영역을 오프셋 영역이라고 부르고, 그 폭 Loff를 오프셋 길이라고 부른다. 도면으로부터 명백한 바와 같이, 오프셋 길이는, 측벽 절연물(1106a)(측벽 절연물(1106b))의 폭과 같다.The difference between the transistor shown in FIG. 26A and the transistor shown in FIG. 26B is the conductivity type of the semiconductor region under the
그 밖의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트웨어, "Sentaurus Device"를 사용하였다. 도 23의 (a) 내지 도 23의 (c)는, 도 26의 (a)에 나타나는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 전계 효과 이동도(μ, 점선)의 게이트 전압(Vg: 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압(드레인과 소스의 전위차)이 +1V라는 가정하의 계산에 의해 얻어지고, 전계 효과 이동도 μ은 드레인 전압이 +0.1V라는 가정하의 계산에 의해 얻어진다.The parameters used for other calculations are as described above. In the calculation, a device simulation software manufactured by Synopsys, "Sentaurus Device" was used. 23 (a) to 23 (c) show the drain current I d (solid line) and the gate voltage V of the field effect mobility (μ, dotted line) of the transistor of the structure shown in FIG. 26 (a). g : potential difference between gate and source). The drain current I d is obtained by calculation under the assumption that the drain voltage (potential difference between the drain and the source) is + 1V, and the field effect mobility μ is obtained by the calculation under the assumption that the drain voltage is + 0.1V.
도 23의 (a)는 게이트 절연막의 두께를 15㎚로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타내며, 도 23의 (b)는 게이트 절연막의 두께를 10㎚로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타내며, 도 23의 (c)는 게이트 절연막의 두께를 5㎚로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타낸다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하된다. 이에 대하여, 전계 효과 이동도 μ의 피크값 및 온 상태에서의 드레인 전류 Id(온 전류)는 눈에 띄는 변화가 없다. 이 그래프는, 게이트 전압 1V 전후에서 드레인 전류는 10μA를 초과하는 것을 보여준다.FIG. 23A shows the gate voltage dependency of the transistor when the thickness of the gate insulating film is 15 nm, and FIG. 23B shows the gate voltage dependency of the transistor when the thickness of the gate insulating film is 10 nm. 23C shows the gate voltage dependency of the transistor when the thickness of the gate insulating film is 5 nm. As the gate insulating film becomes thinner, in particular, the drain current I d (off current) in the off state is remarkably lowered. In contrast, the peak value of the field effect mobility μ and the drain current I d (on current) in the on state do not change noticeably. This graph shows that the drain current exceeds 10μA before and after the gate voltage of 1V.
도 24의 (a) 내지 도 24의 (c)는, 도 26의 (b)에 나타내는 구조의 트랜지스터에서, 오프셋 길이 Loff를 5㎚로 했을 때의 드레인 전류 Id(실선)와 전계 효과 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압이 +1V라는 가정하의 계산에 의해 얻어지고, 전계 효과 이동도 μ은 드레인 전압이 +0.1V라는 가정하의 계산에 의해 얻어진다. 도 24의 (a)는 게이트 절연막의 두께를 15㎚로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타내며, 도 24의 (b)는 게이트 절연막의 두께를 10㎚로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타내며, 도 24의 (c)는 게이트 절연막의 두께를 5㎚로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타낸다.24A to 24C show the drain current I d (solid line) and the field effect mobility when the offset length Loff is 5 nm in the transistor having the structure shown in FIG. 26B. The gate voltage V g dependency of μ (dotted line) is shown. The drain current I d is obtained by calculation under the assumption that the drain voltage is + 1V, and the field effect mobility μ is obtained by calculation under the assumption that the drain voltage is + 0.1V. FIG. 24A shows the gate voltage dependency of the transistor when the thickness of the gate insulating film is 15 nm, and FIG. 24B shows the gate voltage dependency of the transistor when the thickness of the gate insulating film is 10 nm. 24C shows the gate voltage dependency of the transistor when the thickness of the gate insulating film is 5 nm.
또한, 도 25의 (a) 내지 도 25의 (c)는, 도 26의 (b)에 나타내는 구조의 트랜지스터에서, 오프셋 길이 Loff를 15㎚로 했을 때의 드레인 전류 Id(실선)와 전계 효과 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압이 +1V라는 가정하의 계산에 의해 얻어지고, 전계 효과 이동도 μ은 드레인 전압이 +0.1V라는 가정하의 계산에 의해 얻어진다. 도 25의 (a)는 게이트 절연막의 두께를 15㎚로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타내며, 도 25의 (b)는 게이트 절연막의 두께를 10㎚로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타내며, 도 25의 (c)는 게이트 절연막의 두께를 5㎚로 한 경우의 트랜지스터의 게이트 전압 의존성을 나타낸다.25A to 25C show the drain current I d (solid line) and the electric field effect when the offset length Loff is 15 nm in the transistor having the structure shown in FIG. 26B. The gate voltage dependence of mobility μ (dotted line) is shown. The drain current I d is obtained by calculation under the assumption that the drain voltage is + 1V, and the field effect mobility μ is obtained by calculation under the assumption that the drain voltage is + 0.1V. FIG. 25A shows the gate voltage dependency of the transistor when the thickness of the gate insulating film is 15 nm, and FIG. 25B shows the gate voltage dependency of the transistor when the thickness of the gate insulating film is 10 nm. 25C shows the gate voltage dependency of the transistor when the thickness of the gate insulating film is 5 nm.
상기 구조 모두에 있어서, 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하하는 반면, 전계 효과 이동도 μ의 피크값 및 온 전류에는 눈에 띄는 변화가 없다.In all of the above structures, the thinner the gate insulating film, the less the off current is, while the noticeable change in the peak value of the field effect mobility μ and the on current are not noticeable.
또한, 전계 효과 이동도 μ의 피크는, 도 23의 (a) 내지 도 23의 (c)에서는 80㎠/Vs 정도이고, 도 24의 (a) 내지 도 24의 (c)에서는 60㎠/Vs 정도이고, 도 25의 (a) 내지 도 25의 (c)에서는 40㎠/Vs 정도이고, 따라서 오프셋 길이 Loff가 증가할수록 전계 효과 이동도 μ의 피크는 저하한다. 또한, 오프 전류도 마찬가지의 경향이 있다. 온 전류 또한 오프셋 길이 Loff의 증가에 따라 감소하지만, 온 전류의 감소는 오프 전류의 저하에 비교하면 훨씬 완만하다. 또한, 그래프들은, 상기 구조 모두에 있어서, 게이트 전압 1V 전후에서 드레인 전류는 10μA를 초과하는 것을 보여준다.The peak of the field effect mobility μ is about 80
[실시예 2][Example 2]
본 실시예에서는, 채널이 형성되는 반도체층에 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체를 포함한 트랜지스터의 전기 특성에 대해서 설명한다.In this embodiment, the electrical characteristics of a transistor including an oxide semiconductor containing In, Sn, and Zn as main components in a semiconductor layer in which a channel is formed will be described.
채널이 형성되는 반도체층으로서 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체를 사용한 트랜지스터는, 기판을 가열하면서 산화물 반도체를 성막하거나, 또는 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 가질 수 있다. 또한, 주성분이란 조성비로 5at.％ 이상 포함되는 원소를 말한다.A transistor using an oxide semiconductor containing In, Sn, and Zn as a main component as a semiconductor layer in which a channel is formed can have good characteristics by forming an oxide semiconductor while heating a substrate, or performing heat treatment after forming an oxide semiconductor film. have. In addition, a main component means the element contained 5 at% or more by composition ratio.
In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 트랜지스터의 임계치 전압을 플러스 시프트시켜, 당해 트랜지스터를 노멀리 오프화시키는 것이 가능하다.By intentionally heating the substrate after the formation of the oxide semiconductor film containing In, Sn, and Zn as main components, the field effect mobility of the transistor can be improved. It is also possible to positively shift the threshold voltage of the transistor to normally turn off the transistor.
예를 들어, 도 27의 (a) 내지 도 27의 (c) 각각은, In, Sn, Zn을 주성분으로 포함하고, 채널 길이 L이 3 ㎛, 채널 폭 W가 10㎛인 산화물 반도체막과, 두께 100㎚의 게이트 절연막을 사용한 트랜지스터의 특성을 보여주는 그래프이다. 또한, Vd는 10V로 하였다.For example, each of FIGS. 27A to 27C includes an oxide semiconductor film including In, Sn, and Zn as main components, a channel length L of 3 µm, and a channel width W of 10 µm; A graph showing the characteristics of a transistor using a gate insulating film having a thickness of 100 nm. V d was set to 10V.
도 27의 (a)는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막을 형성시킨 트랜지스터의 특성을 나타낸다. 트랜지스터의 전계 효과 이동도는 18.8㎠/Vsec이다. 한편, 기판을 의도적으로 가열하면서 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막을 형성하면, 전계 효과 이동도를 향상시킬 수 있다. 도 27의 (b)는 기판을 200℃에서 가열하면서 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막을 형성시킨 트랜지스터의 특성을 나타낸다. 이 경우에, 전계 효과 이동도는 32.2㎠/Vsec이다.FIG. 27A shows the characteristics of a transistor in which an oxide semiconductor film containing In, Sn, and Zn as a main component is formed by sputtering without intentionally heating a substrate. The field effect mobility of the transistor is 18.8
전계 효과 이동도는, In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막을 형성한 후에 열처리를 행함으로써 더욱 향상시킬 수 있다. 도 27의 (c)는 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열처리하여 형성시킨 트랜지스터의 특성을 나타낸다. 이 트랜지스터의 전계 효과 이동도는 34.5㎠/Vsec이다.The field effect mobility can be further improved by heat treatment after forming an oxide semiconductor film containing In, Sn, and Zn as main components. FIG. 27C shows the characteristics of a transistor formed by sputtering a oxide semiconductor film containing In, Sn, and Zn as a main component at 200 ° C, followed by heat treatment at 650 ° C. The field effect mobility of this transistor is 34.5
기판을 의도적으로 가열하는 것은, 스퍼터링 성막 중에 물이 산화물 반도체막 중에 도입되는 것을 저감시키는 효과를 갖는 것으로 기대된다. 또한, 성막 후에 열처리를 행하면, 산화물 반도체막으로부터 수소, 수산기 또는 물을 방출시켜 제거할 수 있게 된다. 상기와 같이, 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은, 탈수화 또는 탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고 추정된다. 또한, 산화물 반도체로부터 불순물을 제거해서 고순도화함으로써 결정화를 도모할 수 있다. 이렇게 고순도화된 비단결정 산화물 반도체를 사용할 경우에, 이상적으로는, 100㎠/Vsec을 초과하는 전계 효과 이동도를 실현하는 것이 기대된다.Intentionally heating the substrate is expected to have an effect of reducing the introduction of water into the oxide semiconductor film during sputtering film formation. In addition, when the heat treatment is performed after the film formation, hydrogen, hydroxyl groups or water can be released from the oxide semiconductor film to be removed. As described above, the field effect mobility can be improved. This improvement in the field effect mobility is presumably because the distance between atoms is shortened not only by the removal of impurities by dehydration or dehydrogenation, but also by high density. In addition, impurities can be removed from the oxide semiconductor to achieve high purity, thereby achieving crystallization. When using such a highly purified non-single crystal oxide semiconductor, ideally, it is expected to realize a field effect mobility exceeding 100
In, Sn, Zn을 주성분으로 포함하는 산화물 반도체는 다음의 방법으로 결정화될 수 있다: 산화물 반도체에 산소 이온을 주입하고, 열처리에 의해 상기 산화물 반도체에 포함되는 수소, 수산기 또는 물을 방출시키고; 그 열처리에 의해 또는 그 후에 행해지는 열처리에 의해 산화물 반도체를 결정화시킨다. 이러한 결정화 처리 또는 재결정화 처리에 의해, 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.An oxide semiconductor containing In, Sn, Zn as a main component can be crystallized by the following method: implanting oxygen ions into the oxide semiconductor and releasing hydrogen, hydroxyl groups or water contained in the oxide semiconductor by heat treatment; The oxide semiconductor is crystallized by the heat treatment or after the heat treatment. By such crystallization treatment or recrystallization treatment, a non-single crystal oxide semiconductor having good crystallinity can be obtained.
성막 중에 기판을 의도적으로 가열하는 것 및／또는 성막 후에 열처리하는 것은, 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리 오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막을 채널이 형성되는 반도체층으로서 사용한 트랜지스터는, 임계치 전압이 마이너스 시프트해버리는 경향이 있다. 그러나, 기판을 의도적으로 가열하면서 형성된 산화물 반도체막을 사용한 경우, 이 임계치 전압의 마이너스 시프트화의 문제는 해결될 수 있다. 즉, 임계치 전압은 트랜지스터가 노멀리 오프가 되도록 시프트되고, 이러한 경향은 도 27의 (a)와 도 27의 (b)의 대비로부터도 확인할 수 있다.Intentionally heating the substrate during the film formation and / or heat treatment after the film formation contribute not only to the improvement of the field effect mobility but also to the normalization of the transistor. In a transistor using an oxide semiconductor film containing In, Sn, and Zn formed as a main component without intentionally heating a substrate as a semiconductor layer in which a channel is formed, the threshold voltage tends to be negatively shifted. However, when the oxide semiconductor film formed while intentionally heating the substrate is used, the problem of negative shift of this threshold voltage can be solved. That is, the threshold voltage is shifted so that the transistor is normally off, and this tendency can also be confirmed from the contrast of Figs. 27A and 27B.
또한, 임계치 전압은 In, Sn 및 Zn의 비율을 변경함으로써도 제어하는 것이 가능하고, 조성비로서 In: Sn: Zn=2: 1: 3으로 하면, 트랜지스터의 노멀리 오프화를 기대할 수 있다. 또한, 타깃의 조성비를 In: Sn: Zn=2: 1: 3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.The threshold voltage can also be controlled by changing the ratios of In, Sn, and Zn. If the composition ratio is In: Sn: Zn = 2: 1, the transistor can be normally turned off. In addition, an oxide semiconductor film having high crystallinity can be obtained by setting the composition ratio of the target to In: Sn: Zn = 2: 1: 3.
의도적인 기판 가열 온도 또는 열 처리 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이다. 고온에서 성막하거나 열 처리를 행함으로써 트랜지스터의 노멀리 오프화를 도모하는 것이 가능하다.Intentional substrate heating temperature or heat treatment temperature is 150 degreeC or more, Preferably it is 200 degreeC or more, More preferably, it is 400 degreeC or more. The film can be formed at a high temperature or subjected to heat treatment, whereby the transistor can be normally turned off.
또한, 성막 중에 의도적으로 기판을 가열하는 것 및／또는 성막 후에 열처리를 행하는 것은, 게이트 바이어스 스트레스에 대한 안정성을 높일 수 있다. 예를 들어, 게이트 바이어스의 2MV/cm, 150℃, 1시간 인가의 조건에 있어서, 임계치 전압의 드리프트가 ±1.5V 미만, 바람직하게는 ±1.0V 미만이 될 수 있다.In addition, intentionally heating the substrate during the film formation and / or performing the heat treatment after the film formation can increase the stability against the gate bias stress. For example, under conditions of 2 MV / cm of gate bias, 150 ° C., and 1 hour of application, the drift of the threshold voltage may be less than ± 1.5 V, preferably less than ± 1.0 V.
산화물 반도체막의 성막 후에 가열 처리를 행하지 않은 시료 1과, 산화물 반도체막의 성막 후에 650℃에서 가열 처리를 행한 시료 2의 두 개의 트랜지스터에 대하여 BT 시험을 행하였다.The BT test was performed on the two transistors of the
우선, 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성을 측정하였다. 이어서, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 또한, Vd는 드레인 전압(드레인과 소스의 전위차)을 나타낸다. 그 후, 게이트 절연막에 인가되는 전계 강도가 2MV/cm가 되도록 Vg에 20V를 인가하고, 이 조건을 1시간 유지하였다. 이어서, Vg을 0V로 하였다. 이어서, 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성을 측정하였다. 이것을 플러스 BT 시험이라고 부른다.First, the substrate temperature was 25 ° C., V d was 10 V, and the V g −I d characteristics of the transistor were measured. Subsequently, the substrate temperature was set to 150 ° C and V d was set to 0.1V. In addition, V d represents a drain voltage (potential difference between the drain and the source). Then, the electric field intensity applied to the gate insulating film by applying a 20V to V g such that 2MV / cm, this condition was maintained for 1 hour. Next, V g was 0V. Subsequently, the substrate temperature is 25 ° C., V d is 10 V, and V g −I d of the transistors. The properties were measured. This is called the plus BT test.
마찬가지로, 우선, 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성을 측정하였다. 이어서, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 그 후, 게이트 절연막에 인가되는 전계 강도가 -2MV/cm가 되도록 Vg에 -20V를 인가하고, 이 조건을 1시간 유지하였다. 이어서, Vg을 0V로 하였다. 이어서, 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성을 측정하였다. 이것을 마이너스 BT 시험이라고 부른다.Similarly, first, the substrate temperature was 25 ° C., V d was 10 V, and the V g −I d characteristics of the transistor were measured. Subsequently, the substrate temperature was set to 150 ° C and V d was set to 0.1V. Then, the electric field intensity applied to the gate insulating film by applying a -20V to ensure that V g -2MV / cm, this condition was maintained for 1 hour. Next, V g was 0V. Subsequently, the substrate temperature is 25 ° C., V d is 10 V, and V g −I d of the transistors. The properties were measured. This is called the negative BT test.
시료 1의 플러스 BT 시험의 결과를 도 28의 (a)에, 그리고 시료 1의 마이너스 BT 시험의 결과를 도 28의 (b)에 나타내었다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 29의 (a)에, 그리고 시료 2의 마이너스 BT 시험의 결과를 도 29의 (b)에 나타내었다.The result of the positive BT test of the
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계치 전압의 변동량은, 각각 1.80V 및 -0.42V였다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계치 전압의 변동량은, 각각 0.79V 및 0.76V였다. 시료 1 및 시료 2 모두에서, BT 시험 전후에 있어서의 임계치 전압의 변동량이 작고, 그 신뢰성이 높은 것을 알 수 있다.The fluctuation amounts of the threshold voltages by the positive BT test and the negative BT test of
열처리는 산소 분위기 중에서 행할 수 있지만, 다르게는, 우선 질소 또는 불활성 가스 또는 감압 하에서 열처리를 행하고나서 산소를 포함하는 분위기 중에서 열처리를 행해도 좋다. 탈수화 또는 탈수소화를 행하고나서 산소를 산화물 반도체에 공급함으로써, 열처리의 효과를 보다 향상시킬 수 있다. 또한, 탈수화 또는 탈수소화 후에 산소를 공급하는 방법으로서는, 산소 이온을 전계에 의해 가속해서 산화물 반도체막에 주입하는 방법을 적용해도 좋다.The heat treatment may be performed in an oxygen atmosphere. Alternatively, the heat treatment may be performed in an atmosphere containing oxygen after first performing heat treatment under nitrogen or an inert gas or reduced pressure. After dehydration or dehydrogenation, oxygen is supplied to the oxide semiconductor, whereby the effect of the heat treatment can be further improved. As a method of supplying oxygen after dehydration or dehydrogenation, a method in which oxygen ions are accelerated by an electric field and injected into the oxide semiconductor film may be applied.
산화물 반도체 중, 또는 상기 산화물 반도체와, 당해 산화물 반도체와 접하는 막과의 계면에서는, 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열처리에 의해 산화물 반도체 중에 산소를 과잉으로 포함시키면, 지속적으로 생성되는 산소 결손을 과잉의 산소에 의해 보상하는 것이 가능하게 된다. 과잉 산소는 격자간에 존재하는 산소이다. 과잉 산소의 농도를 1×1016/㎤ 이상 2×1020/㎤ 이하로 하면, 결정 왜곡 등을 일으키지 않고 산화물 반도체 중에 과잉 산소를 포함시킬 수 있다.In the oxide semiconductor or at the interface between the oxide semiconductor and the film in contact with the oxide semiconductor, defects due to oxygen deficiency are easily generated. However, when oxygen is excessively included in the oxide semiconductor by such heat treatment, oxygen is continuously generated. It is possible to compensate for the deficiency by excess oxygen. Excess oxygen is oxygen present between the lattice. When the concentration of excess oxygen is 1 × 10 16 /
또한, 산화물 반도체의 적어도 일부가 결정을 포함하도록 열처리를 행하면, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들어, 조성비 In: Sn: Zn=1: 1: 1의 타깃을 사용하여 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막을 X선 회절(XRD)에 의해 분석하면, 할로(halo) 패턴이 관측된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열 처리 온도는 적절히 설정될 수 있으며, 예를 들어 650℃에서 열처리를 행하면, X선 회절 분석에서 명확한 회절 피크를 관측할 수 있다.Further, when the heat treatment is performed so that at least part of the oxide semiconductor contains crystals, a more stable oxide semiconductor film can be obtained. For example, a halo pattern is obtained by analyzing an oxide semiconductor film formed by sputtering without intentionally heating a substrate by using a target having a composition ratio In: Sn: Zn = 1: 1: 1 by X-ray diffraction (XRD). This is observed. The deposited oxide semiconductor film can be crystallized by heat treatment. The heat treatment temperature can be appropriately set, for example, by performing heat treatment at 650 ° C., a clear diffraction peak can be observed in the X-ray diffraction analysis.
In-Sn-Zn계 산화물의 XRD 분석을 행하였다. XRD 분석에는, Bruker AXS사제 X선 회절 장치 D8 ADVANCE를 사용하고, out-of-plane법으로 측정하였다.XRD analysis of the In—Sn—Zn oxide was performed. In XRD analysis, it measured by the out-of-plane method using the X-ray-diffraction apparatus D8 ADVANCE made from Bruker AXS.
시료 A 및 시료 B를 준비하고 이들에 대해 XRD 분석을 행하였다. 이하, 시료 A 및 시료 B의 제작 방법을 설명한다.Sample A and Sample B were prepared and subjected to XRD analysis. Hereinafter, the manufacturing method of sample A and sample B is demonstrated.
우선, 탈수소화 처리 완료된 석영 기판 위에 In-Sn-Zn계 산화물을 100㎚의 두께로 성막하였다.First, an In—Sn—Zn-based oxide was formed to a thickness of 100 nm on a dehydrogenation-treated quartz substrate.
In-Sn-Zn계 산화물은, 스퍼터링 장치를 사용하여 산소 분위기에서 전력을 100W(DC)로 하여 성막하였다. 타깃으로서는, In: Sn: Zn=1: 1: 1 [원자수비]의 In-Sn-Zn-O 타깃을 사용하였다. 또한, 성막시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료 A로서 사용하였다.In-Sn-Zn-based oxide was formed into a film by using a sputtering apparatus at 100 W (DC) electric power in an oxygen atmosphere. As the target, an In—Sn—Zn—O target having an atomic ratio of In: Sn: Zn = 1: 1: 1 was used. In addition, the board | substrate heating temperature at the time of film-forming was 200 degreeC. The sample thus produced was used as Sample A.
이어서, 시료 A와 마찬가지의 방법으로 제작한 시료에 대하여 가열 처리를 650℃의 온도에서 행하였다. 가열 처리로서는, 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 또한 1시간의 가열 처리를 행하였다. 이와 같이 하여 제작한 시료를 시료 B로서 사용하였다.Next, the heat processing was performed at the temperature of 650 degreeC with respect to the sample produced by the method similar to sample A. FIG. As the heat treatment, heat treatment was first performed in a nitrogen atmosphere for 1 hour, and further heat treatment was performed for 1 hour in an oxygen atmosphere without lowering the temperature. The sample thus produced was used as Sample B.
도 30에 시료 A 및 시료 B의 XRD 스펙트럼을 나타낸다. 시료 A에서는, 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는, 2θ가 35 deg 근방 및 37 deg 내지 38 deg일 때 결정 유래의 피크가 관측되었다.30 shows XRD spectra of Sample A and Sample B. FIG. In sample A, a peak derived from crystal was not observed, but in sample B, a peak derived from crystal was observed when 2θ was around 35 deg and 37 deg to 38 deg.
이와 같이, In, Sn, Zn을 주성분으로 포함하는 산화물 반도체의 성막 중에 기판을 의도적으로 가열하는 것 및／또는 성막 후에 열처리를 행하는 것에 의해 트랜지스터의 특성을 향상시킬 수 있다.Thus, the characteristics of the transistor can be improved by intentionally heating the substrate during film formation of an oxide semiconductor containing In, Sn, Zn as a main component and / or performing heat treatment after the film formation.
이 기판 가열 및 열처리는, 산화물 반도체에 있어서 악성의 불순물인 수소 및 수산기를 막 중에 포함시키지 않도록 하는 작용, 또는 막 중으로부터 수소 및 수산기를 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 산화물 반도체를 고순도화할 수 있고, 이에 의해서 트랜지스터의 노멀리 오프화를 도모할 수 있다. 산화물 반도체가 고순도화됨으로써 트랜지스터의 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는, 채널 폭 1㎛당 전류값을 나타낸다.The substrate heating and heat treatment have a function of preventing hydrogen and hydroxyl groups, which are malignant impurities in the oxide semiconductor, from being contained in the film, or removing hydrogen and hydroxyl groups from the film. In other words, the oxide semiconductor can be made highly purified by removing hydrogen, which is a donor impurity, from the oxide semiconductor, whereby the transistor can be normally turned off. The oxide semiconductor is highly purified, and the off current of the transistor can be set to 1 A / μm or less. Here, the unit of the off current value represents the current value per 1 μm of the channel width.
도 31에, 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수와의 관계를 나타낸다. 여기에서는, 간단화를 위하여, 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축으로 하고 있다.31 shows the relationship between the off current of the transistor and the inverse of the substrate temperature (absolute temperature) at the time of measurement. Here, for simplicity, the numerical value (1000 / T) which multiplied 1000 by the inverse of the substrate temperature at the time of a measurement is made into the horizontal axis.
구체적으로는, 도 31에 도시한 바와 같이, 오프 전류는, 기판 온도가 125℃인 경우에는 0.1aA/㎛(1×10-19A/㎛) 이하였고, 기판 온도가 85℃인 경우에는 10 zA/㎛(1×10-20A/㎛) 이하였다. 오프 전류값의 대수가 온도의 역수에 비례하는 점에서, 실온(27℃)에서의 오프 전류값은 0.1 zA/㎛(1×10-22A/㎛) 이하라고 예상된다. 따라서, 오프 전류를 125℃에서 1aA/㎛(1×10-18A/㎛) 이하로, 85℃에서 100 zA/㎛(1×10-19A/㎛) 이하로, 실온에서 1 zA/㎛(1×10-21A/㎛) 이하로 할 수 있다. 상기 오프 전류값은, Si를 반도체막으로서 사용한 트랜지스터에 비하여, 매우 낮은 것인 것은 명확하다.Specifically, as shown in FIG. 31, the off current was 0.1 aA / μm (1 × 10 −19 A / μm) or less when the substrate temperature was 125 ° C., and 10 when the substrate temperature was 85 ° C. FIG. zA / ㎛ (1 × 10 -20 A / ㎛) it was below. Since the logarithm of the off current value is proportional to the inverse of the temperature, the off current value at room temperature (27 ° C.) is expected to be 0.1 zA / μm (1 × 10 −22 A / μm) or less. Thus, the off current is 1 aA / μm (1 × 10 -18 A / μm) or less at 125 ° C, 100 zA / μm (1 × 10 -19 A / μm) or less at 85 ° C, and 1 zA / μm at room temperature It can be set as (1 * 10 <-20> A / micrometer) or less. It is clear that the off current value is very low compared to a transistor using Si as a semiconductor film.
말할 필요도 없이, 산화물 반도체막의 성막 중에 수소 및 물이 막 중에 혼입하지 않도록 하기 위해서, 성막실 외부로부터의 누설 및 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여, 스퍼터링 가스의 순도를 높이는 것이 바람직하다. 예를 들어, 스퍼터링 가스는 물이 막 중에 포함되지 않도록 노점이 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타깃 바로 그것에 수소 및 물 등의 불순물이 포함되어 있지 않도록, 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 포함하는 산화물 반도체는 열처리에 의해 막 내의 물을 제거할 수 있지만, In, Ga, Zn을 주성분으로 포함하는 산화물 반도체보다 높은 온도에서, In, Sn, Zn을 주성분으로 포함하는 산화물 반도체로부터 물이 방출되기 때문에, 처음부터 물이 포함되지 않는 막을 형성해 두는 것이 바람직하다.Needless to say, in order to prevent hydrogen and water from mixing in the film during the deposition of the oxide semiconductor film, it is preferable to sufficiently suppress leakage from the outside of the film formation chamber and degassing from the inner wall of the film formation chamber to increase the purity of the sputtering gas. Do. For example, as the sputtering gas, it is preferable to use a gas having a dew point of −70 ° C. or lower so that water is not contained in the film. Moreover, it is preferable to use the highly purified target so that impurities, such as hydrogen and water, may not be contained in it immediately. Oxide semiconductors containing In, Sn, and Zn as main components can remove water in the film by heat treatment, but at higher temperatures than oxide semiconductors containing In, Ga, and Zn as main components, In, Sn, and Zn as main components Since water is discharged from the containing oxide semiconductor, it is preferable to form a film containing no water from the beginning.
또한, 산화물 반도체막의 성막 후에 650℃에서 가열 처리를 행한 시료 B를 사용한 트랜지스터에 있어서, 기판 온도와 전기적 특성 사이의 관계에 대해서 평가하였다.Moreover, in the transistor using the sample B which heat-processed at 650 degreeC after film-forming of an oxide semiconductor film, the relationship between board | substrate temperature and electrical characteristics was evaluated.
측정에 사용한 트랜지스터는, 채널 길이 L이 3㎛, 채널 폭 W가 10㎛, Lov가 0㎛, dW가 0㎛이다. 또한, Vd는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃였다. 여기서, 트랜지스터에 있어서, 게이트 전극이 한 쌍의 전극 중 하나와 중첩하는 부분의 폭을 Lov라고 칭하고, 산화물 반도체막과 중첩하지 않는, 한 쌍의 전극의 부분의 폭을 dW라 칭한다.The transistor used for the measurement has a channel length L of 3 mu m, a channel width W of 10 mu m, a Lov of 0 mu m, and a dW of 0 mu m. V d was set to 10V. In addition, substrate temperature was -40 degreeC, -25 degreeC, 25 degreeC, 75 degreeC, 125 degreeC, and 150 degreeC. Here, in the transistor, the width of the portion where the gate electrode overlaps with one of the pair of electrodes is called Lov, and the width of the portion of the pair of electrodes that does not overlap with the oxide semiconductor film is called dW.
도 32에, Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 나타낸다. 또한, 도 33의 (a)에 기판 온도와 임계치 전압 사이의 관계를, 그리고 도 33의 (b)에 기판 온도와 전계 효과 이동도 사이의 관계를 나타낸다.32 shows V g dependence of I d (solid line) and field effect mobility (dashed line). 33A shows the relationship between the substrate temperature and the threshold voltage, and FIG. 33B shows the relationship between the substrate temperature and the field effect mobility.
도 33의 (a)로부터, 기판 온도가 증가할수록 임계치 전압은 낮아지는 것을 알 수 있다. 또한, -40℃ 내지 150℃의 범위에서, 임계치 전압은 1.09V 내지 -0.23V로 낮아졌다.It can be seen from FIG. 33A that the threshold voltage decreases as the substrate temperature increases. In addition, in the range of -40 ° C to 150 ° C, the threshold voltage was lowered from 1.09V to -0.23V.
또한, 도 33의 (b)로부터, 기판 온도가 증가할수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 전계 효과 이동도는, -40℃ 내지 150℃의 범위에서, 36㎠/Vs 내지 32㎠/Vs로 낮아졌다. 따라서, 상술한 온도 범위에 있어서 전기적 특성의 변동이 작은 것을 알 수 있다.In addition, it can be seen from FIG. 33B that the field effect mobility decreases as the substrate temperature increases. In addition, the field effect mobility was lowered from 36
채널이 형성되는 반도체층에 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체를 포함하는 트랜지스터에 있어서, 오프 전류를 1aA/㎛ 이하로 유지하면서, 전계 효과 이동도를 30㎠/Vsec 이상, 바람직하게는 40㎠/Vsec 이상, 보다 바람직하게는 60㎠/Vsec 이상으로 하여, LSI에 요구되는 온 전류값을 만족시킬 수 있다. 예를 들어, L/W=33㎚/40㎚의 FET에서, 게이트 전압이 2.7V이고, 드레인 전압이 1.0V일 때 12μA 이상의 온 전류를 흘릴 수 있다. 또한, 트랜지스터의 동작에 요구되는 온도 범위에서 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이라면, Si 반도체를 사용하여 형성되는 집적 회로에 산화물 반도체를 포함하는 트랜지스터가 또한 제공되더라도, 동작 속도를 저감시키지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.In a transistor including an oxide semiconductor including In, Sn, and Zn as a main component in a semiconductor layer in which a channel is formed, the field effect mobility is 30
100: 분주 회로, 101: DFF 회로, 102: DFF 회로, 103: DFF 회로, 111: 단자부, 112: 노드, 113: 노드, 114: 단자부, 115: 노드, 116: 노드, 121: 인버터, 122: 인버터, 123: 인버터, 124: 아날로그 스위치, 125: 아날로그 스위치, 126: 클록드(clocked) 인버터, 127: 클록드 인버터, 131: p채널 트랜지스터, 132: n채널 트랜지스터, 133: n채널 트랜지스터, 134: p채널 트랜지스터, 135: p채널 트랜지스터, 136: n채널 트랜지스터, 200: 분주 회로, 201: FF 회로, 202: FF 회로, 203: FF 회로, 211: 단자부, 212: 노드, 213: 노드, 214: 단자부, 215: 노드, 216: 노드, 217: 노드, 218: 노드, 219: 노드, 220: 노드, 221: 인버터, 222: 인버터, 223: 노드, 231: 트랜지스터, 232: 트랜지스터, 233: 트랜지스터, 234: 트랜지스터, 235: 트랜지스터, 236: 트랜지스터, 237: 트랜지스터, 238: 트랜지스터, 251: FF 회로, 252: 용량 소자, 253: 용량 소자, 261: FF 회로, 300: 분주 회로, 301: FF 회로, 302: FF 회로, 303: FF 회로, 311: 단자부, 312: 노드, 313: 노드, 314: 단자부, 315: 노드, 316: 노드, 341: 인버터, 700: 기판, 701: 절연막, 702: 반도체막, 703: 게이트 절연막, 704: 불순물 영역, 705: 마스크, 706: 개구, 707: 게이트 전극, 708: 도전막, 709: 불순물 영역, 710: 채널 형성 영역, 711: 불순물 영역, 712: 절연막, 713: 절연막, 716: 산화물 반도체층, 719: 도전막, 720: 도전막, 721: 게이트 절연막, 722: 게이트 전극, 724: 절연막, 725: 개구, 726: 배선, 727: 절연막, 731: 트랜지스터, 732: 트랜지스터, 901: 트랜지스터, 902: 하지막, 903: 산화물 반도체층, 904: 소스 전극, 905: 드레인 전극, 906: 게이트 절연막, 907: 게이트 전극, 908: 고농도 영역, 909: 채널 형성 영역, 910: 보호 절연막, 911: 트랜지스터, 912: 하지막, 913: 산화물 반도체층, 914: 소스 전극, 915: 드레인 전극, 916: 게이트 절연막, 917: 게이트 전극, 918: 고농도 영역, 919: 채널 형성 영역, 920: 보호 절연막, 921: 트랜지스터, 922: 하지막, 923: 산화물 반도체층, 924: 소스 전극, 925: 드레인 전극, 926: 게이트 절연막, 927: 게이트 전극, 928: 고농도 영역, 929: 저농도 영역, 930: 측벽, 931: 채널 형성 영역, 932: 보호 절연막, 941: 트랜지스터, 942: 하지막, 943: 산화물 반도체층, 944: 소스 전극, 945: 드레인 전극, 946: 게이트 절연막, 947: 게이트 전극, 948: 고농도 영역, 949: 저농도 영역, 950: 측벽, 951: 채널 형성 영역, 952: 보호 절연막, 961: 트랜지스터, 962: 하지막, 963: 산화물 반도체층, 964: 소스 전극, 965: 드레인 전극, 966: 게이트 절연막, 967: 게이트 전극, 968: 고농도 영역, 969: 저농도 영역, 970: 측벽, 971: 채널 형성 영역, 972: 보호 절연막, 973: 절연막, 974: 전극, 975: 전극, 1101: 하지 절연층, 1102: 절연물, 1104: 게이트 절연막, 1105: 게이트, 1107: 절연물, 7001: 하우징, 7002: 표시부, 7011: 하우징, 7012: 표시부, 7013: 지지대, 7021: 하우징, 7022: 표시부, 7031: 하우징, 7032: 하우징, 7033: 표시부, 7034: 표시부, 7035: 마이크로폰, 7036: 스피커, 7037: 조작 키, 7038: 스타일러스, 7041: 하우징, 7042: 표시부, 7043: 음성 입력부, 7044: 음성 출력부, 7045: 조작 키, 7046: 수광부, 7051: 하우징, 7052: 표시부, 7053: 조작 키, 9900: 기판, 9901: ALU, 9906: 레지스터, 9909: 재기입 가능한 ROM, 1103a: 반도체 영역, 1103b: 반도체 영역, 1103c: 반도체 영역, 1106a: 측벽 절연물, 1106b: 측벽 절연물, 1108a: 소스, 1108b: 드레인
본 출원은 2011년 5월 26일에 일본 특허청에 출원된 일련 번호 2011-118125의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.100: dividing circuit, 101: DFF circuit, 102: DFF circuit, 103: DFF circuit, 111: terminal portion, 112: node, 113: node, 114: terminal portion, 115: node, 116: node, 121: inverter, 122: Inverter, 123: inverter, 124: analog switch, 125: analog switch, 126: clocked inverter, 127: clocked inverter, 131: p-channel transistor, 132: n-channel transistor, 133: n-channel transistor, 134 : p-channel transistor, 135: p-channel transistor, 136: n-channel transistor, 200: division circuit, 201: FF circuit, 202: FF circuit, 203: FF circuit, 211: terminal portion, 212: node, 213: node, 214 : Terminal portion, 215: node, 216: node, 217: node, 218: node, 219: node, 220: node, 221: inverter, 222: inverter, 223: node, 231: transistor, 232: transistor, 233: transistor 234: transistor, 235: transistor, 236: transistor, 237: transistor, 238: transistor, 251: FF circuit, 252: capacitor, 253: capacitor, 261: FF circuit, 3 00: frequency division circuit, 301: FF circuit, 302: FF circuit, 303: FF circuit, 311: terminal portion, 312: node, 313: node, 314: terminal portion, 315: node, 316: node, 341: inverter, 700: Substrate, 701: insulating film, 702: semiconductor film, 703: gate insulating film, 704: impurity region, 705: mask, 706: opening, 707: gate electrode, 708: conductive film, 709: impurity region, 710: channel formation region, 711: impurity region, 712: insulating film, 713: insulating film, 716: oxide semiconductor layer, 719: conductive film, 720: conductive film, 721: gate insulating film, 722: gate electrode, 724: insulating film, 725: opening, 726: wiring 727: insulating film, 731: transistor, 732: transistor, 901: transistor, 902: base film, 903: oxide semiconductor layer, 904: source electrode, 905: drain electrode, 906: gate insulating film, 907: gate electrode, 908: High concentration region, 909: channel formation region, 910: protective insulating film, 911: transistor, 912: underlayer, 913: oxide semiconductor layer, 914: source electrode, 915: drain electrode, 916: crab Insulating film, 917: gate electrode, 918: high concentration region, 919: channel forming region, 920: protective insulating film, 921: transistor, 922: base film, 923: oxide semiconductor layer, 924: source electrode, 925: drain electrode, 926 : Gate insulating film, 927: gate electrode, 928: high concentration region, 929: low concentration region, 930: sidewall, 931: channel formation region, 932: protective insulating film, 941: transistor, 942: base film, 943: oxide semiconductor layer, 944 : Source electrode, 945: drain electrode, 946: gate insulating film, 947: gate electrode, 948: high concentration region, 949: low concentration region, 950: sidewall, 951: channel formation region, 952: protective insulating film, 961: transistor, 962: Base film, 963: oxide semiconductor layer, 964: source electrode, 965: drain electrode, 966: gate insulating film, 967: gate electrode, 968: high concentration region, 969: low concentration region, 970: sidewall, 971: channel formation region, 972 : Protective insulating film, 973: insulating film, 974: electrode, 975: electrode, 1101: base insulating layer, 1102: insulator, 1104: gate insulating film, 1105: gate, 1107: insulator, 7001: housing, 7002: display, 7011: housing, 7012: display, 7013: support, 7021: housing, 7022: display, 7031: housing, 7032: housing, 7033 : Display part, 7034: Display part, 7035: Microphone, 7036: Speaker, 7037: Operation key, 7038: Stylus, 7041: Housing, 7042: Display part, 7043: Audio input part, 7044: Audio output part, 7045: Operation key, 7046: Light receiving portion, 7051: housing, 7052: display portion, 7053: operation key, 9900: substrate, 9901: ALU, 9906: register, 9909: rewritable ROM, 1103a: semiconductor region, 1103b: semiconductor region, 1103c: semiconductor region, 1106a : Sidewall insulator, 1106b: sidewall insulator, 1108a: source, 1108b: drain
This application is based on the JP Patent application of serial number 2011-118125 for which it applied to Japan Patent Office on May 26, 2011, and the whole content is integrated in this specification by reference.
Claims (19)
클록 신호가 공급되는 제1 입력부와;
제1 출력 신호를 공급하는 제1 출력부와;
상기 제1 출력 신호의 반전 신호를 공급하는 제2 출력부와;
상기 제2 출력부와 전기적으로 접속된 제2 입력부와;
소스 및 드레인을 포함하는 제1 트랜지스터 - 상기 소스 및 드레인 중 한쪽은 상기 제2 입력부와 전기적으로 접속되고, 상기 제1 트랜지스터의 게이트에 상기 클록 신호의 반전 신호가 공급됨 - 와;
상기 제1 트랜지스터의 소스 및 드레인 중 다른 한쪽과 전기적으로 접속된 게이트를 갖는 제2 트랜지스터와;
상기 제1 입력부와 전기적으로 접속된 게이트를 갖는 제3 트랜지스터와;
상기 제3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된 게이트를 갖는 제4 트랜지스터를 포함하는,
플립플롭 회로를 포함하고,
상기 제1 트랜지스터의 채널 영역이 산화물 반도체를 포함하고,
상기 제3 트랜지스터의 채널 영역이 산화물 반도체를 포함하는,
분주 회로.As a division circuit,
A first input unit to which a clock signal is supplied;
A first output unit for supplying a first output signal;
A second output unit configured to supply an inverted signal of the first output signal;
A second input unit electrically connected to the second output unit;
A first transistor comprising a source and a drain, one of the source and the drain electrically connected to the second input, and an inverted signal of the clock signal supplied to a gate of the first transistor;
A second transistor having a gate electrically connected to the other of the source and the drain of the first transistor;
A third transistor having a gate electrically connected to the first input portion;
A fourth transistor having a gate electrically connected to one of a source and a drain of the third transistor,
Includes a flip-flop circuit,
The channel region of the first transistor includes an oxide semiconductor,
Wherein the channel region of the third transistor comprises an oxide semiconductor,
Frequency division circuit.
상기 제2 트랜지스터의 채널 영역이 산화물 반도체를 포함하고,
상기 제4 트랜지스터의 채널 영역이 산화물 반도체를 포함하는, 분주 회로.The method of claim 1,
The channel region of the second transistor includes an oxide semiconductor,
And a channel region of the fourth transistor includes an oxide semiconductor.
제1항에 따른 분주 회로를 포함하는, 반도체 장치.A semiconductor device comprising:
A semiconductor device comprising the frequency divider circuit according to claim 1.
제1 인버터 및 제2 인버터와;
p채널 트랜지스터인 제1 트랜지스터 및 제5 트랜지스터와;
n채널 트랜지스터인 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터를 포함하고,
상기 제1 트랜지스터의 소스 및 드레인 중 한쪽 및 상기 제5 트랜지스터의 소스 및 드레인 중 한쪽은 제1 전원과 전기적으로 접속되고,
상기 제1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제5 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제6 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제6 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제7 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제3 트랜지스터의 소스 및 드레인 중 다른 한쪽 및 상기 제7 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제2 전원과 전기적으로 접속되고,
상기 제1 트랜지스터의 게이트 및 상기 제2 트랜지스터의 게이트는 상기 제8 트랜지스터의 게이트 및 상기 제1 인버터의 입력과 전기적으로 접속되고,
상기 제8 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제1 트랜지스터의 소스 및 드레인 중 상기 다른 한쪽 및 상기 제2 트랜지스터의 소스 및 드레인 중 상기 한쪽과 전기적으로 접속되고,
상기 제8 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제7 트랜지스터의 게이트와 전기적으로 접속되고,
상기 제2 인버터의 입력은 상기 제5 트랜지스터의 소스 및 드레인 중 상기 다른 한쪽 및 상기 제6 트랜지스터의 소스 및 드레인 중 상기 한쪽과 전기적으로 접속되고,
상기 제2 인버터의 출력은 상기 제4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제3 트랜지스터의 게이트와 전기적으로 접속되고,
상기 제1 인버터의 출력은 상기 제4 트랜지스터의 게이트, 상기 제5 트랜지스터의 게이트, 및 상기 제6 트랜지스터의 게이트와 전기적으로 접속되는,
분주 회로.As a division circuit,
A first inverter and a second inverter;
a first transistor and a fifth transistor which are p-channel transistors;
a second transistor, a third transistor, a fourth transistor, a sixth transistor, a seventh transistor, and an eighth transistor, which are n-channel transistors,
One of a source and a drain of the first transistor and one of a source and a drain of the fifth transistor are electrically connected to a first power source,
The other of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the second transistor,
The other of the source and the drain of the second transistor is electrically connected to one of the source and the drain of the third transistor,
The other of the source and the drain of the fifth transistor is electrically connected to one of the source and the drain of the sixth transistor,
The other of the source and the drain of the sixth transistor is electrically connected to one of the source and the drain of the seventh transistor,
The other of the source and the drain of the third transistor and the other of the source and the drain of the seventh transistor are electrically connected to a second power source,
A gate of the first transistor and a gate of the second transistor are electrically connected to a gate of the eighth transistor and an input of the first inverter,
One of a source and a drain of the eighth transistor is electrically connected to the other of the source and the drain of the first transistor and the one of a source and a drain of the second transistor,
The other of the source and the drain of the eighth transistor is electrically connected to the gate of the seventh transistor,
An input of the second inverter is electrically connected to the other of the source and the drain of the fifth transistor and the one of the source and the drain of the sixth transistor,
An output of the second inverter is electrically connected to one of a source and a drain of the fourth transistor,
The other of the source and the drain of the fourth transistor is electrically connected to the gate of the third transistor,
An output of the first inverter is electrically connected to a gate of the fourth transistor, a gate of the fifth transistor, and a gate of the sixth transistor,
Frequency division circuit.
상기 제1 전원은 상기 제2 전원보다도 높은 전위를 공급하는, 분주 회로.5. The method of claim 4,
And the first power supply supplies a potential higher than the second power supply.
상기 제8 트랜지스터의 소스 및 드레인 중 상기 한쪽 및 상기 제2 인버터의 입력 중 적어도 한쪽에, 용량 소자가 전기적으로 접속되어 있는, 분주 회로.5. The method of claim 4,
A frequency divider circuit, wherein a capacitor is electrically connected to at least one of the input and the input of the second inverter among the source and the drain of the eighth transistor.
상기 제4 트랜지스터의 채널 영역이 산화물 반도체를 포함하는, 분주 회로.5. The method of claim 4,
And a channel region of the fourth transistor includes an oxide semiconductor.
상기 제8 트랜지스터의 채널 영역이 산화물 반도체를 포함하는, 분주 회로.5. The method of claim 4,
And a channel region of the eighth transistor includes an oxide semiconductor.
상기 제2 트랜지스터 및 상기 제3 트랜지스터 중 적어도 하나의 채널 영역이 산화물 반도체를 포함하는, 분주 회로.5. The method of claim 4,
And a channel region of at least one of the second transistor and the third transistor comprises an oxide semiconductor.
상기 제6 트랜지스터 및 상기 제7 트랜지스터 중 적어도 하나의 채널 영역이 산화물 반도체를 포함하는, 분주 회로.5. The method of claim 4,
And a channel region of at least one of the sixth and seventh transistors comprises an oxide semiconductor.
제4항에 따른 분주 회로를 포함하는, 반도체 장치.A semiconductor device comprising:
A semiconductor device comprising the frequency divider circuit according to claim 4.
제1 인버터와;
p채널 트랜지스터인 제1 트랜지스터 및 제5 트랜지스터와;
n채널 트랜지스터인 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터를 포함하고,
상기 제1 트랜지스터의 소스 및 드레인 중 한쪽 및 상기 제5 트랜지스터의 소스 및 드레인 중 한쪽은 제1 전원과 전기적으로 접속되고,
상기 제1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제5 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제6 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제6 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제7 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제3 트랜지스터의 소스 및 드레인 중 다른 한쪽 및 상기 제7 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제2 전원과 전기적으로 접속되고,
상기 제1 트랜지스터의 게이트 및 상기 제2 트랜지스터의 게이트는 상기 제8 트랜지스터의 게이트와 전기적으로 접속되고,
상기 제8 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제1 트랜지스터의 소스 및 드레인 중 상기 다른 한쪽 및 상기 제2 트랜지스터의 소스 및 드레인 중 상기 한쪽과 전기적으로 접속되고,
상기 제8 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제7 트랜지스터의 게이트와 전기적으로 접속되고,
상기 제1 인버터의 입력은 상기 제5 트랜지스터의 소스 및 드레인 중 상기 다른 한쪽 및 상기 제6 트랜지스터의 소스 및 드레인 중 상기 한쪽과 전기적으로 접속되고,
상기 제1 인버터의 출력은 상기 제4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제3 트랜지스터의 게이트와 전기적으로 접속되고,
상기 제4 트랜지스터의 게이트는 상기 제5 트랜지스터의 게이트, 및 상기 제6 트랜지스터의 게이트와 전기적으로 접속되는,
분주 회로.As a division circuit,
A first inverter;
a first transistor and a fifth transistor which are p-channel transistors;
a second transistor, a third transistor, a fourth transistor, a sixth transistor, a seventh transistor, and an eighth transistor, which are n-channel transistors,
One of a source and a drain of the first transistor and one of a source and a drain of the fifth transistor are electrically connected to a first power source,
The other of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the second transistor,
The other of the source and the drain of the second transistor is electrically connected to one of the source and the drain of the third transistor,
The other of the source and the drain of the fifth transistor is electrically connected to one of the source and the drain of the sixth transistor,
The other of the source and the drain of the sixth transistor is electrically connected to one of the source and the drain of the seventh transistor,
The other of the source and the drain of the third transistor and the other of the source and the drain of the seventh transistor are electrically connected to a second power source,
A gate of the first transistor and a gate of the second transistor are electrically connected to a gate of the eighth transistor,
One of a source and a drain of the eighth transistor is electrically connected to the other of the source and the drain of the first transistor and the one of a source and a drain of the second transistor,
The other of the source and the drain of the eighth transistor is electrically connected to the gate of the seventh transistor,
An input of the first inverter is electrically connected to the other of the source and the drain of the fifth transistor and the one of the source and the drain of the sixth transistor,
An output of the first inverter is electrically connected to one of a source and a drain of the fourth transistor,
The other of the source and the drain of the fourth transistor is electrically connected to the gate of the third transistor,
A gate of the fourth transistor is electrically connected to a gate of the fifth transistor and a gate of the sixth transistor,
Frequency division circuit.
상기 제1 전원은 상기 제2 전원보다도 높은 전위를 공급하는, 분주 회로.The method of claim 12,
And the first power supply supplies a potential higher than the second power supply.
상기 제8 트랜지스터의 소스 및 드레인 중 상기 한쪽 및 상기 제1 인버터의 입력 중 적어도 한쪽에, 용량 소자가 전기적으로 접속되어 있는, 분주 회로.The method of claim 12,
A frequency divider circuit, wherein a capacitor is electrically connected to at least one of a source and a drain of the eighth transistor and an input of the first inverter.
상기 제4 트랜지스터의 채널 영역이 산화물 반도체를 포함하는, 분주 회로.The method of claim 12,
And a channel region of the fourth transistor includes an oxide semiconductor.
상기 제8 트랜지스터의 채널 영역이 산화물 반도체를 포함하는, 분주 회로.The method of claim 12,
And a channel region of the eighth transistor includes an oxide semiconductor.
상기 제2 트랜지스터 및 상기 제3 트랜지스터 중 적어도 하나의 채널 영역이 산화물 반도체를 포함하는, 분주 회로.The method of claim 12,
And a channel region of at least one of the second transistor and the third transistor comprises an oxide semiconductor.
상기 제6 트랜지스터 및 상기 제7 트랜지스터 중 적어도 하나의 채널 영역이 산화물 반도체를 포함하는, 분주 회로.The method of claim 12,
And a channel region of at least one of the sixth and seventh transistors comprises an oxide semiconductor.
제12항에 따른 분주 회로를 포함하는, 반도체 장치.A semiconductor device comprising:
A semiconductor device comprising the frequency divider circuit according to claim 12.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2011-118125 | 2011-05-26 | ||
| JP2011118125 | 2011-05-26 | ||
| PCT/JP2012/062245 WO2012161003A1 (en) | 2011-05-26 | 2012-05-08 | Divider circuit and semiconductor device using the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140035960A true KR20140035960A (en) | 2014-03-24 |
| KR101912971B1 KR101912971B1 (en) | 2018-10-29 |
Family
ID=47217083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137034410A KR101912971B1 (en) | 2011-05-26 | 2012-05-08 | Divider circuit and semiconductor device using the same |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8742804B2 (en) |
| JP (1) | JP5871715B2 (en) |
| KR (1) | KR101912971B1 (en) |
| TW (1) | TWI537818B (en) |
| WO (1) | WO2012161003A1 (en) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8792260B2 (en) | 2010-09-27 | 2014-07-29 | Semiconductor Energy Laboratory Co., Ltd. | Rectifier circuit and semiconductor device using the same |
| TWI581404B (en) * | 2012-08-10 | 2017-05-01 | 半導體能源研究所股份有限公司 | Semiconductor device and method for driving semiconductor device |
| JP2014057298A (en) | 2012-08-10 | 2014-03-27 | Semiconductor Energy Lab Co Ltd | Semiconductor device driving method |
| JP2014057296A (en) * | 2012-08-10 | 2014-03-27 | Semiconductor Energy Lab Co Ltd | Semiconductor device driving method |
| JP6273112B2 (en) | 2012-09-11 | 2018-01-31 | 株式会社半導体エネルギー研究所 | Flip-flop circuit and semiconductor device |
| JP2014195243A (en) | 2013-02-28 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2014195241A (en) * | 2013-02-28 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2015065202A (en) | 2013-09-24 | 2015-04-09 | 株式会社東芝 | Semiconductor element, display device, method of manufacturing semiconductor element, and method of manufacturing display device |
| CN105391444B (en) * | 2014-09-04 | 2018-07-20 | 中芯国际集成电路制造(上海)有限公司 | A kind of frequency dividing circuit and electronic device |
| US10177199B2 (en) | 2016-05-03 | 2019-01-08 | Tsinghua University | Method for making three dimensional complementary metal oxide semiconductor carbon nanotube thin film transistor circuit |
| US9966416B2 (en) * | 2016-05-03 | 2018-05-08 | Tsinghua Univeristy | Three dimensional complementary metal oxide semiconductor carbon nanotube thin film transistor circuit |
Family Cites Families (108)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3664118A (en) * | 1970-09-09 | 1972-05-23 | Hamilton Watch Co | Electronically controlled timepiece using low power mos transistor circuitry |
| US3679913A (en) * | 1970-09-14 | 1972-07-25 | Motorola Inc | Binary flip-flop employing insulated gate field effect transistors and suitable for cascaded frequency divider operation |
| GB1350090A (en) * | 1970-12-30 | 1974-04-18 | Suwa Seikosha Kk | Electronic time-pieces |
| US3864582A (en) * | 1973-01-22 | 1975-02-04 | Timex Corp | Mosfet dynamic circuit |
| US3829713A (en) * | 1973-02-12 | 1974-08-13 | Intersil Inc | Cmos digital division network |
| JPS513163A (en) * | 1974-06-25 | 1976-01-12 | Suwa Seikosha Kk | DAINAMITSUKU KAIRO |
| JPS593897B2 (en) * | 1975-07-25 | 1984-01-26 | シチズン時計株式会社 | Bunshiyu Cairo |
| JPS5696532A (en) * | 1979-12-29 | 1981-08-04 | Citizen Watch Co Ltd | Frequency divider |
| EP0820644B1 (en) | 1995-08-03 | 2005-08-24 | Koninklijke Philips Electronics N.V. | Semiconductor device provided with transparent switching element |
| JP3625598B2 (en) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | Manufacturing method of liquid crystal display device |
| JPH09232942A (en) * | 1996-02-22 | 1997-09-05 | Hitachi Ltd | Semiconductor logic circuit |
| JP4170454B2 (en) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | Article having transparent conductive oxide thin film and method for producing the same |
| JP2000150861A (en) | 1998-11-16 | 2000-05-30 | Tdk Corp | Oxide thin film |
| JP3276930B2 (en) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | Transistor and semiconductor device |
| JP2000224026A (en) * | 1999-02-02 | 2000-08-11 | Mitsubishi Electric Corp | Frequency dividing circuit |
| US6911855B2 (en) * | 1999-06-28 | 2005-06-28 | Broadcom Corporation | Current-controlled CMOS circuit using higher voltage supply in low voltage CMOS process |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| JP4089858B2 (en) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | Semiconductor device |
| KR20020038482A (en) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | Thin film transistor array, method for producing the same, and display panel using the same |
| JP3997731B2 (en) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | Method for forming a crystalline semiconductor thin film on a substrate |
| JP2002289859A (en) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | Thin-film transistor |
| JP3925839B2 (en) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | Semiconductor memory device and test method thereof |
| JP4090716B2 (en) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | Thin film transistor and matrix display device |
| JP4164562B2 (en) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | Transparent thin film field effect transistor using homologous thin film as active layer |
| EP1443130B1 (en) | 2001-11-05 | 2011-09-28 | Japan Science and Technology Agency | Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4083486B2 (en) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | Method for producing LnCuO (S, Se, Te) single crystal thin film |
| US7109961B2 (en) | 2002-03-13 | 2006-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit, latch circuit, display apparatus and electronic equipment |
| JP2003347904A (en) * | 2002-03-13 | 2003-12-05 | Semiconductor Energy Lab Co Ltd | Electric circuit, latch circuit, electric circuit apparatus, display apparatus, and electronic equipment |
| US7049190B2 (en) | 2002-03-15 | 2006-05-23 | Sanyo Electric Co., Ltd. | Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device |
| JP3933591B2 (en) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | Organic electroluminescent device |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (en) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | Manufacturing method of semiconductor device and its manufacturing method |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| JP4166105B2 (en) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | Semiconductor device and manufacturing method thereof |
| JP2004273732A (en) | 2003-03-07 | 2004-09-30 | Sharp Corp | Active matrix substrate and its producing process |
| JP4108633B2 (en) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREOF, AND ELECTRONIC DEVICE |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| CN102856390B (en) | 2004-03-12 | 2015-11-25 | 独立行政法人科学技术振兴机构 | Comprise the LCD of thin-film transistor or the transition components of OLED display |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (en) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | Thin-film transistor and its manufacturing method |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| US7868326B2 (en) | 2004-11-10 | 2011-01-11 | Canon Kabushiki Kaisha | Field effect transistor |
| EP1810335B1 (en) | 2004-11-10 | 2020-05-27 | Canon Kabushiki Kaisha | Light-emitting device |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| EP2453480A2 (en) | 2004-11-10 | 2012-05-16 | Canon Kabushiki Kaisha | Amorphous oxide and field effect transistor |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| US7608531B2 (en) | 2005-01-28 | 2009-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| TWI562380B (en) | 2005-01-28 | 2016-12-11 | Semiconductor Energy Lab Co Ltd | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| US7544967B2 (en) | 2005-03-28 | 2009-06-09 | Massachusetts Institute Of Technology | Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| US7248665B2 (en) | 2005-04-27 | 2007-07-24 | Winbond Electronics Corp. | Prescaler |
| JP2006344849A (en) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | Thin film transistor |
| US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100711890B1 (en) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | Organic Light Emitting Display and Fabrication Method for the same |
| JP2007059128A (en) | 2005-08-23 | 2007-03-08 | Canon Inc | Organic electroluminescent display device and manufacturing method thereof |
| JP2007073705A (en) | 2005-09-06 | 2007-03-22 | Canon Inc | Oxide-semiconductor channel film transistor and its method of manufacturing same |
| JP5116225B2 (en) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | Manufacturing method of oxide semiconductor device |
| JP4280736B2 (en) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | Semiconductor element |
| JP4850457B2 (en) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | Thin film transistor and thin film diode |
| EP3614442A3 (en) | 2005-09-29 | 2020-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having oxide semiconductor layer and manufactoring method thereof |
| JP5037808B2 (en) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | Field effect transistor using amorphous oxide, and display device using the transistor |
| CN101667544B (en) | 2005-11-15 | 2012-09-05 | 株式会社半导体能源研究所 | Semiconductor device and method of manufacturing a semiconductor device |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (en) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ZnO film and method of manufacturing TFT using the same |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| KR20070101595A (en) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | Zno thin film transistor |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP5028033B2 (en) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | Oxide semiconductor film dry etching method |
| JP4609797B2 (en) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | Thin film device and manufacturing method thereof |
| JP4999400B2 (en) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | Oxide semiconductor film dry etching method |
| JP4332545B2 (en) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | Field effect transistor and manufacturing method thereof |
| JP4274219B2 (en) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | Electronic devices, organic electroluminescence devices, organic thin film semiconductor devices |
| JP5164357B2 (en) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | Semiconductor device and manufacturing method of semiconductor device |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (en) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | Color el display, and its manufacturing method |
| KR101303578B1 (en) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | Etching method of thin film |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| JP4910779B2 (en) * | 2007-03-02 | 2012-04-04 | 凸版印刷株式会社 | Organic EL display and manufacturing method thereof |
| KR100851215B1 (en) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | Thin film transistor and organic light-emitting dislplay device having the thin film transistor |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (en) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | Thin film transistor substrate and manufacturing method thereof |
| KR20080094300A (en) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | Thin film transistor and method of manufacturing the same and flat panel display comprising the same |
| KR101334181B1 (en) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | Thin Film Transistor having selectively crystallized channel layer and method of manufacturing the same |
| CN101663762B (en) | 2007-04-25 | 2011-09-21 | 佳能株式会社 | Oxynitride semiconductor |
| KR101345376B1 (en) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | Fabrication method of ZnO family Thin film transistor |
| US8202365B2 (en) | 2007-12-17 | 2012-06-19 | Fujifilm Corporation | Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film |
| JP4623179B2 (en) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | Thin film transistor and manufacturing method thereof |
| JP5451280B2 (en) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | Wurtzite crystal growth substrate, manufacturing method thereof, and semiconductor device |
| TWI562142B (en) * | 2011-01-05 | 2016-12-11 | Semiconductor Energy Lab Co Ltd | Storage element, storage device, and signal processing circuit |
| US8456202B2 (en) * | 2011-02-15 | 2013-06-04 | Texas Instruments Incorporated | Latch divider |
-
2012
- 2012-05-08 KR KR1020137034410A patent/KR101912971B1/en active IP Right Grant
- 2012-05-08 WO PCT/JP2012/062245 patent/WO2012161003A1/en active Application Filing
- 2012-05-16 TW TW101117379A patent/TWI537818B/en not_active IP Right Cessation
- 2012-05-17 US US13/473,658 patent/US8742804B2/en not_active Expired - Fee Related
- 2012-05-25 JP JP2012119536A patent/JP5871715B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR101912971B1 (en) | 2018-10-29 |
| WO2012161003A1 (en) | 2012-11-29 |
| US8742804B2 (en) | 2014-06-03 |
| JP5871715B2 (en) | 2016-03-01 |
| JP2013009368A (en) | 2013-01-10 |
| TWI537818B (en) | 2016-06-11 |
| US20120299626A1 (en) | 2012-11-29 |
| TW201308201A (en) | 2013-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102026575B1 (en) | Signal processing circuit | |
| KR101912971B1 (en) | Divider circuit and semiconductor device using the same | |
| KR101922397B1 (en) | Semiconductor device | |
| KR102001576B1 (en) | Semiconductor storage device | |
| KR20120120039A (en) | Signal processing circuit | |
| KR101963653B1 (en) | Semiconductor storage device | |
| TWI579972B (en) | Semiconductor device | |
| KR20140029430A (en) | Semiconductor memory device | |
| KR20120130067A (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |