KR20140030872A - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents

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KR20140030872A
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박예준
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삼성전기주식회사
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Abstract

본 발명은 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극; 및 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극을 포함하며, 상기 세라믹 본체는 정전 용량 형성에 기여하는 용량 형성부 및 상기 용량 형성부의 상하면 중 적어도 일면에 제공되는 용량 비형성부를 포함하며, 상기 용량 형성부를 상기 세라믹 본체의 두께 방향으로 3개 영역으로 나눌 때, 상기 3개 영역 중 중앙부 영역의 내부전극 연결성과 상부 및 하부 영역의 내부전극 연결성의 편차가 1 내지 5%인 적층 세라믹 전자부품을 제공한다.
본 발명에 따르면 정전용량의 대용량화를 구현하면서 내부 전극의 위치별 연결성 편차를 줄임으로써, 신뢰성이 우수한 대용량 적층 세라믹 전자부품의 구현이 가능하다.

Description

적층 세라믹 전자부품 및 이의 제조방법{Laminated ceramic electronic parts and manufacturing method thereof}
본 발명은 신뢰성이 우수한 대용량 적층 세라믹 전자부품에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
이러한 대용량화를 구현하기 위해서 유전체층 두께와 내부 전극 층 두께가 얇아질수록 내부 전극층의 두께가 불균일해지고 전극 층이 연속적으로 두께가 유지되면서 연결되지 못하고 부분적으로 끊겨서 연결성이 저하된다.
또한 전극이 끊어지면서 유전체층의 평균 두께는 같지만 부분적으로 두꺼워지거나 얇아지는 부분이 발생되어 유전체층이 얇아진 부분에서 절연특성이 저하되어 신뢰성이 저하되는 문제점이 있었다.
한편, 상기 대용량화를 구현하기 위해 적층수가 많아지면서 내부전극의 수도 증가하게 되고, 적층체의 소성시 위치별 잔류 탄소의 양의 차이 및 유전체층의 소결성 차이로 인하여 내부전극의 연결성이 위치별로 상이하게 되어 신뢰성이 저하되는 문제가 있다.
즉, 세라믹 전자 부품의 중앙부 및 상하부 내부전극의 연결성 차이로 인한 용량 저하 및 신뢰성의 문제가 발생하고 있는 것이다.
이의 해결을 위해 내부전극 페이스트 내의 공재 조성을 변경하거나 가소, 소성 등의 공정 조건을 변경하여 개선하려는 시도가 있으나 충분한 효과를 얻지는 못하는 실정이다.
일본공개특허공보 2007-189107
본 발명은 신뢰성이 우수한 대용량 적층 세라믹 전자부품에 관한 것이다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극; 및 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극을 포함하며, 상기 세라믹 본체는 정전 용량 형성에 기여하는 용량 형성부 및 상기 용량 형성부의 상하면 중 적어도 일면에 제공되는 용량 비형성부를 포함하며, 상기 용량 형성부를 상기 세라믹 본체의 두께 방향으로 3개 영역으로 나눌 때, 상기 3개 영역 중 중앙부 영역의 내부전극 연결성과 상부 및 하부 영역의 내부전극 연결성의 편차가 1 내지 5%인 적층 세라믹 전자부품을 제공한다.
상기 상부 및 하부 영역의 내부전극 연결성은 95% 이상일 수 있다.
상기 유전체층의 평균 두께는 0.6 μm 이하일 수 있다.
상기 제1 및 제2 내부전극의 평균 두께는 0.6 μm 이하일 수 있다.
상기 제1 및 제2 내부전극은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 및 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
본 발명의 다른 실시형태는 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계; 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 상기 세라믹 그린시트를 적층하여 적층체를 형성하는 단계; 및 상기 적층체를 소성시 마이크로파를 가하여, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조 방법을 제공한다.
상기 세라믹 본체는 정전 용량 형성에 기여하는 용량 형성부 및 상기 용량 형성부의 상하면 중 적어도 일면에 제공되는 용량 비형성부를 포함하며, 상기 용량 형성부를 상기 세라믹 본체의 두께 방향으로 3개 영역으로 나눌 때, 상기 3개 영역 중 중앙부 영역의 내부전극 연결성과 상부 및 하부 영역의 내부전극 연결성의 편차가 1 내지 5%일 수 있다.
상기 상부 및 하부 영역의 내부전극 연결성은 95% 이상일 수 있다.
상기 유전체층의 평균 두께는 0.6 μm 이하일 수 있다.
상기 제1 및 제2 내부전극의 평균 두께는 0.6 μm 이하일 수 있다.
상기 세라믹 그린 시트의 적층수는 400층 이상일 수 있다.
상기 도전성 금속 페이스트는 니켈(Ni), 구리(Cu), 팔라듐(Pd) 및 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
본 발명에 따르면 정전용량의 대용량화를 구현하면서 내부 전극의 위치별 연결성 편차를 줄임으로써, 가속 수명 연장 및 내전압 특성과 신뢰성이 우수한 대용량 적층 세라믹 전자부품의 구현이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B' 단면도 및 내부 전극층의 연결성을 나타내는 확대도이다.
도 3은 내부전극의 영역별 연결성을 개략적으로 나타내는 도 1의 B-B' 단면도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 5는 본 발명의 비교예(a) 및 실시예(b)의 내부전극의 위치별 연결성을 나타내는 현미경 사진이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B' 단면도 및 내부 전극층의 연결성을 나타내는 확대도이다.
도 3은 내부전극의 영역별 연결성을 개략적으로 나타내는 도 1의 B-B' 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극(21, 22); 및 및 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결된 제1 및 제2 외부전극(31, 32)을 포함하며, 상기 세라믹 본체(10)는 정전 용량 형성에 기여하는 용량 형성부(S) 및 상기 용량 형성부의 상하면 중 적어도 일면에 제공되는 용량 비형성부(c, c')를 포함하며, 상기 용량 형성부(S)를 상기 세라믹 본체(10)의 두께 방향으로 3개 영역으로 나눌 때, 상기 3개 영역 중 중앙부 영역(a)의 내부전극 연결성과 상부 및 하부 영역(b, b')의 내부전극 연결성의 편차가 1 내지 5% 일 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
상기 세라믹 본체(10)는 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
한편, 본 실시 형태의 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 유전체층(1)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극(21, 22); 및 및 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결된 제1 및 제2 외부전극(31, 32)을 포함할 수 있다.
상기 제1 및 제2 내부전극(21, 22)은 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
정전 용량 형성을 위해 제1 및 제2 외부전극(31, 32)이 상기 세라믹 본체(10)의 외측에 형성될 수 있으며, 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(1)의 평균 두께는 0.6 μm 이하일 수 있다.
본 발명의 일 실시형태에서, 상기 유전체층(1)의 두께는 내부 전극층(21, 22) 사이에 배치되는 유전체층(1)의 평균 두께를 의미할 수 있다.
상기 유전체층(1)의 평균 두께는 도 2와 같이 세라믹 본체(10)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(21, 22)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(10)는 정전 용량 형성에 기여하는 용량 형성부(S) 및 상기 용량 형성부(S)의 상하면 중 적어도 일면에 제공되는 용량 비형성부(c, c')를 포함할 수 있다.
상기 용량 형성부(S)를 상기 세라믹 본체(10)의 두께 방향으로 3개 영역으로 나눌 때, 상기 3개 영역 중 중앙부 영역(a)의 내부전극 연결성과 상부 및 하부 영역(b, b')의 내부전극 연결성의 편차가 1 내지 5% 일 수 있다.
상기와 같이 중앙부 영역(a)과 상부 및 하부 영역(b, b')의 내부전극 연결성의 편차를 1 내지 5% 내로 조절함으로써, 신뢰성이 우수한 적층 세라믹 전자부품을 구현할 수 있다.
즉, 상기 유전체층(1)의 평균 두께가 0.6 μm 이하인 초소형 기종의 경우에는 상기 제1 및 제2 내부전극(21, 22)의 연결성이 저하될 수 있으며, 또한 고용량 기종의 경우 적층수가 많아짐에 따라 세라믹 본체의 두께 방향 상부, 중앙부 및 하부 사이의 내부전극의 연결성에 있어서 차이가 생길 수 있다.
상기 내부전극의 영역별 연결성의 차이로 인하여 용량 저하 및 신뢰성의 문제가 발생할 수 있다.
그러나, 본 발명의 일 실시형태에 따르면 세라믹 본체(10)의 두께 방향 중앙부 영역(a)과 상부 및 하부 영역(b, b')의 내부전극 연결성의 편차를 1 내지 5% 내로 조절함으로써, 상기의 문제점을 해결할 수 있다.
상기 세라믹 본체(10)의 두께 방향 중앙부 영역(a)과 상부 및 하부 영역(b, b')의 내부전극 연결성의 편차가 1% 미만의 경우에는 크랙이 발생할 수 있으며, 신뢰성에 문제가 생길 수 있다.
또한, 세라믹 본체(10)의 두께 방향 중앙부 영역(a)과 상부 및 하부 영역(b, b')의 내부전극 연결성의 편차가 5%를 초과하는 경우에는 정전 용량, 크랙 발생 및 신뢰성에 있어서 문제가 생길 수 있다.
상기 내부전극 연결성의 편차를 조절하는 방법에 관한 구체적인 사항은 후술하도록 한다.
또한, 상기 유전체층(1)의 평균 두께가 0.6 μm 이하인 경우에는 전극이 끊어지면서 유전체층의 평균 두께는 같지만 부분적으로 두꺼워지거나 얇아지는 부분이 발생되어 유전체층이 얇아진 부분에서 절연특성이 저하되어 신뢰성이 저하될 수 있으나, 본 발명의 일 실시형태에 따르면 내부전극의 연결성을 높임으로써 절연특성이 향상될 수 있다.
한편, 상기 유전체층(1)의 평균 두께가 0.6 μm를 초과하는 경우에는 유전체층의 평균 두께가 두꺼워서 상기와 같은 절연특성 및 신뢰성에 문제가 없을 수 있다.
한편, 상기 제1 및 제2 내부전극(21, 22)의 소성후 평균 두께는 정전용량을 형성할 수 있다면 특별히 제한은 없으며, 예를 들어, 0.6 μm 이하일 수 있다.
상기 제1 및 제2 내부전극(21, 22)의 평균 두께는 도 2와 같이 세라믹 본체(10)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 내부전극에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(21, 22)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 내부전극으로 확장하여 평균값을 측정하면, 내부전극의 평균 두께를 더욱 일반화할 수 있다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품에 있어서 상기 상부 및 하부 영역(b, b')의 내부전극 연결성은 95% 이상일 수 있다.
상기 내부전극의 연결성이란, 상기 제1 또는 제2 내부전극(21, 22)의 전체 전극 길이 대비 실제 전극이 형성된 부분의 길이로 정의될 수 있다.
예를 들어, 상기 내부전극의 연결성은 도 2와 같이 세라믹 본체(10)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 이미지를 스캔하여 측정할 수 있다.
구체적으로, 도 2와 같이 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 내부전극에 대해서, 내부전극 단면의 전체 길이 대비 실제 내부 전극이 형성된 부분의 총 길이를 측정하여 구할 수 있다.
상기 내부전극의 연결성 측정은 제1 및 제2 내부전극(21, 22)이 중첩되는 영역을 의미하는 용량 형성부(S)에서 측정될 수 있다.
구체적으로, 도 2에 도시된 바와 같이, 제1 또는 제2 내부전극(21, 22)의 어느 한 지점에서 측정된 전체 전극 길이를 A 및 실제 전극이 형성된 부분의 길이를 c1, c2, c3, · cn으로 규정하면, 상기 내부전극의 연결성은 (c1 + c2 + c3 + ·+ cn) / A로 표현될 수 있다.
도 2에서는 실제 전극이 형성된 부분을 c1, c2, c3 및 c4로 표현하였으나, 실제 전극이 형성된 부분의 수는 특별히 제한되지 않는다.
또한, 이는 내부 전극의 도포 비율을 의미하는 것으로서, 상기 임의의 한 지점에서의 내부 전극의 전체 면적 대비 실제 내부 전극이 형성된 면적의 비율로도 정의할 수 있다.
제1 및 제2 내부전극(21, 22)의 연결성(c1+c2+c3+c4/A)은 후술하는 방법들에 따라 다양하게 구현될 수 있으며, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 상기 세라믹 본체(10)의 상부 및 하부 영역(b, b')의 내부전극 연결성은 95% 이상이다.
또한, 상기 제1 및 제2 내부전극(21, 22)이 끊어지는 부분(4)은 기공 혹은 세라믹일 수 있다.
상기 제1 및 제2 내부전극(21, 22)의 연결성(c1+c2+c3+c4/A)을 95% 이상 구현하기 위한 방법으로는 내부전극을 형성하는 도전성 페이스트에서 메탈 파우더의 입자 크기를 변화시키거나 첨가하는 유기물과 세라믹의 양을 조절하는 방법 등이 있다.
그리고, 소성 공정에서 승온 속도와 소성 분위기를 조절하여 전극 연결성을 제어하는 것이 가능하다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 내부전극(21, 22)의 연결성을 95% 이상 구현하고, 세라믹 본체(10)의 두께 방향 중앙부 영역(a)과 상부 및 하부 영역(b, b')의 내부전극 연결성의 편차를 1 내지 5% 내로 조절하기 위하여, 상기 세라믹 본체의 소성 공정에서 소성 분위기를 조절하는 방법을 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 내부전극(21, 22)의 연결성을 95% 이상 구현하고, 세라믹 본체(10)의 두께 방향 중앙부 영역(a)과 상부 및 하부 영역(b, b')의 내부전극 연결성의 편차를 1 내지 5% 내로 조절함으로써, 정전 용량이 증가하고 신뢰성이 우수한 고용량 적층 세라믹 커패시터의 제조가 가능하다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계; 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 상기 세라믹 그린시트를 적층하여 적층체를 형성하는 단계; 및 상기 적층체를 소성시 마이크로파를 가하여, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함할 수 있다.
또한, 상기 세라믹 본체는 정전 용량 형성에 기여하는 용량 형성부 및 상기 용량 형성부의 상하면 중 적어도 일면에 제공되는 용량 비형성부를 포함하며, 상기 용량 형성부를 상기 세라믹 본체의 두께 방향으로 3개 영역으로 나눌 때, 상기 3개 영역 중 중앙부 영역의 내부전극 연결성과 상부 및 하부 영역의 내부전극 연결성의 편차가 1 내지 5%일 수 있다.
이하 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 구체적으로 설명하되, 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일한 부분은 중복을 피하기 위해 생략하도록 한다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 일반적인 제조방법과 동일하게, 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계; 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 상기 세라믹 그린시트를 적층하여 적층체를 형성하는 단계;를 포함할 수 있다.
다음으로, 본 발명의 다른 실시형태에 따르면 상기 적층체를 소성시 마이크로파를 가하여, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함할 수 있다.
일반적으로, 적층 세라믹 전자부품의 제조시에는 적층체의 소성시 발열체에 의한 대기의 대류 방식이 적용된 소성로를 이용한다.
상기의 방식을 사용하여 적층체를 소성할 경우, 내부전극의 소성은 상기 적층체의 표면에서 내부로 열의 전도 및 이동에 의하여 수행된다.
즉, 상기 적층체의 표면에서 내부로 열의 전도 및 이동에 의하여 내부전극의 치밀도가 구현되기 때문에 미립의 금속 분말을 사용할 경우 상기 적층체의 표면과 내부의 내부전극의 소성 속도의 차이를 발생시킬 수 있다.
이는 상기 소성로 내의 산화 또는 환원 분위기에 따라 세라믹 본체의 물성 변화 및 세라믹 본체의 중앙부와 상하부의 전극 연결성에 차이가 발생할 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 적층체를 소성시 마이크로파를 가함으로써, 소성 후의 세라믹 본체의 물성 변화 및 세라믹 본체의 중앙부와 상하부의 전극 연결성 차이를 감소시킬 수 있다.
상기 마이크로파를 사용할 경우 극성 분자는 전자기파의 전기장이 양과 음으로 진동할 때, 양과 음의 방향을 바꾸며 매우 빠르게 회전하면서 전자기장을 따라 정렬한다.
이때, 분자의 회전에 의해 분자들이 서로 밀고 당기거나 충돌하는데 이러한 운동에너지가 열에너지로 전환되어 시료 내의 모든 영역에 동등한 열에너지를 주게 되어 국부적인 소결 치밀도 구현을 막고 균일한 소성이 가능하다.
이로 인하여, 본 발명의 다른 실시형태에 따르면 적층 세라믹 전자부품의 내부전극 연결성이 우수하게 되어 전기적 특성을 향상시킬 수 있다.
상기 세라믹 그린 시트의 적층수는 특별히 제한되지 않으며, 고용량 적층 세라믹 전자부품의 제조를 위하여 예를 들어 400층 이상일 수 있다.
상기 적층수가 400층 미만일 경우에는 유전체층 및 내부전극층의 두께가 두꺼워 내부전극의 연결성의 문제 및 내전압 특성의 문제가 발생하지 않을 수 있다.
즉, 상기 적층수가 400층 이상일 경우에만 유전체층의 두께가 얇아져서 내부전극의 연결성이 문제되고 이로 인하여 내전압 특성이 저하되는 문제가 있을 수 있다.
상기 도전성 금속 페이스트는 특별히 제한되지 않으며, 니켈(Ni), 구리(Cu), 팔라듐(Pd) 및 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
본 실시예는 0.6 μm 이하의 평균 두께를 갖는 유전체층(1)을 적용한 적층 세라믹 커패시터에 대해, 상기 용량 형성부를 상기 세라믹 본체의 두께 방향으로 3개 영역으로 나누고, 중앙부 영역과 상부 및 하부 영역의 내부전극 연결성의 편차에 따른 신뢰성 향상 여부를 시험하기 위해 수행되었다.
본 실시예에 따른 적층 세라믹 커패시터는 하기와 같은 단계로 제작되었다.
우선, 평균 입경이 0.1μm인 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 1.05μm 및 0.95μm의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련하였다.
다음으로, 니켈 분말 50 wt%와 유기 바인더, 분산제 및 유기 용제 등으로 내부전극용 도전성 페이스트를 마련하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 400 내지 500층 적층하여 적층체를 만들었다.
이후 압착, 절단하여 1005 규격의 Size의 칩을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
본 실시예에서는 상기 소성 단계에서 마이크로파를 사용하여 소성을 수행하였다.
다음으로, 외부전극 형성 및 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
비교예는 상기 소성 단계에서 마이크로파를 사용하지 않고 일반적인 소성로를 사용한 것을 제외하고는 상기 실시예에 의한 방법과 동일하게 제작하였다.
또한, 내부전극의 연결성은 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에 대하여, 용량 형성부에서 연결성을 측정하였다.
상기 내부전극의 연결성 측정을 위하여 상기 내부전극 10개를 임의 추출하여 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지로부터 내부전극 단면의 전체 길이 대비 실제 내부 전극이 형성된 부분의 총 길이를 측정하였다.
아래의 표 1은 중앙부 영역과 상부 및 하부 영역의 내부전극 연결성의 편차에 따른 적층 세라믹 커패시터의 정전 용량, 크랙 발생 여부 및 신뢰성을 비교한 표이다.
내부전극 연결성 편차(%) 정전 용량 크랙 평가 신뢰성 소성 방법
비교예1 0~1 ◎ × × 마이크로파
실시예1 1~3 ◎ ○ ◎ 마이크로파
실시예2 3~5 ◎ ◎ ◎ 마이크로파
비교예2 5~7 ○ ◎ ○ 일반소성
비교예3 7~10 ○ ○ ○ 일반소성
비교예4 10 이상 ○ △ × 일반소성
◎ : 매우 우수
○ : 우수
△ : 양호
× : 불량
상기 [표 1]을 참조하면, 비교예 1은 내부전극 연결성 편차가 1% 미만인 경우로서, 크랙이 발생할 수 있으며, 신뢰성에 문제가 생길 수 있음을 알 수 있다.
비교예 2 내지 4는 내부전극 연결성의 편차가 5%를 초과하는 경우로서, 정전 용량, 크랙 발생 및 신뢰성에 있어서 문제가 생길 수 있음을 알 수 있다.
반면, 실시예 1 및 2는 내부전극 연결성 편차가 1% 내지 5%인 경우로서, 정전 용량, 크랙 및 신뢰성 시험에서 우수한 효과가 있음을 알 수 있다.
도 5는 본 발명의 비교예(a) 및 실시예(b)의 내부전극의 위치별 연결성을 나타내는 현미경 사진이다.
도 5를 참조하면, 비교예(a)의 경우는 중앙부와 상부 사이의 내부전극 연결성 편차가 10%를 초과하는 경우이고, 실시예(b)의 경우는 중앙부와 상부 사이의 내부전극 연결성 편차가 1% 내지 5%인 경우의 내부전극 사진을 나타내고 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 유전체 층 10: 세라믹 본체
21, 22: 제1 및 제2 내부전극
31, 32: 제1 및 제2외부 전극 4: 기공 또는 세라믹
A: 내부 전극 단면의 전체 길이(또는 전체 면적)
c1+c2+c3+c4: 내부전극 층이 실제 형성된 단면의 총 길이(또는 도포된 면적)
S: 용량 형성부
a: 용량 형성부의 중앙부 영역
b, b': 용량 형성부의 상부 및 하부 영역
c, c': 용량 비형성부

Claims (12)

  1. 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극; 및
    상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극을 포함하며,
    상기 세라믹 본체는 정전 용량 형성에 기여하는 용량 형성부 및 상기 용량 형성부의 상하면 중 적어도 일면에 제공되는 용량 비형성부를 포함하며, 상기 용량 형성부를 상기 세라믹 본체의 두께 방향으로 3개 영역으로 나눌 때, 상기 3개 영역 중 중앙부 영역의 내부전극 연결성과 상부 및 하부 영역의 내부전극 연결성의 편차가 1 내지 5%인 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 상부 및 하부 영역의 내부전극 연결성은 95% 이상인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 유전체층의 평균 두께는 0.6 μm 이하인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 제1 및 제2 내부전극의 평균 두께는 0.6 μm 이하인 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 및 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자부품.
  6. 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계;
    도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계;
    상기 세라믹 그린시트를 적층하여 적층체를 형성하는 단계; 및
    상기 적층체를 소성시 마이크로파를 가하여, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조 방법.
  7. 제6항에 있어서,
    상기 세라믹 본체는 정전 용량 형성에 기여하는 용량 형성부 및 상기 용량 형성부의 상하면 중 적어도 일면에 제공되는 용량 비형성부를 포함하며, 상기 용량 형성부를 상기 세라믹 본체의 두께 방향으로 3개 영역으로 나눌 때, 상기 3개 영역 중 중앙부 영역의 내부전극 연결성과 상부 및 하부 영역의 내부전극 연결성의 편차가 1 내지 5%인 적층 세라믹 전자부품의 제조 방법.
  8. 제7항에 있어서,
    상기 상부 및 하부 영역의 내부전극 연결성은 95% 이상인 적층 세라믹 전자부품의 제조 방법.
  9. 제6항에 있어서,
    상기 유전체층의 평균 두께는 0.6 μm 이하인 적층 세라믹 전자부품의 제조 방법.
  10. 제6항에 있어서,
    상기 제1 및 제2 내부전극의 평균 두께는 0.6 μm 이하인 적층 세라믹 전자부품의 제조 방법.
  11. 제6항에 있어서,
    상기 세라믹 그린 시트의 적층수는 400층 이상인 적층 세라믹 전자부품의 제조 방법.
  12. 제6항에 있어서,
    상기 도전성 금속 페이스트는 니켈(Ni), 구리(Cu), 팔라듐(Pd) 및 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자부품의 제조 방법.
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