KR20140029490A - 광전 반도체 칩 - Google Patents

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Abstract

본 발명은 반도체 물질로 이루어진 반도체 바디(1), p-콘택층(21a) 및 n-콘택층(2)을 포함하는 광전 반도체 칩(10)에 관한 것이다. 반도체 바디(1)는 복사를 생성하기 위해 제공된 활성층(1a)을 포함한다. 반도체 바디는 p-면(1c)과 n-면(1b)을 포함하고, 상기 면들 사이에 활성층(1a)이 배치된다. p-콘택층(21a)은 p-면(1c)의 전기 접촉을 위해 제공된다. n-콘택층(2)은 n-면(1b)의 전기 접촉을 위해 제공된다. n-콘택층(2)은 TCO 층(2a)과 거울층(2b)을 포함하고, 이 경우 TCO 층(2a)은 반도체 바디(1)의 n-면(1b)과 거울층(2b) 사이에 배치된다.

Description

광전 반도체 칩{OPTOELECTRONIC SEMICONDUCTOR CHIP}
본 발명은 반도체 바디, p-콘택층 및 n-콘택층을 포함하는 광전 반도체 칩에 관한 것이다.
예를 들어 GaN계 반도체 바디를 위한 n-콘택층으로서 통상적으로 티타늄층 및 그 위에 도포된 은층이 사용된다. 이러한 n-콘택층에 의해 양호한 전기 및 광 특성이 구현될 수 있다. 그러나 이러한 n-콘택층의 경우에 양호한 광 특성을 위해 0.5 nm 보다 작은 매우 얇은 티타늄층을 필요로 하고, 상기 층은 제조가 어렵고, 다양한 공정 변화를 겪는다.
또한, 티타늄은 n-GaN 대해 양호한 전기 콘택을 갖는다. 그러나 티타늄은 비교적 낮은 반사율을 가지므로, 반도체 바디로부터 방출된 광은 n-콘택층의 티타늄층에 의해 바람직하지 않게 흡수된다. 그와 달리 은은 가시 스펙트럼 범위의 복사에를 위한 우수한 반사기이다. 그러나 바람직하지 않게, 은은 n-도핑된 GaN에 대해 불리하게 높은 콘택 저항을 갖는다. 또한, 티타늄 및 티타늄과 은의 조합은 반도체 칩에 바람직하지 않을 수 있는 다양한 물리적 특성을 갖는다. 예를 들어 티타늄은 매우 반응성이고, 쉽게 산화할 수 있고, 이는 콘택 저항의 증가로 인해 불량 도전성 배리어를 야기할 수 있다.
본 발명의 과제는 바람직하게, 개선된 전기 및 광 특성을 갖는 n-콘택층을 포함하는 반도체 칩이 형성되도록 전술한 단점들이 제거된 광전 반도체 칩을 제공하는 것이다.
상기 과제는 청구범위 제 1 항의 특징을 포함하는 광전 반도체 칩에 의해 해결된다.
반도체 칩의 바람직한 개선예들은 종속 청구항의 대상이다.
실시예에서 광전 반도체 칩은 반도체 물질로 이루어진 반도체 바디, p-콘택층 및 n-콘택층을 포함한다. 반도체 바디는 복사를 생성하기 위해 제공된 활성층을 포함한다. 또한, 반도체 바디는 n-면과 p-면을 포함하고, 상기 면들 사이에 활성층이 배치된다. p-콘택층은 반도체 바디의 p-면의 전기 접촉을 위해 제공된다. n-콘택층은 반도체 바디의 n-면의 전기 접촉을 위해 제공된다. n-콘택층은 TCO(transparent conductive oxide; 투명 전도성 산화물)-층과 거울층을 포함하고, 이 경우 TCO 층은 반도체 바디의 n-면과 거울층 사이에 배치된다.
투명 전도성 산화물은 투명한 전도성 재료, 예컨대 아연 산화물, 주석 산화물, 카드뮴 산화물, 티타늄 산화물, 인듐 산화물, 인듐주석 산화물(ITO), 알루미늄 아연 산화물(AZO), 알루미늄 인듐 아연 산화물(ATO), 인듐 아연 산화물(IZO), 갈륨아연 산화물(GZO) 또는 갈륨 주석 산화물(GTO)과 같은 금속 산화물이다. 예컨대 ZnO, SnO2 또는 In2O3와 같은 2원 금속 산소 화합물 외에 3원 금속 산소 화합물, 예컨대 Zn2SnO 4, CdSnO3, ZnSnO3, MgIn2O4, GaInO3, Zn2In2O5 또는 In4Sn3O12 또는 상이한 투명 전도성 산화물의 혼합물도 TCO의 그룹에 포함된다. 또한, TCO는 반드시 화학량론적 조성을 따라야 하는 것은 아니며, n- 또는 p-도핑될 수도 있다.
n-면이란 특히 반도체 바디의 층의 n-도핑된 면이다. 또한, p-면이란 반도체 바디의 층의 p-도핑된 면이다.
본 경우의 반도체 칩에서 통상적으로 사용되는 티타늄층은 투명 전도성 산화물로 이루어진 층으로 대체된다. TCO 층은 지금까지 사용된 티타늄층보다 훨씬 두꺼운 두께를 가질 수 있다. 이러한 TCO 층은 통상적으로 사용되는 티타늄층에 비해 훨씬 양호하게 조절될 수 있고, 양호하게 접착되고, 반도체 물질로 이루어진 반도체 바디에 대해 양호한 전기 콘택을 제공한다. 또한, 이러한 TCO 층은 훨씬 덜 반응성이고 따라서 산화물에 덜 민감하다.
TCO 층을 포함하는 n-콘택층에 의해, 특히 반도체 바디로부터 떨어져 있는 TCO 층의 면에 배치된, 콘택층의 고반사 거울층, 예컨대 은층과 관련해서, 반도체 바디에 대한 n-콘택층의 고반사 오믹 콘택(ohmic contact)이 구현될 수 있다. 이러한 n-콘택층은 양호하게 재현될 수 있고, 제조 시 양호하게 조절될 수 있고, 더 낮은 콘택 저항을 갖고, 덜 반응성이고, 안정한 콘택 저항으로 인해 높은 수율을 가능하게 한다. 가시 스펙트럼 범위의 복사에 대한 TCO 층의 투과성으로 인해 바람직하게 반도체 칩으로부터 방출되는 복사는 n-콘택층에 의해 흡수되지 않으므로, 개선된 복사 효율이 가능해진다.
거울층은 바람직하게 재료와 관련해서, 반도체 칩의 작동 시 활성층에서 방출된 또는 활성층에 의해 검출될 복사에 대해 높은 반사율, 특히 적어도 60%의 반사율, 바람직하게는 적어도 80%의 반사율을 갖도록 형성된다. 특히 금속 거울층이 특히 적합하다.
바람직한 실시예에서 거울층은 은을 포함한다. 거울층은 특히 은 또는 은 함유 합금으로 이루어진다. 은은 가시 스펙트럼 및 자외선 스펙트럼 범위에서 높은 반사율을 갖는다. 이와 달리 다른 재료, 예를 들어 알루미늄, 로듐, 팔라듐, 니켈 또는 크롬이 사용될 수도 있다. 예를 들어 금은 적외선 스펙트럼 범위에 적합하다.
반도체 칩은 바람직하게, 가령 데이터 전송을 위해 전기 출력을 예를 들어 일정한 또는 펄스식 광 방출로 또는 역으로 변환을 가능하게 하는 광전 반도체 칩이다.
예를 들어 광전 반도체 칩은 복사를 방출하는 반도체 칩이다. 바람직하게 반도체 칩은 LED, 특히 바람직하게 박막 LED이다. 본 명세서와 관련해서 LED는 박막 LED로 간주되고, 이러한 LED의 제조 동안 반도체가 에피택셜 성장된 성장 기판은 바람직하게 완전히 제거된다.
반도체 바디의 활성층은 복사를 생성하기 위해 바람직하게 pn-접합, 이중 헤테로 구조, 단독 양자 우물 구조(SQW, single quantum well) 또는 다중 양자 우물 구조(MQW, multi quantum well)를 포함한다. 양자 우물 구조의 명칭은 이 경우 양자화의 차원과 관련해서 중요하지 않다. 상기 명칭은 특히 양자 우물, 양자 와이어, 양자점 및 이러한 구조들의 모든 조합을 포함한다.
반도체 바디, 특히 활성층은 바람직하게 III/V 족-반도체 물질을 포함한다. III/V 족-반도체 물질은 자외선 스펙트럼 범위에서 가시 스펙트럼 범위를 지나 적외선 스펙트럼 범위까지 복사를 생성하는데 특히 적합하다. 반도체 바디는 서로 상하로 에피택셜 증착된 다수의 반도체 층을 포함하고, 상기 반도체 층에 활성층이 배치된다. 예를 들어 반도체 바디의 층들은 성장 기판에서 성장한다. 활성층은 반도체 바디의 p-도핑된 면을 반도체 바디의 n-도핑된 면으로부터 분리한다.
개선예에서 p-콘택층과 n-콘택층은 반도체 바디의 동일한 면에 배치된다. 예를 들어 p-콘택층과 n-콘택층은 반도체 바디의 p-면에 배치된다. 콘택층에 대향 배치된 반도체 칩의 면들은 바람직하게 반도체 칩에서 생성된 복사를 위한 복사 방출면으로서 이용된다. 복사 방출면을 통해 바람직하게 활성층에 의해 생성된 복사의 상당량이 반도체 칩으로부터 아웃커플링 된다.
따라서 반도체 칩에 바람직하게 단면(one-sided) 접촉이 제공되므로, 복사 방출면은 콘택 구조 및 콘택층을 포함하지 않는다. 이로 인해 바람직하게 반도체 칩의 복사 방출면에서 흡수 과정이 저지되므로, 바람직하게 섀도우 효과(shadow effects)와 효율 손실이 최소화될 수 있다.
개선예에서 p-콘택층은 반도체 바디의 p-면에 직접 인접하고, 이 경우 n-콘택층은 반도체 바디로부터 떨어져 있는 p-콘택층의 면에 배치된다. p-콘택층과 n-콘택층 사이에 전기 절연층이 배치된다. 이로써 n-콘택층과 p-콘택층은 서로 전기 절연되므로, 콘택층들 사이의 단락이 저지된다.
이러한 경우에 배치는 다음과 같다: n-콘택층, 전기 절연층, p-콘택층 및 반도체 바디. 층들은 이 경우 수직으로 상하로 배치된다.
전기 절연층은 예를 들어 패시베이션층이고, 상기 층은 p-콘택층과 n-콘택층을 공간적으로 및 전기적으로 완전히 서로 분리한다. 이로써 p-콘택층과 n-콘택층은 이로써 어느 위치에서도 직접 접촉하지 않는다.
개선예에서 n-콘택층은 개구에 의해 p-콘택층 및 반도체 바디의 p-면을 통해 n-면으로 안내된다. 따라서 p-콘택층과 p-면은 개구를 포함하고, n-콘택층은 상기 개구까지 이어진다. 이 경우 개구는 활성층을 관통하므로, n-콘택층은 반도체 바디의 n-면까지 안내된다. 즉, 개구는 p-면과 활성층을 통해 n-면으로 안내되고, 이 경우 개구는 추가로 n-면 내로 돌출하고 바람직하게 거기에서 끝난다.
개구는 측면 영역에 전기 절연층을 포함하고, 상기 절연층은 n-콘택층을 p-콘택층과 반도체 바디의 p-면으로부터 전기 절연한다.
따라서 p-콘택층은 반도체 바디의 p-면에 직접 배치되고, p-면의 직접적인 전기 접촉을 위해 제공된다. n-콘택층은 반도체 바디에 대해 간격을 두고 배치된다. 간격은 p-콘택층과 전기 절연층에 의해 형성된다. 반도체 바디의 n-면은 개구를 통해 n-콘택층에 의해 전기 접촉된다.
반도체 칩은 다수의 개구를 포함할 수 있고, 상기 개구를 통해 각각의 n-콘택층이 안내된다. 개구들은 서로 이격되어 배치된다. 개구들의 배치는, 반도체 바디의 n-면의 가능한 한 균일한 전류 공급이 이루어짐으로써, 활성층에서 균일한 복사 생성이 보장되도록 형성된다.
개선예에서 n-콘택층은 은층을 포함하고, 이 경우 n-콘택층의 TCO 층은 반도체 바디의 n-면과 n-콘택층의 은층 사이에 배치된다. 따라서 n-콘택층은 2개의 층, 즉 은층과 TCO 층으로 구성된다. 은층은 반사층을 형성하고, 상기 반사층은 가시 스펙트럼 범위의 복사를 위한 우수한 반사기이다. 반도체 바디의 반도체 물질에 대한 은층의 높은 콘택 저항은 TCO 층에 의해 개선될 수 있으므로, n-콘택층의 고반사 오믹 콘택이 구현된다.
예를 들어 거울층은 반도체 바디로부터 떨어져 있는 전기 절연층의 면에 그리고 개구 내에 배치된다. TCO 층은 거울층, 특히 은층을 반도체 바디로부터 분리하고, 즉 거울층, 특히 은층과 반도체 바디 사이에 배치된다. 특히 TCO 층은 반도체 물질과 거울층에, 특히 은층에 직접 인접한다.
개선예에서 거울층, 특히 은층은 개구를 통해 안내되고, TCO 층은 개구 위에 배치된다. 따라서 거울층, 특히 은층과 반도체 물질 사이에 직접적인 콘택이 형성되지 않는데, 그 이유는 이들 사이에 TCO 층이 배치되기 때문이다. 이 경우 TCO 층은 개구를 폐쇄한다.
개선예에서 TCO 층은 ZnO(아연 산화물) 또는 SnO(주석 산화물)을 포함한다. TCO 층은 추가로 다른 금속과 혼합될 수 있거나 또는 예를 들어 알루미늄, 갈륨 및/또는 인듐과 같은 다른 금속들을 포함하는 혼합물과 혼합될 수 있다. 예를 들어 알루미늄 아연 산화물, 알루미늄 주석 산화물, 갈륨 주석 산화물, 갈륨 아연 산화물, 인듐 주석 산화물 또는 인듐 아연 산화물이 이용될 수 있다. 이러한 물질들은 가시 스펙트럼 범위에서 낮은 흡수율과 가시 스펙트럼의 복사에 대해 높은 투과성을 특징으로 한다. 또한, 상기 물질들은 반도체 물질에 대한 낮은 콘택 저항을 가지므로, 양호한 오믹 콘택이 구현된다.
개선예에서 TCO 층은 0.5 nm 보다 큰 두께를 갖는다. 바람직하게 TCO 층은 경계값을 포함해서 15 nm 내지 경계값을 포함해서 25 nm의 두께를 갖는다. 이러한 두께 범위의 콘택층들은 제조 시 바람직하게 적은 공정 변화를 겪는다. 또한, 이러한 두께를 갖는 층들은 조절 가능한 제조에 의해 양호하게 재현될 수 있다.
개선예에서 반도체 바디는 경사진 측면을 갖는다. 예를 들어 반도체 바디는 캐리어 상에 배치되고, 이 경우 반도체 바디의 측방향 연장부는 캐리어에 대해 간격을 가지면서 테이퍼링된다. 캐리어의 측방향 연장부와 경사진 측면 사이의 각도는 예를 들어 45°이다.
경사진 측면에 의해 바람직하게 측면에서 활성층으로부터 방출된 복사의 전체 반사 효율은 감소할 수 있으므로, 바람직하게 반도체 칩의 아웃커플링 효율이 증가한다.
개선예에서 반도체 바디는 GaN계이다. N-도핑된 GaN은 TCO에 대해 양호한 전기 콘택을 갖고, 이 경우, TCO와 은의 조합으로 이루어진 n-콘택층에 의해 GaN으로 이루어진 반도체 바디에 대해 고반사 오믹 콘택이 구현될 수 있다.
다른 장점들 및 바람직한 개선예들은 하기에서 도 1 내지 도 3과 관련해서 설명된 실시예에 제시된다.
도 1은 반도체 칩의 실시예의 개략적인 횡단면도.
도 2는 도 1의 실시예에 따른 반도체 칩의 개략적인 부분도.
도 3은 선행기술에 따른 n-콘택층의 개략적인 부분도.
도면에서 동일하거나 또는 동일한 작용을 하는 구성 부분들에 각각 동일한 도면부호가 제공된다. 도시된 구성 부분들 및 구성 부분들의 상호 크기 비율은 축척에 맞는 것으로 볼 수 없다. 오히려 개별 구성 요소들, 예를 들어 층, 구조, 부품 및 영역들은 더 명확한 도시를 위해 및/또는 보다 나은 이해를 위해 과도하게 두껍께 또는 확대하여 도시될 수 있다.
도 3에는 선행기술에 따른 반도체 칩의 부분의 횡단면을 도시한다. 부분은 특히 반도체 칩의 n-접촉을 도시한다. 반도체 칩은 n-면(1b)을 갖고, 상기 면은 반도체 층으로 형성된다. 반도체 칩의 n-면에 접촉하기 위해, n-콘택층(2b, 2c)이 이용된다. n-콘택층은 은층(2b)과 티타늄층(2c)으로 이루어지고, 이 경우 티타늄층(2c)은 반도체 팁의 n-면(1b)과 은층(2b) 사이에 배치된다.
따라서 은층(2b)은 반도체 칩의 n-면과 직접 접촉하지 않는다. 티타늄층(2c)은 반도체칩의 n-면(1b)에 대한 양호한 전기 콘택을 형성한다. 그러나 이러한 티타늄층(2c)은 가시 스펙트럼 범위에서 복사의 낮은 반사율을 가지므로, 복사는 적어도 부분적으로 티타늄층에 의해 흡수되고, 이는 바람직하지 않게 복사 효율 손실을 야기한다. 또한, 티타늄층(2c)은 바람직하지 않게 매우 반응성이고 쉽게 산화될 수 있다.
은층(2b)은 가시 스펙트럼 범위에서 복사를 위한 우수한 반사기이지만, 반도체 칩의 n-면(1b)에 대해 불리하게 높은 콘택 저항을 갖는다.
티타늄층(2c)은 흡수 특성에 의해 통상적으로 매우 얇게 형성된다. 예를 들어 이러한 티타늄층(2c)은 최대 0.5 nm의 두께를 갖는다.
티타늄층(2c)과 은층(2b)을 포함하고 통상적으로 사용되는 이러한 n-콘택층들은 따라서 예를 들어 흡수 효과, 불리한 산화 용이성 및 바람직하지 않은 콘택 저항과 같은 여러 단점들을 갖는다.
상기 단점들을 방지하는 n-콘택층을 구현하기 위해, 일반적으로 사용되는 티타늄층은 TCO 층으로 대체된다. 그 아래에 배치된 은층을 가진 TCO 층은 가시 스펙트럼 범위의 복사에 대해 낮은 흡수율과 동시에 양호한 반사율을 갖는다. 이러한 TCO 층은 통상적인 티타늄층보다 훨씬 양호하게 조절될 수 있고, 양호하게 접착될 수 있고, 양호한 전기 콘택을 제공하고, 훨씬 덜 반응성이다.
도 1에 반도체 바디(1)를 포함하는 반도체 칩(10)의 개략적인 횡단면도가 도시된다. 반도체 바디(1)는 n-면(1b), p-면(1c) 및 활성층(1a)을 포함하고, 상기 활성층은 n-면(1b)과 p-면(1c) 사이에 배치된다. 반도체 바디는 바람직하게 GaN계이다. 예를 들어 반도체 바디(1)는 복사를 방출하는 반도체 칩, 바람직하게 LED이고, 특히 바람직하게 박막 LED이다.
반도체 바디(1)는 경사진 측면(11)을 갖는다. 경사진 측면이란 특히, 측면들이 반도체 바디의 층들의 측방향 연장부에 대해 0°내지 90°의 각도로 형성되는 것을 의미한다. 바람직하게 각도는 45°내지 90°이다. 경사진 측면(11)에 의해 바람직하게 활성층으로부터 방출된 복사의 흡수 효율이 개선될 수 있는데, 그 이유는 전반사 효과가 감소하기 때문이다.
반도체 바디(1)는 p-접촉을 위해 p-콘택층(21a)을 포함하고, n-접촉을 위해 n-콘택층(2)을 포함한다. p-콘택층(21a)은 반도체 바디(1)의 p-면(1c)의 전기 접촉을 위해 제공된다. n-콘택층(2)은 반도체 바디(1)의 n-면(1b)의 전기 접촉을 위해 제공된다.
이 실시예에서 p-콘택층(21a)과 n-콘택층(2)은 반도체 바디(1)의 동일한 면에 배치된다. 특히 콘택층들(21a, 2)은 반도체 바디(1)의 p-면(1c)에 배치된다. p-콘택층(21a)은 반도체 바디(1)의 p-면(1c)에 직접 인접한다. 반도체 바디(1)로부터 떨어져 있는 p-콘택층(21a)의 면에 전류 확산층(21b)이 배치될 수 있고, 상기 전류 확산층은 반도체 바디(1)의 p-면(1c)에서 균일한 전류 공급과 전류 확산을 가능하게 한다.
반도체 바디(1)로부터 떨어져 있는 p-콘택층(21a)과 전류 확산층(21b)의 면에 전기 절연층(3)이 배치된다. 전기 절연층은 예를 들어 패시베이션층이다. p-콘택층(21a)으로부터 떨어져 있는 전기 절연층(3)의 면에 n-콘택층(2)이 배치된다. 전기 절연층(3)은 p-콘택층(21a)을 n-콘택층(2)으로부터 완전히 분리한다. 따라서 전기 절연층(3)은 p-콘택층(21a)과 n-콘택층(2) 사이에 배치된다.
n-콘택층(2)은 개구(22)에 의해 p-콘택층(21a)과 반도체 바디(1)의 p-면(1c)을 통해 안내된다. 개구(22)는 p-콘택층(21a), p-면(1c) 및 활성층(1a)을 통해 연장되고, 반도체 바디(1)의 n-면(1b)에서 끝난다. n-콘택층(21a), p-면(1c) 및 활성층(1a)은 개구(22)에 의해 완전히 관통된다.
반도체 칩(10)은 다수의 개구(22)를 포함할 수 있고, 상기 개구는 소정의 전류 인가에 상응하게 반도체 바디(1)의 n-면(1b)에 배치된다.
n-콘택층(2)은 은층으로 구현된 거울층과 TCO 층을 포함하고, 은층은 p-콘택층(21a)으로부터 떨어져 있는 전기 절연층(3)의 면에 그리고 개구(22) 또는 개구들 내에 배치된다. n-콘택층(2)의 TCO 층은 은층과 반도체 바디(1)의 n-면(1b)의 반도체 물질 사이에 배치된다. 특히 TCO 층은 개구(22) 위에 배치된다.
TCO 층은 도 1에서 명료함을 위해 도시되지 않는다. 반도체 바디(1)의 n-면(1b)에 대한 n-콘택층(2)의 n-콘택은 도 2에 상세히 도시되고 설명된다.
전기 절연을 위해 개구(22) 또는 개구들은 전기 절연층(3)으로 코팅되므로, n-콘택층(2), p-콘택층(21a) 및 p-면(1c)은 어떠한 위치에서도 직접 접촉하지 않고 또는 서로 전기 콘택을 형성한다.
이로써 반도체 칩(10)의 전기 접촉은 반도체 바디(1)의 p-면에서 단면으로 이루어진다. p-면(1c)에 대향 배치된 반도체 바디(1)의 면에 복사 방출면이 형성되고, 상기 복사 방출면을 통해 활성층으로부터 방출된 복사의 대부분이 반도체 칩(10)으로부터 아웃커플링 된다. 반도체 바디(1)로부터 떨어져 있는 n-콘택층(2)의 면에 배리어층(4)이 배치되고, 상기 배리어층은 반도체 칩(10)의 개별 층들 사이의 이온 확산을 저지한다.
n-콘택층(2)으로부터 떨어져 있는 배리어층(4)의 면에 땜납층(5)이 배치되고, 상기 땜납층에 의해 반도체 칩(10)은 캐리어(6) 상에 제공되어 고정된다. 캐리어(6)는 반도체 바디(1)로부터 떨어져 있는 면에 전기 접속층(7)을 갖고, 상기 접속층에 의해 n-콘택층(2)에 대한 전기 접속이 형성될 수 있다.
도 1의 실시예에 도시된 부분(A)은 도 2에 확대 도시된다. 도 2는 특히 반도체 바디(1)의 n-면(1b)과 n-콘택층(2) 사이의 전기 접속을 도시한다. 부분은 개구(22)의 영역 내에 배치된다.
반도체 바디(1)의 n-면(1b)과 n-콘택층(2) 사이의 n-콘택은 TCO 층(2a)에 의해 형성된다. 이로써 n-콘택층(2)은 은층(2b)과 TCO 층(2a)으로 이루어지고, 이 경우 은층(2b)은 반도체 물질과 직접 접촉하지 않는다. 은층(2b)과 n-면(1b)의 반도체 물질 사이에 TCO 층(2a)이 배치된다.
TCD 층(2a)은 예를 들어 ZnO 또는 ITO를 포함한다. 대안으로서 또는 보완적으로 예를 들어 주석 산화물, 알루미늄 아연 산화물, 알루미늄 주석 산화물, 갈륨 주석 산화물, 갈륨 아연 산화물 또는 인듐 아연 산화물이 이용될 수 있다. TCO 층(2a)의 두께(D)는 이 경우 0.5 nm보다 크다. 바람직하게 TCO 층(2a)의 두께(D)는 경계값을 포함해서 15 nm 내지 경계값을 포함해서 25 nm, 예를 들어 20 nm이다.
이로써 통상적으로 사용되는, 최대 0.5 nm의 두께를 갖는 얇은 티타늄층은 투명 전도성 산화물의 훨씬 더 두꺼운 층으로 대체되고, 상기 산화물은 아래에 배치된 은층과 함께 개선된 반사율 및 개선된 오믹 콘택을 가능하게 한다. 이러한 두꺼운 TCO 층은 통상적으로 사용되는 얇은 티타늄층보다 훨씬 양호하게 조절될 수 있다. 또한, TCO 층은 바람직하게 양호하게 접착되고, 양호한 전기 콘택을 제공하고, 종래의 티타늄층보다 훨씬 덜 반응성이다.
은층과 TCO 층으로 이루어지고 전술한 바와 같이 형성된 n-콘택층에 의해 바람직하게 반도체 칩의 n-면에서 고반사 오믹 콘택이 보장될 수 있다.
전술한 실시예와 달리, 은층(3b) 대신에 다른 물질 조성을 포함하는 거울층이 사용될 수도 있다. 특히, 바람직하게 금속 거울층은 거울층과 관련해서 언급된 물질들 중 하나의 물질을 포함할 수 있거나 또는 상기 물질로 이루어질 수 있다.
또한, 전술한 n-콘택층은 다른 구조의 반도체 칩의 n-면의 접촉에 적합하다. 예를 들어 반도체 칩은 활성층의 대향 배치된 면에 p-콘택층과 n-콘택층이 배치된 반도체 칩으로서 구현될 수 있다. 이러한 반도체 칩은 특히 박막 반도체 칩으로서 또는 성장 기판을 포함하는 반도체 칩으로서 구현될 수 있다.
본 출원은 독일 특허 출원 10 2011 102 376.7 및 10 2011 109 942.9의 우선권을 주장하며, 이의 개시 내용은 본문에서 참조로 포함된다.
본 발명은 실시예를 참고로 한 설명에 의해 제한되지 않는다. 오히려 청구범위에 포함된 특징들의 모든 조합을 포함하는 모든 새로운 특징 및 특징들의 모든 조합이 실시예 또는 청구범위에 명시적으로 제시되지 않더라도, 본 발명은 이러한 특징들 및 특징들의 모든 조합을 포함한다.
1 반도체 바디
1a 활성층
1b n-면
1c p-면
2 n-콘택층
2a TCO 층
2b 거울층
3 전기 절연층
4 배리어층
5 땜납층
6 캐리어
7 전기 접속층
10 반도체 칩
11 경사진 측면
21a p-콘택층
21b 전류 확산층
22 개구

Claims (12)

  1. 반도체 물질로 이루어진 반도체 바디(1), p-콘택층(21a) 및 n-콘택층(2)을 포함하는 광전 반도체 칩(10)으로서
    - 상기 반도체 바디(1)는 복사를 생성하기 위해 제공된 활성층(1a)을 포함하고,
    - 상기 반도체 바디(1)는 사이에 활성층(1a)이 배치된 p-면(1c)과 n-면(1b)을 포함하고,
    - 상기 p-콘택층(21a)은 상기 반도체 바디(1)의 상기 p-면(1c)의 전기 접촉을 위해 제공되고,
    - 상기 n-콘택층(2)은 상기 반도체 바디(1)의 상기 n-면(1b)의 전기 접촉을 위해 제공되고,
    - 상기 n-콘택층(2)은 TCO 층(2a)과 거울층(2b)을 포함하고, 이 경우 상기 TCO 층(2a)은 상기 반도체 바디(1)의 상기 n-면(1b)과 상기 거울층(2b) 사이에 배치되는 광전 반도체 칩.
  2. 제 1 항에 있어서, 상기 거울층(2b)은 은을 포함하는 것을 특징으로 하는 광전 반도체 칩.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 p-콘택층(21a)과 상기 n-콘택층(2)은 상기 반도체 바디(1)의 동일한 면에 배치되는 것을 특징으로 하는 광전 반도체 칩.
  4. 제 3 항에 있어서,
    - 상기 p-콘택층(21a)은 상기 반도체 바디(1)의 상기 p-면(1c)에 직접 인접하고,
    - 상기 n-콘택층(2)은 상기 반도체 바디(1)로부터 떨어져 있는 상기 p-콘택층(21a)의 면에 배치되고,
    - 상기 p-콘택층(21a)과 상기 n-콘택층(2) 사이에 전기 절연층(3)이 배치되는 것을 특징으로 하는 광전 반도체 칩.
  5. 제 3 항 또는 제 4 항에 있어서, 상기 n-콘택층(2)은 개구(22)에 의해 상기 p-콘택층(21a) 및 상기 반도체 바디(1)의 상기 p-면(1c)을 통해 n-면(1b)으로 안내되는 것을 특징으로 하는 관전 반도체 칩.
  6. 제 5 항에 있어서,
    - 상기 거울층(2b)은 상기 개구(22)를 통해 안내되고,
    - 상기 TCO 층(2a)은 상기 개구(22) 위에 배치되는 것을 특징으로 하는 광전 반도체 칩.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 TCO 층(2a)은 ZnO 또는 ITO를 포함하는 것을 특징으로 하는 광전 반도체 칩.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 TCO 층(2a)은 0.5 nm보다 큰 두께를 갖는 것을 특징으로 하는 광전 반도체 칩.
  9. 제 8 항에 있어서, 상기 TCO 층(2a)은 경계값을 포함해서 15 nm 내지 경계값을 포함해서 25 nm의 두께를 갖는 것을 특징으로 하는 광전 반도체 칩.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 반도체 바디(1)는 경사진 측면(11)을 갖는 것을 특징으로 하는 광전 반도체 칩.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 반도체 바디(1)는 GaN계인 것을 특징으로 하는 광전 반도체 칩.
  12. 제 1 항에 있어서,
    - 상기 n-콘택층은 개구(22)에 의해 상기 p-면(1c)을 통해 안내되고, 상기 반도체 바디의 상기 n-면(1b)에서 끝나고,
    - 상기 TCO 층(2a)은 상기 반도체 바디(1)의 상기 n-면(1b)과 상기 거울층(2b) 사이의 상기 개구(22) 내에 배치되는 것을 특징으로 하는 광전 반도체 칩.
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