KR20140028949A - 반도체 소자 - Google Patents

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KR20140028949A
KR20140028949A KR1020120096391A KR20120096391A KR20140028949A KR 20140028949 A KR20140028949 A KR 20140028949A KR 1020120096391 A KR1020120096391 A KR 1020120096391A KR 20120096391 A KR20120096391 A KR 20120096391A KR 20140028949 A KR20140028949 A KR 20140028949A
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Abstract

본 발명에 따른 반도체 소자는 셀 매트 및 상기 셀 매트보다 작은 면적을 갖는 더미 매트를 포함하는 반도체 기판 및 상기 더미 매트 내 구비되는 워드라인 및 비트라인을 포함하되, 상기 워드라인에는 게이트 동작전압이 지속적으로 인가되도록 하여, 더미 매트 내 불필요한 면적을 줄여 더미 매트의 사이즈를 감소시킴으로써 넷 다이(Net die)를 증가시킬 수 있는 효과를 제공한다.

Description

반도체 소자{Semiconductor deivce}
본 발명은 반도체 소자에 관한 것으로, 보다 자세하게는 셀 매트 대비 감소된 사이즈를 갖는 더미 매트를 포함하는 반도체 소자에 관한 것이다.
최근 반도체 메모리 장치는 제조 원가 경쟁력을 향상시키기 위하여 넷 다이(net die)를 증가시키는 기술을 개발하는데 노력을 기울이고 있다. 그 중 하나로 8F2의 셀 어레이 구조를 6F2 또는 4F2의 셀 어레이 구조로 변형하는 기술이 제안되고 있다. 6F2의 셀 어레이 구조는 8F2의 셀 어레이 구조에 비해 단위면적당 더 많은 셀의 집적화가 가능하기 때문에 최근들어 지속적으로 각광받고 있다.
일반적으로 8F2는 폴디드 비트라인(folded bit line)의 구조가 적용되고 있고, 6F2는 오픈 비트라인(open bit line)의 구조가 적용되고 있다. 여기서, 폴디드 비트라인 구조는 비트라인(BL)과 비트 바 라인(BLB)이 센스 앰프(sense amplifier)의 한 방향으로 나란히 형성된 방식이고, 오픈 비트라인 구조는 센스 앰프의 양쪽으로 비트라인과 비트 바 라인이 벌어져 있는 방식이다.
여기서, 오픈 비트 라인 구조를 자세히 살펴보면 다음과 같다. 오픈 비트라인 구조의 반도체 소자는 복수의 메모리 셀 매트, 복수의 센스 앰프 어레이(S/A Array) 및 더미 매트(Dummy Mat)를 포함한다.
복수의 메모리 셀 매트(Cell Mat) 각각에는 데이터를 저장하는 메모리 셀들이 형성되어 구성될 수 있다. 메모리 셀들은 비트 라인과 워드 라인의 교차 영역들과, 비트 바 라인(BLB)과 서브-워드 라인(SWL)의 교차 영역들에 배치된다. 이때, 메모리 셀은 셀 트랜지스터인 엔모스(NMOS)트랜지스터 및 셀 커패시터(cell capacitor)를 포함한다.
그리고, 복수의 센스 앰프 어레이(S/A Array)는 복수의 메모리 셀 블록(Cell Mat)들 사이에 배치되어 형성될 수 있다. 이때, 각각의 센스 앰프 어레이(S/A Array)에는 일 예로, 오픈 비트 라인 센스 앰프들로 구성될 수 있다.
복수의 센스 앰프 어레이(S/A Array) 중 어느 하나의 센스 앰프가 업 셀 매트와 타겟 셀 매트 사이에 배치될 경우, 업 셀 매트의 비트 라인과, 타겟 셀 매트의 비트 바 라인 간의 전압 차를 비교하여 증폭할 수 있다.
또한, 복수의 센스 앰프 어레이(S/A Array) 중 어느 다른 하나의 센스 앰프가 타겟 셀 매트와 더미 매트 셀 사이에 배치될 경우, 타겟 셀 매트의 비트 라인과, 더미 매트 셀의 비트 바 라인 간의 전압 차를 비교하여 증폭할 수 있다.
더미 매트(Dummy mat)는 메모리 셀 매트(Cell Mat)의 최상단 및 최하단, 즉 메모리 셀 블록의 외곽에 배치되는 매트로써, 타겟 셀 매트(Target Cell Mat)의 하단에 배치되어 타겟 셀 매트(Target Cell Mat)로 비교 대상이 될 비트 바 라인의 레벨을 제공하는 역할을 한다. 이러한, 더미 매트(Dummy mat)에는 각각의 메모리 셀 어레이 블록과 동일하게, 서로 교차되어 배열되는 복수의 비트 라인과 복수의 더미 워드 라인들이 형성될 수 있다.
하지만, 더미 매트(Dummy mat) 내에서는 실제로 타겟 셀 매트(Target Cell Mat)로 비교 대상이 되어 센스 앰프와 연결된 비트 바 라인(또는 비트라인)만이 동작하므로 더미 매트(Dummy mat) 내에 비트 라인(또는 비트 바 라인)은 동작하지 않아 불필요한 면적을 차지하게 된다. 따라서, 넷 다이(Net die)가 감소되는 문제가 있다.
본 발명은 더미 매트 내 동작하지 않는 비트라인이 구비되어 불필요한 면적을 차지함으로써 넷 다이(Net die)를 감소시키는 문제를 해결하고자 한다.
본 발명에 따른 반도체 소자는 셀 매트 및 상기 셀 매트보다 작은 면적을 갖는 더미 매트를 포함하는 반도체 기판 및 상기 더미 매트 내 구비되는 워드라인 및 비트라인을 포함하되, 상기 워드라인에는 게이트 동작전압이 지속적으로 인가되는 것을 특징으로 한다.
그리고, 상기 더미 매트의 면적은 상기 셀 매트의 면적보다 적어도 80% 이상 99% 미만 작은 것을 특징으로 한다.
그리고, 상기 게이트 동작전압은 Vpp인 것을 특징으로 한다.
그리고, 상기 워드라인에 상기 게이트 동작 전압이 인가되는 경우, 상기 게이트 동작 전압이 인가된 셀의 캐패시터의 캐패시턴스가 비트라인 캐패시턴스의 값에 더해지는 것을 특징으로 한다.
그리고, 상기 셀 매트와 상기 더미 매트는 센스 앰프를 사이에 두고 이격되는 것을 특징으로 한다.
그리고, 상기 셀 매트 내 구비되는 비트라인을 비트 바 라인이라 할 때, 상기 비트 바 라인의 캐패시턴스 값은 상기 더미 매트 내 구비되는 비트라인의 캐패시턴스의 값과 동일한 것을 특징으로 한다.
그리고, 상기 더미 매트 내 구비되는 비트라인의 캐패시턴스의 값은 상기 게이트 동작전압이 가해지는 상기 워드라인 갯수에 변동되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법은 셀 매트 및 상기 셀 매트보다 작은 면적을 갖는 더미 매트를 포함하는 반도체 기판과, 상기 셀 매트의 상기 반도체 기판 내의 트렌치 표면에 구비된 제 1 게이트 산화막과, 상기 제 1 게이트 산화막 상부에 구비되고 상기 트렌치 저부를 매립하는 제 1 게이트 전극과, 상기 더미 매트의 상기 반도체 기판 내의 트렌치 표면에 구비되고 상기 제 1 게이트 산화막보다 얇은 두께를 갖는 제 2 게이트 산화막 및 상기 제 2 게이트 산화막 상부에 구비되고 상기 트렌치 저부를 매립하는 제 2 게이트 전극을 포함하는 것을 특징으로 한다.
그리고, 상기 더미 매트의 상기 반도체 기판 내 매립된 상기 제 2 게이트 전극과 오버랩되고, 상기 제 2 게이트 전극보다 깊은 영역으로 연장되는 이온주입 영역을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 게이트 전극에는 상기 제 2 게이트 산화막이 파열될 정도의 전압이 인가되는 것을 특징으로 한다.
그리고, 상기 제 2 게이트 전극에 상기 제 2 게이트 산화막이 파열될 정도의 전압이 인가되는 경우, 상기 전압이 인가된 셀의 캐패시터의 캐패시턴스가 비트라인 캐패시턴스의 값에 더해지는 것을 특징으로 한다.
그리고, 상기 더미 매트 내 구비되는 비트라인의 캐패시턴스의 값은 상기 전압이 가해지는 상기 제 2 게이트 전극 갯수에 변동되는 것을 특징으로 한다.
그리고, 상기 더미 매트의 면적은 상기 셀 매트의 면적보다 적어도 80% 이상 99% 미만 작은 것을 특징으로 한다.
그리고, 상기 셀 매트 내 구비되는 비트라인을 비트 바 라인이라 할 때, 상기 비트 바 라인의 캐패시턴스 값은 상기 더미 매트 내 구비되는 비트라인의 캐패시턴스의 값과 동일한 것을 특징으로 한다.
그리고, 상기 셀 매트와 상기 더미 매트는 센스 앰프를 사이에 두고 이격되는 것을 특징으로 한다.
본 발명은 더미 매트 내 불필요한 면적을 줄여 더미 매트의 사이즈를 감소시킴으로써 넷 다이(Net die)를 증가시킬 수 있는 효과를 제공한다.
도 1은 본 발명의 반도체 소자를 나타낸 개략도.
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자를 나타낸 도면으로, (ⅰ)은 더미 매트의 회로도, (ⅱ)는 더미 매트 내 셀의 단면도.
도 3a는 본 발명의 제 2 실시예에 따른 반도체 소자를 나타낸 도면으로, (ⅰ)은 셀 매트 내 셀의 단면도, (ⅱ)는 더미 매트 내 셀의 단면도.
도 3b는 본 발명의 제 2 실시예에 따라 반도체 소자의 게이트 산화막 파열을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 반도체 소자를 나타낸 개략도이다. 도 1에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 복수의 셀 매트(200, 250)와, 복수의 센스 앰프 어레이(S/A)와 셀 매트(200, 250)보다 작은 면적을 갖는 더미 매트(100, 150)를 포함한다. 여기서 복수의 셀 매트(200, 250)는 도시된 매트 이외에도 더 구비될 수 있으며 본 도면에서는 편의상 생략한다. 더미 매트(100, 150)는 최외곽 셀 매트(200, 250)의 양단에 배치된다. 이때, 더미 매트(100, 150)의 면적은 셀 매트(200, 250)의 면적보다 적어도 80% 이상 99% 미만 작은 것이 바람직하다.
셀 매트(200, 250)와 더미 매트(100, 150)에는 센스 앰프(S/A)를 중심으로 양쪽으로 배열되는 비트라인(100BL, 250BL)과 비트 바 라인(200BLB, 150BLB)을 포함한다. 그리고, 센스 앰프(S/A)와 연결되지는 않지만 더미 매트(100, 150)에 구비되는 비트 바 라인(100BLB)과 비트라인(150BL)이 더 포함된다.
더미 매트(100)와 셀 매트(200) 사이에 구비된 센스 앰프(S/A)는 더미 매트(100)에 구비되는 비트라인(100BL)과 셀 매트(200)에 구비된 비트 바 라인(200BLB) 간의 전압차를 이용하여 증폭되도록 한다. 여기서, 더미 매트(100)에 구비된 비트라인(100BL)의 길이는 셀 매트(200)에 구비된 비트 바 라인(200BLB)보다 짧다. 이러한 경우 비트라인(100BL)의 캐패시턴스의 값과 비트 바 라인(200BLB)의 캐패시턴스의 값이 상이해져 센스 앰프의 센싱 마진이 감소될 수 있다. 그러나, 본 발명에서는 비트라인(100BL)의 캐패시턴스의 값이 보상되어 비트 바 라인(200BLB)의 캐패시턴스의 값과 동일해지기 때문에 더미 매트(100)의 면적이 셀 매트(200)의 면적보다 작아도 센싱 마진이 감소되는 문제 없이 비트라인과 비트 바 라인 간의 전압차를 증폭할 수 있다.
이하에서는 더미 매트의 비트라인 캐패시턴스의 값이 셀 매트의 비트라인 캐패시턴스의 값과 동일해지도록 더미 매트의 비트라인 캐패시턴스의 값을 보상하는 실시예를 설명한다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자를 나타낸 도면으로, (ⅰ)은 더미 매트의 회로도이고, (ⅱ)는 더미 매트 내 셀의 단면도이다.
도 2의 (ⅰ)에 도시된 바와 같이, 더미 매트(100)는 복수의 비트라인(100BL1 내지 100BL4)과 복수의 워드라인(WL1 내지 WL8)의 교차 영역에 구비된 복수의 메모리 셀을 포함한다. 그리고, 복수의 비트라인(100BL)은 더미 매트(100)와 이웃한 센스 앰프(S/A)와 연결된다.
더미 매트(100)는 셀 매트(200, 도 1 참조)에 비하여 감소된 면적을 갖기 때문에 비트라인(100BL)의 길이가 짧아짐에 따라 셀 매트(200)에 보다 감소된 갯수의 워드라인(WL)을 갖는다. 그리고, 이와 같이 더미 매트에서 워드라인 갯수의 감소는 더미 매트의 면적 감소에 영향을 준다. 본 발명의 제 1 실시예에서는 워드라인(WL)이 8개로 감소된 경우를 나타내지만 이에 한정되는 것은 아니고 셀 매트(200)에 구비되는 워드라인 갯수 또는 비트라인 갯수에 따라 달라질 수 있다. 더미 매트(100)의 면적은 셀 매트(200)의 면적보다 적어도 80% 이상 99% 미만 작아질 수 있다.
본 발명의 제 1 실시예에서는 더미 매트의 비트라인 캐패시턴스 값은 일부 워드라인(WL1~WL3)에 지속적으로 게이트 동작전압을 인가함으로써 보상된다. 보다 구체적으로 비트라인(100BL1)의 캐패시턴스의 값은 게이트 동작전압이 지속적으로 인가된 일부 워드라인(WL1~WL3)에 연결된 메모리 셀의 캐패시터(capacitor)의 캐패시턴스(C1,C2,C3)가 비트라인의 캐패시턴스의 값에 더해지면서 보상된다. 즉, 지속적인 게이트 동작전압이 인가되는 경우에는 캐패시터의 캐패시턴스 값이 비트라인의 캐패시턴스 값에 더해져 이와 이웃한 셀 매트의 비트라인 캐패시턴스의 값과 동일하게 되는 것이다. 여기서, 게이트 동작전압은 Vpp인 것이 바람직하다. 또한, 여기서 더미 매트의 워드라인에 지속적으로 인가되는 게이트 동작전압은 일반적으로 셀 매트에 선별적으로 인가되는 게이트 동작전압과 구별되어져야 할 것이며 이는 당업자에게 자명한 사항이다.
일부 워드라인(W1~W3)에 지속적으로 게이트 동작 전압이 인가되는 동안에는 나머지 워드라인(W4~W8)은 테스트 모드로 전환하여 전압이 인가되지 않도록 한다. 만약, 일부 워드라인(W1~W3)에 지속적으로 게이트 동작 전압이 인가되도록 하여 더미 매트의 비트라인 캐패시턴스 값을 보상하여도 셀 매트의 비트라인 캐패시턴스의 값과 동일해지지 않는다면, 테스트 모드의 워드라인(W4~W8) 중 어느 하나의 워드라인에 지속적으로 게이트 동작 전압을 인가하여 이와 연결된 셀의 캐패시터의 캐패시턴스가 비트라인 캐패시턴스에 더해지도록 하여 추가적으로 보상할 수 있다. 필요에 따라서는 더미 매트의 전체 워드라인에 지속적으로 게이트 동작 전압이 인가될 수도 있다. 이는 도 2의 (ⅱ)의 더미 매트의 셀 단면도를 참조하여 보다 상세히 설명한다.
도 2의 (ⅱ)에 도시된 바와 같이, 반도체 기판에 매립된 게이트 중 어느 하나를 워드라인(W1)이라 할 때, 이 워드라인(W1)에는 지속적으로 게이트 동작전압이 인가된다. 이 경우 캐패시터(SN)의 캐패시턴스(Cs)가 화살표방향과 같이 비트라인(100BL)의 캐패시턴스(Cb)에 더해져 보상됨으로써 비트라인(100BL)의 캐패시턴스의 값이 증가된다. 필요에 따라서는 워드라인과 이웃한 워드라인에 지속적으로 게이트 동작전압을 인가하여 캐패시터의 캐패시턴스가 비트라인 캐패시턴스에 더해지도록 할 수 있다.
도 3a는 본 발명의 제 2 실시예에 따른 반도체 소자를 나타낸 도면으로, (ⅰ)은 셀 매트 내 셀의 단면도이고, (ⅱ)는 더미 매트 내 셀의 단면도이다.
본 발명의 제 2 실시예에서는 셀 매트에 구비되는 게이트 산화막의 두께보다 더미 매트에 구비되는 게이트 산화막의 두께를 얇게 형성하고, 게이트에 게이트 산화막이 파열될 정도의 게이트 전압을 인가함으로써 더미 매트의 게이트 산화막을 파열시켜 더미 매트의 캐패시턴스의 값을 보상한다.
도 3a의 (ⅰ)에 도시된 바와 같이, 셀 매트의 반도체 소자는 소자분리막(12)을 포함하는 반도체 기판(10) 상부에 형성된 하드마스크 패턴(14)과, 하드 마스크 패턴(14)에 의해 정의된 트렌치 표면에 형성된 제 1 게이트 산화막(17)과, 트렌치 저부에 매립된 제 1 게이트 전극(20)을 포함한다. 제 1 게이트 전극(20)과 제 1 게이트 산화막(17) 사이에는 활성영역의 스트레스를 줄이기 위해 고온 산화막(18)이 더 구비될 수 있다. 그리고, 제 1 게이트 전극(20) 상부로 트렌치를 매립하는 실링 절연막(22)과, 반도체 기판과 연결되는 비트라인 콘택(24) 및 저장전극 콘택(26)을 더 포함한다. 또한, 제 1 게이트 전극(20)과 일부분이 오버랩되는 이온주입 영역(11)을 더 포함한다.
도 3a의 (ⅱ)에 도시된 바와 같이, 더미 매트의 반도체 소자는 소자분리막(12)을 포함하는 반도체 기판(10) 상부에 형성된 하드마스크 패턴(14)과, 하드 마스크 패턴(14)에 의해 정의된 트렌치 표면에 형성되고 제 1 게이트 산화막(17)보다 얇은 두께를 갖는 제 2 게이트 산화막(16)과, 트렌치 저부에 매립된 제 1 게이트 전극(20)을 포함한다. 제 1 게이트 전극(20)과 제 1 게이트 산화막(17) 사이에는 활성영역의 스트레스를 줄이기 위해 고온 산화막(18)이 더 구비될 수 있다. 그리고, 제 1 게이트 전극(20) 상부로 트렌치를 매립하는 실링 절연막(22)과, 반도체 기판과 연결되는 비트라인 콘택(24) 및 저장전극 콘택(26)이 더 포함될 수 있다. 또한, 제 1 게이트(20)와 오버랩되며 제 1 게이트 전극(20)보다 깊은 영역으로 연장되는 이온주입 영역(13)이 더 포함될 수 있다.
여기서, 더미 매트의 반도체 소자는 셀 매트의 반도체 소자보다 얇은 산화막을 갖는데 이는 작은 전압으로도 게이트 산화막이 용이하게 파열되도록 하기 위함이다. 또한, 더미 매트의 반도체 소자의 이온주입 영역은 게이트 전극과 오버랩되고 게이트 전극보다 깊은 영역으로 연장되도록 하는 것은 깊게 형성된 이온주입 영역에 의해 전하의 이동을 용이하게 하여 게이트 산화막이 용이하게 파열되도록 하기 위함이다.
도 3b에 도시된 바와 같이, 제 2 게이트 전극(20)에 게이트 산화막이 파열될 정도의 전압을 인가하여 'R'과 같이 제 2 게이트 산화막(16)을 파열시킨다. 이 경우 더미 매트의 비트라인 캐패시턴스의 값에 셀 캐패시턴스의 값이 더해져 보상된다. 더미 매트 내 구비되는 비트라인의 캐패시턴스의 값은 제 2 게이트 산화막의 파열이 얼마나 이루어졌는지에 따라 변동된다. 즉, 게이트 산화막 파열 전압이 가해지는 제 2 게이트 전극 갯수에 변동될 수 있다. 이로써, 더미 매트의 비트라인 캐패시턴스 값과 셀 매트의 비트라인 캐패시턴스의 값이 동일해지도록 할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따르면 더미 매트의 면적이 감소되더라도 더미 매트의 비트라인 캐패시턴스의 값은 셀 매트의 비트라인 캐패시턴스의 값과 동일하게 유지되도록 하여 센스 앰프의 센싱 마진의 저하를 방지할 수 있다. 또한, 더미 매트의 면적이 감소됨에 따라 넷 다이가 증가되므로 반도체 소자의 집적도를 향상시킬 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (15)

  1. 셀 매트 및 상기 셀 매트보다 작은 면적을 갖는 더미 매트를 포함하는 반도체 기판; 및
    상기 더미 매트 내 구비되는 워드라인 및 비트라인을 포함하되,
    상기 워드라인에는 게이트 동작전압이 지속적으로 인가되는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 더미 매트의 면적은 상기 셀 매트의 면적보다 적어도 80% 이상 99% 미만 작은 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 게이트 동작전압은 Vpp인 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 워드라인에 상기 게이트 동작 전압이 인가되는 경우, 상기 게이트 동작 전압이 인가된 셀의 캐패시터의 캐패시턴스가 비트라인 캐패시턴스의 값에 더해지는 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 셀 매트와 상기 더미 매트는 센스 앰프를 사이에 두고 이격되는 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 셀 매트 내 구비되는 비트라인을 비트 바 라인이라 할 때, 상기 비트 바 라인의 캐패시턴스 값은 상기 더미 매트 내 구비되는 비트라인의 캐패시턴스의 값과 동일한 것을 특징으로 하는 반도체 소자.
  7. 청구항 6에 있어서,
    상기 더미 매트 내 구비되는 비트라인의 캐패시턴스의 값은 상기 게이트 동작전압이 가해지는 상기 워드라인 갯수에 변동되는 것을 특징으로 하는 반도체 소자.
  8. 셀 매트 및 상기 셀 매트보다 작은 면적을 갖는 더미 매트를 포함하는 반도체 기판;
    상기 셀 매트의 상기 반도체 기판 내의 트렌치 표면에 구비된 제 1 게이트 산화막;
    상기 제 1 게이트 산화막 상부에 구비되고 상기 트렌치 저부를 매립하는 제 1 게이트 전극;
    상기 더미 매트의 상기 반도체 기판 내의 트렌치 표면에 구비되고 상기 제 1 게이트 산화막보다 얇은 두께를 갖는 제 2 게이트 산화막; 및
    상기 제 2 게이트 산화막 상부에 구비되고 상기 트렌치 저부를 매립하는 제 2 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 청구항 8에 있어서,
    상기 더미 매트의 상기 반도체 기판 내 매립된 상기 제 2 게이트 전극과 오버랩되고, 상기 제 2 게이트 전극보다 깊은 영역으로 연장되는 이온주입 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 청구항 8에 있어서,
    상기 제 2 게이트 전극에는 상기 제 2 게이트 산화막이 파열될 정도의 전압이 인가되는 것을 특징으로 하는 반도체 소자.
  11. 청구항 10에 있어서,
    상기 제 2 게이트 전극에 상기 제 2 게이트 산화막이 파열될 정도의 전압이 인가되는 경우, 상기 전압이 인가된 셀의 캐패시터의 캐패시턴스가 비트라인 캐패시턴스의 값에 더해지는 것을 특징으로 하는 반도체 소자.
  12. 청구항 8에 있어서,
    상기 더미 매트 내 구비되는 비트라인의 캐패시턴스의 값은 상기 전압이 가해지는 상기 제 2 게이트 전극 갯수에 변동되는 것을 특징으로 하는 반도체 소자.
  13. 청구항 8에 있어서,
    상기 더미 매트의 면적은 상기 셀 매트의 면적보다 적어도 80% 이상 99% 미만 작은 것을 특징으로 하는 반도체 소자.
  14. 청구항 8에 있어서,
    상기 셀 매트 내 구비되는 비트라인을 비트 바 라인이라 할 때, 상기 비트 바 라인의 캐패시턴스 값은 상기 더미 매트 내 구비되는 비트라인의 캐패시턴스의 값과 동일한 것을 특징으로 하는 반도체 소자.
  15. 청구항 8에 있어서,
    상기 셀 매트와 상기 더미 매트는 센스 앰프를 사이에 두고 이격되는 것을 특징으로 하는 반도체 소자.
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