KR20140028604A - Organic light emitting diode display device and method of fabricating the same - Google Patents

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Abstract

Disclosed are an organic light emitting diode (OLED) display device and a method for manufacturing the same capable of optimizing thin film transistor layout of a coplanar structure having the minimized area of the thin film transistor in the limited area by applying an oxide semiconductor having large movability and small parasitic capacitance when forming two or more thin film transistors in a pixel like the OLED display device. The method for manufacturing an organic light emitting diode display device comprises the steps of forming an active layer having a zigzag type as an oxide semiconductor on a substrate; forming gate electrodes on a channel region of the active layer interposing a gate insulation film therebetween to be included in a gate line; forming a protection film including a plurality of contact holes for exposing source/drain regions of the active layer on the substrate having the gate electrodes; and forming source/drain electrodes which are electrically connected to the source/drain regions of the active layer exposed through the contact holes.

Description

유기발광다이오드 표시소자 및 그 제조방법{ORGANIC LIGHT EMITTING DIODE DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}Technical Field [0001] The present invention relates to an organic light emitting diode (OLED) display device and a method of manufacturing the same,

본 발명은 유기발광다이오드(Organic Light Emitting Diode; OLED) 표시소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 산화물 반도체를 박막 트랜지스터의 액티브층에 적용한 유기발광다이오드 표시소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an organic light emitting diode (OLED) display device and a manufacturing method thereof, and more particularly, to an organic light emitting diode display device in which an oxide semiconductor is applied to an active layer of a thin film transistor and a method of manufacturing the same. .

최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시소자인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박형 평판표시소자(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다.In recent years, there has been a growing interest in information display and a demand for a portable information medium has increased, and a lightweight flat panel display (FPD) that replaces a cathode ray tube (CRT) And research and commercialization are being carried out.

이러한 평판표시소자 분야에서, 지금까지는 가볍고 전력소모가 적은 액정표시소자(Liquid Crystal Display Device; LCD)가 가장 주목받는 디스플레이 소자였지만, 상기 액정표시소자는 발광소자가 아니라 수광소자이며 밝기, 명암비(contrast ratio) 및 시야각 등에 단점이 있기 때문에 이러한 단점을 극복할 수 있는 새로운 디스플레이 소자에 대한 개발이 활발하게 전개되고 있다.In the field of flat panel display devices, a liquid crystal display device (LCD) has been the most noticeable display device until now, but the liquid crystal display device is not a light emitting device but a light receiving device and has a brightness and contrast ratio. Due to disadvantages such as ratio, viewing angle, and the like, development of a new display device capable of overcoming these disadvantages is being actively developed.

새로운 디스플레이 소자 중 하나인 유기발광다이오드 표시소자는 자체발광형이기 때문에 상기 액정표시소자에 비해 시야각과 명암비 등이 우수하며 백라이트(backlight)가 필요하지 않기 때문에 경량 박형이 가능하고, 소비전력 측면에서도 유리하다. 그리고, 직류 저전압 구동이 가능하고 응답속도가 빠르다는 장점이 있으며, 특히 제조비용 측면에서도 유리한 장점을 가지고 있다.Since the organic light emitting diode display device, which is one of the new display devices, is self-emitting type, it has a better viewing angle and contrast ratio than the liquid crystal display device and does not require a backlight. Do. In addition, it has the advantage of being able to drive a DC low voltage and has a high response speed, and is particularly advantageous in terms of manufacturing cost.

상기의 유기발광다이오드 표시소자의 제조공정에는 액정표시소자나 플라즈마 표시패널(Plasma Display Panel; PDP)과는 달리 증착 및 봉지(encapsulation) 공정이 공정의 전부라고 할 수 있기 때문에 제조공정이 매우 단순하다. 또한, 각 화소마다 스위칭 소자인 박막 트랜지스터(Thin Film Transistor; TFT)를 가지는 액티브 매트릭스(active matrix)방식으로 유기발광다이오드 표시소자를 구동하게 되면, 낮은 전류를 인가하더라도 동일한 휘도를 나타내므로 저소비 전력, 고정세 및 대형화가 가능한 장점을 가진다.Unlike a liquid crystal display device or a plasma display panel (PDP), the manufacturing process of the organic light emitting diode display device is very simple because the deposition and encapsulation processes are all processes . Further, if the organic light emitting diode display device is driven by an active matrix method having a thin film transistor (TFT) as a switching element for each pixel, even if a low current is applied, the same luminance is exhibited, It has advantages of fixed tax and large size.

이하, 상기 유기발광다이오드 표시소자의 기본적인 구조 및 동작 특성에 대해서 도면을 참조하여 상세히 설명한다.Hereinafter, the basic structure and operational characteristics of the organic light emitting diode display device will be described in detail with reference to the drawings.

도 1은 유기발광다이오드 표시소자의 발광원리를 설명하는 다이어그램이다.1 is a diagram illustrating a light emission principle of an organic light emitting diode display device.

일반적인 유기발광다이오드 표시소자는 상기 도 1과 같이, 유기발광다이오드를 구비한다. 상기 유기발광다이오드는 화소전극인 양극(anode)(18)과 공통전극인 음극(cathode)(28) 및 이들 사이에 형성된 유기 화합물층(30a, 30b, 30c, 30d, 30e)을 구비한다.A general organic light emitting diode display device includes an organic light emitting diode as shown in FIG. The organic light emitting diode includes an anode 18 serving as a pixel electrode, a cathode 28 serving as a common electrode, and organic compound layers 30a, 30b, 30c, 30d, and 30e formed therebetween.

이때, 상기 유기 화합물층(30a, 30b, 30c, 30d, 30e)은 정공주입층(hole injection layer)(30a), 정공수송층(hole transport layer)(30b), 발광층(emission layer)(30c), 전자수송층(electron transport layer)(30d) 및 전자주입층(electron injection layer)(30e)을 포함한다.In this case, the organic compound layers 30a, 30b, 30c, 30d, and 30e may include a hole injection layer 30a, a hole transport layer 30b, an emission layer 30c, and an electron. An electron transport layer 30d and an electron injection layer 30e.

상기 양극(18)과 음극(28)에 구동전압이 인가되면 상기 정공수송층(30b)을 통과한 정공과 상기 전자수송층(30d)을 통과한 전자가 발광층(30c)으로 이동되어 여기자를 형성하고, 그 결과 발광층(30c)이 가시광선을 발산하게 된다. 이렇게 발광층(30c)으로부터 발생되는 가시광선으로 화상 또는 영상을 표시하게 된다.When a driving voltage is applied to the anode 18 and the cathode 28, holes passing through the hole transport layer 30b and electrons passing through the electron transport layer 30d are moved to the emission layer 30c to form excitons. As a result, the light emitting layer 30c emits visible light. Thus, an image or an image is displayed by the visible light generated from the light emitting layer 30c.

유기발광다이오드 표시소자는 전술한 구조의 유기발광다이오드를 가지는 화소를 매트릭스 형태로 배열하고 그 화소들을 데이터전압과 스캔전압으로 선택적으로 제어함으로써 화상을 표시한다.The organic light emitting diode display device displays an image by arranging pixels having organic light emitting diodes of the above-described structure in a matrix form and selectively controlling the pixels with a data voltage and a scan voltage.

이와 같은 유기발광다이오드 표시소자는 수동 매트릭스(passive matrix) 방식 또는 스위칭소자로써 TFT를 이용하는 능동 매트릭스(active matrix) 방식의 표시소자로 나뉘어진다. 이 중 상기 능동 매트릭스 방식은 능동소자인 TFT를 선택적으로 턴-온(turn on)시켜 화소를 선택하고 스토리지 커패시터(storage capacitor)에 유지되는 전압으로 화소의 발광을 유지한다.Such an organic light emitting diode display device is divided into a passive matrix display device or an active matrix display device using a TFT as a switching device. The active matrix method selectively turns on the TFT, which is an active element, to select a pixel and maintain the light emission of the pixel at a voltage held in a storage capacitor.

도 2는 일반적인 유기발광다이오드 표시소자에 있어, 하나의 화소에 대한 등가 회로도로써, 능동 매트릭스 방식의 유기발광다이오드 표시소자에 있어, 일반적인 2T1C(2개의 트랜지스터와 1개의 커패시터를 포함)의 화소에 대한 등가 회로도를 예를 들어 나타내고 있다.FIG. 2 is an equivalent circuit diagram for one pixel in a general organic light emitting diode display device. In FIG. 2, in an organic light emitting diode display device of an active matrix type, a typical 2T1C (including two transistors and one capacitor) An equivalent circuit diagram is shown by way of example.

상기 도 2를 참조하면, 능동 매트릭스 방식의 유기발광다이오드 표시소자의 화소는 유기발광다이오드(OLED), 서로 교차하는 데이터라인(DL)과 게이트라인(GL), 구동 TFT(T1), 스위칭 TFT(T2) 및 스토리지 커패시터(Cst)를 구비한다. 상기 구동 TFT(T1)와 스위칭 TFT(T2)는 P-타입 MOS-FET(Metal Oxide Semiconductor Field Effect Transistor)로 구현된다.Referring to FIG. 2, a pixel of an active matrix type organic light emitting diode display device includes an organic light emitting diode OLED, an intersecting data line DL and a gate line GL, a driving TFT T1, and a switching TFT ( T2) and a storage capacitor Cst. The driving TFT T1 and the switching TFT T2 are implemented with a P-type metal oxide semiconductor field effect transistor (MOS-FET).

이때, 상기 스위칭 TFT(T2)는 게이트라인(GL)으로부터의 스캔펄스(또는 게이트로우전압)에 응답하여 턴-온됨으로써 자신의 소오스전극과 드레인전극 사이의 전류패스를 도통시키고, 게이트라인(GL) 상의 전압이 자신의 문턱전압(Threshold Voltage; Vth) 이하인 게이트하이전압일 때 오프 상태를 유지하게 된다. 상기 스위칭 TFT(T2)의 온-타임기간 동안 데이터라인(DL)으로부터의 데이터전압은 스위칭 TFT(T2)의 소오스전극과 드레인전극을 경유하여 구동 TFT(T1)의 게이트전극과 스토리지 커패시터(Cst)에 인가된다. 이와 반대로, 스위칭 TFT(T2)의 오프-타임기간 동안 스위칭 TFT(T2)의 소오스전극과 드레인전극 사이의 전류패스가 개방되어 데이터전압이 구동 TFT(T1)와 스토리지 커패시터(Cst)에 인가되지 않는다.At this time, the switching TFT T2 is turned on in response to a scan pulse (or gate low voltage) from the gate line GL to conduct a current path between its source electrode and the drain electrode, and the gate line GL ) Is maintained when the voltage on the N) is a gate high voltage that is less than or equal to its threshold voltage (Vth). During the on-time period of the switching TFT T2, the data voltage from the data line DL is transferred to the gate electrode and the storage capacitor Cst of the driving TFT T1 via the source electrode and the drain electrode of the switching TFT T2. Is applied to. On the contrary, during the off-time period of the switching TFT T2, the current path between the source electrode and the drain electrode of the switching TFT T2 is opened so that no data voltage is applied to the driving TFT T1 and the storage capacitor Cst. .

이때, 상기 구동 TFT(T1)의 소오스전극은 구동전압라인(VL) 및 스토리지 커패시터(Cst)의 일측 전극에 접속되고, 드레인전극은 유기발광다이오드(OLED)의 양극에 접속된다. 그리고, 구동 TFT(T1)의 게이트전극은 스위칭 TFT(T2)의 드레인전극에 접속된다. 이 구동 TFT(T1)는 자신의 게이트전극에 인가되는 게이트전압, 즉 데이터전압에 따라 소오스전극과 드레인전극간의 전류 양을 조절하여 데이터전압에 대응하는 밝기로 유기발광다이오드(OLED)를 발광시킨다.In this case, the source electrode of the driving TFT T1 is connected to one electrode of the driving voltage line VL and the storage capacitor Cst, and the drain electrode is connected to the anode of the organic light emitting diode OLED. The gate electrode of the driving TFT T1 is connected to the drain electrode of the switching TFT T2. The driving TFT T1 adjusts the amount of current between the source electrode and the drain electrode according to the gate voltage applied to its gate electrode, that is, the data voltage, and emits the organic light emitting diode OLED with brightness corresponding to the data voltage.

스토리지 커패시터(Cst)는 데이터전압과 고전위 구동전압(VDD) 사이의 전압을 저장하여 구동 TFT(T1)의 게이트전극에 인가되는 전압을 한 프레임기간동안 일정하게 유지시킨다.The storage capacitor Cst stores a voltage between the data voltage and the high potential driving voltage VDD to maintain a constant voltage applied to the gate electrode of the driving TFT T1 for one frame period.

이러한 유기발광다이오드 표시소자는 점차적으로 고해상도, 대화면, 고속구동의 제품이 요구되면서 박막 트랜지스터의 성능 향상이 요구되고 있으며, 이에 따라 액티브층으로 기존의 비정질 실리콘 이외의 다른 물질의 적용이 요구되고 있다.Such organic light emitting diode display devices are required to improve the performance of thin film transistors as products of high resolution, large screens, and high-speed driving are gradually required. Accordingly, applications of materials other than the conventional amorphous silicon are required as active layers.

또한, 상기 유기발광다이오드 표시소자는 화소 내에 2개 이상의 박막 트랜지스터를 배치하여야 하는데, 제한된 면적 내에서 박막 트랜지스터가 차지하는 면적이 클 경우 개구율뿐만 아니라 해상도 면에서 불리하기 때문에 박막 트랜지스터 레이아웃을 최적화하는 노력이 필요하다.In addition, the organic light emitting diode display device should have two or more thin film transistors disposed in a pixel. However, when the area occupied by the thin film transistors within a limited area is disadvantageous in terms of the aperture ratio and the resolution, efforts to optimize the thin film transistor layout are difficult. need.

본 발명은 상기한 문제를 해결하기 위한 것으로, 산화물 반도체를 박막 트랜지스터의 액티브층에 적용하도록 한 유기발광다이오드 표시소자 및 그 제조방법을 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide an organic light emitting diode display device in which an oxide semiconductor is applied to an active layer of a thin film transistor and a method of manufacturing the same.

본 발명의 다른 목적은 코플라나(coplanar) 구조를 적용하여 산화물 박막 트랜지스터의 레이아웃(layout)을 최적화하도록 한 유기발광다이오드 표시소자 및 그 제조방법을 제공하는데 있다.Another object of the present invention is to provide an organic light emitting diode display device and a method of manufacturing the same, which optimize the layout of an oxide thin film transistor by applying a coplanar structure.

기타, 본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.Other objects and features of the present invention will be described in the configuration and claims of the invention which will be described later.

상기한 목적을 달성하기 위하여, 본 발명의 유기발광다이오드 표시소자는 복수의 게이트라인과 데이터라인이 교차하여 복수의 화소를 정의하며, 상기 화소 내에 2개 이상의 박막 트랜지스터가 구비되는 유기발광다이오드 표시소자에 있어, 기판 위에 산화물 반도체로 형성되며, 지그재그 형태를 가지는 액티브층; 게이트절연막을 사이에 두고 상기 액티브층의 채널영역 위에 형성되되, 상기 게이트라인 내에 포함되어 상기 게이트라인을 구성하는 게이트전극; 상기 게이트전극이 형성된 기판 위에 형성되며, 상기 액티브층의 소오스/드레인영역을 노출시키는 복수의 콘택홀을 포함하는 보호막; 및 상기 복수의 콘택홀을 통해 상기 노출된 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 포함한다.In order to achieve the above object, the organic light emitting diode display device of the present invention defines a plurality of pixels by crossing a plurality of gate lines and data lines, wherein the organic light emitting diode display device is provided with two or more thin film transistors in the pixel. An active layer formed of an oxide semiconductor on a substrate and having a zigzag shape; A gate electrode formed on the channel region of the active layer with a gate insulating layer interposed therebetween and included in the gate line to form the gate line; A passivation layer formed on the substrate on which the gate electrode is formed and including a plurality of contact holes exposing source / drain regions of the active layer; And a source / drain electrode electrically connected to the source / drain regions of the exposed active layer through the plurality of contact holes.

이때, 상기 액티브층은 비정질 아연 산화물 반도체로 이루어진 것을 특징으로 한다.In this case, the active layer is formed of an amorphous zinc oxide semiconductor.

2개의 박막 트랜지스터가 연결되어 구성되는 경우, 제 1 박막 트랜지스터의 제 1 드레인전극을 제 2 박막 트랜지스터의 제 2 소오스전극으로 이용하는 것을 특징으로 한다.When the two thin film transistors are connected to each other, the first drain electrode of the first thin film transistor is used as a second source electrode of the second thin film transistor.

이때, 상기 복수의 콘택홀은 제 1, 제 2, 제 3 콘택홀을 포함하며, 상기 제 1, 제 2 콘택홀을 통해 상기 액티브층의 소오스/드레인영역과 제 1 소오스/드레인전극이 전기적으로 접속하는 한편, 상기 제 2, 제 3 콘택홀을 통해 상기 액티브층 소오스/드레인영역과 제 2 소오스/드레인전극이 전기적으로 접속하는 것을 특징으로 한다.In this case, the plurality of contact holes may include first, second and third contact holes, and the source / drain regions and the first source / drain electrodes of the active layer may be electrically connected to each other through the first and second contact holes. The active layer source / drain region and the second source / drain electrode are electrically connected to each other through the second and third contact holes.

이때, 상기 액티브층은 상기 제 1, 제 2, 제 3 콘택홀이 형성되는 직사각형 형태의 제 1, 제 2, 제 3 영역 및 상기 제 1 영역과 제 2 영역 및 상기 제 2 영역과 제 3 영역을 각각 연결하는 "U"자 형태의 제 1, 제 2 연결부로 이루어지는 것을 특징으로 한다.In this case, the active layer may have a rectangular shape including first, second, and third contact holes, wherein the first, second, third regions, the first and second regions, the second and third regions are formed. It characterized in that the first and second connection portion of the "U" shape to connect the respectively made of.

이때, 상기 "U"자 형태의 제 1, 제 2 연결부는 상기 게이트전극과 오버랩 되어 채널영역을 구성하는 것을 특징으로 한다.In this case, the first and second connection portions having a “U” shape may overlap the gate electrode to form a channel region.

상기 소오스전극과 드레인전극 사이에는 게이트전극이 위치하지 않으며, 상기 소오스전극과 드레인전극 사이의 이격 거리는 포토마스크와 노광기의 최소 해상력에 의해 결정되는 것을 특징으로 한다.The gate electrode is not positioned between the source electrode and the drain electrode, and the separation distance between the source electrode and the drain electrode is determined by the minimum resolution of the photomask and the exposure machine.

본 발명의 유기발광다이오드 표시소자의 제조방법은 기판 위에 산화물 반도체로 지그재그 형태를 가지는 액티브층을 형성하는 단계; 게이트절연막을 사이에 두고 상기 액티브층의 채널영역 위에 형성하되, 게이트라인 내에 포함되어 상기 게이트라인을 구성하도록 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 위에 형성되며, 상기 액티브층의 소오스/드레인영역을 노출시키는 복수의 콘택홀을 포함하는 보호막을 형성하는 단계; 및 상기 복수의 콘택홀을 통해 상기 노출된 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계를 포함한다.A method of manufacturing an organic light emitting diode display device according to the present invention includes the steps of forming an active layer having a zigzag shape with an oxide semiconductor on a substrate; Forming a gate electrode on the channel region of the active layer with a gate insulating film interposed therebetween, the gate electrode being included in the gate line to form the gate line; Forming a passivation layer formed on the substrate on which the gate electrode is formed and including a plurality of contact holes exposing source / drain regions of the active layer; And forming a source / drain electrode electrically connected to the source / drain regions of the exposed active layer through the plurality of contact holes.

이때, 2개의 박막 트랜지스터가 연결되어 구성되는 경우, 제 1 박막 트랜지스터의 제 1 드레인전극을 제 2 박막 트랜지스터의 제 2 소오스전극으로 이용하는 것을 특징으로 한다.In this case, when the two thin film transistors are connected to each other, the first drain electrode of the first thin film transistor may be used as a second source electrode of the second thin film transistor.

이때, 상기 복수의 콘택홀은 제 1, 제 2, 제 3 콘택홀을 포함하며, 상기 제 1, 제 2 콘택홀을 통해 상기 액티브층의 소오스/드레인영역과 제 1 소오스/드레인전극이 전기적으로 접속하는 한편, 상기 제 2, 제 3 콘택홀을 통해 상기 액티브층 소오스/드레인영역과 제 2 소오스/드레인전극이 전기적으로 접속하는 것을 특징으로 한다.In this case, the plurality of contact holes may include first, second and third contact holes, and the source / drain regions and the first source / drain electrodes of the active layer may be electrically connected to each other through the first and second contact holes. The active layer source / drain region and the second source / drain electrode are electrically connected to each other through the second and third contact holes.

이때, 상기 액티브층은 상기 제 1, 제 2, 제 3 콘택홀이 형성되는 직사각형 형태의 제 1, 제 2, 제 3 영역 및 상기 제 1 영역과 제 2 영역 및 상기 제 2 영역과 제 3 영역을 각각 연결하는 "U"자 형태의 제 1, 제 2 연결부로 이루어지는 것을 특징으로 한다.In this case, the active layer may have a rectangular shape including first, second, and third contact holes, wherein the first, second, third regions, the first and second regions, the second and third regions are formed. It characterized in that the first and second connection portion of the "U" shape to connect the respectively made of.

이때, 상기 "U"자 형태의 제 1, 제 2 연결부는 상기 게이트전극과 오버랩 되어 채널영역을 구성하는 것을 특징으로 한다.In this case, the first and second connection portions having a “U” shape may overlap the gate electrode to form a channel region.

상술한 바와 같이, 본 발명에 따른 유기발광다이오드 표시소자 및 그 제조방법은 화소 내에 2개 이상의 박막 트랜지스터를 형성하여야 하는 경우에 있어, 이동도가 크고 기생용량(parasitic capacitance)이 작은 산화물 반도체를 적용하여 코플라나 구조의 박막 트랜지스터 레이아웃을 최적화함으로써 고해상도에서 개구율이 향상되는 효과를 제공할 수 있다.As described above, the organic light emitting diode display device and the manufacturing method thereof according to the present invention apply an oxide semiconductor having high mobility and low parasitic capacitance when two or more thin film transistors are to be formed in a pixel. Therefore, by optimizing the thin film transistor layout of the coplanar structure, the aperture ratio may be improved at high resolution.

도 1은 유기발광다이오드 표시소자의 발광원리를 설명하는 다이어그램.
도 2는 일반적인 유기발광다이오드 표시소자에 있어, 하나의 화소에 대한 등가 회로도.
도 3은 본 발명에 따른 유기발광다이오드 표시소자의 구성을 예를 들어 나타내는 블록도.
도 4는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 레이아웃을 개략적으로 나타내는 평면도.
도 5는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 레이아웃을 개략적으로 나타내는 평면도.
도 6은 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 레이아웃을 개략적으로 나타내는 단면도.
도 7a 내지 도 7d는 상기 도 5에 도시된 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조방법을 순차적으로 나타내는 평면도.
도 8a 내지 도 8d는 상기 도 6에 도시된 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조방법을 순차적으로 나타내는 단면도.1 is a diagram for explaining the light emission principle of an organic light emitting diode display device.
FIG. 2 is an equivalent circuit diagram for one pixel in a general organic light emitting diode display device. FIG.
3 is a block diagram showing an example of a configuration of an organic light emitting diode display device according to the present invention;
4 is a plan view schematically illustrating the layout of a thin film transistor according to a first embodiment of the present invention;
5 is a plan view schematically illustrating the layout of a thin film transistor according to a second embodiment of the present invention;
6 is a cross-sectional view schematically showing the layout of a thin film transistor according to a second embodiment of the present invention.
7A to 7D are plan views sequentially illustrating a method of manufacturing a thin film transistor according to a second exemplary embodiment of the present invention illustrated in FIG. 5.
8A through 8D are cross-sectional views sequentially illustrating a method of manufacturing a thin film transistor according to a second exemplary embodiment of the present invention illustrated in FIG. 6.

이하, 첨부한 도면을 참조하여 본 발명에 따른 유기발광다이오드 표시소자 및 그 제조방법의 바람직한 실시예를 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of an organic light emitting diode display device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may be embodied in many different forms and is not limited to the embodiments described herein.

액정표시소자와 유기발광다이오드 표시소자는 고해상도, 대화면, 고속구동의 제품이 요구되면서 박막 트랜지스터의 성능 향상이 요구되고 있다.As liquid crystal display devices and organic light emitting diode display devices require high resolution, large screen, and high-speed driving products, performance of thin film transistors is required.

특히, 유기발광다이오드 표시소자의 화소에서는 액정표시소자와 달리 2개 이상의 박막 트랜지스터의 배치를 필요로 한다.In particular, in the pixel of the organic light emitting diode display device, unlike the liquid crystal display device, two or more thin film transistors are required to be disposed.

즉, 유기발광다이오드 표시소자는 사용시간에 따라 박막 트랜지스터의 특성이 변하고, 유기발광다이오드의 광효율이 떨어지는 등의 열화를 보상하기 위해 전압 및 전류를 조정할 필요가 있으며, 이러한 전압 및 전류를 조정하기 위해 보상회로용 박막 트랜지스터가 추가로 필요하게 된다.That is, the organic light emitting diode display device needs to adjust voltage and current to compensate for deterioration such as changes in characteristics of the thin film transistor and decrease in light efficiency of the organic light emitting diode according to the use time, and to adjust such voltage and current. A thin film transistor for a compensation circuit is additionally needed.

예를 들어, 상기의 보상회로는 크게 전압보상(voltage programming)이나 전류보상(current programming)의 아날로그 구동(analog driving)과 디지털 구동(digital driving)으로 분류할 수 있다. 이때, 상기 아날로그 구동의 경우 화소는 2T1C(2개의 트랜지스터와 1개의 커패시터를 포함), 4T1C, 5T2C, 6T1C, 6T2C 구조를 가질 수 있으며, 상기 디지털 구동의 경우 화소는 2T1C, 3T1C 구조를 가질 수 있다.For example, the compensation circuit can be classified into analog driving and digital driving of voltage programming or current programming. In this case, in the case of the analog driving, the pixel may have 2T1C (including two transistors and one capacitor), 4T1C, 5T2C, 6T1C, and 6T2C structures, and in the digital driving, the pixels may have 2T1C and 3T1C structures. .

이와 같이 화소 내에 2개 이상의 박막 트랜지스터를 배치하여야 하는 경우에 있어, 본 발명은 이동도가 크고 기생용량이 작은 산화물 반도체를 적용하여 코플라나 구조의 박막 트랜지스터 레이아웃을 최적화하는 방안을 제공하고자 한다.In the case where two or more thin film transistors are to be disposed in the pixel as described above, the present invention provides a method of optimizing a thin film transistor layout having a coplanar structure by applying an oxide semiconductor having high mobility and low parasitic capacitance.

도 3은 본 발명에 따른 유기발광다이오드 표시소자의 구성을 예를 들어 나타내는 블록도이다.3 is a block diagram showing an example of a configuration of an organic light emitting diode display device according to the present invention.

이때, 상기 도 3은 3T1C의 화소를 가진 유기발광다이오드 표시소자를 예를 들어 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 본 발명은 특정한 보상회로에 관계없이 적용 가능하다.3 illustrates an organic light emitting diode display device having a pixel of 3T1C, for example, but the present invention is not limited thereto. That is, the present invention is applicable regardless of the specific compensation circuit.

도면에 도시된 바와 같이, 본 발명에 따른 유기발광다이오드 표시소자는 m×n개의 화소(84)들이 형성되는 표시패널(80), m개의 데이터라인(D1 내지 Dm)들에 데이터전압을 공급하기 위한 데이터 구동부(82), n개의 제 1 스캔라인(S1 내지 Sn)들에 제 1 스캔펄스를 순차적으로 공급하고 n개의 제 2 스캔라인(E1 내지 En)들에 제 2 스캔펄스를 순차적으로 공급하기 위한 스캔 구동부(83) 및 상기 구동부(82, 83)들을 제어하기 위한 타이밍 컨트롤러(81)를 구비한다.As shown in the figure, the organic light emitting diode display device according to the present invention supplies a data voltage to the display panel 80 and m data lines D1 to Dm in which m x n pixels 84 are formed. The data driver 82 sequentially supplies the first scan pulses to the n first scan lines S1 to Sn, and sequentially supplies the second scan pulses to the n second scan lines E1 to En. A scan driver 83 and a timing controller 81 for controlling the drivers 82 and 83 are provided.

이때, 상기 표시패널(80)에서 제 1, 제 2 스캔라인(S1 내지 Sn, E1 내지 En)들과 m개의 데이터라인(D1 내지 Dm)들의 교차로 정의된 화소영역들에는 화소(84)들이 형성된다. 이러한 표시패널(80)에는 정전압의 기준전압(Vref), 고전위 구동전압(VDD) 및 기저전압(GND)을 각각의 화소들(84)에 공급하기 위한 신호배선들이 형성된다.In this case, pixels 84 are formed in pixel areas defined by the intersection of the first and second scan lines S1 to Sn and E1 to En and the m data lines D1 to Dm in the display panel 80. do. The display panel 80 is provided with signal lines for supplying the reference voltage Vref, the high potential driving voltage VDD, and the ground voltage GND of the constant voltage to the pixels 84.

상기 데이터 구동부(82)는 타이밍 컨트롤러(81)로부터의 디지털 비디오 데이터(RGB)를 아날로그 감마보상전압으로 변환한다. 그리고, 상기 데이터 구동부(82)는 타이밍 컨트롤러(81)로부터의 제어신호(DDC)에 응답하여 아날로그 감마보상전압을 데이터전압으로써 데이터라인(D1 내지 Dm)들에 공급한다. 데이터전압은 제 1 스캔펄스에 동기되어 데이터라인(D1 내지 Dm)들에 공급된다.The data driver 82 converts digital video data RGB from the timing controller 81 into an analog gamma compensation voltage. The data driver 82 supplies the analog gamma compensation voltage as data voltages to the data lines D1 to Dm in response to the control signal DDC from the timing controller 81. The data voltage is supplied to the data lines D1 to Dm in synchronization with the first scan pulse.

상기 스캔 구동부(83)는 타이밍 컨트롤러(81)로부터의 제어신호(SDC)에 응답하여 제 1 스캔펄스를 제 1 스캔라인(S1 내지 Sn)들에 순차적으로 공급하고, 제 1 스캔펄스로부터 지연된 제 2 스캔펄스를 제 2 스캔라인(E1 내지 En)들에 순차적으로 공급한다. 상기 제 1 스캔펄스는 선택된 라인의 화소들에 데이터를 충전시키기 위한 시간을 지시하는데 비하여, 제 2 스캔펄스는 선택된 라인의 화소들에 포함된 구동 TFT의 특성을 회복시킴과 동시에 블랙 데이터의 삽입시간을 지시한다.The scan driver 83 sequentially supplies the first scan pulses to the first scan lines S1 to Sn in response to the control signal SDC from the timing controller 81, and delays the first scan pulses from the first scan pulses. 2 scan pulses are sequentially supplied to the second scan lines E1 to En. The first scan pulse indicates a time for charging data in the pixels of the selected line, whereas the second scan pulse restores the characteristics of the driving TFT included in the pixels of the selected line and simultaneously inserts black data. To indicate.

타이밍 컨트롤러(81)는 디지털 비디오 데이터(RGB)를 데이터 구동부(82)에 공급하고 수직, 수평 동기신호와 클럭신호 등을 이용하여 스캔 구동부(83)와 데이터 구동부(82)의 동작 타이밍을 제어하기 위한 제어신호(DDC, SDC)를 발생한다.The timing controller 81 supplies digital video data RGB to the data driver 82 and controls the operation timing of the scan driver 83 and the data driver 82 using vertical and horizontal synchronization signals and clock signals. Generate control signals (DDC, SDC).

이와 같이 상기 화소(84)들 각각은 유기발광다이오드, 3개의 TFT 및 1개의 스토리지 커패시터를 포함한다.As such, each of the pixels 84 includes an organic light emitting diode, three TFTs, and one storage capacitor.

이때, 본 발명의 경우에는 상기 박막 트랜지스터의 액티브층으로 이동도가 크고 기생용량이 작은 산화물 반도체, 예를 들어 비정질 아연 산화물(ZnO) 반도체를 이용하는 것을 특징으로 한다.In this case, an oxide semiconductor, for example, an amorphous zinc oxide (ZnO) semiconductor, having high mobility and low parasitic capacitance is used as an active layer of the thin film transistor.

또한, 본 발명에 따른 산화물 박막 트랜지스터는 액티브층 상부에 게이트전극과 소오스/드레인전극이 위치하는 코플라나 구조를 적용함에 따라 소오스/드레인전극 식각 시 산화물 반도체의 채널영역에 손상을 주지 않아 우수한 소자특성을 확보할 수 있는 것을 특징으로 한다.In addition, the oxide thin film transistor according to the present invention does not damage the channel region of the oxide semiconductor when the source / drain electrodes are etched by applying a coplanar structure in which the gate electrode and the source / drain electrodes are positioned on the active layer. Characterized in that can be secured.

도 4는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 레이아웃을 개략적으로 나타내는 평면도로써, 예를 들어 2개의 박막 트랜지스터가 연결된 화소부 박막 트랜지스터의 레이아웃을 나타내고 있다.4 is a plan view schematically illustrating a layout of a thin film transistor according to a first exemplary embodiment of the present invention. For example, FIG. 4 illustrates a layout of a pixel portion thin film transistor in which two thin film transistors are connected.

이때, 상기 도 4는 액티브층 상부에 게이트전극과 소오스/드레인전극이 위치하는 코플라나 구조의 화소부 박막 트랜지스터의 레이아웃 일부를 개략적으로 나타내고 있다.4 schematically illustrates a part of a layout of a pixel portion thin film transistor having a coplanar structure in which a gate electrode and a source / drain electrode are disposed on an active layer.

즉, 도면에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 코플라나 구조의 박막 트랜지스터는 소정의 기판 위에 형성된 버퍼층(미도시), 상기 버퍼층 위에 산화물 반도체로 형성된 액티브층(124), 게이트절연막(미도시)을 사이에 두고 상기 액티브층(124) 상부에 형성된 게이트전극(121a, 121b), 상기 게이트전극(121a, 121b) 위에 형성되며 상기 액티브층(124)의 소오스/드레인영역을 노출시키는 보호막(미도시) 및 콘택홀(140a, 140b, 140c)을 통해 상기 노출된 액티브층(124)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(122a,122b, 123a,123b)으로 이루어져 있다.That is, as shown in the figure, the thin film transistor having a coplanar structure according to the first embodiment of the present invention includes a buffer layer (not shown) formed on a predetermined substrate, an active layer 124 formed of an oxide semiconductor on the buffer layer, and a gate. The gate electrodes 121a and 121b formed on the active layer 124 and the gate electrodes 121a and 121b formed between the insulating layers (not shown) are exposed to expose source / drain regions of the active layer 124. Source / drain electrodes 122a, 122b, 123a, and 123b electrically connected to the source / drain regions of the exposed active layer 124 through a passivation layer (not shown) and contact holes 140a, 140b, and 140c. consist of.

상기 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 액티브층(124)의 왼쪽에서 오른쪽으로 차례대로 배치된 제 1 박막 트랜지스터(Ta)와 제 2 박막 트랜지스터(Tb)의 2개의 박막 트랜지스터로 구성된 경우를 예를 들고 있으나, 본 발명이 이에 한정되는 것은 아니며, 본 발명은 2개 이상의 박막 트랜지스터가 연결된 구조에서 적용 가능하다.The thin film transistor according to the first exemplary embodiment of the present invention is composed of two thin film transistors, a first thin film transistor Ta and a second thin film transistor Tb, which are sequentially disposed from the left to the right of the active layer 124. For example, the present invention is not limited thereto, and the present invention is applicable to a structure in which two or more thin film transistors are connected.

이때, 상기 제 1 박막 트랜지스터(Ta)는 액티브층(124), 제 1 게이트전극(121a), 제 1 소오스전극(122a) 및 제 1 드레인전극(123a)으로 구성되며, 상기 제 2 박막 트랜지스터(Tb)는 액티브층(124), 제 2 게이트전극(121b), 제 2 소오스전극(122b) 및 제 2 드레인전극(123b)으로 구성된다.In this case, the first thin film transistor Ta includes an active layer 124, a first gate electrode 121a, a first source electrode 122a, and a first drain electrode 123a. Tb is composed of an active layer 124, a second gate electrode 121b, a second source electrode 122b, and a second drain electrode 123b.

상기 제 1 박막 트랜지스터(Ta)와 제 2 박막 트랜지스터(Tb)에 공통되는 액티브층(124)은 직사각형 형태를 가지며, 제 1, 제 2 콘택홀(140a, 140b)을 통해 상기 액티브층(124)의 소오스/드레인영역과 제 1 소오스/드레인전극(122a, 123a)이 전기적으로 접속하는 한편, 제 2, 제 3 콘택홀(140b, 140c)을 통해 상기 액티브층(124) 소오스/드레인영역과 제 2 소오스/드레인전극(122b, 123b)이 전기적으로 접속하게 된다.The active layer 124 common to the first thin film transistor Ta and the second thin film transistor Tb has a rectangular shape, and the active layer 124 is formed through the first and second contact holes 140a and 140b. Source / drain regions of the first and second source / drain electrodes 122a and 123a are electrically connected to each other, while the source / drain regions and the active layer 124 are formed through the second and third contact holes 140b and 140c. The two source / drain electrodes 122b and 123b are electrically connected.

이때, 상기 산화물 반도체로 이루어진 액티브층(124)은 그 상부의 게이트전극(121a, 121b)과 게이트절연막의 패터닝 시 소정 영역이 노출되며, 그 노출된 영역은 플라즈마 처리 또는 열처리를 통해 그 저항이 감소되어 콘택영역인 소오스/드레인영역을 형성하게 된다.In this case, a predetermined region of the active layer 124 made of the oxide semiconductor is exposed during patterning of the gate electrodes 121a and 121b and the gate insulating layer thereon, and the exposed region of the active layer 124 decreases its resistance through plasma treatment or heat treatment. As a result, a source / drain region, which is a contact region, is formed.

여기서, 상기 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 비정질 아연 산화물 반도체를 이용하여 액티브층(124)을 형성함에 따라 높은 이동도와 정전류 테스트 조건을 만족하는 한편 균일한 특성이 확보되어 대면적 디스플레이에 적용 가능한 장점을 가지고 있다.Here, the thin film transistor according to the first embodiment of the present invention satisfies high mobility and constant current test conditions as well as uniform characteristics as the active layer 124 is formed using an amorphous zinc oxide semiconductor, thereby ensuring a large area display. Has the advantage that is applicable to.

상기 아연 산화물은 산소 함량에 따라 전도성, 반도체성 및 저항성의 3가지 성질을 모두 구현할 수 있는 물질로, 비정질 아연 산화물 반도체 물질을 액티브층(124)으로 적용한 산화물 박막 트랜지스터는 액정표시소자와 유기발광다이오드 표시소자를 포함하는 대면적 디스플레이에 적용될 수 있다.The zinc oxide is a material capable of realizing all three properties of conductivity, semiconductivity and resistance according to oxygen content. The oxide thin film transistor using an amorphous zinc oxide semiconductor material as the active layer 124 is a liquid crystal display device and an organic light emitting diode. It can be applied to a large area display including a display element.

또한, 최근 투명 전자회로에 엄청난 관심과 활동이 집중되고 있는데, 상기 비정질 아연 산화물 반도체 물질을 액티브층(124)으로 적용한 산화물 박막 트랜지스터는 높은 이동도와 작은 기생용량을 가지는 한편 저온에서 제작이 가능함에 따라 상기 투명 전자회로에 사용될 수 있는 장점이 있다.In addition, a tremendous interest and activity has recently been focused on transparent electronic circuits, and oxide thin film transistors using the amorphous zinc oxide semiconductor material as the active layer 124 have high mobility and small parasitic capacitance and can be manufactured at low temperatures. There is an advantage that can be used in the transparent electronic circuit.

이러한 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 상기 아연 산화물에 인듐(indium; In)과 갈륨(gallium; Ga)과 같은 중금속이 함유된 비정질 IGZO 반도체로 액티브층(124)을 형성할 수 있다.In the thin film transistor according to the first exemplary embodiment of the present invention, the active layer 124 may be formed of an amorphous IGZO semiconductor in which zinc oxide contains heavy metals such as indium (In) and gallium (Ga). .

상기 비정질 IGZO 반도체는 가시광선을 통과시킬 수 있어 투명하며, 또한 상기 비정질 IGZO 반도체로 제작된 산화물 박막 트랜지스터는 1 ~ 100cm2/Vs의 이동도를 가져 비정질 실리콘 박막 트랜지스터에 비해 높은 이동도 특성을 나타낸다.The amorphous IGZO semiconductor is transparent because it can transmit visible light and the oxide thin film transistor made of the amorphous IGZO semiconductor has a mobility of 1 to 100 cm 2 / Vs and exhibits a higher mobility characteristic than the amorphous silicon thin film transistor .

또한, 상기 비정질 IGZO 반도체로 제작된 산화물 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터와 비슷한 균일한 특성을 나타냄에 따라 부품 구조도 비정질 실리콘 박막 트랜지스터처럼 간단하며, 대면적 디스플레이에 적용할 수 있는 장점을 가지고 있다.In addition, since the oxide thin film transistor made of the amorphous IGZO semiconductor exhibits uniform characteristics similar to that of the amorphous silicon thin film transistor, the component structure is as simple as that of the amorphous silicon thin film transistor and has an advantage that it can be applied to a large area display.

이와 같은 특징을 가진 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 액티브층(124) 상부에 제 1, 제 2 게이트전극(121a, 121b)과 제 1, 제 2 소오스/드레인전극(122a,122b, 123a,123b)이 위치하는 코플라나 구조를 적용함에 따라 상기 제 1, 제 2 소오스/드레인전극(122a,122b, 123a,123b) 식각 시 산화물 반도체의 채널영역에 손상을 주지 않아 우수한 소자특성을 확보할 수 있는 특징을 가진다.In the thin film transistor according to the first exemplary embodiment of the present invention, the first and second gate electrodes 121a and 121b and the first and second source / drain electrodes 122a and 122b are disposed on the active layer 124. By applying the coplanar structure in which the 123a and 123b are positioned, the device region does not damage the channel region of the oxide semiconductor when the first and second source / drain electrodes 122a, 122b, 123a and 123b are etched. It has features that can be secured.

또한, 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 2개의 박막 트랜지스터가 연결되어 구성되도록 상기 제 1 박막 트랜지스터(Ta)의 제 1 드레인전극(123a)을 상기 제 2 박막 트랜지스터(Tb)의 제 2 소오스전극(122b)으로 이용하는 것을 특징으로 한다.In addition, the thin film transistor according to the first exemplary embodiment of the present invention may include the first drain electrode 123a of the first thin film transistor Ta so that the two thin film transistors are connected to each other. It is characterized in that it is used as the two source electrode (122b).

참고로, 도면부호 116a 및 116b는 각각 제 1 게이트라인 및 제 2 게이트라인을 나타낸다.For reference, reference numerals 116a and 116b denote first gate lines and second gate lines, respectively.

상기 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 게이트전극(121a, 121b)의 폭에 의해 박막 트랜지스터의 채널 길이가 결정되는 한편, 복수의 채널이 서로 평행하게 액티브층(124)에 의해 연결되는 것을 특징으로 한다. 또한, 각각의 박막 트랜지스터에 대한 소오스/드레인영역은 게이트전극(121a, 121b)에 의해 분리되게 된다.In the thin film transistor according to the first embodiment of the present invention, the channel length of the thin film transistor is determined by the widths of the gate electrodes 121a and 121b, and the plurality of channels are connected by the active layer 124 in parallel with each other. It is characterized by. In addition, the source / drain regions for each thin film transistor are separated by the gate electrodes 121a and 121b.

이와 같이 산화물 박막 트랜지스터의 경우에는 기존의 바텀 게이트(bottom gate) 구조의 단점을 개선하기 위해 탑 게이트(top gate)의 코플라나 구조를 적용할 수 있으나, 이 경우 게이트전극이 소오스전극과 드레인전극 사이에 위치하게 되어 박막 트랜지스터의 크기 감소에는 한계가 있다. 즉, 상기의 코플라나 구조는 게이트전극이 소오스전극 및 드레인전극과 오버랩 되지 않게 전극간의 이격이 필요로 한데, 제한된 공간에 복수의 박막 트랜지스터를 형성해야 할 경우 게이트전극의 돌출부(neck)가 차지하는 면적만큼 공간이 부족하게 된다.As described above, in the case of the oxide thin film transistor, a top gate coplanar structure may be applied to improve the disadvantage of the existing bottom gate structure. In this case, the gate electrode is disposed between the source electrode and the drain electrode. Since there is a limit to the size reduction of the thin film transistor. That is, the coplanar structure needs to be spaced apart from each other so that the gate electrode does not overlap with the source electrode and the drain electrode. When the plurality of thin film transistors must be formed in a limited space, the area occupied by the neck of the gate electrode is occupied. As much space is lacking.

이에 따라 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 게이트라인 내에 상기 게이트라인의 일부를 구성하도록 게이트전극을 형성하여 전술한 게이트전극의 돌출부를 형성하지 않는 한편, 지그재그(zigzag) 형태로 액티브층을 형성하여 상기 게이트라인 내에 채널을 형성함으로써 코플라나 구조의 박막 트랜지스터 레이아웃을 최적화할 수 있는데, 이를 다음의 도면을 참조하여 상세히 설명한다.Accordingly, the thin film transistor according to the second embodiment of the present invention does not form the protruding portion of the gate electrode by forming a gate electrode to form a part of the gate line in the gate line, and forms an active layer in a zigzag form. By forming a channel in the gate line to optimize the thin film transistor layout of the coplanar structure, which will be described in detail with reference to the following drawings.

도 5는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 레이아웃을 개략적으로 나타내는 평면도로써, 예를 들어 2개의 박막 트랜지스터가 연결된 화소부 박막 트랜지스터의 레이아웃을 나타내고 있다.5 is a plan view schematically illustrating a layout of a thin film transistor according to a second exemplary embodiment of the present invention. For example, FIG. 5 illustrates a layout of a pixel portion thin film transistor in which two thin film transistors are connected.

또한, 도 6은 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 레이아웃을 개략적으로 나타내는 단면도로써, 상기 도 5에 도시된 박막 트랜지스터의 A-A'선에 따른 단면을 예를 들어 나타내고 있다.6 is a cross-sectional view schematically illustrating a layout of a thin film transistor according to a second exemplary embodiment of the present invention, and illustrates a cross section taken along line AA ′ of the thin film transistor illustrated in FIG. 5.

이때, 상기 도 5 및 도 6에 도시된 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 전술한 본 발명의 제 1 실시예와 동일하게 액티브층 상부에 게이트전극과 소오스/드레인전극이 위치하는 코플라나 구조를 가지는 것을 특징으로 한다.In this case, in the thin film transistor according to the second embodiment of the present invention shown in FIGS. 5 and 6, a nose in which the gate electrode and the source / drain electrode are positioned on the active layer is the same as the first embodiment of the present invention. It has a planar structure.

상기 도면들을 참조하면, 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 소정의 기판(210) 위에 형성된 버퍼층(211), 상기 버퍼층(211) 위에 산화물 반도체로 형성된 액티브층(224), 게이트절연막(215a', 215a")을 사이에 두고 상기 액티브층(224) 상부에 형성된 게이트전극(221a, 221b), 상기 게이트전극(221a, 221b) 위에 형성되며 상기 액티브층(224)의 소오스/드레인영역을 노출시키는 보호막(215b) 및 콘택홀(240a, 240b, 240c)을 통해 상기 노출된 액티브층(224)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(222a,222b, 223a,223b)으로 이루어져 있다.Referring to the drawings, the thin film transistor according to the second embodiment of the present invention is a buffer layer 211 formed on a predetermined substrate 210, an active layer 224 formed of an oxide semiconductor on the buffer layer 211, a gate insulating film ( 215a ', 215a ") disposed between the gate electrodes 221a and 221b and the gate electrodes 221a and 221b formed on the active layer 224, and the source / drain regions of the active layer 224 are formed. Source / drain electrodes 222a, 222b, 223a, and 223b electrically connected to the source / drain regions of the exposed active layer 224 through the exposed protective film 215b and the contact holes 240a, 240b, and 240c. consist of.

상기 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 액티브층(224)을 따라 차례대로 배치된 제 1 박막 트랜지스터(Ta)와 제 2 박막 트랜지스터(Tb)의 2개의 박막 트랜지스터로 구성된 경우를 예를 들고 있으나, 본 발명이 이에 한정되는 것은 아니며, 본 발명은 2개 이상의 박막 트랜지스터가 연결된 구조에서 적용 가능하다.For example, the thin film transistor according to the second embodiment of the present invention may include two thin film transistors, a first thin film transistor Ta and a second thin film transistor Tb, which are sequentially disposed along the active layer 224. However, the present invention is not limited thereto, and the present invention is applicable to a structure in which two or more thin film transistors are connected.

이때, 상기 제 1 박막 트랜지스터(Ta)는 액티브층(224), 제 1 게이트전극(221a), 제 1 소오스전극(222a) 및 제 1 드레인전극(223a)으로 구성되며, 상기 제 2 박막 트랜지스터(Tb)는 액티브층(224), 제 2 게이트전극(221b), 제 2 소오스전극(222b) 및 제 2 드레인전극(223b)으로 구성된다.In this case, the first thin film transistor Ta includes the active layer 224, the first gate electrode 221a, the first source electrode 222a, and the first drain electrode 223a. Tb is composed of an active layer 224, a second gate electrode 221b, a second source electrode 222b, and a second drain electrode 223b.

상기 제 1 박막 트랜지스터(Ta)와 제 2 박막 트랜지스터(Tb)에 공통되는 액티브층(224)은 지그재그 형태를 가지며, 제 1, 제 2 콘택홀(240a, 240b)을 통해 상기 액티브층(224)의 소오스/드레인영역과 제 1 소오스/드레인전극(222a, 223a)이 전기적으로 접속하는 한편, 제 2, 제 3 콘택홀(240b, 240c)을 통해 상기 액티브층(224) 소오스/드레인영역과 제 2 소오스/드레인전극(222b, 223b)이 전기적으로 접속하게 된다.The active layer 224 common to the first thin film transistor Ta and the second thin film transistor Tb has a zigzag shape, and the active layer 224 is formed through the first and second contact holes 240a and 240b. The source / drain regions of the first and second source / drain electrodes 222a and 223a are electrically connected to each other, while the source / drain regions and the active layer 224 source / drain regions are formed through the second and third contact holes 240b and 240c. The two source / drain electrodes 222b and 223b are electrically connected.

이때, 상기 산화물 반도체로 이루어진 액티브층(224)은 그 상부의 게이트전극(221a, 221b)과 게이트절연막(215a', 215a")의 패터닝 시 소정 영역이 노출되며, 그 노출된 영역은 플라즈마 처리 또는 열처리를 통해 그 저항이 감소되어 콘택영역인 소오스/드레인영역을 형성하게 된다. 이때, 상기 액티브층(224)의 채널영역은 상기 액티브층(224)의 소오스영역과 드레인영역 사이, 즉 상기 게이트전극(221a, 221b)을 포함하는 게이트라인(216a, 216b) 하부의 노출되지 않은 산화물 반도체에 형성되게 된다.In this case, the active layer 224 made of the oxide semiconductor is exposed to a predetermined region during patterning of the gate electrodes 221a and 221b and the gate insulating layers 215a 'and 215a "thereon, and the exposed region is a plasma treatment or The resistance is reduced through heat treatment to form a source / drain region, which is a contact region, wherein the channel region of the active layer 224 is between the source region and the drain region of the active layer 224, that is, the gate electrode. It is formed on the unexposed oxide semiconductor under the gate line (216a, 216b) including (221a, 221b).

여기서, 상기 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 전술한 본 발명의 제 1 실시예와 동일하게 비정질 아연 산화물 반도체를 이용하여 액티브층(224)을 형성함에 따라 높은 이동도와 정전류 테스트 조건을 만족하는 한편 균일한 특성이 확보되어 대면적 디스플레이에 적용 가능한 장점을 가지고 있다.Herein, the thin film transistor according to the second embodiment of the present invention has a high mobility and a constant current test condition as the active layer 224 is formed using an amorphous zinc oxide semiconductor as in the first embodiment of the present invention. While satisfactory, uniform properties are secured, which has the advantage of being applicable to large area displays.

또한, 최근 투명 전자회로에 엄청난 관심과 활동이 집중되고 있는데, 상기 비정질 아연 산화물 반도체 물질을 액티브층(224)으로 적용한 산화물 박막 트랜지스터는 높은 이동도와 작은 기생용량을 가지는 한편 저온에서 제작이 가능함에 따라 상기 투명 전자회로에 사용될 수 있는 장점이 있다.In addition, in recent years, a tremendous interest and activity has been focused on transparent electronic circuits, and oxide thin film transistors using the amorphous zinc oxide semiconductor material as the active layer 224 have high mobility and small parasitic capacitance while being manufactured at low temperature. There is an advantage that can be used in the transparent electronic circuit.

이러한 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 상기 아연 산화물에 인듐과 갈륨과 같은 중금속이 함유된 비정질 IGZO 반도체로 액티브층(224)을 형성할 수 있다.In the thin film transistor according to the second embodiment of the present invention, the active layer 224 may be formed of an amorphous IGZO semiconductor containing zinc metal and heavy metals such as indium and gallium.

이와 같은 특징을 가진 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 전술한 본 발명의 제 1 실시예와 동일하게 액티브층(224) 상부에 제 1, 제 2 게이트전극(221a, 221b)과 제 1, 제 2 소오스/드레인전극(222a,222b, 223a,223b)이 위치하는 코플라나 구조를 적용함에 따라 제 1, 제 2 소오스/드레인전극(222a,222b, 223a,223b) 식각 시 산화물 반도체의 채널영역에 손상을 주지 않아 우수한 소자특성을 확보할 수 있는 특징을 가진다.The thin film transistor according to the second embodiment of the present invention having the above characteristics has the same characteristics as the first and second gate electrodes 221a and 221b on the active layer 224. When the first and second source / drain electrodes 222a, 222b, 223a, and 223b are etched by applying a coplanar structure in which the first and second source / drain electrodes 222a, 222b, 223a, and 223b are positioned, It does not damage the channel region and has the characteristics of ensuring excellent device characteristics.

또한, 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 2개의 박막 트랜지스터가 연결되어 구성되도록 상기 제 1 박막 트랜지스터(Ta)의 제 1 드레인전극(223a)을 상기 제 2 박막 트랜지스터(Tb)의 제 2 소오스전극(222b)으로 이용하는 것을 특징으로 한다.In addition, the thin film transistor according to the second exemplary embodiment of the present invention may include the first drain electrode 223a of the first thin film transistor Ta so that the two thin film transistors are connected to each other. It is characterized in that it is used as the two source electrode (222b).

그리고, 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 복수의 채널이 액티브층(224)에 의해 연결되는 것을 특징으로 한다.The thin film transistor according to the second embodiment of the present invention is characterized in that a plurality of channels are connected by the active layer 224.

특히, 상기 본 발명의 제 2 실시예에 따른 액티브층(224)은 상기 제 1, 제 2, 제 3 콘택홀(240a, 240b, 240c)이 형성되는 직사각형 형태의 제 1, 제 2, 제 3 영역 및 상기 제 1 영역과 제 2 영역 및 상기 제 2 영역과 제 3 영역을 각각 연결하는 "U"자 형태의 제 1, 제 2 연결부로 이루어지는 것을 특징으로 한다.In particular, in the active layer 224 according to the second embodiment of the present invention, the first, second and third rectangular shapes in which the first, second and third contact holes 240a, 240b and 240c are formed are provided. And a first and second connection portion having a “U” shape connecting the region, the first region and the second region, and the second region and the third region, respectively.

이때, 상기 "U"자 형태의 제 1, 제 2 연결부는 상기 게이트전극(221a, 221b)과 오버랩 되어 채널영역을 형성하되, 상기 게이트라인(216a, 216b) 내에 게이트라인(216a, 216b)의 일부를 구성하도록 형성된 상기 게이트전극(221a, 221b)과 오버랩 되어 채널영역을 형성하는 것을 특징으로 한다.In this case, the “U” shaped first and second connection portions overlap the gate electrodes 221a and 221b to form a channel region, and the gate lines 216a and 216b of the gate lines 216a and 216b are formed. The channel region may overlap with the gate electrodes 221a and 221b formed to form a portion.

이와 같이 상기 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 게이트라인(216a, 216b) 내에 상기 게이트라인(216a, 216b)의 일부를 구성하도록 게이트전극(221a, 221b)을 형성함에 따라 게이트전극(221a, 221b)의 돌출부가 형성되지 않으며, 또한 상기 소오스전극(222a, 222b)과 드레인전극(223a, 223b) 사이에 게이트전극(221a, 221b)이 위치하지 않게 된다. 그 결과 게이트전극(221a, 221b)의 돌출부가 제거된 만큼 공간적 이득이 생기며, 이 부분을 개구부나 스토리지 커패시터로 활용할 수 있어 고해상도에 유리하게 된다. 또한, 이러한 공간적 이득을 개구부나 스토리지 커패시터로 활용하지 않더라도 패턴간의 간격을 증가시켜줄 수 있어 이물에 의한 단선(short) 불량을 줄일 수 있게 된다.As described above, in the thin film transistor according to the second embodiment of the present invention, the gate electrodes 221a and 221b are formed in the gate lines 216a and 216b to form part of the gate lines 216a and 216b. Protrusions of 221a and 221b are not formed, and gate electrodes 221a and 221b are not positioned between the source electrodes 222a and 222b and the drain electrodes 223a and 223b. As a result, the spatial gain is generated as the protrusions of the gate electrodes 221a and 221b are removed, and this part can be used as an opening or a storage capacitor, which is advantageous for high resolution. In addition, even if the spatial gain is not used as an opening or a storage capacitor, the gap between patterns can be increased, thereby reducing short-circuit defects due to foreign materials.

이때, 상기 소오스전극(222a, 222b)과 드레인전극(223a, 223b) 사이의 이격 거리는 별도의 문제가 없는 한 포토마스크와 노광기의 최소 해상력에 의해 결정된다.In this case, the separation distance between the source electrodes 222a and 222b and the drain electrodes 223a and 223b is determined by the minimum resolution of the photomask and the exposure apparatus unless there is a problem.

이하, 상기와 같이 구성되는 본 발명의 실시예에 따른 액정표시장치의 제조방법을 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a liquid crystal display device according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 7a 내지 도 7d는 상기 도 5에 도시된 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조방법을 순차적으로 나타내는 평면도이다.7A to 7D are plan views sequentially illustrating a method of manufacturing a thin film transistor according to a second exemplary embodiment of the present invention illustrated in FIG. 5.

또한, 도 8a 내지 도 8d는 상기 도 6에 도시된 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조방법을 순차적으로 나타내는 단면도이다.8A to 8D are cross-sectional views sequentially illustrating a method of manufacturing a thin film transistor according to a second exemplary embodiment of the present invention illustrated in FIG. 6.

도 7a 및 도 8a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(210)에 산화물 반도체로 이루어진 액티브층(224)을 형성한다.As shown in FIGS. 7A and 8A, an active layer 224 made of an oxide semiconductor is formed on a substrate 210 made of a transparent insulating material such as glass.

이때, 상기 액티브층(224)은 상기 기판(210) 위에 소정의 산화물 반도체를 증착한 후, 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.In this case, the active layer 224 is formed by depositing a predetermined oxide semiconductor on the substrate 210 and then selectively patterning the same through a photolithography process (first mask process).

이때, 상기 산화물 반도체를 증착하기 전에 상기 기판(210) 위에 소정의 버퍼층(211)을 형성할 수 있다.In this case, a predetermined buffer layer 211 may be formed on the substrate 210 before the oxide semiconductor is deposited.

전술한 바와 같이 상기 산화물 반도체는 비정질 아연 산화물 반도체를 포함한다.As described above, the oxide semiconductor includes an amorphous zinc oxide semiconductor.

이때, 상기 비정질 아연 산화물 반도체, 특히 비정질 IGZO 반도체는 갈륨산화물(Ga2O3), 인듐산화물(In2O3) 및 아연산화물(ZnO)의 복합체 타겟을 이용하여 스퍼터링(sputtering) 방법에 의해 형성될 수 있으며, 이외에도 화학기상증착이나 원자증착(Atomic Layer Deposition; ALD) 등의 화학적 증착방법을 이용하는 것도 가능하다.In this case, the amorphous zinc oxide semiconductor, particularly the amorphous IGZO semiconductor is formed by a sputtering method using a composite target of gallium oxide (Ga 2 O 3 ), indium oxide (In 2 O 3 ) and zinc oxide (ZnO). In addition, it is also possible to use a chemical vapor deposition method such as chemical vapor deposition or atomic layer deposition (ALD).

상기 본 발명의 제 2 실시예에 따른 산화물 박막 트랜지스터에 적용되는 비정질 아연 산화물 반도체는 저온 증착이 가능하여, 플라스틱 기판, 소다라임 글라스 등의 저온 공정에 적용이 가능한 기판을 사용할 수 있다. 또한, 비정질 특성을 나타냄으로 인해 대면적 디스플레이용 기판의 사용이 가능하다.The amorphous zinc oxide semiconductor applied to the oxide thin film transistor according to the second embodiment of the present invention can be deposited at a low temperature, so that a substrate applicable to a low temperature process such as a plastic substrate and soda lime glass can be used. In addition, since it exhibits amorphous characteristics, it is possible to use a substrate for a large-area display.

전술한 바와 같이 상기 본 발명의 제 2 실시예에 따른 액티브층(224)은 제 1 박막 트랜지스터와 제 2 박막 트랜지스터에 공통되는 한편, 지그재그 형태를 가지는 것을 특징으로 한다.As described above, the active layer 224 according to the second embodiment of the present invention is common to the first thin film transistor and the second thin film transistor, and has a zigzag shape.

또한, 상기 액티브층(224)은 제 1, 제 2, 제 3 콘택홀이 형성되는 직사각형 형태의 제 1, 제 2, 제 3 영역(220a, 220b, 220c) 및 상기 제 1 영역(220a)과 제 2 영역(220b) 및 상기 제 2 영역(220b)과 제 3 영역(220c)을 각각 연결하는 "U"자 형태의 제 1, 제 2 연결부(224a, 224b)로 이루어지는 것을 특징으로 한다.In addition, the active layer 224 may include the first, second, and third regions 220a, 220b, 220c and the first region 220a having a rectangular shape in which first, second, and third contact holes are formed. The first and second connecting portions 224a and 224b having a “U” shape connecting the second region 220b and the second region 220b and the third region 220c may be formed.

다음으로, 도 7b 및 도 8b에 도시된 바와 같이, 상기 액티브층(224)이 형성된 기판(210) 위에 소정의 절연막과 제 1 도전막을 증착한 후, 포토리소그래피공정(제 2 마스크공정)을 통해 선택적으로 패터닝하여 상기 제 1 도전막으로 이루어진 게이트전극(221a, 221b)과 게이트라인(216a, 216b)을 형성한다.Next, as shown in FIGS. 7B and 8B, after depositing a predetermined insulating film and a first conductive film on the substrate 210 on which the active layer 224 is formed, a photolithography process (second mask process) is performed. By selectively patterning, gate electrodes 221a and 221b and gate lines 216a and 216b formed of the first conductive layer are formed.

이때, 상기 게이트전극(221a, 221b)은 상기 게이트라인(216a, 216b) 내에 게이트라인(216a, 216b)의 일부를 구성하도록 형성됨에 따라 전술한 본 발명의 제 1 실시예와 같은 돌출부를 포함하지 않으며, 또한 상기 절연막으로 이루어진 게이트절연막(215a', 215a")을 사이에 두고 상기 액티브층(224)의 제 1, 제 2 연결부(224a, 224b) 상부에 형성되게 된다. 즉, 상기 "U"자 형태의 제 1, 제 2 연결부(224a, 224b)는 게이트라인(216a, 216b) 내에 형성된 상기 게이트전극(221a, 221b)과 일부 오버랩 되며, 이와 같이 게이트전극(221a, 221b)과 오버랩 되어 노출되지 않는 액티브층(224)의 제 1, 제 2 연결부(224a, 224b)는 채널영역을 형성한다.In this case, the gate electrodes 221a and 221b are formed to form a part of the gate lines 216a and 216b in the gate lines 216a and 216b, so that the gate electrodes 221a and 221b do not include the same protruding portion as the first embodiment of the present invention. In addition, the gate insulating layers 215a 'and 215a "made of the insulating layer are interposed between the first and second connection portions 224a and 224b of the active layer 224. That is, the" U " The first and second connecting portions 224a and 224b in the shape of a rule overlap partially with the gate electrodes 221a and 221b formed in the gate lines 216a and 216b, and thus overlap with and expose the gate electrodes 221a and 221b. The first and second connectors 224a and 224b of the non-active layer 224 form a channel region.

상기 절연막은 실리콘질화막(SiNx), 실리콘산화막(SiOx)과 같은 무기절연막 또는 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드와 같은 고유전성 산화막으로 이루어질 수 있으며, 그 식각에는 산소 플라즈마 처리와 같은 건식식각을 이용하는 것을 특징으로 한다. 그리고, SiOx, HfOx 또는 AlOx와 같은 산화물계열로 절연막을 형성하는 경우 상기 절연막의 증착 전 표면처리 또는 열처리를 진행할 수 있다.The insulating film may be formed of an inorganic insulating film such as silicon nitride film (SiNx), silicon oxide film (SiOx), or a highly dielectric oxide film such as hafnium (Hf) oxide or aluminum oxide, and the etching may be performed by dry etching such as oxygen plasma treatment. It is characterized by using. When an insulating film is formed of an oxide series such as SiOx, HfOx, or AlOx, the surface treatment or heat treatment may be performed before the deposition of the insulating film.

이 경우 상기 게이트절연막(215a', 215a")을 패터닝하기 위해 산소 플라즈마 처리를 통해 상기 절연막을 식각할 때 노출된 액티브층(224)이 산소 플라즈마에 의해 저항이 감소되어 상기 액티브층(224)에 소정의 소오스/드레인영역을 형성하게 된다. 다만, 본 발명이 이에 한정되는 것은 아니며, 상기 게이트절연막(215a', 215a")을 패터닝한 후 산소 플라즈마와 같은 표면처리 또는 열처리를 통해 노출된 액티브층(224)의 저항을 변화시킬 수도 있다.In this case, when the insulating layer is etched through the oxygen plasma process to pattern the gate insulating layers 215a 'and 215a ", the resistance of the exposed active layer 224 is reduced by the oxygen plasma, thereby reducing the resistance of the gate insulating layers 215a' and 215a". However, the present invention is not limited thereto, and the active layer exposed through surface treatment or heat treatment such as oxygen plasma after patterning the gate insulating layers 215a 'and 215a "is formed. It is also possible to change the resistance of 224.

그리고, 상기 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 니켈(nickel; Ni), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo), 티타늄(titanium; Ti), 백금(platinum; Pt), 탄탈(tantalum; Ta) 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막은 인듐-틴-옥사이드(Indium Tin Oxide; ITO), 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투명한 도전물질을 사용할 수 있으며, 상기 도전물질이 2가지 이상 적층된 다층구조로 형성할 수도 있다.Al, Al, tungsten, copper, nickel, nickel, chromium, or chromium are used as the first conductive film. A low resistance opaque conductive material such as molybdenum (Mo), titanium (Ti), platinum (Pt), tantalum (Ta) The first conductive layer may be formed of a transparent conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), or the like. Layer structure.

다음으로, 도 7c 및 도 8c에 도시된 바와 같이, 상기 게이트전극(221a, 221b)과 게이트라인(216a, 216b)이 형성된 기판(210) 전면에 보호막(215b)을 증착한 후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 액티브층(224)의 제 1 영역(220a)과 제 2 영역(220b) 및 제 3 영역(220c)의 일부를 각각 노출시키는 제 1 콘택홀(240a)과 제 2 콘택홀(240b) 및 제 3 콘택홀(240c)을 형성한다.Next, as shown in FIGS. 7C and 8C, after the protective film 215b is deposited on the entire surface of the substrate 210 on which the gate electrodes 221a and 221b and the gate lines 216a and 216b are formed, a photolithography process is performed. A first contact hole exposing a portion of the first region 220a, the second region 220b, and the third region 220c of the active layer 224 by selectively patterning using a third mask process 240a, a second contact hole 240b, and a third contact hole 240c are formed.

다음으로, 도 7d 및 도 8d에 도시된 바와 같이, 상기 보호막(215b)이 형성된 기판(210) 전면에 제 2 도전막을 형성한다.Next, as shown in FIGS. 7D and 8D, a second conductive layer is formed on the entire surface of the substrate 210 on which the passivation layer 215b is formed.

이때, 상기 제 2 도전막은 소오스/드레인전극 및 데이터라인을 형성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 니켈, 크롬, 몰리브덴, 티타늄, 백금, 탄탈 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 2 도전막은 인듐-틴-옥사이드, 인듐-징크-옥사이드와 같은 투명한 도전물질을 사용할 수 있으며, 상기 도전물질이 2가지 이상 적층된 다층구조로 형성할 수도 있다.In this case, a low resistance opaque conductive material such as aluminum, aluminum alloy, tungsten, copper, nickel, chromium, molybdenum, titanium, platinum, tantalum, or the like may be used for forming the source / drain electrode and the data line. The second conductive layer may be formed of a transparent conductive material such as indium-tin-oxide or indium-zinc-oxide, or may have a multilayer structure in which two or more conductive materials are stacked.

그리고, 포토리소그래피공정(제 4 마스크공정)을 통해 상기 제 2 도전막을 선택적으로 패터닝함으로써 상기 제 1, 제 2, 제 3 콘택홀(240a, 240b, 240c)을 통해 상기 액티브층(224)의 소오스/드레인영역과 전기적으로 접속하는 제 1, 제 2 소오스/드레인전극(222a,222b, 223a,223b)을 형성하게 된다.The source of the active layer 224 is formed through the first, second and third contact holes 240a, 240b and 240c by selectively patterning the second conductive layer through a photolithography process (a fourth mask process). First and second source / drain electrodes 222a, 222b, 223a, and 223b electrically connected to the / drain regions are formed.

즉, 상기 제 1, 제 2 콘택홀(240a, 240b)을 통해 상기 액티브층(224)의 소오스/드레인영역과 제 1 소오스/드레인전극(222a, 223a)이 전기적으로 접속하는 한편, 상기 제 2, 제 3 콘택홀(240b, 240c)을 통해 상기 액티브층(224) 소오스/드레인영역과 제 2 소오스/드레인전극(222b, 223b)이 전기적으로 접속하게 된다.That is, the source / drain regions of the active layer 224 and the first source / drain electrodes 222a and 223a are electrically connected to each other through the first and second contact holes 240a and 240b. The source / drain regions of the active layer 224 and the second source / drain electrodes 222b and 223b are electrically connected to each other through the third contact holes 240b and 240c.

이와 같이 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 2개의 박막 트랜지스터가 연결되어 구성되도록 상기 제 1 박막 트랜지스터의 제 1 드레인전극(223a)을 상기 제 2 박막 트랜지스터의 제 2 소오스전극(222b)으로 이용하는 것을 특징으로 한다.As described above, in the thin film transistor according to the second embodiment of the present invention, the first drain electrode 223a of the first thin film transistor is connected to the second source electrode 222b of the second thin film transistor such that two thin film transistors are connected to each other. It is characterized by using as.

또한, 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 전술한 바와 같이 액티브층(224) 상부에 제 1, 제 2 게이트전극(221a, 221b)과 제 1, 제 2 소오스/드레인전극(222a,222b, 223a,223b)이 위치하는 코플라나 구조를 적용함에 따라 제 1, 제 2 소오스/드레인전극(222a,222b, 223a,223b) 식각 시 산화물 반도체의 채널영역에 손상을 주지 않아 우수한 소자특성을 확보할 수 있는 특징을 가진다.In addition, the thin film transistor according to the second exemplary embodiment of the present invention may include the first and second gate electrodes 221a and 221b and the first and second source / drain electrodes 222a and 221 on the active layer 224 as described above. By applying the coplanar structure in which the 222b, 223a, and 223b are positioned, the device region does not damage the channel region of the oxide semiconductor when the first and second source / drain electrodes 222a, 222b, 223a, and 223b are etched. It has features that can be secured.

또한, 상기 제 1, 제 2 소오스전극(222a, 222b)과 제 1, 제 2 드레인전극(223a, 223b) 사이에 제 1, 제 2 게이트전극(221a, 221b)이 위치하지 않게 된다. 그 결과 제 1, 제 2 게이트전극(221a, 221b)의 돌출부가 제거된 만큼 공간적 이득이 생기며, 이 부분을 개구부나 스토리지 커패시터로 활용할 수 있어 고해상도에 유리하게 된다. 또한, 이러한 공간적 이득을 개구부나 스토리지 커패시터로 활용하지 않더라도 패턴간의 간격을 증가시켜줄 수 있어 이물에 의한 단선 불량을 줄일 수 있게 된다.In addition, the first and second gate electrodes 221a and 221b are not positioned between the first and second source electrodes 222a and 222b and the first and second drain electrodes 223a and 223b. As a result, spatial gain is generated as the protrusions of the first and second gate electrodes 221a and 221b are removed, and this part can be used as an opening or a storage capacitor, which is advantageous for high resolution. In addition, even if the spatial gain is not used as an opening or a storage capacitor, the distance between patterns can be increased, thereby reducing the disconnection defect caused by foreign matter.

이때, 상기 제 1, 제 2 소오스전극(222a, 222b)과 제 1, 제 2 드레인전극(223a, 223b) 사이의 이격 거리는 별도의 문제가 없는 한 포토마스크와 노광기의 최소 해상력에 의해 결정된다.In this case, the separation distance between the first and second source electrodes 222a and 222b and the first and second drain electrodes 223a and 223b is determined by the minimum resolution of the photomask and the exposure apparatus unless there is a problem.

다음으로, 도면에 도시하지 않았지만, 상기 제 1, 제 2 소오스/드레인전극(222a,222b, 223a,223b) 및 데이터라인이 형성된 기판(210) 위에는 소정의 보호막이 형성될 수 있다.Next, although not shown, a predetermined passivation layer may be formed on the substrate 210 on which the first and second source / drain electrodes 222a, 222b, 223a, and 223b and the data line are formed.

그리고, 상기 보호막이 형성된 기판(210) 위에는 화소전극과 연결전극이 형성될 수 있다. 이들은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드 등의 투명한 도전물질이나 알루미늄, 은 또는 그 합금 등의 반사성 도전물질로 이루어질 수 있다.The pixel electrode and the connection electrode may be formed on the substrate 210 on which the passivation layer is formed. They may be made of a transparent conductive material such as indium-tin-oxide or indium-zinc-oxide, or a reflective conductive material such as aluminum, silver or an alloy thereof.

상기 화소전극이 형성된 기판(210) 위에는 격벽이 형성될 수 있다. 이때, 상기 격벽은 화소전극 가장자리 주변을 둑처럼 둘러싸서 개구부를 정의하며 유기 절연물질 또는 무기 절연물질로 만들어질 수 있다.A partition wall may be formed on the substrate 210 on which the pixel electrode is formed. In this case, the barrier rib may surround the edge of the pixel electrode like a bank to define an opening and may be made of an organic insulating material or an inorganic insulating material.

그리고, 상기 기판(210) 위에는 유기 화합물층이 형성될 수 있다.An organic compound layer may be formed on the substrate 210.

이때, 상기 유기 화합물층은 빛을 내는 발광층 외에 발광층의 발광 효율을 향상하기 위한 부대층을 포함하는 다층 구조를 가질 수 있다. 상기 부대층에는 전자와 정공의 균형을 맞추기 위한 전자수송층과 정공수송층 및 전자와 정공의 주입을 강화하기 위한 전자주입층과 정공주입층 등이 있다.In this case, the organic compound layer may have a multilayer structure including an auxiliary layer for improving the light emitting efficiency of the light emitting layer in addition to the light emitting layer for emitting light. The sub-layer includes an electron transport layer and a hole transport layer for balancing electrons and holes, and an electron injection layer and a hole injection layer for enhancing injection of electrons and holes.

다음으로, 상기 유기 화합물층 위에는 음극인 공통전극이 형성될 수 있다. 이때, 상기 공통전극은 공통 전압을 인가 받으며, 칼슘, 바륨, 마그네슘, 알루미늄, 은 등을 포함하는 반사성 도전물질 또는 ITO, IZO 등의 투명한 도전물질로 이루어질 수 있다.Next, a common electrode, which is a cathode, may be formed on the organic compound layer. At this time, the common electrode may be formed of a reflective conductive material including calcium, barium, magnesium, aluminum, silver or the like or a transparent conductive material such as ITO or IZO.

상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.While a great many are described in the foregoing description, it should be construed as an example of preferred embodiments rather than limiting the scope of the invention. Therefore, the invention should not be construed as limited to the embodiments described, but should be determined by equivalents to the appended claims and the claims.

121a,221a, 121b,221b : 게이트전극
122a,222a, 122b,222b : 소오스전극
123a,223a, 123b,223b : 드레인전극
124,224 : 액티브층
140a,240a, 140b,240b, 140c,240c : 콘택홀121a, 221a, 121b, 221b: gate electrode
122a, 222a, 122b, 222b: source electrode
123a, 223a, 123b, 223b: drain electrode
124,224: active layer
140a, 240a, 140b, 240b, 140c, 240c: contact hole

Claims (12)

복수의 게이트라인과 데이터라인이 교차하여 복수의 화소를 정의하며, 상기 화소 내에 2개 이상의 박막 트랜지스터가 구비되는 유기발광다이오드 표시소자에 있어,
기판 위에 산화물 반도체로 형성되며, 지그재그 형태를 가지는 액티브층;
게이트절연막을 사이에 두고 상기 액티브층의 채널영역 위에 형성되되, 상기 게이트라인 내에 포함되어 상기 게이트라인을 구성하는 게이트전극;
상기 게이트전극이 형성된 기판 위에 형성되며, 상기 액티브층의 소오스/드레인영역을 노출시키는 복수의 콘택홀을 포함하는 보호막; 및
상기 복수의 콘택홀을 통해 상기 노출된 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 포함하는 유기발광다이오드 표시소자.In an organic light emitting diode display device in which a plurality of gate lines and data lines intersect to define a plurality of pixels, and two or more thin film transistors are provided in the pixels.
An active layer formed of an oxide semiconductor on the substrate and having a zigzag shape;
A gate electrode formed on the channel region of the active layer with a gate insulating layer interposed therebetween and included in the gate line to form the gate line;
A passivation layer formed on the substrate on which the gate electrode is formed and including a plurality of contact holes exposing source / drain regions of the active layer; And
And a source / drain electrode electrically connected to the source / drain regions of the exposed active layer through the plurality of contact holes. 제 1 항에 있어서, 상기 액티브층은 비정질 아연 산화물 반도체로 이루어진 것을 특징으로 하는 유기발광다이오드 표시소자.The organic light emitting diode display device of claim 1, wherein the active layer is formed of an amorphous zinc oxide semiconductor. 제 1 항에 있어서, 2개의 박막 트랜지스터가 연결되어 구성되는 경우, 제 1 박막 트랜지스터의 제 1 드레인전극을 제 2 박막 트랜지스터의 제 2 소오스전극으로 이용하는 것을 특징으로 하는 유기발광다이오드 표시소자.The organic light emitting diode display device according to claim 1, wherein when the two thin film transistors are connected to each other, the first drain electrode of the first thin film transistor is used as the second source electrode of the second thin film transistor. 제 3 항에 있어서, 상기 복수의 콘택홀은 제 1, 제 2, 제 3 콘택홀을 포함하며, 상기 제 1, 제 2 콘택홀을 통해 상기 액티브층의 소오스/드레인영역과 제 1 소오스/드레인전극이 전기적으로 접속하는 한편, 상기 제 2, 제 3 콘택홀을 통해 상기 액티브층 소오스/드레인영역과 제 2 소오스/드레인전극이 전기적으로 접속하는 것을 특징으로 하는 유기발광다이오드 표시소자.The method of claim 3, wherein the plurality of contact holes include first, second and third contact holes, and the source / drain regions and the first source / drain regions of the active layer are formed through the first and second contact holes. And an electrode is electrically connected to each other, and the active layer source / drain region and the second source / drain electrode are electrically connected to each other through the second and third contact holes. 제 4 항에 있어서, 상기 액티브층은 상기 제 1, 제 2, 제 3 콘택홀이 형성되는 직사각형 형태의 제 1, 제 2, 제 3 영역 및 상기 제 1 영역과 제 2 영역 및 상기 제 2 영역과 제 3 영역을 각각 연결하는 "U"자 형태의 제 1, 제 2 연결부로 이루어지는 것을 특징으로 하는 유기발광다이오드 표시소자.5. The active layer of claim 4, wherein the active layer comprises first, second, third, and first, second, and third regions of a rectangular shape in which the first, second, and third contact holes are formed. An organic light emitting diode display device comprising: first and second connecting portions having a “U” shape connecting the first and third regions, respectively. 제 5 항에 있어서, 상기 "U"자 형태의 제 1, 제 2 연결부는 상기 게이트전극과 오버랩 되어 채널영역을 구성하는 것을 특징으로 하는 유기발광다이오드 표시소자.The organic light emitting diode display device of claim 5, wherein the first and second connection portions having a “U” shape overlap the gate electrode to form a channel region. 제 1 항에 있어서, 상기 소오스전극과 드레인전극 사이에는 게이트전극이 위치하지 않으며, 상기 소오스전극과 드레인전극 사이의 이격 거리는 포토마스크와 노광기의 최소 해상력에 의해 결정되는 것을 특징으로 하는 유기발광다이오드 표시소자.The organic light emitting diode display of claim 1, wherein a gate electrode is not disposed between the source electrode and the drain electrode, and a separation distance between the source electrode and the drain electrode is determined by a minimum resolution of the photomask and the exposure machine. device. 기판 위에 산화물 반도체로 지그재그 형태를 가지는 액티브층을 형성하는 단계;
게이트절연막을 사이에 두고 상기 액티브층의 채널영역 위에 형성하되, 게이트라인 내에 포함되어 상기 게이트라인을 구성하도록 게이트전극을 형성하는 단계;
상기 게이트전극이 형성된 기판 위에 형성되며, 상기 액티브층의 소오스/드레인영역을 노출시키는 복수의 콘택홀을 포함하는 보호막을 형성하는 단계; 및
상기 복수의 콘택홀을 통해 상기 노출된 액티브층의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계를 포함하는 유기발광다이오드 표시소자의 제조방법.Forming an active layer having a zigzag shape with an oxide semiconductor on the substrate;
Forming a gate electrode on the channel region of the active layer with a gate insulating film interposed therebetween, the gate electrode being included in the gate line to form the gate line;
Forming a passivation layer formed on the substrate on which the gate electrode is formed and including a plurality of contact holes exposing source / drain regions of the active layer; And
Forming a source / drain electrode electrically connected to the exposed source / drain regions of the exposed active layer through the plurality of contact holes. 제 8 항에 있어서, 2개의 박막 트랜지스터가 연결되어 구성되는 경우, 제 1 박막 트랜지스터의 제 1 드레인전극을 제 2 박막 트랜지스터의 제 2 소오스전극으로 이용하는 것을 특징으로 하는 유기발광다이오드 표시소자의 제조방법.The method of claim 8, wherein when the two thin film transistors are connected to each other, the first drain electrode of the first thin film transistor is used as the second source electrode of the second thin film transistor. . 제 9 항에 있어서, 상기 복수의 콘택홀은 제 1, 제 2, 제 3 콘택홀을 포함하며, 상기 제 1, 제 2 콘택홀을 통해 상기 액티브층의 소오스/드레인영역과 제 1 소오스/드레인전극이 전기적으로 접속하는 한편, 상기 제 2, 제 3 콘택홀을 통해 상기 액티브층 소오스/드레인영역과 제 2 소오스/드레인전극이 전기적으로 접속하는 것을 특징으로 하는 유기발광다이오드 표시소자의 제조방법.The method of claim 9, wherein the plurality of contact holes include first, second, and third contact holes, and the source / drain regions and the first source / drain regions of the active layer are formed through the first and second contact holes. An electrode is electrically connected to each other, and the active layer source / drain region and the second source / drain electrode are electrically connected to each other through the second and third contact holes. 제 10 항에 있어서, 상기 액티브층은 상기 제 1, 제 2, 제 3 콘택홀이 형성되는 직사각형 형태의 제 1, 제 2, 제 3 영역 및 상기 제 1 영역과 제 2 영역 및 상기 제 2 영역과 제 3 영역을 각각 연결하는 "U"자 형태의 제 1, 제 2 연결부로 이루어지는 것을 특징으로 하는 유기발광다이오드 표시소자의 제조방법.The method of claim 10, wherein the active layer comprises first, second and third regions of a rectangular shape in which the first, second and third contact holes are formed, and the first and second regions and the second region. A method of manufacturing an organic light emitting diode display device comprising: first and second connecting portions having a "U" shape connecting the first and third regions, respectively. 제 11 항에 있어서, 상기 "U"자 형태의 제 1, 제 2 연결부는 상기 게이트전극과 오버랩 되어 채널영역을 구성하는 것을 특징으로 하는 유기발광다이오드 표시소자의 제조방법.The method of claim 11, wherein the first and second connection portions having a “U” shape overlap with the gate electrode to form a channel region.
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