KR20140009904A - 박막 트랜지스터 장치의 제조 방법, 박막 트랜지스터 장치 및 표시 장치 - Google Patents

박막 트랜지스터 장치의 제조 방법, 박막 트랜지스터 장치 및 표시 장치 Download PDF

Info

Publication number
KR20140009904A
KR20140009904A KR1020127000343A KR20127000343A KR20140009904A KR 20140009904 A KR20140009904 A KR 20140009904A KR 1020127000343 A KR1020127000343 A KR 1020127000343A KR 20127000343 A KR20127000343 A KR 20127000343A KR 20140009904 A KR20140009904 A KR 20140009904A
Authority
KR
South Korea
Prior art keywords
layer
film thickness
region
amorphous silicon
silicon layer
Prior art date
Application number
KR1020127000343A
Other languages
English (en)
Inventor
유타 스가와라
Original Assignee
파나소닉 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 파나소닉 주식회사 filed Critical 파나소닉 주식회사
Publication of KR20140009904A publication Critical patent/KR20140009904A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691—Scanning of a beam

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Abstract

가시광 영역의 파장의 레이저를 이용하여, 결정성이 안정된 결정 실리콘막을 형성하는 박막 트랜지스터의 제조 방법은, 기판 상에 복수의 게이트 전극을 형성하는 공정(S11)과, 복수의 게이트 전극 상에 질화실리콘층을 형성하는 공정과, 질화실리콘층 상에 산화실리콘층을 적층하는 공정(S12)과, 산화 실리콘층 상에 비정질성 실리콘층을 형성하는 공정(S13)과, 소정의 레이저 광을 이용하여 비정질성 실리콘층을 결정화시켜 결정성 실리콘층을 생성하는 공정(S14)과, 복수의 게이트 전극의 각각에 대응하는 상기 결정성 실리콘층 상의 영역에 소스 전극 및 드레인 전극을 형성하는 공정(S18)을 포함하고, 상기 산화실리콘층의 막 두께, 질화실리콘층의 막 두께, 비정질성 실리콘층의 막 두께는, 소정의 조건식을 만족하도록 형성된다.

Description

박막 트랜지스터 장치의 제조 방법, 박막 트랜지스터 장치 및 표시 장치{METHOD OF MANUFACTURING THIN FILM TRANSISTOR DEVICE, THIN FILM TRANSISTOR DEVICE AND DISPLAY DEVICE}
본 발명은 박막 트랜지스터 장치의 제조 방법, 박막 트랜지스터 장치 및 표시 장치에 관한 것이다.
예를 들면, 액정 패널 또는 유기 EL 패널을 구성하는 박막 트랜지스터(TFT；Thin Film Transistor)가 있다. 박막 트랜지스터의 채널부는, 비정질 실리콘인 a―Si 또는 결정질로 다결정 실리콘인 Poly－Si로 형성되어 있다. 박막 트랜지스터의 채널부의 결정질 실리콘층(Poly－Si층)은, 일반적으로, 비정질 실리콘층(a－Si층)을 형성 후, 그 비정질 실리콘층에 예를 들면 엑시머 등의 레이저 광을 조사하여 순간적으로 온도를 상승시켜 결정화함으로써, 형성된다.
또한, 박막 트랜지스터의 구조로는, 게이트 메탈이 채널부의 x－Si(x는, a 또는 Poly)로부터 봐서 기판측에 배치되어 있는 보텀 게이트 구조와, 게이트 메탈 및 소스·드레인 메탈이 채널부의 x－Si로부터 봐서 기판과 반대 방향으로 배치되어 있는 탑 게이트 구조가 존재한다. 보텀 게이트 구조는, 비정질 실리콘층으로 형성된 채널부를 가지는 a－Si TFT로 주로 이용되고 있고, 탑 게이트 구조는, 결정질 실리콘층으로 형성된 채널부를 가지는 Poly－Si TFT에 주로 이용되고 있다. 또한, 대면적의 표시 장치에 이용되는 액정 패널 또는 유기 EL 패널을 구성하는 박막 트랜지스터의 구조로는, 보텀 게이트 구조가 일반적이다.
또한, 보텀 게이트 구조로 Poly－Si TFT가 이용되는 경우도 존재하고, 그 경우에는, 제작 비용이 억제된다는 장점을 가지고 있다. 이러한 보텀 게이트 구조의 Poly－Si TFT에서는, 비정질 실리콘층에 레이저가 조사되어 결정화됨으로써 결정질 실리콘층이 형성된다. 이 수법(레이저 어닐링 결정화법)에서는, 레이저 광 조사에 의거하는 열로 비정질 실리콘층을 결정화시킨다.
그러나, 유기 EL 패널을 구성하는 박막 트랜지스터에는, 특히 균일한 특성이 요구되지만, 상기의 레이저 어닐링 결정화법을 보텀 게이트 구조의 박막 트랜지스터의 제조에 적용한 경우에는 문제가 발생한다. 구체적으로는, 보텀 게이트 구조의 박막 트랜지스터에서는, 실리콘이나 절연막에 비하여 높은 열 전도율의 금속 재료로 게이트 전극이 먼저 형성되고, 그 후에 절연층 및 비정질 실리콘층이 형성된다. 이 때문에, 레이저 어닐링 결정화법에 의해 보텀 게이트 구조의 비정질 실리콘층에 레이저 광을 조사하여 결정화를 행할 때는, 비정질 실리콘층의 결정화에 요구되는 열이 게이트 전극에 의해 흡수, 전파되어 버려, 비정질 실리콘층이 충분히 결정화되지 않아 결정성의 저하나 불균일화가 생겨버리는 문제가 있다.
이에 대하여, 게이트 전극의 근접 영역 즉 채널 근방에, 더미 게이트 패턴을 배치시킴으로써, 게이트 전극 및 더미 게이트 패턴 상방에 있는 비정질 실리콘층에 있어서의 각각의 열 용량의 차를 저감시키는 방법이 개시되어 있다(예를 들면, 특허 문헌 1). 또한, 레이저 광의 스캔 상류측에 게이트 전극을 신장시킴으로써, 신장시킨 게이트 전극 부분의 프리어닐링 효과를 이용하여, 레이저 광이 박막 트랜지스터의 채널 영역에 도달하기 전에, 게이트 전극을 열적으로 포화시켜, 게이트 전극에 의한 실리콘 박막에 있어서 발생한 열의 흡수를 경감시키는 방법이 개시되어 있다(예를 들면 특허 문헌 2).
일본국 특허 공개 평10－242052호 공보 일본국 특허 공개 2007－035964호 공보
그러나, 상기 종래의 방법에서는, 다음에 기술하는 것과 같은 과제가 있다. 즉, 특허 문헌 1 및 문헌 2에 개시된 방법에서는, 게이트 전극 상방의 실리콘 박막에 레이저 광이 도달하기 전에 게이트 전극을 열적으로 포화시키는 수단으로서, 게이트 전극 주변, 및 게이트 전극에 접촉하여 전극 재료를 배치한다. 이 때문에, 보텀 게이트 구조의 박막 트랜지스터를 이용하여 보다 고정밀의 표시 장치를 제작하는 경우에는, 게이트 전극 패턴을 조밀하게 배치하는 것이 곤란하게 된다는 과제가 있다. 또한, 상기 특허 문헌 2에 개시된 방법에서는, 스캔 방향에 대하여 박막 트랜지스터의 채널 방향이 항상 평행하게 되도록 박막 트랜지스터를 배치해야 한다는 제약이 생긴다. 이는, 표시 장치의 화소 내의 회로 패턴의 설계의 자유도를 현저하고 저감시켜 버리기 때문에, 보다 고정밀한 표시 장치의 제작을 하는 경우에는, 심각한 과제가 된다.
또한, 레이저 어닐링 결정화법을 가시광 영역의 고체 레이저의 스캔에 의해 행하는 경우, 엑시머 레이저의 스캔에 의해 행하는 경우와는 다른 문제가 발생한다. 구체적으로는, 레이저 어닐링 결정화법을 가시광 영역의 고체 레이저의 스캔에 의해 행하면, 비정질 실리콘층에 있어서의 열 확산 길이가 보다 커지므로, 게이트 전극에 의한 열 전도의 영향이 보다 현저하게 되어, 결정화가 불충분해진다. 이를, 도 1을 이용하여 설명한다. 도 1은, 레이저 어닐링 결정화법을 가시광 영역의 고체 레이저의 스캔에 의해 행한 경우의 결정 얼룩을 나타내는 도면이다.
도 1의 우측 도면에 나타내는 바와 같이, 결정 얼룩은, 스캔의 상류측(도면 중의 우측 방향)에 발생해 있는 것을 알 수 있다. 여기서, 도 1의 좌측 도면은, 도 1의 우측 도면의 복수의 게이트 메탈 중 1개의 게이트 메탈 상의 비정질 실리콘에 대한 결정화율을 나타내는 도면이다. 도 1의 좌측 도면에 있어서, 예를 들면 결정화율 80%란, 입경 30㎚∼40㎚의 결정질 실리콘인 것을 나타내고 있고, 예를 들면 결정화율 40%란, 입경 10㎚∼20㎚의 결정질 실리콘인 것을 나타내고 있다. 따라서, 도 1의 좌측 도면에 나타내는 바와 같이, 결정화가 불충분(균일하지 않다)한 경우에 결정 얼룩이 발생하는 것을 알 수 있다. 이와 같이, 레이저 어닐링 결정화법을 가시광 영역의 고체 레이저의 스캔에 의해 행하는 경우, 결정화가 불충분하게 되므로, 이를 이용한 박막 트랜지스터의 특성의 열화, 개개의 트랜지스터의 특성의 불균일화를 일으켜 버리는 문제가 있다.
본 발명은, 상기의 문제점을 감안하여 이루어진 것으로, 가시광 영역의 파장의 레이저를 이용하여, 결정성이 안정된 결정 실리콘막을 형성할 수 있는 박막 트랜지스터 장치의 제조 방법, 박막 트랜지스터 장치, 이를 이용한 표시 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 일양태에 관련된 박막 트랜지스터 장치의 제조 방법은, 기판을 준비하는 제1 공정과, 상기 기판 상에 복수의 게이트 전극을 형성하는 제2 공정과, 상기 복수의 게이트 전극 상에 질화규소층을 형성하는 제3 공정과, 상기 질화규소층 상에 산화규소층을 적층하는 제4 공정과, 상기 산화규소층 상에 비정질 실리콘층을 형성하는 제5 공정과, 파장이 405㎚ 이상 488㎚ 이하인 소정의 레이저를 상기 기판에 대하여 일정한 방향으로 상대 이동시켜, 상기 소정의 레이저로부터 조사되는 레이저 광을 이용하여 상기 비정질성 실리콘층을 결정화시켜 결정성 실리콘층을 생성하는 제6 공정과, 상기 복수의 게이트 전극의 각각에 대응하는 상기 결정성 실리콘층 상의 영역에 소스 전극 및 드레인 전극을 형성하는 제7 공정을 포함하고, 상기 비정질성 실리콘층의 막 두께에 상기 비정질성 실리콘층의 굴절률을 적산한 값인 상기 비정질성 실리콘층의 광학 막 두께를, 상기 레이저 광의 파장으로 제산한 값을 X로 하고, 상기 산화규소층의 막 두께에 상기 산화규소층의 굴절률을 적산한 값인 상기 산화규소층의 광학 막 두께와, 상기 질화규소층의 막 두께에 상기 질화규소층의 굴절률을 적산한 값인 상기 질화규소층의 광학 막 두께를 합산하고, 또한, 이 합산에 의해 얻어진 값을 상기 산화규소층의 굴절률로 제산한 값을, 상기 산화규소층 환산 광학 막 두께로 한 경우에 있어서, 상기 산화규소층 환산 광학 막 두께를 상기 레이저 광의 파장으로 제산한 값을 Y로 하고, 또한, 상기 비정질성 실리콘층의 밀도를 ρSi, 비열을 cSi로 하고, 상기 게이트 전극의 막 두께를 dG, 밀도를 ρG, 비열을 cG로 하고, 상기 게이트 전극의 상방의 실리콘층과 상기 게이트 전극의 상방에 없는 실리콘층의, 상기 레이저 광에 대한 각각의 광 흡수율이 동일할 때의 상기 게이트 전극의 흡수율의 최대치를 AG로 하고, (AG/dG)×(ρSi×cSi)/(ρG×cG)의 식으로 산출되는 값을 ΔA'로 두었을 때, 상기 산화규소층의 막 두께, 상기 질화규소층의 막 두께, 및 상기 비정질성 실리콘층의 막 두께는, 하기의 식 1)부터 식 6)에 의해 구획되는 범위에 속하는 상기 X, 및 상기 Y를 만족시킨다. 여기서, 식 1) Y≥0.264＋14.444×ΔA', 식 2) X≤0.729－67.777×ΔA', 식 3) Y≤－0.388X＋0.584－21.124×ΔA', 식 4) Y≤0.427－28.519×ΔA', 식 5) X≥O.344＋32.963×ΔA', 식 6) Y≥－0.388X＋0.457＋21.412×ΔA'이다.
본 발명에 의하면, 가시광 영역의 파장의 레이저를 이용하여, 결정성이 안정된 결정 실리콘막을 형성할 수 있는 박막 트랜지스터 장치의 제조 방법, 박막 트랜지스터, 이를 이용한 표시 장치를 실현할 수 있다. 구체적으로는, 상기 실리콘 박막 및, 게이트 절연층을, 각각의 막 두께가 소정의 조건을 만족하도록 형성함으로써, 예를 들면, 게이트 전극의 패턴 형상 등, 특히 박막 트랜지스터 장치의 구조에 변경을 가하지 않고, 가시광 영역의 파장의 레이저를 이용하여, 결정성이 안정된 결정 실리콘층을 형성할 수 있는 박막 트랜지스터 장치의 제조 방법, 박막 트랜지스터 장치, 이를 이용한 표시 장치를 실현할 수 있다.
도 1은 레이저 어닐링 결정화법을 가시광 영역의 고체 레이저의 스캔에 의해 행한 경우의 결정 얼룩을 나타내는 도면이다.
도 2는 본 발명의 실시의 형태에 관련된 표시 장치를 구성하는 박막 트랜지스터의 구조를 나타내는 단면도이다.
도 3은 본 발명의 실시의 형태에 관련된 표시 장치의 등가 회로를 나타내는 도면이다.
도 4는 본 발명의 실시의 형태에 관련된 표시 장치의 박막 트랜지스터의 제조 공정을 나타내는 플로우차트이다.
도 5a는 본 발명의 실시의 형태에 관련된 표시 장치의 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 5b는 본 발명의 실시의 형태에 관련된 표시 장치의 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 5c는 본 발명의 실시의 형태에 관련된 표시 장치의 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 5d는 본 발명의 실시의 형태에 관련된 표시 장치의 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 5e는 본 발명의 실시의 형태에 관련된 표시 장치의 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 5f는 본 발명의 실시의 형태에 관련된 표시 장치의 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 5g는 본 발명의 실시의 형태에 관련된 표시 장치의 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 5h는 본 발명의 실시의 형태에 관련된 표시 장치의 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 5i는 본 발명의 실시의 형태에 관련된 표시 장치의 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 5j는 본 발명의 실시의 형태에 관련된 표시 장치의 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 6은 도 4의 S14에 있어서의 레이저 어닐링을 모식적으로 나타낸 도면이다.
도 7a는 진폭 투과율 및 진폭 투과율의 계산 방법을 설명하기 위한 도면이다.
도 7b는 진폭 투과율 및 진폭 투과율의 계산 방법을 설명하기 위한 도면이다.
도 8은 레이저 어닐링 결정화법에 의해 결정질 실리콘층을 형성하는 경우에 게이트 절연층과 비정질 실리콘층에 적합한 막 두께 범위가 있는 것을 나타내기 위한 도면이다.
도 9는 도 8의 가로축의 값을 비정질 실리콘층의 막 두께로 변환한 값의 예를 나타내는 도면이다.
도 10a는 도 8의 세로축의 값을, 게이트 절연층(13)을 구성하는 산화규소층과 질화규소층의 막 두께로 변환한 값의 예를 나타내는 도면이다.
도 10b는 도 8의 세로축의 값을, 게이트 절연층(13)을 구성하는 산화규소층과 질화규소층의 막 두께로 변환한 값의 예를 나타내는 도면이다.
도 10c는 도 8의 세로축의 값을, 게이트 절연층(13)을 구성하는 산화규소층과 질화규소층의 막 두께로 변환한 값의 예를 나타내는 도면이다.
도 10d는 도 8의 세로축의 값을, 게이트 절연층(13)을 구성하는 산화규소층과 질화규소층의 막 두께로 변환한 값의 예를 나타내는 도면이다.
도 11은 도 8에 있어서, 게이트 절연층과 비정질 실리콘층의 적합한 막 두께 범위를 산출하기 위해서 이용한 도면이다.
도 12는 시뮬레이션에 이용한 모델을 나타내는 도면이다.
도 13은 도 8에 있어서, 본 시뮬레이션으로 실시한 막 두께 조건 개소를 나타내는 도면이다.
도 14는 제1 영역 및 제2 영역의 비정질 실리콘층 표면의 최고 도달 온도의 위치 의존성의 시뮬레이션 결과를 나타내는 도면이다.
도 15는 제1 영역 및 제2 영역의 비정질 실리콘층 표면의 최고 도달 온도의 위치 의존성의 시뮬레이션 결과를 나타내는 도면이다.
도 16a는 비정질 실리콘층을 35㎚으로 한 경우에 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율의 산출 결과를 나타내는 도면이다.
도 16b는 비정질 실리콘층을 37.5㎚으로 한 경우에 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율의 산출 결과를 나타내는 도면이다.
도 16c는 비정질 실리콘층을 47.5㎚로 한 경우에 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율의 산출 결과를 나타내는 도면이다.
도 16d는 비정질 실리콘층을 50㎚로 한 경우에 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율의 산출 결과를 나타내는 도면이다.
도 17a는 산화규소층의 막 두께/질화규소층의 막 두께를 110㎚/18.O㎚로 한 경우의 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율의 산출 결과를 나타내는 도면이다.
도 17b는 산화규소층의 막 두께/질화규소층의 막 두께를 105㎚/27.1㎚로 한 경우의 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율의 산출 결과를 나타내는 도면이다.
도 17c는 산화규소층의 막 두께/질화규소층의 막 두께를 100㎚/36.1㎚로 한 경우의 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율의 산출 결과를 나타내는 도면이다.
도 17d는 산화규소층의 막 두께/질화규소층의 막 두께를 95㎚/45.1㎚로 한 경우의 제1 영역 및 제2 영역에 있어서의 실리콘 흡수율의 산출 결과를 나타내는 도면이다.
도 17e는 산화규소층의 막 두께/질화규소층의 막 두께를 90㎚/54.1㎚로 한 경우의 제1 영역 및 제2 영역에 있어서의 실리콘 흡수율의 산출 결과를 나타내는 도면이다.
도 18a는 본 발명의 실시의 형태의 구조에 대해서 가시광 영역의 고체 레이저를 이용하여 레이저 어닐링 결정화법을 행한 경우의 결정질 실리콘층의 결정성을 나타내는 도면이다.
도 18b는 종래의 구조에 대해서 가시광 영역의 고체 레이저를 이용하여 레이저 어닐링 결정화법을 행한 경우의 결정질 실리콘층의 결정성을 나타내는 도면이다.
도 19는 본 발명의 실시의 형태에 있어서의 효과를 설명하기 위한 도면이다.
도 20은 본 발명의 박막 트랜지스터를 이용한 표시 장치의 일예를 나타내는 도면이다.
제1의 양태의 박막 트랜지스터 장치의 제조 방법은, 기판을 준비하는 제1 공정과, 상기 기판 상에 복수의 게이트 전극을 형성하는 제2 공정과, 상기 복수의 게이트 전극 상에 질화규소층을 형성하는 제3 공정과, 상기 질화규소층 상에 산화규소층을 적층하는 제4 공정과, 상기 산화규소층 상에 비정질성 실리콘층을 형성하는 제5 공정과, 파장이 405㎚ 이상 488㎚ 이하인 소정의 레이저를 상기 기판에 대해서 일정한 방향으로 상대 이동시켜, 상기 소정의 레이저로부터 조사되는 레이저 광을 이용하여 상기 비정질성 실리콘층을 결정화시켜 결정성 실리콘층을 생성하는 제6 공정과, 상기 복수의 게이트 전극의 각각에 대응하는 상기 결정성 실리콘층 상의 영역에 소스 전극 및 드레인 전극을 형성하는 제7 공정을 포함하고, 상기 비정질성 실리콘층의 막 두께에 상기 비정질성 실리콘층의 굴절율을 적산한 값인 상기 비정질성 실리콘층의 광학 막 두께를, 상기 레이저 광의 파장으로 제산한 값을 X로 하고, 상기 산화규소층의 막 두께에 상기 산화규소층의 굴절율을 적산한 값인 상기 산화규소층의 광학 막 두께와, 상기 질화규소층의 막 두께에 상기 질화규소층의 굴절률을 적산한 값인 상기 질화규소층의 광학 막 두께를 합산하고, 또한, 이 합산에 의해 얻어진 값을 상기 산화규소층의 굴절률로 제산한 값을, 상기 산화규소층 환산 광학 막 두께로 한 경우에 있어서, 상기 산화규소층 환산 광학 막 두께를 상기 레이저 광의 파장으로 제산한 값을 Y로 하고, 또한, 상기 비정질성 실리콘층의 밀도를 ρSi, 비열을 cSi로 하고, 상기 게이트 전극의 막 두께를 dG, 밀도를 ρG, 비열을 cG로 하고, 상기 게이트 전극의 상방의 실리콘층과 상기 게이트 전극의 상방에 없는 실리콘층의, 상기 레이저 광에 대한 각각의 광 흡수율이 같을 때의 상기 게이트 전극의 흡수율의 최대치를 AG로 하고, (AG/dG)×(ρSi×cSi)/(ρG×cG)의 식으로 산출되는 값을 ΔA'로 두었을 때, 상기 산화규소층의 막 두께, 상기 질화규소층의 막 두께, 및 상기 비정질성 실리콘층의 막 두께는, 하기의 식 1)부터 식 6)에 의해 구획되는 범위에 속하는 상기 X, 및 상기 Y를 만족시킨다. 여기서, 식 1) Y≥0.264＋14.444×ΔA', 식 2) X≤0.729－67.777×ΔA', 식 3) Y≤－0.388X＋0.584－21.124×ΔA', 식 4) Y≤0.427－28.519×ΔA', 식 5) X≥0.344＋32.963×ΔA', 식 6) Y≥－0.388X＋0.457＋21.412×ΔA'이다.
본 양태에 의하면, 게이트 절연막으로서의, 질화규소층의 막 두께와 산화규소층의 막 두께, 및 채널층이 되는 비정질성 실리콘층의 막 두께가 상기 조건을 만족함으로써, 1) 상기 게이트 전극의 상방(이하, 제1 영역이라고 기술한다)의 비정질성 실리콘층의 광 흡수율보다 상기 게이트 전극의 상방에 없는(이하, 제2 영역이라고 기술한다) 비정질성 실리콘층의 광 흡수율이 크게 설정되고, 또한, 2) 상기 게이트 전극의 상방의 실리콘층의 발열 온도를, 상기 비정질성 실리콘층의 융점보다 크게 설정하는 것이 가능해진다.
따라서, 먼저, 1)의 효과보다, 상기 제2 영역의 비정질성 실리콘층의 발열은, 상기 제1 영역의 비정질성 실리콘층의 발열보다 커진다. 이에 따라, 상기 레이저 광이 조사되기 시작하는 상기 게이트 전극의 시단부에, 상기 소정의 레이저로부터 조사되는 레이저 광이 도달하기 전에, 상기 제2 영역의 비정질 실리콘층에서 발생하는 열이 미리 상기 게이트 전극에 전파되어, 상기 게이트 전극이 열적으로 포화된 상태가 된다.
그 결과, 상기 레이저 광이 조사되기 시작하는 상기 게이트 전극의 시단부로부터, 상기 레이저 광의 조사가 끝나는 상기 게이트 전극의 종단부에 걸쳐, 상기 제1 영역의 비정질성 실리콘층에서 발생한 열이 상기 게이트 전극에 의해 흡수되는 비율을 저감할 수 있으므로, 상기 제1 영역의 비정질성 실리콘층의 발열 온도 분포를 거의 균일하게 제어할 수 있다. 이에 따라, 상기 비정질성 실리콘층을 결정화한 결정성 실리콘층 내에 생성되는 결정 조직을 거의 균일하게 제어할 수 있다.
또한, 2)의 효과에서, 상기 제2 영역의 비정질성 실리콘층의 광 흡수율이, 상기 제1 영역의 비정질성 실리콘층의 광 흡수율보다 과도하게 큰 경우, 즉, 상기 제2 영역의 비정질성 실리콘층의 발열이, 상기 제1 영역의 비정질성 실리콘층의 발열보다 극단적으로 커진 경우에 있어서도, 상기 제1 영역 및 상기 제2 영역의 비정질성 실리콘이 용융하여 용융 실리콘이 됨으로써, 그 열 전도율이, 일반적으로 게이트 전극으로서 이용되는 금속의 열 전도율과 같은 정도의 값까지 증가한다.
따라서, 상기 제2 영역의 용융된 실리콘층에서 발생한 열은, 상기 산화규소층 및 상기 질화규소층을 통하여 상기 게이트 전극에 전파하는 것보다도, 상기 제1 영역의 용융된 실리콘층으로 전파하도록 되므로, 상기 제2 영역의 용융된 실리콘층에서 발생한 열이 상기 게이트 전극으로 과도하게 전파되지 않는다. 이 때문에, 상기 게이트 전극의 발열 온도의 분포가 악화되는 일이 없어지므로, 상기 게이트 전극의 발열 온도의 분포의 악화에 따른 상기 제1 영역의 실리콘층의 발열 온도 분포의 균일성의 저하는 피할 수 있다.
이상에 의해, 상기 1)과 2)의 복합 효과에 의해, 상기 비정질성 실리콘층을 결정화한 결정성 실리콘층 내에 생성되는 결정 조직의 균일성이 유지되고, 그 결과, 상기 레이저 광이 조사되기 시작한 상기 게이트 전극의 시단부에 대응하는 결정성 실리콘층으로부터, 상기 레이저 광의 조사가 끝나는 상기 게이트 전극의 종단부에 대응하는 결정성 실리콘층에 걸쳐, 상기 결정성 실리콘층 내의 결정율의 편차가 억제된 박막 트랜지스터 장치를 실현할 수 있다.
제2의 양태의 박막 트랜지스터 장치의 제조 방법으로서, 상기 제6 공정에 있어서, 상기 소정의 레이저는, 연속 발진 또는 의사 연속 발진 모드의 발진 모드로 상기 레이저 광을 조사한다.
제3의 양태의 박막 트랜지스터 장치의 제조 방법으로서, 상기 소정의 레이저는, 고체 레이저 장치로 구성된다.
제4의 양태의 박막 트랜지스터 장치의 제조 방법으로는, 상기 소정의 레이저는, 반도체 레이저 소자를 이용한 레이저 장치로 구성된다.
제5의 양태의 박막 트랜지스터 장치의 제조 방법으로는, 상기 제6 공정에 있어서, 상기 레이저 광의 상기 비정질성 실리콘층 상에 있어서의 조사 에너지 밀도의 변동은, 5% 정도 미만이다.
제6의 양태의 박막 트랜지스터 장치의 제조 방법으로서, 상기 제3 공정, 및 상기 제4 공정에 있어서, 상기 질화규소층 및 상기 산화규소층은, 이들이 구성하는 직렬 캐패시터가 가지는 정전 용량과, 산화규소 단층의 막 두께가 100㎚∼140㎚일 때에 가지는 정전 용량과 동일해지는 막 두께로 형성된다.
제7의 양태의 박막 트랜지스터 장치의 제조 방법으로서, 상기 산화규소층의 막 두께, 상기 질화규소층의 막 두께, 및 상기 비정질성 실리콘층의 막 두께는, 하기의 식 7) 및 식 8)에 의해 구획되는 범위에 속하는 상기 X, 및 상기 Y를 만족한다. 여기서, 식 7) 0.442≤X≤0.559, 식 8) 0.310≤Y≤0.341이다.
본 양태에 의하면, 게이트 절연막을 구성하는 질화규소층 중의 고정 전하를 너무 많이 증가시키지 않고 , 박막 트랜지스터 장치의 게이트 내압을 높일 수 있다. 이에 따라, 박막 트랜지스터 장치의 역치 전압이 OV로부터 대폭으로 시프트하는 것을 방지할 수 있다. 또한, 질화규소층의 두께가 적절히 억제되므로, 질화규소층이 두꺼워짐에 의한, 크랙이나 막 벗겨짐, 탈수소 부족 등의 문제가 생기는 것이 없어져, 박막 트랜지스터 장치의 제조에 있어서의 생산성 저하를 막을 수 있다. 또한, 본 양태에 의하면, 박막 트랜지스터 장치를 구성하는 절연층(게이트 절연층) 및 비정질 실리콘층의 막 두께가 각각 목표 막 두께로부터 10% 변화해도, 상기 결정성 실리콘층 내의 결정율의 편차가 억제된 박막 트랜지스터 장치를 실현할 수 있다.
제8의 양태의 박막 트랜지스터 장치의 제조 방법으로는, 상기 소정의 레이저의 파장은, 445㎚∼455㎚이다.
제9의 양태의 박막 트랜지스터 장치의 제조 방법으로서, 상기 비정질성 실리콘층의 막 두께는, 40㎚ 이상 45㎚ 이하이다.
이들 양태에 의하면, 박막 트랜지스터를 구성하는 질화규소층, 산화규소층 및 비정질 실리콘층의 막 두께가 각각 목표 막 두께로부터 10% 변화해도, 상기 결정성 실리콘층 내의 결정율의 편차가 억제된 박막 트랜지스터 장치를 실현할 수 있다.
제10의 양태의 박막 트랜지스터 장치의 제조 방법으로서, 상기 제2 공정은, 상기 기판 상에 산화규소로 이루어지는 언더코팅층을 형성하는 공정과, 상기 언더코팅층 상에 복수의 게이트 전극을 형성하는 공정을 포함한다.
제11의 양태의 박막 트랜지스터는, 기판과, 상기 기판 상에 형성된 복수의 게이트 전극과, 상기 복수의 게이트 전극 상에 형성된 질화규소층을 형성하고, 상기 질화규소층 상에 적층된 산화규소층과, 상기 산화규소층 상에 형성된 결정성 실리콘층과, 상기 복수의 게이트 전극의 각각에 대응하는 상기 결정성 실리콘층 상의 영역에 형성된 소스 전극 및 드레인 전극을 구비하고, 상기 결정성 실리콘층은, 상기 산화규소층 상에 비정질성 실리콘층을 형성 후, 파장이 405㎚ 이상 488㎚ 이하인 소정의 레이저를 상기 기판에 대하여 일정한 방향으로 상대 이동시켜, 상기 소정의 레이저로부터 조사되는 레이저 광을 이용하여 상기 비정질성 실리콘층을 결정화시켜 생성되고, 상기 비정질성 실리콘층의 막 두께에 상기 비정질성 실리콘층의 굴절률을 적산한 값인 상기 비정질성 실리콘층의 광학 막 두께를, 상기 레이저 광의 파장으로 제산한 값을 X로 하고, 상기 산화규소층의 막 두께에 상기 산화규소층의 굴절률을 적산한 값인 상기 산화규소층의 광학 막 두께와, 상기 질화규소층의 막 두께에 상기 질화규소층의 굴절률을 적산한 값인 상기 질화규소층의 광학 막 두께를 합산하고, 또한, 이 합산에 의해 얻어진 값을 상기 산화규소층의 굴절률로 제산한 값을, 상기 산화규소층 환산 광학 막 두께로 한 경우, 상기 산화규소층 환산 광학 막 두께를 상기 레이저 광의 파장으로 제산한 값을 Y로 하고, 또한, 상기 비정질성 실리콘층의 밀도를 ρSi, 비열을 cSi로 하고, 상기 게이트 전극의 막 두께를 dG, 밀도를 ρG, 비열을 cG로 하고, 상기 게이트 전극의 상방의 실리콘층과 상기 게이트 전극의 상방에 없는 실리콘층의, 상기 레이저 광에 대한 각각의 광 흡수율이 동일할 때의 상기 게이트 전극의 흡수율의 최대치를 AG로 하고, (AG/dG)×(ρSi×cSi)/(ρG×cG)의 식으로 산출되는 값을 ΔA'로 두었을 때, 상기 산화규소층의 막 두께, 상기 질화규소층의 막 두께, 및 상기 비정질성 실리콘층의 막 두께는, 하기의 식 1)부터 식 6)에 의해 구획되는 범위에 속하는 상기 X 및 상기 Y를 만족한다. 여기서, 식 1) Y≥0.264＋14.444×ΔA', 식 2) X≤0.729－67.777×ΔA', 식 3) Y≤－0.388X＋0.584－21.124×ΔA', 식 4) Y≤0.427－28.519×ΔA', 식 5) X≥0.344＋32.963×ΔA', 식 6) Y≥－0.388X＋0.457＋21.412×ΔA'이다.
제 12의 양태의 표시 장치는, 액정 패널 또는 EL 패널을 포함한 표시 장치로서, 상기 표시 장치는, 제11의 양태에 기재된 박막 트랜지스터를 구비하고, 상기 박막 트랜지스터는, 상기 액정 패널 또는 EL 패널을 구동시킨다.
제13의 양태의 표시 장치로서, 상기 EL 패널은, 유기 EL 패널이다.
제14의 양태의 박막 트랜지스터 장치의 제조 방법은, 기판을 준비하는 제1의 공정과, 상기 기판 상에 복수의 게이트 전극을 형성하는 제2 공정과, 상기 복수의 게이트 전극 상에 질화규소층을 형성하는 제3 공정과, 상기 질화규소층 상에 산화규소층을 적층하는 제4 공정과, 상기 산화규소층 상에 비정질성 실리콘층을 형성하는 제5 공정과, 파장이 405㎚ 이상 488㎚ 이하인 소정의 레이저를 상기 기판에 대하여 일정한 방향으로 상대 이동시켜, 상기 소정의 레이저로부터 조사되는 레이저광을 이용하여 상기 비정질성 실리콘층을 결정화시켜 결정성 실리콘층을 생성하는 제6 공정과, 상기 복수의 게이트 전극의 각각에 대응하는 상기 결정성 실리콘층 상의 영역에 소스 전극 및 드레인 전극을 형성하는 제7 공정을 포함하고, 상기 제2 공정, 상기 제3 공정, 상기 제4 공정 및 상기 제5 공정에서는, 상기 제6 공정에 있어서, 상기 레이저 광을 이용하여 상기 비정질성 실리콘층을 조사했을 때의, 상기 게이트 전극 외의 상기 소정의 레이저의 상대 이동 방향의 상류 영역에서의 상기 비정질성 실리콘층의 최고 도달 온도가, 상기 레이저 광을 이용하여 상기 비정질성 실리콘층을 조사했을 때의 상기 게이트 전극 상의 영역에서의 상기 비정질성 실리콘층의 최고 도달 온도보다 높아지도록, 또한, 상기 게이트 전극 상의 영역 내에서는, 상기 소정의 레이저 광을 이용하여 상기 비정질성 실리콘층을 조사했을 때의 상기 비정질성 실리콘층의 최고 도달 온도가 거의 일정해 지도록 구성된다.
제15의 양태의 박막 트랜지스터 장치의 제조 방법으로서, 상기 제2 공정, 상기 제3 공정, 상기 제4 공정 및 상기 제5 공정에서는, 상기 제6 공정에 있어서, 상기 레이저 광을 이용하여 상기 비정질성 실리콘층을 조사했을 때의, 상기 게이트 전극 외의 상기 소정의 레이저의 상대 이동 방향의 상류 영역에서의 상기 비정질성 실리콘층의 최고 도달 온도가, 상기 레이저 광을 이용하여 상기 비정질성 실리콘층을 조사했을 때의 상기 게이트 전극 상의 영역에서의 상기 비정질성 실리콘층의 최고 도달 온도보다 높아지도록, 또한, 상기 게이트 전극 상의 영역 내에서는, 상기 소정의 레이저 광을 이용하여 상기 비정질성 실리콘층을 조사했을 때의 상기 비정질성 실리콘층의 최고 도달 온도가 거의 일정해지도록, 상기 게이트 전극의 막 두께, 상기 질화규소층의 막 두께, 상기 산화규소층의 막 두께, 및, 상기 비정질성 실리콘층의 막 두께가 구성된다.
제16의 양태의 박막 트랜지스터 장치의 제조 방법은, 기판을 준비하는 제1 공정과, 상기 기판 상에 게이트 전극을 형성하는 제2 공정과, 상기 게이트 전극 상에 질화규소층을 형성하는 제3 공정과, 상기 질화규소층 상에 산화규소층을 형성하는 제4 공정과, 상기 산화규소층 상에 반도체 재료를 포함하는 층을 형성하는 제5공정과, 상기 반도체 재료층에 대하여 파장이 405㎚ 이상 488㎚ 이하인 소정의 레이저 광을 조사하고, 상기 반도체 재료를 결정화시켜 반도체층을 생성하는 제6 공정과, 상기 게이트 전극에 대응하는 영역인 제1 영역과는 상이한, 상기 게이트 전극에 대응하지 않는 영역인 제2 영역에 있어서의 상기 반도체층 상에, 소스 전극 및 드레인 전극을 형성하는 제7 공정을 포함하고, 상기 제2 공정, 상기 제3 공정, 상기 제4 공정 및 상기 제5 공정에 있어서, 상기 반도체 재료층의 상기 제2 영역에서의 단위 체적당 발열량이, 상기 반도체 재료층의 상기 제1 영역에서의 단위 체적당 발열량보다 커지도록 상기 결정성 실리콘층을 형성함으로써, 상기 제6 공정에 있어서, 상기 소정의 레이저 광이 조사됨으로써 발열한 상기 제1 영역의 상기 반도체 재료층으로부터, 상기 게이트 전극에 대하여 열 전도하고, 상기 게이트 전극에 흡수되어 있는 열분을, 제2 영역의 상기 반도체 재료층에 대하여 열확산하는 것을 억제하여 축열시킨 상태로 하고, 또한, 발열해 있는 상기 제1 영역의 상기 반도체 재료층에 있어서, 동일한 온도 분포를 가지는 부위를 형성시켜, 상기 반도체 재료를 결정화시킨다.
제17의 양태의 박막 트랜지스터 장치의 제조 방법으로서, 상기 제2 공정, 상기 제3 공정, 상기 제4 공정 및 상기 제5 공정에서는, 상기 반도체 재료층의 상기 제2 영역에서의 단위 체적당 발열량이, 상기 반도체 재료층의 상기 제1 영역에서의 단위 체적당 발열량보다 커지도록, 상기 게이트 전극의 막 두께, 상기 게이트 절연막의 막 두께, 및, 상기 비정질성 실리콘층의 막 두께가 구성된다.
제18의 양태의 박막 트랜지스터 장치의 제조 방법으로서, 상기 반도체 재료층의 상기 제2 영역은, 상기 제6 공정에 있어서의 상기 소정의 레이저 광의 상기 기판에 대한 상대 이동 방향에 있어서, 상기 제1 영역에 대하여 상류 영역 및 하류 영역에 대응하고 있다.
제19의 양태의 박막 트랜지스터 장치의 제조 방법으로서, 상기 제2 공정, 상기 제3 공정, 상기 제4 공정 및 상기 제5 공정에서는, 상기 제6 공정에 있어서, 상기 제2 영역에 있어서의 단위 체적당 발열량이, 상기 제1 영역에 있어서의 단위 체적당 발열량에 비해, 상기 게이트 전극의 단위 체적당 발열량 이상 커지도록 구성된다.
제20의 양태의 박막 트랜지스터 장치의 제조 방법으로서, 상기 제2 공정, 상기 제3 공정, 상기 제4 공정 및 상기 제5 공정에서는, 상기 제6 공정에 있어서, 상기 반도체 재료층의 상기 제1 영역에 형성되는 상기 동일한 온도 분포를 가지는 부위에 있어서의 크기가, 상기 제1 영역에 대하여 0.8 이상 1.0 이하가 되도록 구성된다.
이하, 본 발명의 실시 형태를, 도면을 참조하면서 설명한다.
도 2는, 본 발명의 실시의 형태에 관련된 유기 발광 표시 장치를 구성하는 박막 트랜지스터의 구조를 나타내는 단면도이다.
도 2에 도시하는 박막 트랜지스터(100)는, 보텀 게이트 구조의 박막 트랜지스터이고, 기판(10)과, 언더코팅층(11)과, 게이트 전극(12)과, 게이트 절연층(13)과, 결정질 실리콘층(15)과, 비정질 실리콘층(16)과, n＋실리콘층(17)과, 소스·드레인 전극(18)을 구비한다.
기판(10)은, 예를 들면 투명한 유리 또는 석영으로 이루어지는 절연 기판이다.
언더코팅층(11)은, 기판(10) 상에 형성되고, 예를 들면 질화규소(SiNx)층, 산화규소(SiOx)층, 및 그 적층 등으로 구성된다. 여기에서, 언더코팅층(11)은, 1.5＜x＜2.0의 산화규소(SiOx)이고, 300㎚ 이상 1500㎚ 이하의 막 두께로 구성되는 것이 바람직하다. 보다 바람직한 언더코팅층(11)의 막 두께 범위는, 500㎚ 이상 1000㎚ 이하이다. 이는, 언더코팅층(11)의 두께를 두껍게 하면 기판(10)에 대한 열 부하를 저감할 수 있지만, 너무 두꺼우면 막 벗겨짐이나 크랙이 발생함에 의한다.
게이트 전극(12)은, 언더코팅층(11) 상에 형성되고, 전형적으로는 몰리브덴(Mo) 등의 금속이나 Mo 합금 등(예를 들면 MoW(몰리브덴·텅스텐 합금))의 금속으로 이루어진다. 또한, 게이트 전극(12)은, 실리콘의 융점 온도에 견딜 수 있는 금속이면 되므로, W(텅스텐), Ta(탄탈), Nb(니오브), Ni(니켈), Cr(크롬) 및 Mo를 포함하는 이들 합금으로 이루어지는 것으로 해도 된다. 게이트 전극(12)의 막 두께는, 바람직하게는 30㎚ 이상∼300㎚ 이하이며, 보다 바람직하게는, 50㎚ 이상∼100㎚ 이하이다. 이는, 게이트 전극(12)의 막 두께가 얇으면, 게이트 전극(12)의 투과율이 증가해 버려, 이하에 기술하는 레이저 광의 반사가 저하되기 쉬워지기 때문이다. 또한, 게이트 전극(12)의 막 두께가 두꺼우면 이하에 설명하는 게이트 절연층(13)의 커버리지가 저하해 버리고, 특히 게이트 전극의 단부에서 게이트 절연막이 층계상으로 잘림으로써 게이트 전극(12)과 n＋실리콘층(17)이 전기적으로 도통해 버리는 등, 박막 트랜지스터(100)의 특성이 열화되기 쉬워지기 때문이다.
게이트 절연층(13)은, 게이트 전극(12)을 덮도록 형성되고, 예를 들면 산화규소층과 질화규소층의 적층 구조로 이루어진다. 또한, 이하에서는, 게이트 절연층(13)은, 산화규소층(13a)과 질화규소층(13b)의 적층 구조로 이루어지고, 게이트 전극(12) 상에 질화규소층(13b)과 산화규소층(13a)이 이 순서로 적층되어 있는 것으로서 설명한다.
게이트 절연층(13)의 막 두께는, 예를 들면, 그 정전 캐패시턴스가, 산화규소층(13a)이 100㎚∼140㎚의 두께일 때에 가지는 정전 캐패시턴스와 같은 정도가 되는 막 두께로 형성되어 있다. 즉, 게이트 절연층(13)의 막 두께는, 레이저 어닐링 결정화법에 의해 결정질 실리콘층(15)을 형성하는 경우에 매우 적합한 범위가 있다는 것이다. 이 매우 적합한 범위는, 일정한 관계식으로 표현된다. 이 일정한 관계식의 상세에 대해서는 후술한다.
결정질 실리콘층(15)은, 게이트 절연층(13) 상에 형성되고, 다결정의 실리콘층(Poly－Si층)으로 이루어진다. 또한, 이 결정질 실리콘층(15)은, 게이트 절연층(13) 상에 a－Si로 이루어지는 비정질 실리콘층(14)(도시하지 않음)이 형성 후, 그 비정질 실리콘층(14)을 레이저 조사함으로써 다결정질화(미결정화도 포함한다)함으로써 형성된다.
여기서, 다결정이란, 50㎚ 이상의 결정으로 이루어지는 좁은 의미에서의 다결정뿐만 아니라, 50㎚ 이하의 결정으로 이루어지는 좁은 의미에서의 미결정을 포함한 넓은 의미로 하고 있다. 이하, 다결정을 넓은 의미로서 기재한다.
또한, 본 발명의 다결정에는, 각 결정 입계에 비결정질 성분, 단글링 본드(dangling-bond)를 포함하고 있어도 된다.
또한, 레이저 조사에 이용되는 레이저 광원은, 가시광 영역 파장의 레이저이다. 이 가시광 영역의 파장의 레이저는, 약 380㎚∼780㎚의 파장의 레이저이며, 바람직하게는 405㎚∼488㎚의 파장의 레이저이다. 또한 바람직하게는, 445㎚∼455㎚의 파장의 청색 레이저이다.
왜냐하면, 가시광의 파장 영역 중에서, 청색 영역은 비정질 실리콘의 흡수율이 크기 때문이다. 예를 들면, a－Si(45㎚)/유리 구성의 기판에 있어서, λ＝455㎚ 일 때 흡수율 45.5%이며,λ＝532㎚일 때 흡수율로 24.1%이다. 이는, 만일, 레이저 조사에 이용되는 레이저 광원의 전력 효율이 동일한 경우, 청색 레이저를 이용하면, 에너지 효율좋게 어닐링을 행할 수 있으므로, 결정화에 요하는 전력을 약 반으로 할 수 있는 것을 의미한다. 또한, 청색 레이저에서는, 특히 파장 445㎚∼455㎚의 영역에서, 비정질 실리콘(a－Si)의 막질이 비정질로부터 결정질로 변화했다고 해도, 흡수율의 저하가 약 10%로 적기 때문이다. 즉, 비정질 실리콘(a－Si)의 막질이 달라, 그 광학 정수가 변동했다고 해도, 높은 흡수율을 유지할 수 있어, 안정되게 결정화하는 것이 가능하기 때문이다. 또한, 현재, 청색 발광 다이오드 레이저 단체의 출력은 mW 오더로 작지만, 이들을 수많이 묶음으로써, 다른 파장으로 얻어지는 출력 이상의 레이저를 구축하는 것이 원리적으로 가능하다. 또한, 이러한 방식에서는 필연적으로 인코히런트의 레이저 빔이 형성되므로, 레이저 빔 성형이 쉬워진다고 하는 효과도 있다.
또한, 이 가시광 영역 파장의 레이저는, 연속 발진 또는 의사 연속 발진 모드이면 된다. 왜냐하면, 이 가시광 영역의 파장의 레이저가 연속 발진 또는 의사 연속의 발진 모드 이외의 발진 모드의 펄스 발진 모드인 경우, 비정질 실리콘층(14)에 레이저 광을 비연속으로 조사하게 되므로, 비정질 실리콘층(14)을 상시 용융 상태로 유지할 수 없기 때문이다. 또한, 의사 연속의 발진 모드도 포함되는 이유는, 비정질 실리콘층(14)이 그 융점 이하까지 냉각되지 않는 동안에 펄스를 적용하여 재가열시킴으로써, 그 용융 상태를 유지할 수 있기 때문이다. 즉, 의사 연속 발진 모드의 바람직한 양태는, 비정질 실리콘층(14)이 그 융점 이하까지 냉각되지 않는 동안에 펄스를 적용하여 재가열시킬 수 있고, 또한, 그 용융 상태를 유지할 수 있는 것이다. 또한, 이 가시광 영역 파장의 레이저는, 고체 레이저 장치여도 되고, 반도체 레이저 소자를 이용한 레이저 장치여도 된다. 어쨌든, 레이저 광을 정밀도 좋게 제어할 수 있으므로 바람직하다. 또한, 가시광 영역 파장의 레이저는, 결정 얼룩이 없는 결정질 실리콘층(15)을 형성하므로, 비정질 실리콘층(14) 상에 조사했을 때의 조사 에너지 밀도의 변동이 5% 정도 미만이면 바람직하다. 결정 얼룩이 없는 결정질 실리콘층(15)을 형성함으로써, 박막 트랜지스터의 당초 설계 특성을 달성할 수 있고, 또한, 특성의 균일화를 실현될 수 있게 된다.
비정질 실리콘층(14)은, 비정질의 실리콘 즉 a－Si로 이루어져 게이트 절연층(13) 상에 형성된다. 비정질 실리콘층(14)의 막 두께는, 바람직하게는 35㎚∼55㎚이고, 더욱 바람직하게는, 40㎚∼45㎚이다. 이와 같이, 비정질 실리콘층(14)의 막 두께는, 레이저 어닐링 결정화법에 의해 결정질 실리콘층(15)을 형성하는 경우에 적합한 범위가 있다는 것이다. 이 적합한 범위는, 이하에 설명하는 기술 사상에 의거하여, 일정한 관계식으로 표현된다. 또한, 이하에서는, 상술한 것처럼 게이트 절연층(13)이 산화규소층(13a)과 질화규소층(13b)이 적층되어 있는 것으로서 설명한다.
구체적으로는, 우선, 관계식을 표현하기 위한 변수를 정의한다. 즉, 비정질 실리콘층(14)의 막 두께에, 비정질 실리콘층(14)의 굴절률을 적산한 값인 비정질 실리콘층(14)의 광학 막 두께를, 레이저 광의 파장으로 제산한 값을 X로 한다. 계속하여, 산화규소층(13a)의 막 두께에 산화규소층(13a)의 굴절율을 적산한 값인 산화규소층(13a)의 광학 막 두께와, 질화규소층(13b)의 막 두께에 질화규소층(13b)의 굴절률을 적산한 값인 질화규소층(13b)의 광학 막 두께를 합산한다. 그리고, 이 합산에 의해 얻어진 값을 산화규소층(13a)의 굴절률로 제산한 값을, 산화규소층 환산 광학 막 두께로 한 경우, 산화규소층 환산 광학 막 두께를 레이저 광의 파장으로 제산한 값을 Y로 한다.
또한, 비정질 실리콘층(14)의 밀도를 ρSi, 비열을 cSi로 하고, 게이트 전극(12)의 막 두께를 dG, 밀도를 ρG, 비열을 cG로 한다. 또한, 게이트 전극(12) 상방(제1 영역)의 비정질 실리콘층(14)과 게이트 전극(12)의 상방에 없는 (제2 영역의) 비정질 실리콘층(14)의, 레이저 광에 대한 각각의 광 흡수율이 동일할 때의 게이트 전극(12)의 흡수율의 최대치를 AG로 하고, (AG/dG)×(ρSi×cSi)/(ρG×cG)의 식으로 산출되는 값을 ΔA'로 둔다.
다음에, 상기에서 정의한 X, Y, ΔA'을 이용하여, 게이트 절연층(13)의 막 두께와, 비정질 실리콘층(14)의 막 두께와 각각에 있어서 적합한 범위를 정한다. 구체적으로는, 산화규소층(13a)의 막 두께, 질화규소층(13b)의 막 두께, 및 비정질 실리콘층(14)의 막 두께는, 하기의 (식 1)부터 (식 6)에 의해 구획되는 범위에 속하는 X, 및 Y를 만족하도록 형성되는 것이 바람직하다.
Y≥0.264＋14.444×ΔA' (식 1)
X≤0.729－67.777×ΔA' (식 2)
Y≤－0.388X＋0.584－21.124×ΔA' (식 3)
Y≤0.427－28.519×ΔA' (식 4)
X≥0.344＋32.963×ΔA' (식 5)
Y≥－0.388X＋0.457＋21.412×ΔA' (식 6)
여기서, 상기에서 정의한 X, Y의 보다 바람직한 수치 범위를 예시한다. 구체적으로는, 산화규소층(13a)의 막 두께, 질화규소층(13b)의 막 두께, 및 비정질 실리콘층(14)의 막 두께는, 하기의 (식 7) 및 (식 8)에 의해 구획되는 범위에 속하는 X, 상기 Y를 만족하도록 형성되는 것이 보다 바람직하다.
0.442≤X≤0.559 (식 7)
0.310≤Y≤0.341 (식 8)
비정질 실리콘층(16)은, 결정질 실리콘층(15) 상에 형성되어 있다. 이와 같이 하여, 박막 트랜지스터(100)는, 결정질 실리콘층(15)에 비정질 실리콘층(16)이 적층된 구조의 채널층을 가진다.
n＋실리콘층(17)은, 비정질 실리콘층(16)과 결정질 실리콘층(15)의 측면과 게이트 절연층(13)을 덮도록 형성되어 있다.
소스·드레인 전극(18)은, n＋실리콘층(17) 상에 형성되고, 예를 들면, Mo, 혹은 Mo 합금 등의 금속, 티타늄(Ti), 알루미늄(Al) 혹은 Al 합금 등의 금속, 구리(Cu) 혹은 Cu 합금 등의 금속, 또는, 은(Ag), 크롬(Cr), 탄탈(Ta) 혹은 텅스텐(W) 등의 금속의 재료로 이루어진다.
이상과 같이 박막 트랜지스터(100)는 구성되어 있다.
도 3은, 본 발명의 실시의 형태에 관련된 표시 장치의 등가 회로를 나타내는 도면이다.
도 3에 도시하는 유기 발광 표시 장치는, 스위칭 트랜지스터(1)와, 구동 트랜지스터(2)와, 데이터선(3)과, 주사선(4)과, 전류 공급선(5)과, 캐패시턴스(6)와, 유기 EL 소자(7)를 구비한다.
스위칭 트랜지스터(1)는, 데이터선(3)과 주사선(4)과 캐패시턴스(6)에 접속되어 있다.
구동 트랜지스터(2)는, 예를 들면 도 2에 도시하는 박막 트랜지스터(100)에 상당하고, 전류 공급선(5)과 캐패시턴스(6)와 유기 EL 소자(7)에 접속되어 있다.
데이터선(3)은, 유기 EL 소자(7)의 화소의 명암을 결정하는 데이터(전압치의 대소)가, 유기 EL 소자(7)의 화소에 전달되는 배선이다.
주사선(4)은, 유기 EL 소자(7)의 화소의 스위치(ON/OFF)를 결정하는 데이터가 유기 EL 소자(7)의 화소에 전달되는 배선이다.
전류 공급선(5)은, 구동 트랜지스터(2)에 큰 전류를 공급하기 위한 배선이다.
캐패시턴스(6)는, 전압치(전하)를 일정 시간 유지한다.
이상과 같이 하여 유기 발광 표시 장치는 구성되어 있다.
다음에, 상술한 박막 트랜지스터(100)의 제조 방법에 대해서 설명한다.
도 4는, 본 발명의 실시의 형태에 관련된 유기 발광 표시 장치의 박막 트랜지스터의 제조 공정을 나타내는 플로우차트이다. 이 박막 트랜지스터(100)는 동시에 복수 제조되는데, 이하에서는, 설명을 간단하게 하기 위해, 1개의 박막 트랜지스터를 제조하는 방법으로서 설명한다. 도 5a∼도 5j는, 본 발명의 실시의 형태에 관련된 유기 발광 표시 장치의 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다. 도 6은, 도 4의 S14에 있어서의 레이저 어닐링을 모식적으로 도시한 도면이다.
우선, 기판(10)을 준비하고, 기판(10) 상에, 언더코팅층(11)을 형성하고(S10), 계속하여, 언더코팅층(11) 상에 게이트 전극을 형성한다(S11).
구체적으로는, 기판(10) 상에 플라즈마 CVD(Chemical Vapor Deposition：기상 성장)법에 의해, 언더코팅층(11)을 성막하고, 계속하여, 스퍼터링법에 의해 게이트 전극이 되는 금속막을 퇴적하고, 포토리소그래피 및 에칭에 의해 박막 트랜지스터(100)에 있어서의 게이트 전극(12)을 형성한다(도 5a). 여기서, 게이트 전극(12)은, 전형적으로는 Mo 등 혹은 Mo 합금 등(예를 들면 MoW(몰리브덴·텅스텐 합금))의 금속 재료로 형성된다.
계속하여, 게이트 전극(12) 상에 게이트 절연층(13)을 형성한다(S12). 그리고, 게이트 절연층(13) 상에 비정질 실리콘층(14)을 형성한다(S13).
구체적으로는, 플라즈마 CVD법에 의해, 게이트 전극(12)의 위에 즉 언더코팅층(11)과 게이트 전극(12)을 덮도록, 질화규소층을 형성하고, 형성한 질화규소층 상에 산화규소층을 적층함으로써 게이트 절연층(13)을 성막하고(도 5b), 성막한 게이트 절연층(13) 상에 비정질 실리콘층(14)을 연속적으로 성막한다(도 5c).
여기서, 게이트 절연층(13)의 막 두께는, 예를 들면, 그 정전 캐패시턴스가, 산화규소층이 100㎚∼140㎚의 두께일 때에 가지는 정전 캐패시턴스와 같은 정도가 되는 막 두께로 형성되어 있다. 또한, 비정질 실리콘층(14)의 막 두께는, 예를 들면, 35㎚∼55㎚이며, 바람직하게는, 40㎚∼45㎚이다. 구체적으로는, 상술한 것처럼, 산화규소층(13a)의 막 두께, 질화규소층(13b)의 막 두께, 및 비정질 실리콘층(14)의 막 두께가, (식 1)부터 (식 6)에 의해 구획되는 범위에 속하는 X, 및 Y를 만족하도록 형성되는 것이 바람직하다. 보다 구체적으로는, 게이트 전극(12)이 형성되어 있는 영역(이하, 제1 영역이라고 부른다)의 상방의 비정질 실리콘층(14)의 레이저 광에 대한 흡수율을 ASi1로 하고, 그 흡수율 ASi1를 비정질 실리콘층(14)의 막 두께 dSi로 승산한 것을 규격화 흡수율 ASi1'로 한다. 게이트 전극(12)이 형성되지 않은 영역(이하, 제2 영역이라고 부른다)의 상방의 비정질 실리콘층(14)의 레이저 광에 대한 광 흡수율을 ASi2로 하고, 그 흡수율 ASi2를 비정질 실리콘층(14)의 막 두께 dSi로 승산한 것을 규격화 흡수율 ASi2'로 한다. 이 때, 그 차 ASi1'－ASi2'는, 후술의 설명으로 정의되는 값－ΔA'이하이다. 즉, S12 및 S13에 있어서, (식 9)라고 하는 관계식을 성립시키는 막 두께를 가지는 게이트 절연층(13) 및 비정질 실리콘층(14)을 형성한다.
ASi1'－ASi2'≤－ΔA' (식 9)
또한, 상세한 것은 후술하므로, 여기서의 설명을 생략하는데, 이들 비정질 실리콘층(14)의 흡수율은, 비정질 실리콘층(14)의 막 두께 및 광학 정수, 게이트 절연층(13)의 구성, 막 두께 및 광학 정수, 또한 하지의 게이트 전극(12)을 형성하는 금속 재료의 광학 정수 및 기판의 광학 정수를 파라미터로 하고, 레이저광의 다중 간섭을 고려한 광학 계산에 의해 도출된다.
다음에, 비정질 실리콘층(14)을 레이저 어닐링법에 의해 결정질 실리콘층(15)으로 한다(S14). 구체적으로는, 파장이 405㎚ 이상 488㎚ 이하인 소정의 레이저를 기판(10)에 대하여 일정한 방향으로 상대 이동시켜, 소정의 레이저로부터 조사되는 레이저 광을 이용하여 비정질 실리콘층(14)을 결정화시켜 결정질 실리콘층(15)을 생성한다. 보다 구체적으로는, 먼저, 형성된 비정질 실리콘층(14)에 대하여 탈수소 처리를 실시한다. 그 후, 비정질 실리콘층(14)을 레이저 어닐링법에 의해, 다결정질(미결정을 포함한다)로 함으로써 결정질 실리콘층(15)을 형성한다(도 5d).
여기서, 이 레이저 어닐링법에 있어서, 레이저 조사에 이용되는 레이저 광원은, 상술한 것처럼, 가시광 영역 파장의 레이저이다. 이 가시광 영역 파장의 레이저는, 약 380㎚∼780㎚의 파장의 레이저이고, 바람직하게는 405㎚∼488㎚의 파장의 레이저이다. 더욱 바람직하게는, 445㎚∼455㎚의 파장의 청색 레이저이다. 또한, 이 가시광 영역의 파장의 레이저는, 연속 발진 또는 의사 연속 발진 모드이면 된다. 또한, 이 가시광 영역 파장의 레이저는, 고체 레이저 장치로 구성되어 있어도 되고, 반도체 레이저 소자를 이용한 레이저 장치로 구성되어 있어도 된다. 또한, 가시광 영역 파장의 레이저는, 비정질 실리콘층(14) 상에 조사했을 때의 조사 에너지 밀도의 변동이 5% 정도 미만이다.
또한, S14의 공정 즉 도 5c부터 도 5d의 공정에서는, 도 6에 나타내는 바와 같이, 선형상으로 집광된 레이저 광이, 비정질 실리콘층(14)에 조사됨으로써 결정질 실리콘층(15)을 생성한다. 구체적으로는 2개의 방법이 있고, 1개는 선형상으로 집광된 레이저 광의 조사 위치는 고정이며, 비정질 실리콘층(14)이 형성된 기판(10)이 스테이지에 실려 스테이지가 이동하는 방법, 다른 하나는, 상기 스테이지는 고정이며, 레이저 광의 조사 위치가 이동하는 방법이다. 어느 쪽의 방법에 있어서나, 레이저 광이 비정질 실리콘층(14)에 대하여 상대적으로 이동하면서 조사된다. 이와 같이, 레이저 광이 조사된 비정질 실리콘층(14)은, 레이저 광의 에너지를 흡수하여 온도 상승하여 결정화됨으로써 결정질 실리콘층(15)이 된다.
다음에, 2층째의 비정질 실리콘층(16)을 형성하고(S15), 박막 트랜지스터(100)의 채널 영역의 실리콘층을 패터닝한다(S16).
구체적으로는, 플라즈마 CVD법에 의해, 게이트 절연층(13) 상에, 2층째의 비정질 실리콘층(16)을 형성한다(도 5e). 그리고, 박막 트랜지스터(100)의 채널 영역이 남도록 실리콘층 막층(결정질 실리콘층(15) 및 비정질 실리콘층(16)의 층)을 패터닝하고, 제거해야 할 비정질 실리콘층(16)과 결정질 실리콘층(15)을 에칭에 의해 제거한다(도 5f). 이에 따라, 박막 트랜지스터(100)에 있어서 원하는 채널층을 형성할 수 있다.
다음에, n＋실리콘층(17)과 소스·드레인 전극(18)을 성막한다(S17).
구체적으로는, 플라즈마 CVD법에 의해, 비정질 실리콘층(16)과 결정질 실리콘층(15)의 측면과 게이트 절연층(13)을 덮도록 n＋실리콘층(17)을 성막한다(도 5g). 그리고, 성막한 n＋실리콘층(17) 상에, 스퍼터링법에 의해 소스·드레인 전극(18)이 되는 금속이 퇴적된다(도 5h). 여기서, 소스·드레인 전극은, Mo 혹은 Mo 합금 등의 금속, 티타늄(Ti), 알루미늄(Al) 혹은 Al 합금 등의 금속, 구리(Cu) 혹은 Cu 합금 등의 금속, 또는, 은(Ag), 크롬(Cr), 탄탈(T) 혹은 텅스텐(W) 등의 금속의 재료로 형성된다.
다음에, 소스·드레인 전극(18)의 패터닝을 행한다(S18). 그리고, n＋실리콘층(17)을 에칭하고, 그 과정에서, 2층째의 비정질 실리콘층(16)을 일부 에칭한다(S19).
구체적으로는, 소스·드레인 전극(18)을 포토리소그래피 및 에칭에 의해 형성한다(도 5i). 또한, n＋실리콘층(17)을 에칭하고, 박막 트랜지스터(100)의 채널 영역의 비정질 실리콘층(16)을 일부 에칭한다(도 5j). 환언하면, 비정질 실리콘층(16)은, 박막 트랜지스터(100)의 채널 영역의 비정질 실리콘층(16)을 일부 남기도록 채널 에칭된다.
이와 같이 하여, 박막 트랜지스터(100)는 제조된다.
이상과 같이, 본 실시의 형태에 있어서의 박막 트랜지스터(100)는, 보텀 게이트 구조를 가지는 Poly－Si TFT로서 형성된다. 이 박막 트랜지스터(100)의 제조시에는, 게이트 절연층(13)과 비정질 실리콘층(14)을, 상술한 관계식을 성립시키는 막 두께를 가지도록 성막한다. 그리고, a－Si막으로 이루어지는 비정질 실리콘층(14)을, 예를 들면 청색 레이저를 이용하여 레이저 어닐링하여 결정화함으로써, 비정질 실리콘층(14)을 Poly－Si로 이루어지는 결정질 실리콘층(15)으로 한다. 이 때, 박막 트랜지스터가 형성되는 채널 영역에 상당하는 비정질 실리콘층(14)에 레이저 광이 도달하기 전에 게이트 전극(12)을 열적으로 포화시킨 상태로 할 수 있어, 최종적으로 얻는 채널 영역에 상당하는 결정질 실리콘층(15)의 결정화를 균일하게 행할 수 있다.
즉, 게이트 절연층(13)과 비정질 실리콘층(14)의 막 두께에, 레이저 어닐링 결비화법에 의해 결정질 실리콘층(15)을 형성하는 경우에 적합한 범위가 있는 것이다.
이하, 이 메카니즘에 대해서 설명한다.
일반적으로, 비정질 실리콘층에 레이저 광을 조사했을 때, 비정질 실리콘층의 발열에 의한 도달 온도와 결정화 후의 결정질 실리콘층의 결정도에는 상관이 있다. 비정질 실리콘층의 발열에 의한 도달 온도가 높을수록, 결정화 후에 형성된 결정질 실리콘층의 결정도는 커진다. 여기서, 박막 트랜지스터의 제1 영역(게이트 전극이 형성되어 있는 영역의 상방)에 있어서의 비정질 실리콘층을 충분하고 또한 균일하게 결정화를 도모하기 위해, 박막 트랜지스터의 제1 영역에 있어서의 비정질 실리콘층의 발열에 의한 도달 온도의 분포를 균일하게 하는 것이 필요하다.
그러나, 보텀 게이트 구조의 박막 트랜지스터에 있어서는, 비정질 실리콘층의 하부에 게이트 절연층을 사이에 끼고 게이트 전극이 존재하고, 또한, 게이트 전극을 구성하는 금속의 열 전도율이 게이트 절연층의 열 전도율에 비해 크다. 이 때문에, 레이저 광 조사에 의해 발생한 비정질 실리콘층의 열은 순식간에 게이트 절연층을 통하여 게이트 전극으로 전파되어 버린다. 그 결과, 게이트 전극이 형성되어 있는 영역 상방의 비정질 실리콘층에서는 발열이 불충분해지는 영역이 발생하여, 그 도달 온도가 불균일하게 된다. 이러한 이유에 의해, 도 1에 나타내는 것과 같은 결정화 후의 결정질 실리콘층의 결정도의 얼룩(결정 얼룩)이 발생한다.
따라서, 이 결정 얼룩이 발생해 버리는 현상을 회피하기 위해서는, 박막 트랜지스터의 제1 영역에 레이저 광이 도달하기 전에, 후술하는 바와 같이, 게이트 전극을 열적으로 포화시킨 상태로 하는 것이 바람직하다. 여기서, 본 실시의 형태에서는, 상술한 박막 트랜지스터(100)의 구성이 되도록 제조한다. 즉, 비정질 실리콘층(14)의 막 두께 및 게이트 절연층(13)의 막 두께를 상술한 X 및 Y를 만족하도록 형성한다. 이에 따라, 게이트 전극(12)이 형성되지 않은 영역 상방(제2 영역)의 비정질 실리콘층(14)의 발열을 게이트 전극(12)이 형성되어 있는 영역 상방(제1 영역)의 비정질 실리콘층(14)의 발열보다 크게 할 수 있다.
환언하면, 본 실시의 형태에 관련된 박막 트랜지스터(100)의 구성이 되는, 비정질 실리콘층(14)의 막 두께 및 게이트 절연층(13)의 막 두께를 상술한 X 및 Y를 만족하도록 형성한다. 이에 따라, 우선, 레이저 광의 조사에 의해 게이트 전극(12)이 형성되어 있지 않은 영역 상방(제2 영역)의 비정질 실리콘층(14)에 있어서 발생한 열은, 게이트 전극(12)이 형성되어 있는 영역 상방(제1 영역)의 비정질 실리콘층(14)에 레이저광이 도달하기 전에, 게이트 전극(12)에 전해져 게이트 전극(12)의 온도를 상승시킨다. 즉, 게이트 전극(12)은, 우선, 레이저 광이 도달하기 전에 예비 가열되게 된다. 이는, 제2 영역에 있는 비정질 실리콘층(14)에 레이저광이 조사되어 열이 발생하면, 상기 구성에 의해, 제2 영역의 온도가, 레이저 광이 아직 도달하지 않은 제1 영역의 온도보다 높아지기 때문에, 제2 영역에 있는 비정질 실리콘층(14)에 발생한 열이, 게이트 전극(12)에 전해져 게이트 전극(12)의 온도를 상승시키기 때문이다. 다음에, 레이저 광이 제1 영역에 도달하면, 제1 영역에서의 비정질 실리콘층(14)이 발열하고, 제1 영역에서의 비정질 실리콘층(14)의 발열량에 대응한 열이 게이트 전극(12)에 전해진다(레이저 광에 의한 가열). 게이트 전극(12)은, 이 레이저 광에 의한 가열과 상기의 예비 가열의 양쪽에 의해 가열되어, 게이트 전극(12)이 열적으로 포화된다. 여기서, 게이트 전극(12)을 열적으로 포화시킨다는 것은, 게이트 전극(12)의 면 내에서 게이트 전극(12)의 온도가 균일화되어 있는 것을 의미한다.
이와 같이, 본 실시의 형태에 관련된 박막 트랜지스터의 구성에 의하면, 비정질 실리콘층(14)을 결정화할 때에, 게이트 전극(12)을 열적으로 포화할 수 있다. 이에 따라, 비정질 실리콘층(14)을 결정화하기 위한 레이저 광에 의한 열이, 게이트 전극(12)에 흡수되어 버리지 않고, 결정질 실리콘층(15)을 형성하기 위해서 이용되어, 결정 얼룩이 없는 결정질 실리콘층(15)을 생성할 수 있다는 효과를 발휘한다.
다음에, ΔA'의 산출 방법에 대해서 설명한다. 상술한 것처럼, 게이트 전극(12)이 형성되어 있는 영역 상방(제1 영역), 및 게이트 전극(12)이 형성되지 않은 영역 상방(제2 영역) 각각의 비정질 실리콘층(14)의 레이저 광에 대한 규격화 흡수율의 차가 －ΔA'이하로 됨으로써, 본 실시의 형태에 관련된 효과가 얻어진다.
여기서, 비정질 실리콘층(14)에서 흡수되는 레이저 광의 광 흡수 에너지의 100%가 비정질 실리콘층의 발열에 기여한다고 가정하고, 레이저 광의 단위 면적당 에너지를 에너지 밀도(E)로 한다. 이하에서는, 게이트 전극(12)이 형성되어 있는 영역 상방(제1 영역)의 비정질 실리콘층(14)을 제1 영역의 비정질 실리콘층(14)으로 부르고, 게이트 전극(12)이 형성되지 않은 영역 상방(제2 영역)의 비정질 실리콘층(14)을 제2 영역의 비정질 실리콘층(14)으로 부른다. 또한, 제1 영역의 비정질 실리콘층(14)의 레이저 광의 파장에 대한 흡수율을 ASi1, , 레이저 광을 흡수함에 의한 비정질 실리콘층(14)의 발열량(단위 면적당)을 QSi1로 한다. 제2 영역의 비정질 실리콘층(14)의 레이저 광의 파장에 대한 흡수율을 ASi2, 레이저 광을 흡수함에 의한 비정질 실리콘층(14)의 발열량(단위 면적당)을 QSi2로 한다. 또한, 게이트 전극(12) 상에 게이트 절연층(13)이 형성되어 있고, 또한 그 위에 비정질 실리콘층이 형성되어 있는 본 구성에 있어서, 게이트 전극(12)의 레이저 광 흡수율을 AG, 레이저 광을 흡수함에 의한 게이트 전극(12)의 발열량(단위 면적당)을 QG로 한다.
또한, 임시로, 비정질 실리콘층(14) 및 게이트 절연층(13)을 소정의 막 두께로 함으로써, 제1 영역의 비정질 실리콘층(14)의 레이저 광의 파장에 대한 흡수율과 제2 영역의 비정질 실리콘층(14)의 레이저 광의 파장에 대한 흡수율이 동일해지는 것으로 한다. 즉, ASi1＝ASi2가 성립하는 것으로 한다. 그 경우에는, QSi1＝QSi2가 성립된다. 그러나, 실제로는 비정질 실리콘층(14)을 투과한 광은 게이트 전극(12)에도 흡수되어 게이트 전극도 발열한다(QG＞0). 이 때문에 제1 영역의 비정질 실리콘층(14)의 발열 온도는 제2 영역의 비정질 실리콘층(14)의 발열 온도보다 커진다.
이상을 감안하면, 제2 영역의 비정질 실리콘층(14)의 발열량이 제1 영역의 비정질 실리콘층(14)의 발열량과 게이트 전극의 발열량의 총합 이상이면, 제2 영역의 비정질 실리콘층(14)의 발열 온도가 제1 영역의 비정질 실리콘층(14)의 발열 온도 이상이 된다고 생각된다. 이 관계는, (식 10)으로 나타낼 수 있다.
QSi1＋QG≤QSi2 (식 10)
그리고, 이 (식 10)를 변형하면, (식 11)과 같이 나타낼 수 있다.
QSi1－QSi2≤－QG (식 11)
여기서, 비정질 실리콘층(14)의 막 두께, 밀도, 비열을 각각 dSi,ρSi, cSi, 게이트 전극의 막 두께, 밀도, 비열을 각각 dG, ρG, cG로 정의하면, 제1 영역의 비정질 실리콘층(14)의 발열량, 제2 영역의 비정질 실리콘층(14)의 발열량 및 게이트 전극의 발열량은 각각 이하와 같이 나타낼 수 있다.
QSi1＝E×ASi1/(dSi×ρSi×cSi)
QSi2＝E×ASi2/(dSi×ρSi×cSi)
QG＝E×AG/(dG×ρG×cG)
다음에, 이들 식을 (식 11)에 대입하여 정리하면, (식 12)와 같이 된다.
(ASi1－ASi2)/dSi≤－(AG/dG)×(ρSi×cSi)/(ρG×cG) (식 12)
여기서, 흡수율을 막 두께로 승산한 것을 규격화 흡수율로 정의하고, ASi1/dSi＝AS i1', ASi2/dSi＝ASi2'로 이하에서는 기재한다. 또한 (식 12)의 우변을 －ΔA'로 정의한다. 그러면, (식 11)은, ASi1'－ASi2'≤－ΔA'가 되어, (식 9)가 도출된다.
(식 9)는, 이하를 나타내고 있다. 즉, 제1 영역의 비정질 실리콘층(14)의 규격화 흡수율과 제2 영역의 비정질 실리콘층(14)의 규격화 흡수율의 차가 －ΔA'로 정의되는 값 이하로 되는 조건을 만족시키도록 비정질 실리콘층(14) 및 게이트 절연층(13)의 막 두께를 구성하면, 제2 영역의 비정질 실리콘층(14)의 발열 온도가 제1 영역의 비정질 실리콘층(14)의 발열 온도 이상이 된다. 즉, 이 조건을 만족시키는 비정질 실리콘층(14) 및 게이트 절연층(13)의 막 두께가 형성되면, 예를 들면 그린 레이저를 이용하여 비정질 실리콘층이 레이저 어닐링(결정화)되는 경우에, 결정화에 대한 게이트 전극(12)에 의한 열 흡수, 전파의 영향을 작게 할 수 있으므로, 박막 트랜지스터의 제1 영역에 있어서의 비정질 실리콘층(14)의 발열에 의한 도달 온도의 분포를 균일하게 할 수 있다.
이와 같이 하여, (식 9)가 나타내는 바와 같이, 레이저 광의 파장, 게이트 전극의 재질과 막 두께에 의존하지 않고, 박막 트랜지스터(100)의 제1 영역에 있어서의 비정질 실리콘층(14)을 충분하고 또한 균일하게 결정화를 도모하여, 결정질 실리콘층(15)을 생성할 수 있다.
이상과 같이, 게이트 절연층(13)과 비정질 실리콘층(14)의 막 두께를 상술한 조건을 만족하도록 형성함으로써, 다양한 파장의 레이저 광, 게이트 전극의 재질과 막 두께여도, 결정 얼룩이 없는 결정질 실리콘층(15)을 생성할 수 있다. 즉, 예를 들면, 게이트 전극(12)의 패턴 형상 등, 특히 박막 트랜지스터(100)의 구조에 변경을 가하지 않고, 게이트 전극(12) 상에 형성된 결정질 실리콘층의 결정성 편차를 저감할 수 있어, 안정된 결정화가 가능해진다. 이에 따라, 이를 사용한 박막 트랜지스터의 특성의 편차를 억제하고, LCD나 OLED 등의 표시 장치에서 고정세화가 진행되어도, 그 표시 품위를 향상시킬 수 있다는 효과를 가진다.
또한, 이상의 기재에서는, 선형상으로 집광된 레이저 광을 이용하여 비정질 실리콘층이 결정화되는 경우의 예를 나타냈는데, 본원에서는 이 밖에도 스폿형상(원형이나 타원형 그 외도 포함한다)의 레이저 광을 사용해도 된다. 이 경우는, 레이저 광을 결정화에 적합한 스캔 방법으로 실시하는 것이 바람직하다.
이상과 같이, 본 실시의 형태에 있어서의 박막 트랜지스터(100)의 제조 방법에 의하면, 비정질 실리콘층(14) 및 게이트 절연층(13)의 막 두께가 상술한 조건을 만족함으로써, 제1 영역에 있어서의 비정질 실리콘층(14)의 발열에 의한 도달 온도의 분포를 균일하게 하여, 제1 영역에 있어서의 비정질 실리콘층(14)을 충분하고 또한 균일하게 결정화를 도모할 수 있다.
이하, 비정질 실리콘층(14) 및 게이트 절연층(13)의 막 두께가 만족해야 하는 조건을, 실시예에 상세하게 설명한다.
(실시예)
우선, 계산 방법에 대해서 설명한다.
도 7a 및 도 7b는 진폭 투과율 및 진폭 투과율의 계산 방법을 설명하기 위한 도면이다.
도 7a 및 도 7b는 도 2에 나타내는 박막 트랜지스터(100)의 구조를 모델화한 다층 구조의 모델 구조를 나타내고 있다. 도 7a에 나타내는 모델 구조에서는, 복소 굴절률(N1)로 이루어지는 층(401)과, 복소 굴절률(N2)로 이루어지는 층(402)과, 복소 굴절률(N3)로 이루어지는 층(403)과, 복소 굴절률(N4)로 이루어지는 층(404)과, 복소 굴절률(N5)로 이루어지는 기판층(405)을 구비한다. 이 모델 구조에서는, 층(404), 층(403), 층(402) 및 층(401)이 이 순서대로 기판층(405) 상에 적층된 것을 나타내고 있다. 또한, 도 7b에 나타내는 모델 구조는, 도 7a의 층(404)이 없는 경우의 모델 구조를 나타내고 있다. 또한, 도면 중에 나타내는 복소 굴절률(NO)의 영역은, 모델 구조의 외부이며, 레이저 광이 모델 구조에 입사되는 측을 나타내고 있다. 이 영역은, 예를 들면 공기이며, 그 경우, 굴절률 1, 소쇠 계수 0이다.
기판층(405)은, 예를 들면 투명한 유리 또는 석영으로 이루어지는 절연 기판이며, 예를 들면 굴절률 1.47을 가지고, 도 5a에 나타내는 기판(10)에 대응한다. 층(404)는, 예를 들면 굴절률 3.103, 소쇠 계수 3.717을 가지고, 막 두께가 50㎚인 MoW로 구성되어 있고, 도 5a에 나타내는 게이트 전극(12)에 대응한다. 층(403)은, 예를 들면 굴절률 1.947, 소쇠 계수 O인 질화규소(SiNx)로 구성되어 있고, 층(402)은, 예를 들면 굴절률 1.477, 소쇠 계수 0인 산화규소(SiOx)로 구성되어 있고, 이들 2층에 의한 적층막이 층 도 5a에 나타내는 게이트 절연층(13)에 대응하고 있다. 층(401)은, 예를 들면 굴절률 5.359, 소쇠 계수 1.370의 비정질 실리콘층(14)에 대응한다.
또한, 본 모델 구조에 있어서는, 언더코팅층(11)에 대응하는 층을 생략했다. 왜냐하면, 언더코팅층(11)은 투명한 층이며, 레이저 광에 대한 흡수가 없는 층으로 하면, 그 막 두께는 본 계산 결과에 영향을 주지 않기 때문이다. 따라서, 이하, 언더코팅층(11)에 대응하는 층을 생략한 모델 구조로 계산을 진행시킨다.
도 7a 및 도 7b에 나타내는 바와 같이, 외부로부터 층(401)에 입사되는 광에 대한 진폭 반사 계수를 r01, 층(401)으로부터 층(402)에 입사되는 광에 대한 진폭 반사 계수를 r12, 층(402)으로부터 층(403)에 입사되는 광에 대한 진폭 반사 계수를 r23, 층(403)으로부터 층(404)에 입사되는 광에 대한 진폭 반사 계수를 r34, 또한, 층(403)으로부터 기판층(405)에 입사되는 광에 대한 진폭 반사 계수를 r35로 하고 있다. 또한, 외부로부터 층(401)에 입사되는 광의 진폭 투과 계수를 t01, 층(401)으로부터 층(402)에 입사되는 광의 진폭 투과 계수를 t12, 층(402)로부터 층(403)에 입사되는 광의 진폭 투과 계수를 t23, 층(403)으로부터 층(404)에 입사되는 광의 진폭 투과 계수를 t34, 또한, 층(403)으로부터 기판층(405)에 입사되는 광의 진폭 투과 계수를 t35로 하고 있다.
또한, 게이트 전극(12)에 대응하는 층(404)이 형성되어 있는 영역 상방의 (제1 영역에 상당) 각층 전체의 진폭 반사 계수를 각각 r01234(R1), r1234(R2), r234(R3)로 하고 있다. 구체적으로는, 층(404) 및 층(403)을 1층으로 간주했을 때의 진폭 반사 계수를 r234(R3)로 하고 있다. 마찬가지로, 층(404), 층(403) 및 층(402)을 1층으로 간주했을 때의 진폭 반사 계수를 r1234(R2)로 하고, 층(404), 층(403), 층(402) 및 층(401)을 1층으로 간주했을 때의 진폭 반사 계수를 r01234(R1)로 하고 있다. 또한, 제1 영역의 각층 전체의 진폭 투과 계수를 각각 t01234(T1), t1234(T2), t234(T3)로 하고 있다. 구체적으로는, 층(404), 층(403)을 1층으로 간주했을 때의 진폭 투과 계수를 t234(T3)로 하고 있다. 마찬가지로, 층(404), 층(403) 및 층(402)을 1층으로 간주했을 때의 진폭 투과 계수를 t1234(T2)로 하고, 층(404) 및 층(403), 층(402) 및 층(401)을 1층으로 간주했을 때의 진폭 투과 계수를 t01234(T1)로 하고 있다.
다음에, 도 7b에 나타내는 바와 같이, 게이트 전극에 대응하는 층(404)이 형성되어 있지 않은 영역 상방의 (제2 영역의) 각층 전체의 진폭 반사 계수를 각각 r01235(R1'), r1235(R2'), r235(R3')로 하고 있다. 구체적으로는, 기판층(405)및 층(403)을 1층으로 간주했을 때의 진폭 반사 계수를 r235(R3')로 하고 있다. 마찬가지로, 기판층(405), 층(403) 및 층(402)을 1층으로 간주했을 때의 진폭 반사 계수를 r1235(R2')로 하고, 기판층(405), 층(403), 층(402) 및 층(401)을 1층으로 간주했을 때의 진폭 반사 계수를 r01235(R')로 하고 있다. 또한, 제2 영역의 각층 전체의 진폭 투과 계수를 각각 t01235(T1'), t1235(T2'), t235(T3')로 하고 있다. 구체적으로는, 기판층(405), 층(403)을 1층으로 간주했을 때의 진폭 투과 계수를 t235(T3')로 하고 있다. 마찬가지로, 기판층(405), 층(403) 및 층(402)을 1층으로 간주했을 때의 진폭 투과 계수를 t1235(T2')로 하고, 기판층(405) 및 층(403), 층(402) 및 층(401)을 1층으로 간주했을 때의 진폭 투과 계수를 t01235(T1')로 하고 있다.
그리고, 제1 영역의 각층 전체의 진폭 반사 계수, 진폭 투과 계수는, 하기의 (식 13)∼(식 18)로 나타낼 수 있다.
［수식 1］
Figure pct00001
［수식 2］
Figure pct00002
［수식 3］
Figure pct00003
［수식 4］
Figure pct00004
［수식 5］
Figure pct00005
［수식 6］
Figure pct00006
또한, 제2 영역의 각층 전체의 진폭 반사 계수, 진폭 투과 계수는, 하기의 (식 19)∼(식 24)로 나타낼 수 있다.
［수식 7］
Figure pct00007
［수식 8］
Figure pct00008
［수식 9］
Figure pct00009
［수식 10］
Figure pct00010
［수식 11］
Figure pct00011
［수식 12］
Figure pct00012
여기서,
［수식 13］
Figure pct00013
［수식 14］
Figure pct00014
［수식 15］
Figure pct00015
이며, d는 각 층의 막 두께, θ는 각 층에서의 입사각·투과각, λ은 레이저광의 파장이다.
또한, θ는 하기 식의 스넬의 법칙으로 이하에 나타내는 대로 산출할 수 있다.
［수식 16］
Figure pct00016
또한, 각층 각각의 진폭 반사 계수 r01, r12, r23, r34, r35 및 진폭 투과 계수 t01, t12, t12, t34, t35는 하기의 (식 25)∼(식 34)를 이용하여 산출할 수 있다.
［수식 17］
Figure pct00017
［수식 18］
Figure pct00018
［수식 19］
Figure pct00019
［수식 20］
Figure pct00020
［수식 21］
Figure pct00021
［수식 22］
Figure pct00022
［수식 23］
Figure pct00023
［수식 24］
Figure pct00024
［수식 25］
Figure pct00025
［수식 26］
Figure pct00026
또한, 여기서 광은 단색 레이저 광이며, 그 편광은 P편광을 가정하고 있다.
다음에, 이상의 식을 이용하여, 다음과 같이 하여 제1 영역에 있어서의 각층 전체의 진폭 반사 계수, 진폭 투과 계수를 산출한다. 즉, 우선, r234를, (식 15)에 (식 27) 및 (식 28)을 대입함으로써 산출한다. 이어서, r1234를, (식 14)에 (식 26) 및 r234를 대입함으로써 산출한다. 이어서, r01234를, (식 13)에 (식 25) 및 r1234를 대입함으로써 산출한다. 이어서, t234를, (식 18)에 (식 27), (식 28), (식 32) 및 (식 33)을 대입함으로써 산출한다. 이어서, t1234를, (식 17)에 (식 26), (식 31), r234 및 t234를 대입함으로써 산출한다. 이어서, t01234를, (식 16)에 (식 25), (식 30), r1234 및 t1234를 대입함으로써 산출한다.
또한, 다음과 같이 하여 제2 영역에 있어서의 각층 전체의 진폭 반사 계수, 진폭 투과 계수를 산출한다. 즉, 우선, r235를, (식 21)에 (식 27) 및 (식 29)를 대입함으로써 산출한다. 이어서, r1235를, (식 20)에 (식 26) 및 r235를 대입함으로써 산출한다. 이어서, r01235를, (식 19)에 (식 25) 및 r1235를 대입함으로써 산출한다. 이어서, t235를, (식 24)에 (식 27), (식 29), (식 32) 및 (식 34)를 대입함으로써 산출한다. 이어서, t1235를, (식 23)에 (식 26), (식 31), r235 및 t1235를 대입함으로써 산출한다. 이어서, t01235를, (식 22)에 (식 25), (식 30), r1235 및 t1235를 대입함으로써 산출한다.
다음에, 제1 영역에 있어서의 각 층에서의 반사율 R1, R2 및 R3, 투과율 T1, T2 및 T3를 (식 35)∼(식 40)에 의해 산출한다.
［수식 27］
Figure pct00027
［수식 28］
Figure pct00028
［수식 29］
Figure pct00029
［수식 30］
Figure pct00030
［수식 31］
Figure pct00031
［수식 32］
Figure pct00032
또한, 제2 영역에 있어서의 각층에서의 반사율 R1', R2'및 R3', 투과율 T1', T2'및 T3'를 (식 41)∼(식 46)에 의해 산출한다.
［수식 33］
Figure pct00033
［수식 34］
Figure pct00034
［수식 35］
Figure pct00035
［수식 36］
Figure pct00036
［수식 37］
Figure pct00037
［수식 38］
Figure pct00038
마지막으로, (수식 47)에 의해, 제1 영역의 비정질 실리콘층에 대한 광 흡수율 ASi1을 산출할 수 있다.
［수식 39］
Figure pct00039
또한, (수식 48)에 의해, 제2 영역의 비정질 실리콘층에 대한 광 흡수율 ASi2를 산출할 수 있다.
［수식 40］
Figure pct00040
이상에서, 비정질 실리콘층의 막 두께(dSi)를 이용하여, 제1 영역의 비정질 실리콘층의 규격화 흡수율(ASi1')로부터 제2 영역의 비정질 실리콘층의 규격화 흡수율(ASi2')을 감산한 값을 산출할 수 있다.
다음에, 상술한 계산 방법을 이용하여, 도 7a 및 도 7b에 나타내는 모델 구조에 대하여 수직으로, 즉 θ0＝0, 또는 sinθ0＝0이 근사적으로 성립하는 범위의 입사각 θ0에 있어서 파장 λ(405㎚≤λ≤488㎚)의 레이저 광(주로 청색 레이저 광)을 입사한 경우에, 제1 영역 및 제2 영역의 비정질 실리콘층에 대한 레이저 광의 규격화 흡수율을 산출하여, 그 차를 계산했다. 또한, 이 경우, 레이저 광의 편광을 S편광으로 해도 계산 결과는 같다.
도 8은, 레이저 어닐링 결정화법에 의해 결정질 실리콘층을 형성하는 경우에 게이트 절연층과 비정질 실리콘층에 적합한 막 두께 범위가 있는 것을 나타내기 위한 도면이다. 구체적으로, 도 8은, 도 7a 및 도 7b에 나타내는 모델 구조를 이용하여, 비정질 실리콘층(14)의 막 두께와, 산화 규소층(13a) 및 질화규소층(13b)로 구성되는 적층막의 막 두께를 각각 변화시킨 경우의, 제1 영역 및 제2 영역의 비정질 실리콘층(14)의 규격화 흡수율차(ASi1'－ASi2')의 계산 결과를 나타내는 등고선도이다. 가로축은, 비정질 실리콘층(14)의 광학 막 두께, 즉, 비정질 실리콘층(14)의 굴절률(nSi)에 비정질 실리콘층(14)의 막 두께(dSi)를 곱한 값을, 레이저 광의 파장(λ)으로 승산한 값, 즉 (nSi×dSi)/λ를 나타내고 있다. 세로축은, 산화규소층(13a)과 질화규소층(13b)으로 구성되는 적층막을 산화규소층(13a)의 굴절률(nSiO)로 환산한 광학 막 두께, 즉 (nSiO×dSiO＋nSiN×dSiN)/nSiO을 레이저 광의 파장(λ)으로 승산한 값(nSiO×dSiO＋nSiN×dSiN)/nSiO/λ을 나타내고 있다. 여기서 산화규소층(13a)의 막 두께(dSiO), 질화규소층(13b)의 굴절률(nSiN), 질화규소층의 막 두께(dSiN)로 하고 있다.
또한, 본 모델 구조에 있어서의 산화규소층(13a) 및 질화규소층(13b)으로 구성되는 적층막에 있어서는, 그 토탈 캐패시턴스가 일정하게 되도록 산화규소층(13a) 및 질화규소층(13b) 각각의 막 두께를 변화시키고 있다. 구체적으로는, 산화규소층(13a) 및 질화규소층(13b)의 비유전률 및 캐패시턴스를 각각 εSiO,εSiN, 진공의 유전율을 ε0으로 두면, 산화규소층과 질화규소층으로 구성되는 적층의 단위 면적당의 토탈 캐패시턴스 Ctotal＝ε0/(dSiO/εSiO＋dsiN/εSiN)가 일정하게 되도록 산화규소층(13a)과 질화규소층(13b) 각각의 막 두께를 변화시키고 있다.
그런데, 예를 들면, λ＝405㎚일 때의 비정질 실리콘층(14)의 굴절율을 이용하면, 도 8의 가로축의 값을 비정질 실리콘층의 막 두께로 변환할 수 있다. 도 9는, 도 8의 가로축의 값을 비정질 실리콘층의 막 두께로 변환한 값의 예를 나타내는 도면이다. 도 9에는, λ＝405㎚일 때, λ＝445㎚일 때, λ＝455㎚일 때, 및 λ＝488㎚일 때의, 도 8의 가로축의 값을 비정질 실리콘층의 막 두께로 변환한 값을 나타내고 있다.
또한, 예를 들면 λ＝405㎚일 때, 산화규소층(13a)과 질화규소층(13b)의 각각의 굴절률을 이용함으로써, 도 8의 세로축의 값으로부터 게이트 절연층(13)을 구성하고 있는 산화규소층(13a)과 질화규소층(13b)의 각각의 막 두께를 산출할 수 있다. 도 10a∼도 10d는, 도 8의 세로축의 값을, 게이트 절연층(13)을 구성하는 산화규소층(13a)과 질화규소층(13b)의 막 두께로 변환한 값의 예를 나타내는 도면이다. 도 10a에는, λ＝455㎚일 때의 산화규소층(13a)과 질화규소층(13b)의 각각의 막 두께를 산출한 값을 나타내고 있다. 마찬가지로, 도 10b, 도 10c 및 도 10d에는 각각 λ＝405㎚, λ＝445㎚ 및 λ＝488일 때의 산화규소층(13a)과 질화규소층(13b)의 각각의 막 두께를 산출한 값을 나타내고 있다. 여기서, 산화규소층(13a)과 질화규소층(13b)의 각각의 비유전률을 4.1, 7.9로 하여 산출하고 있다. 또한, 도면 중의 C는, 산화규소층과 질화규소층으로 구성되는 적층막의 토탈 캐패시턴스(Ctotal)을 나타내고 있고, 게이트 절연층(13)이 산화규소층 단층으로 구성되어 있는 경우의 막 두께의 캐패시턴스(C)의 값에 고정되어 있는 것을 나타내고 있다. 예를 들면, C＝140㎚라면, 게이트 절연층(13)이 140㎚의 산화규소층 단층으로 구성되어 있는 경우의 캐패시턴스의 값인 것을 나타내고 있다. 마찬가지로 예를 들면, C＝120㎚ 또는 C＝100㎚일 때, 게이트 절연층(13)이 120㎚ 또는 100㎚의 산화규소층 단층으로 구성되어 있는 경우의 캐패시턴스의 값인 것을 나타내고 있다.
도 8에 있어서, －ΔA'로 표시되는 등고선의 선상 및 내측 영역은, 제1 영역 및 제2 영역의 비정질 실리콘층(14)의 규격화 흡수율차(ASi1'－ASi2')가 －ΔA'이하로 되는 영역인 것을 나타내고 있다. 환언하면, 도 8의 점선으로 나타내는 곡선은, 규격화 흡수율차가 －0.0003인 등고선을 나타내고 있다. 즉, 이 곡선 상, 및 그 내측 영역의 규격화 흡수율차는 －0.0003 이하이다. 또한, 이 영역은, 비정질 실리콘층(14) 및 게이트 절연층(13)의 막 두께와, 이들 광학 정수와, 게이트 전극(12) 및 기판(10)의 광학 정수로부터 상술한 식(계산 방법)에 의해 산출된다. 그리고, 산출된 제1 영역 및 제2 영역의 비정질 실리콘층(14)의 규격화 흡수율차(ASi1'－ASi2')가 －ΔA'이하로 되는 조건을 만족할 때, 박막 트랜지스터(100)의 제1 영역에 있어서의 비정질 실리콘층(14)의 발열에 의한 도달 온도의 분포를 균일하게 할 수 있다. 이에 따라, 제1 영역에 있어서의 비정질 실리콘층(14)은 충분하고 또한 균일하게 결정화되어 결정질 실리콘층(15)으로 된다.
도 11은, 도 8에 있어서, 게이트 절연층과 비정질 실리콘층의 적절한 막 두께 범위를 산출하기 위해서 이용한 도면이다.
도 11에 있어서, 비정질 실리콘층(14)의 광학 막 두께를 레이저 광의 파장으로 승산한 것을 X, 산화규소층(13a)과 질화규소층(13b)의 적층을 산화규소층(13a)의 굴절률로 환산한 광학 막 두께를 레이저 광의 파장으로 승산한 것을 Y로 두고 있다. 또한, 이들 X와 Y는 상술한 것과 동일하다. 그리고, 이들 X와 Y를 이용하여, －ΔA'로 표시되는 등고선의 선상 및 내측 영역을 수식으로 근사한다. 즉, L1∼L6으로 나타내는 집합의 곱(
［수식 41］
Figure pct00041
)로 표시할 수 있다. 또한, L1∼L6는, 이하와 같이 나타낼 수 있는데, 이들은 각각 상술한 (식 1)∼(식 6)에 상당한다.
L1 : Y≥0.264＋14.444×ΔA'
L2：X≤0.729－67.777×ΔA'
L3：Y≤－0.388X＋0.584－21.124×ΔA'
L4 : Y≤O.427－28.519×ΔA'
L5 : X≥0.344＋32.963×ΔA'
L6 : Y≥－0.388X＋0.457＋21.412×ΔA'
또한, ΔA'는, 상술한 것처럼, ΔA'＝(AG/dG)×(ρSi×cSi)/(ρG×cG)로 표시된다. 여기서,ρSi, cSi는 각각 비정질 실리콘층(14)의 밀도, 및 비열이며, dG,ρG, cG는 각각 게이트 전극의 막 두께, 밀도, 및 비열이다.
다음에, 파장 455㎚의 청색 레이저 광을, 도 7a 및 도 7b의 모델 구조 상방으로부터 수직으로 조사한 경우를 생각한다. 여기서 비정질 실리콘층(14)의 밀도를 2340(kg/㎥), 비열을 1252(J/(kg·K))로 한다. 또한, 게이트 전극(12)을 막 두께 50㎚의 MoW로 하고, 그 밀도를 11720(kg/㎥), 비열을 226.4(J/(kg·K))로 한다. 이 때, 제1 영역의 비정질 실리콘층(14)의 레이저 광의 파장에 대한 흡수율과 제2 영역의 비정질 실리콘층의 레이저 광의 파장에 대한 흡수율이 동일해 지는, 즉, ASi1＝ASi2가 성립하는 것으로 한다. 그리고, ASi1＝ASi2가 성립할 때의 비정질 실리콘층 및 게이트 절연층을 구성하는 산화규소층 및 질화규소층의 막 두께와, 상술의 광학 계산식(식 13)~(식 48)으로 이용하여 게이트 전극의 흡수율의 최대치(AG)를 계산한다. 그 결과, AG는 0.014로 계산되고, 이로부터 ΔA'가 0.0003으로 산출된다. 또한, AG는, AG＝T1×T2×T3×(1－RG)의 관계식으로부터 계산된다. 여기서 RG는 질화규소를 매질로 한 경우의 게이트 전극(12)의 반사율이며, RG＝｛(nSiN－nG)2＋kG 2｝/｛(nSiN＋nG)2＋kG 2｝로 계산된다. 또한, 질화규소의 굴절률 nSiN, 게이트 전극의 굴절률 nG, 게이트 전극의 소쇠 계수 kG로 하고 있다. 이상과 같이, ΔA'가 0.0003으로 산출된다. 이 값을 이용하여, 상기의 L1∼L6로 표시되는 집합의 곱(
［수식 42］
Figure pct00042
)로 표시되는 범위가 결정된다.
다음에, λ＝455㎚의 청색 레이저 광을, 도 7a 및 도 7b로 나타내는 모델에 대하여 수직으로 조사하여 스캔했을 때의, 비정질 실리콘층(14) 표면의 최고 도달 온도의 위치 의존성 시뮬레이션을 실시했다. 도 12에, 시뮬레이션에 이용한 모델을 나타낸다. 본 모델은, 도 12에 나타내는 바와 같이, 기판(510)과, 게이트 전극(512)과, 질화규소층(513b)과, 산화규소층(513a)과, 비정질 실리콘층(514)으로 구성되어 있다. 본 모델에 있어서, 게이트 전극(512)의 레이저 스캔 방향의 길이는 30㎛로 하고, 비정질 실리콘층(514) 및 게이트 전극(512)의 물성치로서, 상술한 값을 이용했다.
도 13은, 도 8에 있어서, 본 시뮬레이션으로 실시한 막 두께 조건 개소를 나타내는 도면이다. 즉, 도 13에 나타내는 별(☆)이 붙여진 1∼12(별 1∼별 12)의 점의 개소는, 본 시뮬레이션으로 실시한 막 두께 조건을 나타내고 있다. 또한, 별 1, 별 7, 별 8, 별 12에 있어서의 규격화 흡수율차(ASi1'－ASi2')는 －ΔA'(＝－0.0003)보다 크고, 별 2, 별 3, 별 4, 별 6, 별 9, 별 10, 별 11에 있어서의 규격화 흡수율차(ASi1'－ASi2')는 －ΔA'보다 작다. 즉, 별 2, 별 3, 별 4, 별 5, 별 6, 별 9, 별 10, 별 11은, 도 13의 점선상 및 그 내측 영역에 존재하고 있다.
여기서, 예를 들면, 별 1의 개소는, 비정질 실리콘층(14)의 막 두께가 30㎚, 산화규소층(13a)의 막 두께/질화규소층(13b)의 막 두께가 100㎚/36.1㎚이다. 또한, 이 값은, λ＝455㎚, 또한, 산화규소막과 질화규소막의 적층막의 캐패시턴스가, 산화규소막 단막의 막 두께가 120㎚일 때의 캐패시턴스에 상당할 때의 값의 일예이다. 마찬가지로, 별 2∼별 7의 점의 개소는, 비정질 실리콘층 두께가 각각 35㎚, 40㎚, 45㎚, 50㎚, 55㎚, 60㎚이며, 산화규소층 두께/질화규소층 두께는 100㎚/36.1로 공통이다. 또한, 별 8∼별 12의 점의 개소는, 산화규소층 두께/질화규소층 두께는 각각, 115.0㎚/9.0㎚, 110.0㎚/18.0㎚, 90.0㎚/54.1㎚, 80.0㎚/72.2㎚, 70.0㎚/90.2㎚이며, 비정질 실리콘층의 막 두께는 40㎚로 공통이다.
도 14 및 도 15는, 제1 영역 및 제2 영역의 비정질 실리콘층 표면의 최고 도달 온도의 위치 의존성의 시뮬레이션 결과를 나타내는 도면이다. 가로축은, 위치 좌표를 나타내고 있고, 세로축은, 비정질 실리콘층(14) 표면의 최고 도달 온도를 나타내고 있다. 도 14는, 도 13에 나타내는 별 1∼별 7의 개소에 있어서의 막 두께 조건의 시뮬레이션 결과를 나타내고 있다. 구체적으로, 도 14는, 도 13에 나타내는 별 1∼별 7의 개소에 있어서, 게이트 절연층(13)의 막 두께를 일정하게 유지하고, 비정질 실리콘층(14) 막 두께를 변화시켰을 때의 시뮬레이션 결과를 나타내고 있다. 도 15는, 도 13에 나타내는 별 8, 별 9, 별 3, 별 10, 별 11, 별 12의 개소에 있어서의 막 두께 조건의 시뮬레이션 결과를 나타내고 있다. 구체적으로는, 도 15는, 도 13에 나타내는 별 8, 별 9, 별 3별 10, 별 11, 별 12의 개소에 있어서, 비정질 실리콘층(14)의 막 두께를 일정하게 유지하고, 게이트 절연층(13)을 구성하고 있는 산화규소층(13a) 및 질화규소층(13b)의 막 두께를 각각 변화시켰을 때의 시뮬레이션 결과를 나타내고 있다.
도 14에 나타내는 바와 같이, 별 1 및 별 7의 개소에 있어서의 막 두께 조건에 있어서는, 비정질 실리콘층(14) 표면의 최고 도달 온도를 나타내는 곡선이 게이트 전극(12) 상의 제1 영역에서 평탄하지 않은데 대해, 별 2∼별 6의 개소에 있어서의 막 두께 조건에 있어서는, 비정질 실리콘층(14) 표면의 최고 도달 온도를 나타내는 곡선이 게이트 전극(12) 상의 제1 영역에서 평탄하다는 것을 알 수 있다. 또한, 도 15에 나타내는 바와 같이, 별 8, 별 12의 개소에 있어서의 막 두께 조건에 있어서는, 비정질 실리콘층(14) 표면의 최고 도달 온도를 나타내는 곡선이 게이트 전극(12) 상의 제1 영역에서 평탄하지 않은데 대해, 별 9, 별 3, 별 10, 및, 별 11의 개소에 있어서의 막 두께 조건에 있어서는, 비정질 실리콘층(14) 표면의 최고 도달 온도를 나타내는 곡선이 게이트 전극(12) 상의 제1 영역에서 평탄하다는 것을 알 수 있다.
이상의 시뮬레이션 결과에 의하면, －ΔA'로 표시되는 등고선의 선상 및 그 내측의 영역의 제1 영역 및 제2 영역의 비정질 실리콘층(14)의 규격화 흡수율차(ASi1'－ASi2')를 비정질 실리콘층(14)의 막 두께 및 게이트 절연층(13)의 막 두께를 만족할 때, 박막 트랜지스터(100)의 제1 영역에 있어서의 비정질 실리콘층(14)의 발열에 의한 도달 온도의 분포를 균일하게 할 수 있는 것을 알 수 있다. 이에 따라, 박막 트랜지스터(100)의 제1 영역에 있어서의 비정질 실리콘층(14)을 충분하고 또한 균일하게 결정화한 결정질 실리콘층(15)을 생성하는 것이 가능해진다.
또한, 도 11에서는, －ΔA'로 표시되는 등고선의 선상 및 그 내측의 영역(점선으로 둘러싸이는 영역)에 있어서는, 더욱 바람직한 영역으로서 영역(F)이 나타나 있다.
도 11에 나타내는 범위의 영역(F)은, 점선으로 둘러싸인 영역에 있어서 더욱 바람직한 영역이다. 왜냐하면, 이 영역(F)에서는, 이 영역(F)에서 정해지는 조건식을 만족하는 범위에서 박막 트랜지스터(100)를 구성하는 질화규소층(13b), 산화규소층(13a) 및 비정질 실리콘층(14)의 막 두께를 형성하면, 이들 막 두께가 각각 목표 막 두께로부터 10% 정도 변화해도, 결정율의 편차가 억제된 결정질 실리콘층(15)을 생성할 수 있다고 하는 효과를 가진다. 즉, 이 영역(F)에서 정해지는 조건식을 만족하는 범위면 프로세스 마진이 있으므로 바람직하다.
다음에, 이 영역(F)에서 정해지는 조건식을 만족하는 범위에 프로세스 마진이 있는 것을 검증한 결과에 대해서 설명한다.
토탈 캐패시턴스를 일정하게 또한 산화규소층 및 질화규소층의 막 두께를 고정한 다음, 비정질 실리콘층의 막 두께를 변화시켰을 때의, 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율을 산출한 결과를, 도 16a∼도 16d에 나타내고 있다.
도 16a는, 비정질 실리콘층을 35㎚으로 한 경우에 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율의 산출 결과를 나타내는 도면이다. 즉, 도 16a에서는, C＝120㎚ 또한 산화규소층(13a)의 막 두께/질화규소층(13b)의 막 두께＝100㎚/36.1㎚으로 고정하고, 비정질 실리콘층(14)의 막 두께를 35㎚로 형성하는 경우의 프로세스 마진을 검증하기 위한 도면이다. 도 16a에서는, 비정질 실리콘층(14)의 막 두께/산화규소층(13a)의 막 두께/질화규소층(13b)의 막 두께＝35㎚/100㎚/36.1㎚를 센터 막 두께로 칭하고, 산화규소층(13a), 질화규소층(13b) 및 비정질 실리콘층(14)의 막 두께를 센터 막 두께로부터 각각 ±10% 변화시킨 경우(3×3×3＝27의 막 두께 수준을 샘플로 한) 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율을 산출하고 있다. 또한, 도면에서는, 비정질 실리콘층(14)의 막 두께/산화규소층(13a)의 막 두께/질화규소층(13b)의 막 두께를 a－Si/SiO/SiN으로 나타내고 있다.
마찬가지로, 도 16b는, 비정질 실리콘층을 37.5㎚로 한 경우에 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율의 산출 결과를 나타내는 도면이며, 도 16c는, 비정질 실리콘층을 47.5㎚로 한 경우에 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율의 산출 결과를 나타내는 도면이다. 또한, 도 16d는, 비정질 실리콘층을 50㎚로 한 경우에 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율의 산출 결과를 나타내는 도면이다.
즉, 도 16b는 C＝120㎚ 또한 산화규소층(13a)의 막 두께/질화규소층(13b)의 막 두께＝100㎚/36.1㎚로 고정하고, 비정질 실리콘층(14)의 막 두께를 37.5㎚로 형성하는 경우의 프로세스 마진을 검증하기 위한 도면이다. 도 16b에서는, 비정질 실리콘층(14)의 막 두께/산화규소층(13a)의 막 두께/질화규소층(13b)의 막 두께＝37.5㎚/100㎚/36.1㎚를 센터 막 두께로 칭하고, 산화규소층(13a), 질화규소층(13b) 및 비정질 실리콘층(14)의 막 두께를 각각 ±10% 변화시킨 경우, 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율을 산출하고 있다.
마찬가지로, 도 16c에서는, 비정질 실리콘층(14)의 막 두께/산화규소층(13a)의 막 두께/질화규소층(13b)의 막 두께＝47.5㎚/100㎚/36.1㎚를 센터 막 두께로 칭하고, 도 16d에서는, 비정질 실리콘층(14)의 막 두께/산화규소층(13a)의 막 두께/질화규소층(13b)의 막 두께＝50㎚/100㎚/36.1㎚를 센터 막 두께로 칭하고 있다.
또한, 비정질 실리콘층(14)의 막 두께를 42.5㎚에 고정한 다음, 산화규소막으로 구성되는 게이트 절연층(13)의 막 두께를 변화시켰을 때의, 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율을 산출한 결과를, 도 17a∼도 17e에 나타내고 있다.
도 17a는 게이트 절연층(13)의 토탈 캐패시턴스를 일정(C＝120㎚)하게 한 경우에 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율의 산출 결과를 나타내는 도면이다. 즉, 도 17a에서는, 비정질 실리콘층(14)을 42.5㎚에 고정하고, 게이트 절연층(13)을, C＝120㎚ 또한 산화규소층(13a)의 막 두께/질화규소층(13b)의 막 두께＝110㎚/18.0㎚로 형성하는 경우의 프로세스 마진을 검증하기 위한 도면이다. 도 17a에서는, 비정질 실리콘층(14)의 막 두께/산화규소층(13a)의 막 두께/질화규소층(13b)의 막 두께＝42.5㎚/100㎚/36.1㎚를 센터 막 두께로 칭하고, 산화규소층(13a), 질화규소층(13b) 및 비정질 실리콘층(14)의 막 두께를 센터 막 두께로부터 각각 ±10% 변화시킨 경우에, 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율을 산출하고 있다.
마찬가지로, 도 17b는 게이트 절연층(13)을, C＝120㎚ 또한 산화규소층(13a)의 막 두께/질화규소층(13b)의 막 두께＝105㎚/27.1㎚로 형성하는 경우의 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율의 산출 결과를 나타내는 도면이며, 도 17c는, 게이트 절연층(13)을, C＝120㎚ 또한 산화규소층(13a)의 막 두께/질화규소층(13b)의 막 두께＝100㎚/36.1㎚으로 형성하는 경우의 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율의 산출 결과를 나타내는 도면이다. 또한, 도 17d는, 게이트 절연층(13)을, C＝120㎚ 또한 산화규소층(13a)의 막 두께/질화규소층(13b)의 막 두께＝95㎚/45.1㎚로 형성하는 경우의 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율의 산출 결과를 나타내는 도면이며, 도 17c는, 게이트 절연층(13)을, C＝120㎚ 또한 산화규소층(13a)의 막 두께/질화규소층(13b)의 막 두께＝90㎚/54.1㎚로 형성하는 경우의 제1 영역 및 제2 영역에 있어서의 실리콘의 흡수율의 산출 결과를 나타내는 도면이다.
도 17b에서는, 비정질 실리콘층(14)의 막 두께/산화규소층(13a)의 막 두께/질화규소층(13b)의 막 두께＝42.5㎚/105㎚/27.1㎚를 센터 막 두께로 칭하고, 도 17c에서는, 비정질 실리콘층(14)의 막 두께/산화규소층(13a)의 막 두께/질화규소층(13b)의 막 두께＝42.5㎚/100㎚/36.1㎚를 센터 막 두께로 칭하고 있다. 또한, 도 17d에서는, 비정질 실리콘층(14)의 막 두께/산화규소층(13a)의 막 두께/질화규소층(13b)의 막 두께＝42.5㎚/95㎚/45.1㎚를 센터 막 두께로 칭하고, 도 17e에서는, 비정질 실리콘층(14)의 막 두께/산화규소층(13a)의 막 두께/질화규소층(13b)의 막 두께＝42.5㎚/90㎚/54.1㎚를 센터 막 두께로 칭하고 있다.
그리고, 상기의 도 16a∼도 17e에 있어서 실리콘의 흡수율이 제1 영역(게이트 상)＜제2 영역(게이트 외)인 막 두께 수준이 많은지 여부를 검증함으로써, 프로세스 마진이 있는지를 검증할 수 있다.
도 16a, 도 16d, 도 17a 및 도 17e에 나타내는 바와 같이, 점선의 원으로 둘러싼 영역의 막 두께 수준(3개의 막 두께 수준)에서 실리콘의 흡수율이 제1 영역(게이트 상)＞제2 영역(게이트 외)으로 되는 막 두께 수준이 산출되었다. 이에 대하여, 도 17c 및 도 17d에서는, 모든 막 두께 수준에서 실리콘의 흡수율이 제1 영역(게이트 상)＜제2 영역(게이트 외)으로 되었다. 또한, 도 16b, 도 16c 및 도 17b에서는, 거의 모든 막 두께 수준에서 실리콘의 흡수율이 제1 영역(게이트 상)＜제2 영역(게이트 외)으로 되었다. 센터 막 두께로부터 먼(변화가 큰) 단 1개의 막 두께 수준(점선의 원으로 둘러싼 영역의 막 두께 수준)에서 실리콘의 흡수율이 제1 영역(게이트 상)＞제2 영역(게이트 외)으로 되었다.
이상의 결과로부터, 비정질 실리콘층(14)의 막 두께/산화규소층(13a)의 막 두께가 105㎚/27.1㎚∼95㎚/45.1㎚, 비정질 실리콘층(14)의 막 두께가 37.5㎚∼47.5를 포함하는 영역 즉 영역(F)으로 정해지는 조건식을 만족하는 범위면 프로세스 마진이 있는 것을 알 수 있다. 즉, 바람직한 영역(F)의 범위에서는, 산화규소층(13a), 질화규소층(13b) 및 비정질 실리콘층(14)의 막 두께가 각각 목표 막 두께로부터 10% 정도 변화해도, 결정율의 편차가 억제된 결정질 실리콘층(15)을 생성할 수 있는 것을 알 수 있다.
총괄하면, 통상, 레이저 결정화 프로세스에 있어서, 비정질 실리콘층의 하부에 게이트 절연층을 통하여 게이트 전극이 존재하는 경우, 게이트 전극의 열 흡수, 열 전파의 영향에 의해, 게이트 전극 상방의 비정질 실리콘층의 발열이 불충분하고 또한 불균일하게 되어, 형성된 결정질 실리콘층의 결정도에 편차를 생기게 한다. 그러나, 상술한 막 두께 범위에서 비정질 실리콘층과 그 하지막인 절연층을 성막하면, 도 18a에 나타내는 바와 같이 레이저 결정화 프로세스에 있어서, 게이트 전극의 열 흡수, 열 전파의 영향을 억제하여, 결정화를 행할 수 있다. 이 때문에, 비정질 실리콘층과 그 하지막인 게이트 절연층을 구비하는 박막 트랜지스터(TFT)에서는, 균질한 박막 트랜지스터의 특성을 실현할 수 있게 된다. 또한, 도 18b는, 비교로서, 종래의 구조에 대하여 가시광 영역의 고체 레이저를 이용하여 레이저 어닐링 결정화법을 행한 경우의 결정질 실리콘층의 결정성을 나타내는 도면이다. 즉, 도 18a는, 본 발명의 실시의 형태의 구조에 대해서 가시광 영역의 고체 레이저를 이용하여 레이저 어닐링 결정화법을 행한 경우의 결정질 실리콘층의 결정성을 나타내는 도면이다. 도 18a 및 도 18b에서는, 단위 시간당 레이저 광의 에너지 밀도 80KW/㎠이고, 레이저 스캔의 스피드를 400㎜/s로 한 경우의 예를 나타내고 있다. 또한, 종래의 구조에서는, 50㎚∼70㎚의 결정 입경으로 결정화되어 있는 영역과, 100㎚∼200㎚의 결정 입경으로 결정화되어 있는 영역과, 200㎚∼500㎚의 결정 입경으로 결정화되어 있는 영역이 있다. 이에 대하여, 본 발명의 실시의 형태의 구조에서는, 100㎚∼200㎚의 결정 입경으로 균일하게 결정화되어 있는 것을 알 수 있다.
도 18은, 본 발명의 실시의 형태에 있어서의 효과를 설명하기 위한 도면이다. 즉, 도 18은, 게이트 전극(12)을 열적으로 포화시키는 수단으로서, 게이트 전극(12) 이외의 영역에 주목하여, 게이트 전극(12) 상방에 없는(제2 영역의) 비정질 실리콘층의 발열을 이용하고 있는 것을 나타내고 있다. 구체적으로는, 비정질 실리콘층(14)과 게이트 절연층(13)의 막 두께를 적절한 범위에 둠으로써, 게이트 전극(12)의 유무에 의한 광의 간섭 효과의 차이를 이용하여, 1) 게이트 전극 상방의 실리콘 박막의 광 흡수율보다, 게이트 전극 상방에 없는 실리콘 박막의 광 흡수율이 커지도록, 즉, 레이저 어닐링을 실시했을 때, 게이트 전극(12) 상방(제1 영역)의 비정질 실리콘층(14)의 발열보다, 게이트 전극(12) 상방에 없는(제2 영역의) 비정질 실리콘층(14)의 발열이 커지도록 설정할 수 있고, 또한, 2) 게이트 전극(12) 상방(제1 영역)의 실리콘 박막의 발열 온도가 실리콘의 융점 이상이 되도록 설정할 수 있다.
그리고, 1)로 설정할 수 있으므로, 제2 영역의 비정질 실리콘층(14)으로부터 발생한 열을 게이트 전극(12)에 흡수, 전파시킬 수 있다. 이에 따라, 레이저 광이 게이트 전극(12)상(제1 영역)의 비정질 실리콘층(14)을 어닐링하기 전에, 미리 게이트 전극(12)을 열적으로 포화할 수 있으므로, 게이트 전극(12) 상의(제1 영역의) 비정질 실리콘층(14)의 결정화에 있어서, 게이트 전극(12)의 열 흡수·전파의 영향을 저감시킬 수 있다. 또한, 2)로 설정할 수 있으므로, 게이트 전극(12) 상방에 없는(제2 영역의) 실리콘 박막의 광 흡수율이, 게이트 전극 상방의 실리콘 박막의 광 흡수율보다도 과도하게 큰 경우, 즉, 게이트 전극(12) 상방에 없는(제2 영역의) 비정질 실리콘층(14)의 발열이, 게이트 전극(12) 상방의 (제1 영역의) 비정질 실리콘층(14)의 발열보다 극단적으로 커진 경우에 있어서도, 게이트 전극(14) 상방의 (제1 영역의) 비정질 실리콘층(14)과 게이트 전극(12) 상방에 없는(제2 영역의) 비정질 실리콘층(14)의 쌍방의 영역에 있어서의 비정질 실리콘층(14)이 용융함으로써 용융 실리콘층이 되고, 그 열 전도율이, 일반적으로 게이트 전극(12)으로서 이용되는 금속의 열 전도율과 같은 정도의 값까지 증가한다.
따라서, 게이트 전극(12) 상방에 없는(제2 영역의) 용융 실리콘층에서 발생한 열은, 주로 게이트 전극(12) 상방의(제1 영역의) 용융된 실리콘층으로 전파하게 되므로, 게이트 절연층(13)을 통하여 게이트 전극(12)에 과도하게 흡수되지 않는다. 그러므로, 게이트 전극(12)의 온도 분포가 악화하지 않고, 그 상방의 (제1 영역의) 비정질 실리콘층(14)의 발열 온도 분포에 영향을 주지 않는다.
따라서, 상기의 1)과 2)의 복합 효과에서, 게이트 전극(12) 상방의 (제1 영역의) 비정질 실리콘층(14)의 발열 온도 분포를 균일하게 유지할 수 있으므로, 이 때에 얻어지는 결정질 실리콘층(15) 내에 생성되는 결정 조직의 균일성을 유지할 수 있는 효과를 가진다.
이상, 본 발명에 의하면, 가시광 영역의 파장의 레이저를 이용하여, 결정성이 안정된 결정 실리콘막을 형성할 수 있는 박막 트랜지스터 장치의 제조 방법, 박막 트랜지스터, 이를 이용한 표시 장치를 실현할 수 있다. 구체적으로는, 상기 실리콘 박막 및 게이트 절연층을, 각각의 막 두께가 소정의 조건을 만족하도록 형성함으로써, 예를 들면, 게이트 전극의 패턴 형상 등, 특히 박막 트랜지스터의 구조에 변경을 가하지 않고, 가시광 영역의 파장의 레이저를 이용하여, 결정성이 안정된 결정 실리콘층을 형성할 수 있는 박막 트랜지스터 장치의 제조 방법, 박막 트랜지스터, 이를 이용한 표시 장치를 실현할 수 있다.
또한, 도 19에 나타내는 표시 장치에, 본 발명의 박막 트랜지스터를 이용한 경우에는, 균질한 TFT 특성을 갖추는 고화질의 표시 장치를 실현할 수 있다. 또한, 표시 품위의 향상에 의한 수율의 향상, 비용 다운도 가능해진다.
또한, 본 발명에 의하면, 예를 들면, 게이트 전극의 패턴 형상 등, 특히 박막 트랜지스터의 구조에 변경을 가하지 않고, 막 두께 조건을 상기의 범위로 취할수록 효과를 실현하는 것이 가능해지므로, 예를 들면, 보다 고정밀 표시 장치를 제작하는 경우에 있어서도, 그 설계의 유연성을 유지할 수 있는 점이 종래의 기술보다 우수하다고 할 수 있다.
이상, 본 발명의 박막 트랜지스터 장치의 제조 방법, 박막 트랜지스터, 이를 이용한 표시 장치에 대해서, 실시의 형태에 의거하여 설명했는데, 본 발명은, 이 실시의 형태에 한정되는 것은 아니다. 본 발명의 취지를 일탈하지 않는 한, 당업자가 생각하는 각종 변형을 본 실시의 형태에 실시한 것이나, 다른 실시의 형태에 있어서의 구성 요소를 조합하여 구축되는 형태도, 본 발명의 범위 내에 포함된다.
<산업상의 이용 가능성>
본 발명은, 박막 트랜지스터 장치의 제조 방법, 박막 트랜지스터, 이를 이용한 액정 패널 또는, 유기 EL 패널 등의 EL 패널을 포함하는 표시 장치에 이용할 수 있고, 특히, 레이저 결정화 프로세스에 있어서, 비정질 실리콘막의 하부에 게이트 절연막을 통하여 게이트 전극이 존재하는 경우에 있어서, 게이트 전극의 열 흡수, 열 전파의 영향을 억제하고, 안정된 결정화를 행할 수 있으므로, 균질한 TFT 특성을 갖추는 고화질의 액정 패널 또는 유기 EL 패널 등의 EL 패널을 포함하는 표시 장치의 제조 등에 이용할 수 있다.
1 : 스위칭 트랜지스터 2 : 구동 트랜지스터
3 : 데이터선 4 : 주사선
5 : 전류 공급선 6 : 캐패시턴스
7 : 유기 EL 소자 10, 510 : 기판
11 : 언더코팅층 12, 512 : 게이트 전극
13 : 게이트 절연층 13a, 513a : 산화규소층
13b, 513b : 질화규소층 14, 16, 514 : 비정질 실리콘층
15 : 결정질 실리콘층 17 : n＋실리콘층
18 : 소스·드레인 전극 100 : 박막 트랜지스터
401, 402, 403, 404 : 층 405 : 기판층

Claims (20)

  1. 기판을 준비하는 제1 공정과,
    상기 기판 상에 복수의 게이트 전극을 형성하는 제2 공정과,
    상기 복수의 게이트 전극 상에 질화규소층을 형성하는 제3 공정과,
    상기 질화규소층 상에 산화규소층을 적층하는 제4 공정과,
    상기 산화규소층 상에 비정질성 실리콘층을 형성하는 제5 공정과,
    파장이 405㎚ 이상 488㎚ 이하인 소정의 레이저를 상기 기판에 대하여 일정한 방향으로 상대 이동시키고, 상기 소정의 레이저로부터 조사되는 레이저 광을 이용하여 상기 비정질성 실리콘층을 결정화시켜 결정성 실리콘층을 생성하는 제6 공정과,
    상기 복수의 게이트 전극의 각각에 대응하는 상기 결정성 실리콘층 상의 영역에 소스 전극 및 드레인 전극을 형성하는 제7 공정을 포함하고,
    상기 비정질성 실리콘층의 막 두께에 상기 비정질성 실리콘층의 굴절률을 적산한 값인 상기 비정질성 실리콘층의 광학 막 두께를, 상기 레이저 광의 파장으로 제산한 값을 X로 하고,
    상기 산화규소층의 막 두께에 상기 산화규소층의 굴절률을 적산한 값인 상기 산화규소층의 광학 막 두께와, 상기 질화규소층의 막 두께에 상기 질화규소층의 굴절률을 적산한 값인 상기 질화규소층의 광학 막 두께를 합산하고, 또한, 이 합산에 의해 얻어진 값을 상기 산화규소층의 굴절률로 제산한 값을, 상기 산화규소층 환산 광학 막 두께로 한 경우에 있어서, 상기 산화규소층 환산 광학 막 두께를 상기 레이저 광의 파장으로 제산한 값을 Y로 하고,
    또한, 상기 비정질성 실리콘층의 밀도를 ρSi, 비열을 cSi로 하고, 상기 게이트 전극의 막 두께를 dG, 밀도를 ρG, 비열을 cG로 하고,
    상기 게이트 전극의 상방의 실리콘층과 상기 게이트 전극의 상방에 없는 실리콘층의, 상기 레이저 광에 대한 각각의 광 흡수율이 동일할 때의 상기 게이트 전극의 흡수율의 최대치를 AG로 하고,
    (AG/dG)×(ρSi×cSi)/(ρG×cG)의 식으로 산출되는 값을 ΔA'로 두었을 때,
    상기 산화규소층의 막 두께, 상기 질화규소층의 막 두께, 및 상기 비정질성 실리콘층의 막 두께는, 하기의 식 1)로부터 식 6)에 의해 구획되는 범위에 속하는 상기 X, 및 상기 Y를 만족하는, 박막 트랜지스터 장치의 제조 방법.
    식 1) Y≥0.264＋14.444×ΔA'
    식 2) X≤0.729－67.777×ΔA'
    식 3) Y≤－0.388X＋0.584－21.124×ΔA'
    식 4) Y≤0.427－28.519×ΔA'
    식 5) X≥O.344＋32.963×ΔA'
    식 6) Y≥－0.388X＋0.457＋21.412×ΔA'
  2. 청구항 1에 있어서,
    상기 제6 공정에 있어서, 상기 소정의 레이저는, 연속 발진 또는 의사 연속 발진 모드의 발진 모드로 상기 레이저 광을 조사하는, 박막 트랜지스터 장치의 제조 방법.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 소정의 레이저는, 고체 레이저 장치로 구성되는, 박막 트랜지스터 장치의 제조 방법.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 소정의 레이저는, 반도체 레이저 소자를 이용한 레이저 장치로 구성되는, 박막 트랜지스터 장치의 제조 방법.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 제6 공정에 있어서, 상기 레이저 광의 상기 비정질성 실리콘층 상에 있어서의 조사 에너지 밀도의 변동은 5% 정도 미만인, 박막 트랜지스터 장치의 제조 방법.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 제3 공정, 및 상기 제4 공정에 있어서, 상기 질화규소층 및 상기 산화규소층은, 이들이 구성하는 직렬 캐패시터가 가지는 정전 용량과, 산화규소 단층의 막 두께가 100㎚∼140㎚일 때에 가지는 정전 용량이 동일해지는 막 두께로 형성되는, 박막 트랜지스터 장치의 제조 방법.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 산화규소층의 막 두께, 상기 질화규소층의 막 두께, 및 상기 비정질성 실리콘층의 막 두께는, 하기의 식 7) 및 식 8)에 의해 구획되는 범위에 속하는 상기 X, 및 상기 Y를 만족시키는, 박막 트랜지스터 장치의 제조 방법.
    식 7) 0.442≤X≤0.559
    식 8) 0.310≤Y≤0.341
  8. 청구항 6 또는 청구항 7에 있어서,
    상기 소정의 레이저의 파장은, 445㎚∼455㎚인, 박막 트랜지스터 장치의 제조 방법.
  9. 청구항 6 내지 청구항 8 중 어느 한 항에 있어서,
    상기 비정질성 실리콘층의 막 두께는, 40㎚ 이상 45㎚ 이하인, 박막 트랜지스터 장치의 제조 방법.
  10. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서,
    상기 제2 공정은, 상기 기판 상에 산화규소로 이루어지는 언더코팅층을 형성하는 공정과, 상기 언더코팅층 상에 복수의 게이트 전극을 형성하는 공정을 포함하는, 박막 트랜지스터 장치의 제조 방법.
  11. 기판과,
    상기 기판 상에 형성된 복수의 게이트 전극과,
    상기 복수의 게이트 전극 상에 형성된 질화규소층과,
    상기 질화규소층 상에 적층된 산화규소층과,
    상기 산화규소층 상에 형성된 결정성 실리콘층과,
    상기 복수의 게이트 전극의 각각에 대응하는 상기 결정성 실리콘층 상의 영역에 형성된 소스 전극 및 드레인 전극을 구비하고,
    상기 결정성 실리콘층은,
    상기 산화규소층 상에 비정질성 실리콘층을 형성 후, 파장이 405㎚ 이상 488㎚ 이하인 소정의 레이저를 상기 기판에 대하여 일정한 방향으로 상대 이동시키고, 상기 소정의 레이저로부터 조사되는 레이저 광을 이용하여 상기 비정질성 실리콘층을 결정화시켜 생성되고,
    상기 비정질성 실리콘층의 막 두께에 상기 비정질성 실리콘층의 굴절률을 적산한 값인 상기 비정질성 실리콘층의 광학 막 두께를, 상기 레이저 광의 파장으로 제산한 값을 X로 하고, 상기 산화규소층의 막 두께에 상기 산화규소층의 굴절률을 적산한 값인 상기 산화규소층의 광학 막 두께와, 상기 질화규소층의 막 두께에 상기 질화규소층의 굴절률을 적산한 값인 상기 질화규소층의 광학 막 두께를 합산하고, 또한, 이 합산에 의해 얻어진 값을 상기 산화규소층의 굴절률로 제산한 값을, 상기 산화규소층 환산 광학 막 두께로 한 경우, 상기 산화규소층 환산 광학 막 두께를 상기 레이저 광의 파장으로 제산한 값을 Y로 하고, 또한, 상기 비정질성 실리콘층의 밀도를 ρSi, 비열을 cSi로 하고, 상기 게이트 전극의 막 두께를 dG, 밀도를 ρG, 비열을 cG로 하고, 상기 게이트 전극의 상방의 실리콘층과 상기 게이트 전극의 상방에 없는 실리콘층의, 상기 레이저 광에 대한 각각의 광 흡수율이 동일할 때의 상기 게이트 전극의 흡수율의 최대치를 AG로 하고, (AG/dG)×(ρSi×cSi)/(ρG×cG)의 식으로 산출되는 값을 ΔA'로 두었을 때,
    상기 산화규소층의 막 두께, 상기 질화규소층의 막 두께, 및 상기 비정질성 실리콘층의 막 두께는, 하기의 식 1)로부터 식 6)에 의해 구획되는 범위에 속하는 상기 X 및 상기 Y를 만족시키는, 박막 트랜지스터 장치.
    식 1) Y≥0.264＋14.444×ΔA'
    식 2) X≤0.729－67.777×ΔA'
    식 3) Y≤－0.388X＋0.584－21.124×ΔA'
    식 4) Y≤0.427－28.519×ΔA'
    식 5) X≥0.344＋32.963×ΔA'
    식 6) Y≥－0.388X＋0.457＋21.412×ΔA'
  12. 액정 패널 또는 EL 패널을 포함하는 표시 장치로서,
    상기 표시 장치는, 청구항 11에 기재된 박막 트랜지스터 장치를 구비하고,
    상기 박막 트랜지스터 장치는, 상기 액정 패널 또는 EL 패널을 구동시키는, 표시 장치.
  13. 청구항 12에 있어서,
    상기 EL 패널은, 유기 EL 패널인, 표시 장치.
  14. 기판을 준비하는 제1 공정과,
    상기 기판 상에 복수의 게이트 전극을 형성하는 제2 공정과,
    상기 복수의 게이트 전극 상에 질화규소층을 형성하는 제3 공정과,
    상기 질화규소층 상에 산화규소층을 적층하는 제4 공정과,
    상기 산화규소층 상에 비정질성 실리콘층을 형성하는 제5 공정과,
    파장이 405㎚ 이상 488㎚ 이하인 소정의 레이저를 상기 기판에 대하여 일정한 방향으로 상대 이동시키고, 상기 소정의 레이저로부터 조사되는 레이저 광을 이용하여 상기 비정질성 실리콘층을 결정화시켜 결정성 실리콘층을 생성하는 제6 공정과,
    상기 복수의 게이트 전극의 각각에 대응하는 상기 결정성 실리콘층 상의 영역에 소스 전극 및 드레인 전극을 형성하는 제7 공정을 포함하고,
    상기 제2 공정, 상기 제3 공정, 상기 제4 공정 및 상기 제5 공정에서는,
    상기 제6 공정에 있어서, 상기 레이저 광을 이용하여 상기 비정질성 실리콘층을 조사했을 때의, 상기 게이트 전극 외의 상기 소정의 레이저의 상대 이동 방향의 상류 영역에서의 상기 비정질성 실리콘층의 최고 도달 온도가, 상기 레이저 광을 이용하여 상기 비정질성 실리콘층을 조사했을 때의 상기 게이트 전극 상의 영역에서의 상기 비정질성 실리콘층의 최고 도달 온도보다 높아지도록, 또한, 상기 게이트 전극 상의 영역 내에서는, 상기 소정의 레이저 광을 이용하여 상기 비정질성 실리콘층을 조사했을 때의 상기 비정질성 실리콘층의 최고 도달 온도가 거의 일정해지도록 구성되는 박막 트랜지스터 장치의 제조 방법.
  15. 청구항 14에 있어서,
    상기 제2 공정, 상기 제3 공정, 상기 제4 공정 및 상기 제5 공정에서는,
    상기 제6 공정에 있어서, 상기 레이저 광을 이용하여 상기 비정질성 실리콘층을 조사했을 때의, 상기 게이트 전극 외의 상기 소정의 레이저의 상대 이동 방향의 상류 영역에서의 상기 비정질성 실리콘층의 최고 도달 온도가, 상기 레이저 광을 이용하여 상기 비정질성 실리콘층을 조사했을 때의 상기 게이트 전극 상의 영역에서의 상기 비정질성 실리콘층의 최고 도달 온도보다 높아지도록, 또한, 상기 게이트 전극 상의 영역 내에서는, 상기 소정의 레이저 광을 이용하여 상기 비정질성 실리콘층을 조사했을 때의 상기 비정질성 실리콘층의 최고 도달 온도가 거의 일정해지도록,
    상기 게이트 전극의 막 두께, 상기 질화규소층의 막 두께, 상기 산화규소층의 막 두께, 및, 상기 비정질성 실리콘층의 막 두께가 구성되는, 박막 트랜지스터 장치의 제조 방법.
  16. 기판을 준비하는 제1 공정과,
    상기 기판 상에 게이트 전극을 형성하는 제2 공정과,
    상기 게이트 전극 상에 질화규소층을 형성하는 제3 공정과,
    상기 질화규소층 상에 산화규소층을 형성하는 제4 공정과,
    상기 산화규소층 상에 반도체 재료를 포함하는 층을 형성하는 제5 공정과,
    상기 반도체 재료층에 대하여 파장이 405㎚ 이상 488㎚ 이하인 소정의 레이저 광을 조사하고, 상기 반도체 재료를 결정화시켜 반도체층을 생성하는 제6 공정과,
    상기 게이트 전극에 대응하는 영역인 제1 영역과는 상이한, 상기 게이트 전극에 대응하지 않는 영역인 제2 영역에 있어서의 상기 반도체층 상에, 소스 전극 및 드레인 전극을 형성하는 제7 공정을 포함하고,
    상기 제2 공정, 상기 제3 공정, 상기 제4 공정 및 상기 제5 공정에 있어서, 상기 반도체 재료층의 상기 제2 영역에서의 단위 체적당 발열량이, 상기 반도체 재료층의 상기 제1 영역에서의 단위 체적당 발열량보다 커지도록 상기 결정성 실리콘층을 형성함으로써, 상기 제6 공정에 있어서, 상기 소정의 레이저 광이 조사됨으로써 발열한 상기 제1 영역의 상기 반도체 재료층으로부터, 상기 게이트 전극에 대하여 열 전도하고, 상기 게이트 전극에 흡수되어 있는 열분을, 제2 영역의 상기 반도체 재료층에 대하여 열확산하는 것을 억제하여 축열시킨 상태로 하고, 또한, 발열해 있는 상기 제1 영역의 상기 반도체 재료층에 있어서, 동일한 온도 분포를 가지는 부위를 형성시켜, 상기 반도체 재료를 결정화시키는, 박막 트랜지스터 장치의 제조 방법.
  17. 청구항 16에 있어서,
    상기 제2 공정, 상기 제3 공정, 상기 제4 공정 및 상기 제5 공정에서는,
    상기 반도체 재료층의 상기 제2 영역에서의 단위 체적당 발열량이, 상기 반도체 재료층의 상기 제1 영역에서의 단위 체적당 발열량보다도 커지도록,
    상기 게이트 전극의 막 두께, 상기 게이트 절연막의 막 두께, 및, 상기 비정질성 실리콘층의 막 두께가 구성되는, 박막 트랜지스터 장치의 제조 방법.
  18. 청구항 16에 있어서,
    상기 반도체 재료층의 상기 제2 영역은, 상기 제6 공정에 있어서의 상기 소정의 레이저 광의 상기 기판에 대한 상대 이동 방향에 있어서, 상기 제1 영역에 대하여 상류 영역 및 하류 영역에 대응하고 있는, 박막 트랜지스터 장치의 제조 방법.
  19. 청구항 16에 있어서,
    상기 제2 공정, 상기 제3 공정, 상기 제4 공정 및 상기 제5 공정에서는,
    상기 제6 공정에 있어서, 상기 제2 영역에 있어서의 단위 체적당 발열량이, 상기 제1 영역에 있어서의 단위 체적당 발열량에 비해, 상기 게이트 전극의 단위 체적당 발열량 이상 커지도록 구성되는, 박막 트랜지스터 장치의 제조 방법.
  20. 청구항 16에 있어서,
    상기 제2 공정, 상기 제3 공정, 상기 제4 공정 및 상기 제5 공정에서는,
    상기 제6 공정에 있어서, 상기 반도체 재료층의 상기 제1 영역에 형성되는 상기 동일한 온도 분포를 가지는 부위에 있어서의 크기가, 상기 제1 영역에 대하여 0.8 이상 1.O 이하가 되도록 구성되는, 박막 트랜지스터 장치의 제조 방법.
KR1020127000343A 2011-05-10 2011-05-10 박막 트랜지스터 장치의 제조 방법, 박막 트랜지스터 장치 및 표시 장치 KR20140009904A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2011/002589 WO2012153365A1 (ja) 2011-05-10 2011-05-10 薄膜トランジスタ装置の製造方法、薄膜トランジスタ装置および表示装置

Publications (1)

Publication Number Publication Date
KR20140009904A true KR20140009904A (ko) 2014-01-23

Family

ID=47138868

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127000343A KR20140009904A (ko) 2011-05-10 2011-05-10 박막 트랜지스터 장치의 제조 방법, 박막 트랜지스터 장치 및 표시 장치

Country Status (5)

Country Link
US (1) US8884296B2 (ko)
JP (1) JPWO2012153365A1 (ko)
KR (1) KR20140009904A (ko)
CN (1) CN102884614A (ko)
WO (1) WO2012153365A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180050971A (ko) * 2016-11-07 2018-05-16 인하대학교 산학협력단 저온 용액공정을 이용한 산화물 반도체의 제조방법 및 산화물 반도체

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015043388A (ja) * 2013-08-26 2015-03-05 国立大学法人 琉球大学 半導体装置、半導体装置の製造方法、電子機器
US9324739B1 (en) * 2014-11-03 2016-04-26 Ishiang Shih Thin film transistors with metal oxynitride active channels for electronic displays
CN104658891B (zh) * 2015-03-03 2019-03-15 京东方科技集团股份有限公司 低温多晶硅薄膜的制备方法、薄膜晶体管及显示装置
JP6611521B2 (ja) * 2015-08-25 2019-11-27 三菱電機株式会社 薄膜トランジスタ及びアレイ基板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3221251B2 (ja) * 1994-09-09 2001-10-22 ソニー株式会社 非晶質シリコンの結晶化方法および薄膜トランジスタの製造方法
JPH10242052A (ja) 1997-03-03 1998-09-11 Sanyo Electric Co Ltd 多結晶シリコン薄膜トランジスタ
JPH11111991A (ja) * 1997-09-30 1999-04-23 Sanyo Electric Co Ltd 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP2001007342A (ja) * 1999-04-20 2001-01-12 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4275336B2 (ja) * 2001-11-16 2009-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2007035964A (ja) 2005-07-27 2007-02-08 Sony Corp 薄膜トランジスタとその製造方法、及び表示装置
JP2007220918A (ja) * 2006-02-16 2007-08-30 Ulvac Japan Ltd レーザアニール方法、薄膜半導体装置及びその製造方法、並びに表示装置及びその製造方法
KR101169058B1 (ko) * 2006-03-10 2012-07-26 엘지디스플레이 주식회사 박막 트랜지스터 및 그 제조방법
JP2010287645A (ja) * 2009-06-10 2010-12-24 Sharp Corp 薄膜トランジスタおよびその製造方法
JPWO2011161714A1 (ja) 2010-06-21 2013-08-19 パナソニック株式会社 シリコン薄膜の結晶化方法およびシリコンｔｆｔ装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180050971A (ko) * 2016-11-07 2018-05-16 인하대학교 산학협력단 저온 용액공정을 이용한 산화물 반도체의 제조방법 및 산화물 반도체

Also Published As

Publication number Publication date
WO2012153365A1 (ja) 2012-11-15
JPWO2012153365A1 (ja) 2014-07-28
CN102884614A (zh) 2013-01-16
US20120286282A1 (en) 2012-11-15
US8884296B2 (en) 2014-11-11

Similar Documents

Publication Publication Date Title
WO2013069045A1 (ja) 薄膜トランジスタ装置の製造方法、薄膜トランジスタ装置および表示装置
US9929274B2 (en) Thin-film transistor, method for fabricating thin-film transistor, and display device
WO2011161714A1 (ja) シリコン薄膜の結晶化方法およびシリコンｔｆｔ装置の製造方法
US8912054B2 (en) Thin-film semiconductor device and method of manufacturing the same
KR20140009904A (ko) 박막 트랜지스터 장치의 제조 방법, 박막 트랜지스터 장치 및 표시 장치
US8785302B2 (en) Crystal silicon film forming method, thin-film transistor and display device using the crystal silicon film
US8679907B2 (en) Thin-film transistor array manufacturing method, thin-film transistor array, and display device
KR20140018081A (ko) 박막 반도체 장치의 제조 방법, 박막 반도체 어레이 기판의 제조 방법, 결정성 실리콘 박막의 형성 방법, 및 결정성 실리콘 박막의 형성 장치
KR20130111651A (ko) 박막 트랜지스터 장치의 제조 방법, 박막 트랜지스터 및 표시 장치
WO2012114379A1 (ja) 薄膜トランジスタ装置の製造方法、薄膜トランジスタ装置および表示装置
JP2013161963A (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法、及び表示装置
JP2013232548A (ja) 薄膜トランジスタ装置の製造方法、薄膜トランジスタ装置および表示装置
JP4239744B2 (ja) 薄膜トランジスタの製造方法
WO2012060104A1 (ja) トランジスタの製造方法、トランジスタ、および、表示装置
JPWO2013069045A1 (ja) 薄膜トランジスタ装置の製造方法、薄膜トランジスタ装置および表示装置
JPWO2013030865A1 (ja) 薄膜トランジスタアレイの製造方法、薄膜トランジスタアレイおよび表示装置
WO2013018123A1 (ja) 薄膜トランジスタ及びその製造方法
JPWO2013005250A1 (ja) 薄膜トランジスタおよびその製造方法ならびに表示装置
JPWO2013080248A1 (ja) 薄膜トランジスタアレイの製造方法、薄膜トランジスタアレイ及び表示装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid