KR20130137983A - 질화물 반도체 소자 및 그 제조 방법 - Google Patents
질화물 반도체 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20130137983A KR20130137983A KR1020120061731A KR20120061731A KR20130137983A KR 20130137983 A KR20130137983 A KR 20130137983A KR 1020120061731 A KR1020120061731 A KR 1020120061731A KR 20120061731 A KR20120061731 A KR 20120061731A KR 20130137983 A KR20130137983 A KR 20130137983A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- gan layer
- gan
- semiconductor device
- oxide film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 238000000034 method Methods 0.000 title claims description 51
- 150000004767 nitrides Chemical class 0.000 title description 15
- 229910002704 AlGaN Inorganic materials 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000007740 vapor deposition Methods 0.000 claims description 21
- 238000011065 in-situ storage Methods 0.000 claims description 20
- 238000000231 atomic layer deposition Methods 0.000 claims description 17
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 16
- 239000002019 doping agent Substances 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 10
- 238000004544 sputter deposition Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 5
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 5
- -1 Si 3 N 4 Inorganic materials 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 125000002524 organometallic group Chemical group 0.000 claims description 4
- 229910052594 sapphire Inorganic materials 0.000 claims description 4
- 239000010980 sapphire Substances 0.000 claims description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims 3
- 238000004519 manufacturing process Methods 0.000 abstract description 24
- 229910002601 GaN Inorganic materials 0.000 description 113
- 239000010408 film Substances 0.000 description 24
- 238000005516 engineering process Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 8
- 239000010409 thin film Substances 0.000 description 5
- 230000005669 field effect Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000011109 contamination Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
본 명세서는, 기판상에 차례로 적층된 제 1 GaN층, AlGaN층, 제 2 GaN층, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 반도체 소자에 있어서, 상기 제 2 GaN층 또는 상기 AlGaN층까지 리세스된 영역 상에 형성되는 게이트 전극 및 상기 제 2 GaN층 상에 형성되는 제 1 산화막층을 통하여 노멀리-오프 특성, 작은 누설 전류 및 큰 항복 전압 특성을 가지는 반도체 소자 및 그 제조방법을 제공한다.
이를 위하여, 일 실시예에 따른 반도체 소자는, 기판; 상기 기판 상에 형성되는 제 1 GaN층; 상기 제 1 GaN층 상에 형성되는 AlGaN층; 상기 AlGaN층 상에 형성되는 제 2 GaN층; 상기 제 2 GaN층 또는 상기 AlGaN층까지 리세스된 영역 상에 형성되는 게이트 전극; 상기 제 2 GaN층의 일부 영역 상에 형성되는 소스 전극 및 드레인 전극; 및 상기 제 2 GaN층 상에 형성되는 제 1 산화막층을 포함하되, 상기 제 1 산화막층은, 상기 소스 전극 또는 상기 드레인 전극과 상기 리세스된 영역 사이에 형성되는 것일 수 있다.
이를 위하여, 일 실시예에 따른 반도체 소자는, 기판; 상기 기판 상에 형성되는 제 1 GaN층; 상기 제 1 GaN층 상에 형성되는 AlGaN층; 상기 AlGaN층 상에 형성되는 제 2 GaN층; 상기 제 2 GaN층 또는 상기 AlGaN층까지 리세스된 영역 상에 형성되는 게이트 전극; 상기 제 2 GaN층의 일부 영역 상에 형성되는 소스 전극 및 드레인 전극; 및 상기 제 2 GaN층 상에 형성되는 제 1 산화막층을 포함하되, 상기 제 1 산화막층은, 상기 소스 전극 또는 상기 드레인 전극과 상기 리세스된 영역 사이에 형성되는 것일 수 있다.
Description
본 명세서는 리세스된 게이트 구조 및 인-시츄(in-situ) 산화막을 포함하는 질화물 반도체 소자 및 그 제조 방법에 관한 것이다.
질화물 반도체는 실리콘에 비해 높은 임계 전계, 낮은 on저항, 고온, 고주파 동작 특성이 주목되어, 차세대 반도체 소자의 재료로 선행 연구되고 있다.
고출력 전력 소자에는 최근에 주류로, 크게 MOSFET와 IGBT가 있으며, GaN 계열로도 HEMT, HFET 및 MOSFET등의 소자가 연구되어 지고 있다.
HEMT의 경우, 높은 전자의 이동도를 이용하여, 고주파 특성의 통신소자 등에 이용되어 지고 있으나, MOSFET의 경우, 좋은 게이트 산화막의 부재와, 선택적으로 P형, 혹은 N형 영역을 만들기 위한 이온 주입과 열확산 공정의 어려움 등으로 인해, 소자의 특성은 GaN이 갖는 물질적 특성에 비해 그 효과가 두드러지지 못하고 있다.
도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.
도 1을 참조하면, 일반적인 HFET는 드레인 전극에서 소스 전극으로 흐르는 2DEG 전류를 쇼트키(schottky) 게이트 전극을 통해 스위칭(switching) 동작을 할 수 있다.
일반적인 HFET(10)는 기판(미도시), 상기 기판상에 형성된 제 1 GaN층(11), 상기 제 1 GaN층 상에 형성되는 AlGaN층(12), 상기 AlGaN층 상에 형성되는 제 2 GaN층(13), 상기 제 2 GaN층 상에 형성되는 게이트 전극(14), 소스 전극(15) 및 드레인 전극(16)을 포함할 수 있다.
일반적인 HFET 소자의 경우 Gate 동작을 이용한 쇼트키(schottky) 특성의 퀄리티가 소자의 스위치 특성에 커다란 영향을 줄 수 있다 게이트(Gate)쪽 리키지(leakage)를 최소화하고 공핍 영역을 확대하는 역할이 무엇보다 중요하다. 또한 이종접합 구조에서의 2DEG(two-dimensional electon gas) 채널의 전류 흐름을 평상시에서는 turn-off가 될 수 있도록 문턱전압(공급전압)을 양의 방향으로 이동시키는 기술이 필요하다.
또한, 이와 함께 HFET의 누설 전류를 감소시키고, 항복 전압을 최대화시키는 기술이 필요하다.
본 명세서는 기판상에 차례로 적층된 제 1 GaN층, AlGaN층, 제 2 GaN층, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 반도체 소자에 있어서, 상기 제 2 GaN층 또는 상기 AlGaN층까지 리세스된 영역 상에 형성되는 게이트 전극 및 상기 제 2 GaN층 상에 형성되는 제 1 산화막층을 통하여 노멀리-오프 특성, 작은 누설 전류 및 큰 항복 전압 특성을 나타내는 반도체 소자 및 그 제조방법을 제공하는 데 그 목적이 있다.
상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자는, 기판; 상기 기판 상에 형성되는 제 1 GaN층; 상기 제 1 GaN층 상에 형성되는 AlGaN층; 상기 AlGaN층 상에 형성되는 제 2 GaN층; 상기 제 2 GaN층 또는 상기 AlGaN층까지 리세스된 영역 상에 형성되는 게이트 전극; 상기 제 2 GaN층의 일부 영역 상에 형성되는 소스 전극 및 드레인 전극; 및 상기 제 2 GaN층 상에 형성되는 제 1 산화막층을 포함하되, 상기 제 1 산화막층은, 상기 소스 전극 또는 상기 드레인 전극과 상기 리세스된 영역 사이에 형성되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 1 산화막층은, SixNy로 이루어지는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 게이트 전극은, 상기 제 1 산화막층의 일측 상부와 접촉하는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 리세스된 영역 상에 형성되는 제 2 산화막층을 더 포함하되, 상기 게이트 전극은, 상기 제 2 산화막층 상에 형성되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 2 산화막층은, SiO2, Si3N4, HfO2, Al2O3, ZnO 및 Ga2O3 중 적어도 하나로 이루어지는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 1 산화막층은, 상기 제 2 GaN층의 형성 후 인-시츄(in-situ)로 형성되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 1 산화막층의 두께는, 1nm ~ 500nm이고, 상기 제 2 산화막층의 두께는, 2nm ~ 200nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 1 산화막층 또는 상기 제 2 산화막층은, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 리세스된 영역의 깊이는, 1nm ~ 1000nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 리세스된 영역은, 트렌치(trench) 형태, 브이-그루브(V-groove) 형태 및 반원 형태 중 적어도 하나의 형태를 구비하는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 기판은, 절연성 기판, 사파이어(Sapphire) 기판, GaN 기판, SiC 기판 및 Si 기판 중 적어도 하나인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 1 GaN층의 두께는, 1um ~ 10um인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 반도체 소자는 상기 제 1 GaN층 상에 C, Fe 및 Mg 도펀트 중 적어도 하나의 도펀트를 주입하여 형성된 고-저항 GaN층을 더 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 적어도 하나의 도펀트의 농도는, 1e17/cm3 ~ 1e19/cm3인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 AlGaN층은, 2nm ~ 100nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 2 GaN층의 두께는, 2nm ~ 10nm인 것일 수 있다.
상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자의 제조방법은, 기판 상에 제 1 GaN층을 형성시키는 단계; 상기 제 1 GaN층 상에 AlGaN층을 형성시키는 단계; 상기 AlGaN층 상에 제 2 GaN층을 형성시키는 단계; 상기 제 2 GaN층 상에 제 1 산화막층을 형성시키는 단계; 상기 1 산화막층을 선택적으로 식각하여 소스 및 드레인 영역을 정의하는 단계; 상기 소스 및 드레인 영역 상에 소스 전극 및 드레인 전극을 형성시키는 단계; 선택적인 식각을 근거로 상기 제 2 GaN층 또는 상기 AlGaN층까지 리세스된 영역을 형성시키는 단계; 및 상기 리세스된 영역 상에 게이트 전극을 형성시키는 단계를 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 게이트 전극은, 상기 제 1 산화막층의 일측 상부와 접촉하는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 리세스된 영역 상에 게이트 전극을 형성시키는 단계는, 상기 리세스된 영역 상에 제 2 산화막층을 형성시키는 단계; 및 상기 제 2 산화막층 상에 게이트 전극을 형성시키는 단계를 포함하는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 2 GaN층은, 유기 금속 기상 성장법(MOCVD)을 근거로 한 증착 장비에 의해 형성되고, 상기 제 1 산화막층은, 상기 제 2 GaN층의 형성 후 상기 증착 장비 내에서 인-시츄(in-situ)로 형성되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 1 GaN층, 상기 AlGaN층 및 상기 제 2 GaN층은, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 기판상에 차례로 적층된 제 1 GaN층, AlGaN층, 제 2 GaN층, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 반도체 소자에 있어서, 상기 제 2 GaN층 또는 상기 AlGaN층까지 리세스된 영역 상에 형성되는 게이트 전극 및 상기 제 2 GaN층 상에 형성되는 제 1 산화막층을 통하여 노멀리-오프 특성, 작은 누설 전류 및 큰 항복 전압 특성을 가지는 반도체 소자 및 그 제조방법을 제공한다.
특히, 본 명세서에 개시된 반도체 소자에 따르면, 제 2 GaN층 또는 AlGaN층까지 리세스된 영역 상에 형성되는 게이트 전극을 통해, 공핍 영역이 확대되어 문턱전압(공급전압)이 양의 방향으로 이동되는 이점(또는 노멀리-오프 특성)이 있다.
또한, MOCVD 질화물 박막 성장 후 바로 성장되는 인-시츄(In-situ) 산화막을 근거로 누설전류 및 항복 전압 특성이 개선되는 이점이 있을 수 있다.
도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.
도 2(a)는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 2(b)는 본 명세서에 개시된 또 다른 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 3은 본 명세서에 개시된 일 실시예에 따른 리세스 영역의 다양한 형태를 나타내는 예시도이다.
도 4는 본 명세서에 개시된 실시예들에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 5a ~ 도 5h는 본 명세서에 개시된 실시예들에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.
도 2(a)는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 2(b)는 본 명세서에 개시된 또 다른 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 3은 본 명세서에 개시된 일 실시예에 따른 리세스 영역의 다양한 형태를 나타내는 예시도이다.
도 4는 본 명세서에 개시된 실시예들에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 5a ~ 도 5h는 본 명세서에 개시된 실시예들에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.
본 명세서에 개시된 기술은 이종접합 전계효과 트랜지스터 및 그 제조방법에 적용될 수 있다. 그러나 본 명세서에 개시된 기술은 이에 한정되지 않고, 상기 기술의 기술적 사상이 적용될 수 있는 모든 질화물계 반도체 소자 및 그 제조방법에 적용될 수 있다. 특히, 제 2 GaN층 또는 AlGaN층까지 리세스된 영역 상에 형성되는 게이트 전극을 통해, 공핍 영역이 확대되어 노멀리-오프 특성을 가지고, MOCVD 질화물 박막 성장 후 바로 성장되는 인-시츄(In-situ) 산화막을 근거로 누설전류 및 항복 전압 특성이 개선되는 반도체 소자 및 그 제조방법에 적용될 수 있다.
구체적으로 본 명세서에 개시된 기술은, 질화물 반도체 전력 소자 및 그 제조 방법에 관한 것으로, 이종접합 구조의 HFET 소자를 제작하면서 발생하는 0V에서의 항시 on 동작을 off 스위치로 제어하기 위해 recess구조를 형성하고 누설 전류 증가와 항복 전압 감소를 최소화하기 위해 MOCVD 질화물 박막 성장 후 바로 산화막을 In-situ로 성장하는 데 그 목적이 있을 수 있다.
또한, 본 명세서에 개시된 일 실시예에 따른 반도체 소자는, 고온에서 device를 작동할 시 2DEG의 캐리어 농도 수나 이동도의 감소가 적어서 안정적인 신뢰성 소자를 구현하는데 장점을 가지고 있다.
이종 접합 구조의 질화물 반도체 전력 소자에서 표면의 누설 전류를 줄이기 위한 방법으로 여러 산화막이 사용될 수 있다.
대표적인 산화막으로는 SiO2, Si3N4, HfO2 또는 Al2O3등이 있을 수 있으며, 증착 장비로는 PECVD, ICP-CVD, Sputter, ALD등이 사용될 수 있다.
MOCVD 질화물 박막성장을 한 이후에 장비 내에서 바로 산화막을 증착할 경우(예를 들어, 인-시츄 산화막)에는 활성층의 stress 이완으로 인해 표면에서 발생할 수 있는 V-defect을 막아줄 수 있으며, 박막과 산화막의 계면에서 발생할 수 있는 오염을 사전에 방지할 수 있으며, Ga2O3등의 residual oxide가 생길 수 있는 여지를 사전에 방지할 수 있다.
한편, 이종접합 구조 질화물 반도체의 normally-off동작을 위해서 여러 가지 기술이 사용될 수 있다. 예를 들어, p-GaN gate, recessed gate, MIS구조, quaternary 활성층등이 있을 수 있다.
본 명세서에 개시된 기술은, 리세스드 게이트(recessed gate) 구조를 적용하여 활성층을 일부 또는 전부 식각을 하여 Vth를 0V 이상으로 가져가는 것을 목적으로 하고 있으며, 이에 대한 산화막 증착을 In-situ로 적용함으로써 고품질의 normally-off 소자를 만들 수 있는 장점이 있을 수 있다.
즉, 본 명세서에 개시된 기술은 인-시츄(In-situ) 산화막과 리세스드 ㄱ게겡게이트(recessed gate) 구조를 적용하여 고출력 소자를 만드는데 그 목적이 있을 수 있다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 명세서에 개시된 기술의 사상을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 명세서에 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 명세서에 개시된 기술의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 명세서에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예들을 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 명세서에 개시된 기술을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 기술의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 기술의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 그 기술의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
본 명세서에 개시된
실시예들에
따른 반도체 소자에 대한 설명
본 명세서에 개시된 실시예들에 따른 반도체 소자는, 기판, 상기 기판 상에 형성되는 제 1 GaN층, 상기 제 1 GaN층 상에 형성되는 AlGaN층, 상기 AlGaN층 상에 형성되는 제 2 GaN층, 상기 제 2 GaN층 또는 상기 AlGaN층까지 리세스된 영역 상에 형성되는 게이트 전극, 상기 제 2 GaN층의 일부 영역 상에 형성되는 소스 전극 및 드레인 전극 및 상기 제 2 GaN층 상에 형성되는 제 1 산화막층을 포함하되, 상기 제 1 산화막층은, 상기 소스 전극 또는 상기 드레인 전극과 상기 리세스된 영역 사이에 형성되는 것일 수 있다.
즉, 본 명세서에 개시된 기술은, 질화물 반도체 소자(특히, HFET 소자) 및 그 제조 방법에 관한 것이다. 구체적으로, 소스와 게이트, 드레인 표면 사이에 흐르는 누설 전류를 막기 위해서는, PECVD 또는 스퍼터(Sputter, 또는 스퍼터링)를 사용하여 산화막을 올리는 방식도 있을 수 있으나, 특히, 본 명세서에 개시된 기술은, MOCVD로 질화물 박막을 성장한 후 바로 장비 내에서 산화막을 증착 한 이후에, 소자 제작 공정상에서 게이트 산화막을 오픈하거나, 활성층의 일부 또는 전부를 식각(etching)하여 리세스(recess)를 형성함으로써 고출력의 노멀리-오프(normally-off) 소자를 개시한다.
본 명세서에 개시된 반도체 소자 및 그 제조방법에 따르면, 노멀리-오프(normally-off) 소자를 구현함에 있어, 표면 누설 전류를 줄이고, 활성층의 스트레스(stress) 이완으로 인한 디펙트(defect)를 인-시츄(In-situ) 산화막이 방지를 하여 줌으로써 거리에 따른 항복전압의 증가 효과를 최대한 가져올 수 있는 이점이 있을 수 있다.
도 2(a)는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 2(a)를 참조하면, 본 명세서에 개시된 실시예들에 따른 반도체 소자(100)는 기판(110), 상기 기판(110)상에 형성된 제 1 GaN층(120), 상기 제 1 GaN층(120) 상에 형성되는 AlGaN층(130), 상기 AlGaN층(130) 상에 형성되는 제 2 GaN층(140), 상기 제 2 GaN층(140) 또는 상기 AlGaN층(130)까지 리세스된 영역(R110) 상에 형성되는 게이트 전극(160), 상기 제 2 GaN층(140)의 일부 영역 상에 형성되는 소스 전극(170) 및 드레인 전극(180) 및 상기 제 2 GaN층(140) 상에 형성되는 제 1 산화막층(151)을 포함할 수 있다.
여기서, 상기 제 1 산화막층(151)은, 상기 소스 전극(170) 또는 상기 드레인 전극(180)과 상기 리세스된 영역(R110) 사이에 형성되는 것일 수 있다.
또한, 본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 상기 드레인 전극(180)에서 소스 전극(170)으로 흐르는 2DEG 전류를 쇼트키(schottky) 게이트 전극을 통해 스위칭(switching) 동작을 할 수 있다.
일 실시예에 따르면, 상기 기판(110)은 다양한 종류의 물질로 이루어질 수 있다. 예를 들어, 상기 기판(110)는 절연성 기판, 사파이어 기판, GaN 기판, SiC 기판 및 Si 기판 중 적어도 하나인 것일 수 있다. 이외에도 다양한 종류의 기판이 본 명세서에 개시된 반도체 소자에 적용될 수 있음이 본 기술분야의 당업자에게 자명하다.
또한, 상기 기판(110)은 상기 반도체 소자(100)의 제작 후에 제거될 수 있다. 따라서, 최종적인 상기 반도체 소자(100)의 구조는 상기 기판(110)이 없는 구조일 수 있다.
상기 제 1 GaN층(120)은 GaN으로 이루어질 수 있으며, 1um ~ 10um의 두께를 가질 수 있다.
상기 제 1 GaN층(120)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 제 1 GaN층(120)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 제 1 GaN(120)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.
일 실시예에 따르면, 상기 반도체 소자(100)는 상기 제 1 GaN층(120) 상에 C, Fe 및 Mg 도펀트 중 적어도 하나의 도펀트를 주입하여 형성된 고-저항 GaN층(미도시)을 더 포함할 수 있다.
여기서, 상기 적어도 하나의 도펀트의 농도는, 1e17/cm3 ~ 1e19/cm3인 것일 수 있다.
상기 AlGaN층(130)은 상기 제 1 GaN층(120) 상에 형성될 수 있다. 상기 AlGaN층(130)은 활성층의 역할을 할 수 있다.
일 실시예에 따르면, 상기 AlGaN층(130)의 두께는, 2nm ~ 100nm 범위, 바람직한 것은 15nm ~ 30nm 사이로 조정하는 것이 바람직할 수 있다.
상기 AlGaN층(130)은 다양한 물질과 조성으로 이루어질 수 있다. 예를 들어, 상기 AlGaN층(130)는 AlxGa1 - xN으로 이루어진 것일 수 있다. 이외에도 다양한 물질 또는 조성비로써 상기 AlGaN층(130)이 이루어질 수 있음이 본 기술분야의 당업자에게 자명하다.
상기 제 2 GaN층(140)은 상기 AlGaN층(130) 상에 형성되고, GaN을 얇게 성장시킴으로써 형성될 수 있다.
일 실시예에 따르면, 상기 제 2 GaN(140)의 두께는 0nm ~ 100nm 범위, 바람직한 것은 2nm ~ 10nm인 것일 수 있다. 상기 제 2 GaN층(140)은 표면 누설 전류를 막는 역할을 할 수 있다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 상기 제 2 GaN층(140) 또는 상기 AlGaN층(130)까지 리세스된 영역(R110) 상에 형성되는 게이트 전극(160)을 포함할 수 있다. 상기 게이트(160)을 리세스드 게이트(recessed gate)라고 할 수 있다.
이러한 리세스드 게이트는, 2DEG 근처의 공핍 영역을 확대시켜 문턱전압(공급전압)이 양의 방향으로 이동되는 이점(또는 노멀리-오프 특성)을 제공할 수 있다.
여기서, 상기 리세스된 영역(R110)의 깊이는, 1nm ~ 1000nm인 것일 수 있다.
일 실시예에 따르면, 상기 반도체 소자(100)는 상기 제 2 GaN층(140)의 일부 영역 상에 형성되는 소스 전극(170) 및 드레인 전극(180)을 포함할 수 있다.
전술한 바와 같이, 상기 드레인 전극(180)에서 소스 전극(170)으로 흐르는 2DEG 전류가 쇼트키(schottky) 게이트 전극(160)의 제어를 통해 발생할 수 있다.
또한, 일 실시예에 따르면, 상기 반도체 소자(100)는 상기 제 2 GaN층(140) 상에 형성되는 제 1 산화막층(151)을 포함할 수 있다.
여기서, 상기 제 1 산화막층(151)은, 상기 소스 전극(170) 또는 상기 드레인 전극(180)과 상기 리세스된 영역(R110) 사이에 형성되는 것일 수 있다.
상기 제 1 산화막층(151)은 다양한 물질 또는 조성비로 이루어질 수 있다. 예를 들어, 상기 제 1 산화막층(151)은, SixNy로 이루어지는 것일 수 있다.
또한, 일 실시예에 따르면, 도 2(a)에서와 같이, 상기 게이트 전극(160)은, 상기 제 1 산화막층(151)의 일측 상부와 접촉하는 것일 수 있다.
구체적으로, 상기 게이트 전극(160)은 상기 리세스 영역(R110) 및 상기 제 1 산화막층(151)의 일부 영역 상에 걸쳐 형성될 수 있다.
상기 제 1 산화막층(151)은, 상기 제 2 GaN층(140)의 형성 후 인-시츄(in-situ)로 형성되는 것일 수 있다.
예를 들어, 상기 제 2 GaN층(140)은, 유기 금속 기상 성장법(MOCVD)을 근거로 한 증착 장비에 의해 형성될 수 있고, 상기 제 1 산화막층(151)은, 상기 제 2 GaN층(140)의 형성 후 상기 증착 장비 내에서 인-시츄(in-situ)로 형성되는 것일 수 있다.
구체적으로, 상기 인-시츄 제 1 산화막층(151)은 활성층의 stress 이완으로 인해 표면에서 발생할 수 있는 V-defect을 막아줄 수 있으며, 박막과 산화막의 계면에서 발생할 수 있는 오염을 사전에 방지할 수 있으며, Ga2O3등의 residual oxide가 생길 수 있는 여지를 사전에 방지할 수 있다. 즉, 인-시츄(In-situ) 산화막을 근거로 누설전류 및 항복 전압 특성이 개선될 수 있다.
또한, 일 실시예에 따르면, 상기 제 1 산화막층(151)의 두께는, 1nm ~ 500nm인 것일 수 있다.
또한, 상기 제 1 산화막층(151)은 다양한 방법으로 형성될 수 있는다, 예를 들어, 상기 제 1 산화막층(1510)은 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
도 2(b)는 본 명세서에 개시된 또 다른 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 2(b)를 참조하면, 본 명세서에 개시된 실시예들에 따른 반도체 소자(100')는 기판(110), 상기 기판(110)상에 형성된 제 1 GaN층(120), 상기 제 1 GaN층(120) 상에 형성되는 AlGaN층(130), 상기 AlGaN층(130) 상에 형성되는 제 2 GaN층(140), 상기 제 2 GaN층(140) 또는 상기 AlGaN층(130)까지 리세스된 영역(R110) 상에 형성되는 제 2 산화막층(152), 상기 제 2 산화막층(152) 상에 형성되는 게이트 전극(160), 상기 제 2 GaN층(140)의 일부 영역 상에 형성되는 소스 전극(170) 및 드레인 전극(180) 및 상기 제 2 GaN층(140) 상에 형성되는 제 1 산화막층(151)을 포함할 수 있다.
여기서, 상기 제 1 산화막층(151)은, 상기 소스 전극(170) 또는 상기 드레인 전극(180)과 상기 리세스된 영역(R110) 사이에 형성되는 것일 수 있다.
도 2(b)에 개시된 반도체 소자(100')가 도 2(a)에 개시된 반도체 소자(100)와 다른 점은 상기 리세스된 영역(R110)상에 제 2 산화막층(152)가 존재하고, 상기 제 2 산화막층(152)상에 게이트 전극(160)이 형성된다는 점이 될 수 있다.
이를 통해, 상기 반도체 소자(100')는 MIS(metal-insulator-semiconductor)구조를 구비할 수 있다. 이에 반해, 도 2(a)에 개시된 반도체 소자(100)는 MES(metal-semiconductor) 구조라고 할 수 있다.
상기 MIS구조를 위한 제 2 산화막층(152)은 PECVD나 Sputter, ALD 이용하여 증착이 될 수 있다.
상기 제 2 산화막층(152)은 다양한 물질로 이루어질 수 있다. 예를 들어, 상기 제 2 산화막층(152)는 SiO2, Si3N4, HfO2, Al2O3, ZnO 및 Ga2O3 중 적어도 하나의 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 제 2 산화막층(152)의 두께는 2nm ~ 200nm일 것일 수 있으며, 바람직한 것은 2nm ~ 100nm일 수 있다.
또한, 일 실시예에 따르면, 상기 제 2 산화막층(152)은, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
도 3은 본 명세서에 개시된 일 실시예에 따른 리세스 영역의 다양한 형태를 나타내는 예시도이다.
도 3을 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자(100a ~ 100c)는 기판(110), 상기 기판(110)상에 형성된 제 1 GaN층(120), 상기 제 1 GaN층(120) 상에 형성되는 AlGaN층(130), 상기 AlGaN층(130) 상에 형성되는 제 2 GaN층(140), 상기 제 2 GaN층(140) 또는 상기 AlGaN층(130)까지 리세스된 영역(R110a ~ R110c) 상에 형성되는 제 2 산화막층(152a ~ 152c), 상기 제 2 산화막층(152a ~ 152c) 상에 형성되는 게이트 전극(160), 상기 제 2 GaN층(140)의 일부 영역 상에 형성되는 소스 전극(170) 및 드레인 전극(180) 및 상기 제 2 GaN층(140) 상에 형성되는 제 1 산화막층(151a ~ 151c)을 포함할 수 있다.
여기서, 상기 제 1 산화막층(151a ~ 151c)은, 상기 소스 전극(170) 또는 상기 드레인 전극(180)과 상기 리세스된 영역(R110a ~ R110c) 사이에 형성되는 것일 수 있다.
즉, 상기 반도체 소자(100a ~100c)는 상기 제 2 GaN층(140) 또는 상기 AlGaN층(130)까지 리세스된 영역을 구비할 수 있다.
또한, 상기 리세스된 영역은, 트렌치(trench) 형태, 브이-그루브(V-groove) 형태 및 반원 형태 중 적어도 하나의 형태를 구비하는 것일 수 있다.
도 3(a)참조하면, 일 실시예에 따른 반도체 소자(110a)는 트렌치 형태의 리세스 영역(R110a)를 구비하고 있다.
또한, 도 3(b)참조하면, 일 실시예에 따른 반도체 소자(110b)는 브이-그루브 형태의 리세스 영역(R110b)를 구비하고 있다.
또한, 도 3(c)참조하면, 일 실시예에 따른 반도체 소자(110c)는 반원 형태의 리세스 영역(R110c)를 구비하고 있다.
본 명세서에 개시된
실시예들에
따른 반도체 소자의 제조방법에 대한 설명
본 명세서에 개시된 실시예들에 따른 반도체 소자의 제조방법은, 기판 상에 제 1 GaN층을 형성시키는 단계, 상기 제 1 GaN층 상에 AlGaN층을 형성시키는 단계, 상기 AlGaN층 상에 제 2 GaN층을 형성시키는 단계, 상기 제 2 GaN층 상에 제 1 산화막층을 형성시키는 단계, 상기 1 산화막층을 선택적으로 식각하여 소스 및 드레인 영역을 정의하는 단계, 상기 소스 및 드레인 영역 상에 소스 전극 및 드레인 전극을 형성시키는 단계, 선택적인 식각을 근거로 상기 제 2 GaN층 또는 상기 AlGaN층까지 리세스된 영역을 형성시키는 단계 및 상기 리세스된 영역 상에 게이트 전극을 형성시키는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 전극은, 상기 제 1 산화막층의 일측 상부와 접촉하는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 리세스된 영역 상에 게이트 전극을 형성시키는 단계는, 상기 리세스된 영역 상에 제 2 산화막층을 형성시키는 단계 및 상기 제 2 산화막층 상에 게이트 전극을 형성시키는 단계를 포함할 수 있다.
또한, 일 실시예에 따르면, 상기 제 2 GaN층은, 유기 금속 기상 성장법(MOCVD)을 근거로 한 증착 장비에 의해 형성되고, 상기 제 1 산화막층은, 상기 제 2 GaN층의 형성 후 상기 증착 장비 내에서 인-시츄(in-situ)로 형성되는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 제 1 GaN층, 상기 AlGaN층 및 상기 제 2 GaN층은, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
도 4는 본 명세서에 개시된 실시예들에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 4를 참조하면, 본 명세서에 개시된 실시예들에 따른 반도체 소자의 제조방법은 다음과 같은 단계로 이루어질 수 있다.
먼저, 기판 상에 제 1 GaN층을 형성시킬 수 있다(S110).
다음으로, 상기 제 1 GaN층 상에 AlGaN층을 형성시킬 수 있다(S120).
다음으로, 상기 AlGaN층 상에 제 2 GaN층을 형성시킬 수 있다(S130).
다음으로, 상기 제 2 GaN층 상에 제 1 산화막층을 형성시킬 수 있다(S140).
다음으로, 상기 1 산화막층을 선택적으로 식각하여 소스 및 드레인 영역을 정의할 할 수 있다(S150).
다음으로, 상기 소스 및 드레인 영역 상에 소스 전극 및 드레인 전극을 형성시킬 수 있다(S160).
다음으로, 선택적인 식각을 근거로 상기 제 2 GaN층 또는 상기 AlGaN층까지 리세스된 영역을 형성시킬 수 있다(S170).
다음으로, 상기 리세스된 영역 상에 게이트 전극을 형성시킬 수 있다(S180)
도 5a ~ 도 5h는 본 명세서에 개시된 실시예들에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.
도 5a ~ 도 5h를 참조하면, 본 명세서에 개시된 실시예들에 따른 반도체 소자의 제조방법은 인-시츄(In-situ) 산화막을 사용하되, 게이트 영역 아래를 산화막만 오픈하여 노멀리-오프(normally-off)를 구현하지 않고, 활성층 일부 또는 전부를 식각하여 리세스(recess) 구조를 형성하는 방법일 수 있다.
자세한 공정 순서는 도 5a ~ 도 5h를 참조하여 구체적으로 상술하면, 먼저, 기판(110)상에 MOCVD 박막 성장 장비를 가지고 질화갈륨 박막(또는 1 GaN층(120))을 성장(또는 형성)시킬 수 있다.(도 5a)
상기 기판(110)은 n형이 될 수도 있고, p형이 될 수도 있으며, 기판의 종류는 Si, SiC, Sapphire, GaN 기판등이 될 수 있다.
상기 제 1 GaN층(120)을 이루는 GaN은 MOCVD법으로 불리는 유기 금속기상 성장법으로 제작하는 것이 일반적일 수 있다.
이 경우, Ga의 원료인 TMGa, N의 원료인 NH3를 리액터 안에서 고온으로 합성시켜 상기 제 1 GaN층(120)이 에피 성장이 될 수 있다.
일 실시예에 따르면, n형 GaN의 두께는 1 ~ 10um인 것일 수 있다.
또 다른 일 실시예에 따르면, n형의 GaN에 C, Fe 또는 Mg 도판트(dopant)를 사용하여 누설 전류를 막기 위한 고-저항 GaN층(또는 High- resistivity GaN)을 성장시킬 수 있다.
이 경우, 상기 도펀트의 불순물 농도는 1e17/cm3 ~ 1e19/cm3의 범위, 바람직한 것은 1e17/cm3 ~ 1e18/cm3인 것일 수 있다.
다음으로, GaN 채널 층(또는 제 1 GaN층(120))을 성장시킨 후에는 활성층의 AlGaN층(130)을 성장시킬 수 있다(도 5b).
일 실시예에 따르면, 상기 AlGaN층(130)의 두께는 2nm ~ 100nm 범위, 바람직한 것은 15nm~30nm인 것일 수 있다.
또한, 상기 활성층을 성장시킨 후에는 표면 누설 전류를 막기 위해서 GaN cap(또는 제 2 GaN층(140))을 성장시킬 수 있다(도 5c).
일 실시예에 따르면, 상기 제 2 GaN층(140)은 0nm ~ 100nm 범위, 바람직한 것은 2nm ~ 10nm인 것일 수 있다.
다음으로, 상기 제 2 GaN층(140) 상에 제 1 산화막층(151)을 형성시킬 수 있다(도 5d).
상기 제 1 산화막층(151)은 다양한 물질로 이루어질 수 있다. 예를 들어, 상기 제 1 산화막층(151)은 SixNy로 이루어질 수 있다.
이 경우, 상기 제 1 산화막층(151)을 이루는 SixNy은 MOCVD 장비를 근거로 SiH4과 NH3를 사용하여 성장될 수 있다.
일 실시예에 따르면, 상기 제 1 산화막층(151)의 두께는 2nm ~ 500nm 범위일 수 있고, 바람직한 것은 5nm ~ 200nm인 것일 수 있다.
다음으로, 소스 전극(170)와 드레인 전극(180)을 증착하기 위해 상기 제 1 산화막층(151, 또는, SixNy)의 일부 영역을 오픈하고 오믹 전극을 증착할 수 있다(도 5e).
다음으로, 게이트 아래 영역을 리세스(recess) 구조로 형성하기 위해서 상기 제 1 산화막층(151)을 오픈하고 건식(dry) 식각법을 이용하여 상기 제 2 GaN층(140) 또는 활성층(또는 AlGaN층(130) 일부 또는 전부까지 식각할 수 있다(도 5f). 이를 통해 리세스된 영역(R110)이 형성될 수 있다.
다음으로, MIS구조를 위한 제 2 산화막층(152)을 상기 리세스된 영역(R110) 상에 형성시킬 수 있다(도 5g).
상기 제 2 산화막층(152)은 다양한 방법으로 증착될 수 있다. 예를 들어, 상기 제 2 산화막층(152)는 PECVD나 Sputter, ALD 이용하여 증착될 수 있다.
또한, 일 실시예에 따르면, 상기 제 2 산화막층(152)는 다양한 물질로 이루어질 수 있다. 예를 들어, 상기 제 2 산화막층(152)는 SiO2, Si3N4, HfO2, Al2O3, ZnO 및 Ga2O3 적어도 하나의 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 제 2 산화막층(152)의 두께는 2nm ~ 200일 수 있고, 바람직한 것은 2nm ~ 100nm인 것일 수 있다.
마지막으로, 게이트 전극을 상기 제 2 산화막층(152) 및 상기 제 1 산화막층(151) 상에 걸쳐 형성 시킬 수 있다(도 5h).
이를 통해, MIS구조를 만들어 In-situ 산화막을 이용한 리세스드(recessed) MIS-HFET 소자가 최종적으로 완성될 수 있다.
본 발명의 범위는 본 명세서에 개시된 실시 예들로 한정되지 아니하고, 본 발명은 본 발명의 사상 및 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있다.
100: 반도체 소자 120: 제 1 GaN층
130: AlGaN층 140: 제 2 GaN층
151: 제 1 산화막층 152: 제 2 산화막층
160: 게이트 전극
130: AlGaN층 140: 제 2 GaN층
151: 제 1 산화막층 152: 제 2 산화막층
160: 게이트 전극
Claims (21)
- 기판;
상기 기판 상에 형성되는 제 1 GaN층;
상기 제 1 GaN층 상에 형성되는 AlGaN층;
상기 AlGaN층 상에 형성되는 제 2 GaN층;
상기 제 2 GaN층 또는 상기 AlGaN층까지 리세스된 영역 상에 형성되는 게이트 전극;
상기 제 2 GaN층의 일부 영역 상에 형성되는 소스 전극 및 드레인 전극; 및
상기 제 2 GaN층 상에 형성되는 제 1 산화막층을 포함하되,
상기 제 1 산화막층은,
상기 소스 전극 또는 상기 드레인 전극과 상기 리세스된 영역 사이에 형성되는 것인 반도체 소자. - 제1항에 있어서, 상기 제 1 산화막층은,
SixNy로 이루어지는 것인 반도체 소자. - 제1항에 있어서, 상기 게이트 전극은,
상기 제 1 산화막층의 일측 상부와 접촉하는 것인 반도체 소자. - 제1항에 있어서,
상기 리세스된 영역 상에 형성되는 제 2 산화막층을 더 포함하되,
상기 게이트 전극은,
상기 제 2 산화막층 상에 형성되는 것인 반도체 소자. - 제4항에 있어서, 상기 제 2 산화막층은,
SiO2, Si3N4, HfO2, Al2O3, ZnO 및 Ga2O3 중 적어도 하나로 이루어지는 것인 반도체 소자. - 제1항에 있어서, 상기 제 1 산화막층은,
상기 제 2 GaN층의 형성 후 인-시츄(in-situ)로 형성되는 것인 반도체 소자. - 제1항 또는 제 4항에 있어서,
상기 제 1 산화막층의 두께는,
1nm ~ 500nm이고,
상기 제 2 산화막층의 두께는,
2nm ~ 200nm인 것인 반도체 소자. - 제1항 또는 제 4항에 있어서,
상기 제 1 산화막층 또는 상기 제 2 산화막층은,
유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것인 반도체 소자. - 제1항에 있어서, 상기 리세스된 영역의 깊이는,
1nm ~ 1000nm인 것인 반도체 소자. - 제1항에 있어서, 상기 리세스된 영역은,
트렌치(trench) 형태, 브이-그루브(V-groove) 형태 및 반원 형태 중 적어도 하나의 형태를 구비하는 것인 반도체 소자. - 제1항에 있어서, 상기 기판은,
절연성 기판, 사파이어(Sapphire) 기판, GaN 기판, SiC 기판 및 Si 기판 중 적어도 하나인 것인 반도체 소자. - 제1항에 있어서, 상기 제 1 GaN층의 두께는,
1um ~ 10um인 것인 반도체 소자. - 제1항에 있어서,
상기 제 1 GaN층 상에 C, Fe 및 Mg 도펀트 중 적어도 하나의 도펀트를 주입하여 형성된 고-저항 GaN층을 더 포함하는 것을 특징으로 하는 반도체 소자. - 제13항에 있어서, 상기 적어도 하나의 도펀트의 농도는,
1e17/cm3 ~ 1e19/cm3인 것인 반도체 소자. - 제1항에 있어서, 상기 AlGaN층은,
2nm ~ 100nm인 것인 반도체 소자. - 제1항에 있어서, 상기 제 2 GaN층의 두께는,
2nm ~ 10nm인 것인 반도체 소자. - 기판 상에 제 1 GaN층을 형성시키는 단계;
상기 제 1 GaN층 상에 AlGaN층을 형성시키는 단계;
상기 AlGaN층 상에 제 2 GaN층을 형성시키는 단계;
상기 제 2 GaN층 상에 제 1 산화막층을 형성시키는 단계;
상기 1 산화막층을 선택적으로 식각하여 소스 및 드레인 영역을 정의하는 단계;
상기 소스 및 드레인 영역 상에 소스 전극 및 드레인 전극을 형성시키는 단계;
선택적인 식각을 근거로 상기 제 2 GaN층 또는 상기 AlGaN층까지 리세스된 영역을 형성시키는 단계; 및
상기 리세스된 영역 상에 게이트 전극을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. - 제17항에 있어서, 상기 게이트 전극은,
상기 제 1 산화막층의 일측 상부와 접촉하는 것인 반도체 소자. - 제17항에 있어서, 상기 리세스된 영역 상에 게이트 전극을 형성시키는 단계는,
상기 리세스된 영역 상에 제 2 산화막층을 형성시키는 단계; 및
상기 제 2 산화막층 상에 게이트 전극을 형성시키는 단계를 포함하는 것인 반도체 소자의 제조방법. - 제17항에 있어서, 상기 제 2 GaN층은,
유기 금속 기상 성장법(MOCVD)을 근거로 한 증착 장비에 의해 형성되고,
상기 제 1 산화막층은,
상기 제 2 GaN층의 형성 후 상기 증착 장비 내에서 인-시츄(in-situ)로 형성되는 것인 반도체 소자의 제조방법. - 제17항에 있어서,
상기 제 1 GaN층, 상기 AlGaN층 및 상기 제 2 GaN층은,
유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것인 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120061731A KR20130137983A (ko) | 2012-06-08 | 2012-06-08 | 질화물 반도체 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120061731A KR20130137983A (ko) | 2012-06-08 | 2012-06-08 | 질화물 반도체 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130137983A true KR20130137983A (ko) | 2013-12-18 |
Family
ID=49983972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120061731A KR20130137983A (ko) | 2012-06-08 | 2012-06-08 | 질화물 반도체 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20130137983A (ko) |
-
2012
- 2012-06-08 KR KR1020120061731A patent/KR20130137983A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10868134B2 (en) | Method of making transistor having metal diffusion barrier | |
| US11437485B2 (en) | Doped gate dielectrics materials | |
| CN108604597B (zh) | 具有al(1-x)sixo栅极绝缘体的增强模式iii-氮化物器件 | |
| CA2666519C (en) | Methods of fabricating semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices | |
| US7456443B2 (en) | Transistors having buried n-type and p-type regions beneath the source region | |
| US9502524B2 (en) | Compound semiconductor device having gallium nitride gate structures | |
| US10566450B2 (en) | Normally-off HEMT transistor with selective generation of 2DEG channel, and manufacturing method thereof | |
| TWI433240B (zh) | 具有自我對準耐高溫接點之半導體元件及其製造方法 | |
| US7709859B2 (en) | Cap layers including aluminum nitride for nitride-based transistors | |
| US9130026B2 (en) | Crystalline layer for passivation of III-N surface | |
| US20170125574A1 (en) | Trenched vertical power field-effect transistors with improved on-resistance and breakdown voltage | |
| KR102080745B1 (ko) | 질화물 반도체 소자 및 그 제조 방법 | |
| JP2014022752A (ja) | 窒化物系半導体素子及びその製造方法 | |
| US8901609B1 (en) | Transistor having doped substrate and method of making the same | |
| KR20150091705A (ko) | 질화물 반도체 소자 및 그 제조 방법 | |
| US8841179B2 (en) | Nitride semiconductor device using selective growth and manufacturing method thereof | |
| KR101172857B1 (ko) | 인헨스먼트 노멀리 오프 질화물 반도체 소자 및 그 제조방법 | |
| KR20190112523A (ko) | 이종접합 전계효과 트랜지스터 및 그 제조 방법 | |
| KR102067596B1 (ko) | 질화물 반도체 소자 및 그 제조 방법 | |
| KR101375685B1 (ko) | 질화물 반도체 소자 및 그 제조 방법 | |
| KR20130137983A (ko) | 질화물 반도체 소자 및 그 제조 방법 | |
| KR102080744B1 (ko) | 질화물 반도체 소자 및 그 제조 방법 | |
| KR20150091704A (ko) | 질화물 반도체 소자 및 그 제조 방법 | |
| CN113826212A (zh) | 一种半导体结构的制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |