KR20130135097A - Electronic component built-in substrate and method of manufacturing the same - Google Patents

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Abstract

An electronic component built-in substrate includes a core member with an opening on which an electronic component is placed; a first sub insulating layer on a first side of the core member; a substrate with a second sub insulating layer, which has a first via hole, on a second side of the core member; a filling resin unit filling the gap between the electronic component and the core member; and a first wiring layer formed on the second sub insulating layer and connected to a connection port of the electronic component through the first via hole. The first and second sides are completely connected to the first and second sub insulating layers respectively.

Description

전자 부품 내장 기판 및 그 제조 방법{ELECTRONIC COMPONENT BUILT-IN SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}Board with electronic component and manufacturing method therefor {ELECTRONIC COMPONENT BUILT-IN SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 전자 부품 내장 기판 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [

최근의 전자 디바이스의 발달로 인해, 전자 디바이스에서 사용되는 전자 부품용 배선 기판은 소형화, 성능 향상 및 다른 요건의 충족에 대한 요구가 있다. 이들 요건을 만족시키기 위해서, 배선 기판 내에 전자 부품을 포함한 전자 부품 내장 기판이 실용화되어 왔다.Due to the recent development of electronic devices, wiring boards for electronic components used in electronic devices have a demand for miniaturization, performance improvement and other requirements. In order to satisfy these requirements, the board | substrate with an electronic component containing an electronic component in a wiring board has been put into practical use.

예컨대, 이러한 전자 부품 내장 기판에서는, 코어 기판의 개구에 전자 부품이 배치되고, 코어 기판의 양면에는 빌드업 배선이 형성된다.For example, in such an electronic component embedded substrate, the electronic component is arranged in the opening of the core substrate, and build-up wiring is formed on both surfaces of the core substrate.

일본국 특개2011-216740호JP 2011-216740

예비적 기술 설명에서 후술하는 바와 같이, 종래 기술의 전자 부품 내장 기판의 제조 공정은, 코어 기판의 개구 내에 배치되고 수지막을 열 처리하여 임시 부착 테이프에 임시적으로 부착된 전자 부품 둘레의 공간에 수지를 충전하는 단계를 갖는다. 코어 기판의 두께가 전자 부품의 두께보다 크게 설정되므로, 큰 공간이 수지로 충전될 필요가 있고, 이에 따라 두꺼운 수지막을 강한 가압력으로 열 프레스(heat press)할 필요가 있다.As will be described later in the preliminary technical description, the manufacturing process of the electronic component embedded substrate of the prior art is arranged in the opening of the core substrate and heat-treated the resin film to apply resin to the space around the electronic component temporarily attached to the temporary adhesive tape. Charging step. Since the thickness of the core substrate is set larger than the thickness of the electronic component, a large space needs to be filled with resin, and accordingly, it is necessary to heat press the thick resin film with a strong pressing force.

이에 의해, 전자 부품이 임시 부착 테이프로부터 박리되어 코어 기판의 개구에서 치우쳐서 수지에 밀봉되는 경우가 야기될 수 있다. 또한, 큰 공간이 충전될 필요가 있으므로, 높은 신뢰성으로 전자 부품 둘레의 공간을 수지로 충전하는 것이 곤란하다.This may cause a case where the electronic component is peeled off from the temporary attachment tape and biased in the opening of the core substrate to be sealed in the resin. Moreover, since a large space needs to be filled, it is difficult to fill the space around an electronic component with resin with high reliability.

본 발명의 실시예는 높은 신뢰성으로 전자 부품을 실장할 수 있게 하는 전자 부품 내장 기판 및 그 제조 방법을 제공한다.Embodiments of the present invention provide an electronic component embedded substrate and a method of manufacturing the same that enable electronic components to be mounted with high reliability.

실시예에 따른 전자 부품 내장 기판은,Electronic component embedded substrate according to the embodiment,

접속 단자를 갖는 전자 부품,Electronic components having connecting terminals,

전자 부품이 배치되는 개구를 갖는 코어 부재, 코어 부재의 제 1 면에 형성된 제 1 보조 절연층, 및 코어 부재의 제 2 면에 형성되며 전자 부품의 접속 단자에 도달하는 제 1 비아 홀을 갖는 제 2 보조 절연층을 갖는 기판,A first member having a core member having an opening in which the electronic component is disposed, a first auxiliary insulating layer formed in the first surface of the core member, and a first via hole formed in the second surface of the core member and reaching the connection terminal of the electronic component; 2 a substrate having an auxiliary insulating layer,

전자 부품과 코어 부재의 개구의 측면 사이의 간격을 충전하는 충전 수지부, 및A filling resin portion for filling a gap between the electronic component and the side surface of the opening of the core member, and

제 2 보조 절연층 상에 형성되며 제 1 비아 홀을 통해 전자 부품의 접속 단자에 접속된 제 1 배선층을 포함하고,A first wiring layer formed on the second auxiliary insulating layer and connected to the connection terminal of the electronic component through the first via hole,

코어 부재의 제 1 면 전체 및 제 2 면 전체가 제 1 보조 절연층 및 제 2 보조 절연층과 각각 직접 접촉한다.The entire first side and the second side of the core member are in direct contact with the first auxiliary insulating layer and the second auxiliary insulating layer, respectively.

실시예에 따른 전자 부품 내장 기판의 제조 방법은,Method for manufacturing an electronic component embedded substrate according to the embodiment,

코어 부재를 관통해서 개구를 형성하는 단계,Forming an opening through the core member,

코어 부재의 개구 내에 접속 단자를 갖는 전자 부품을 실장하는 단계,Mounting an electronic component having a connection terminal in the opening of the core member,

코어 부재의 제 1 면에 제 1 보조 절연층을 형성하고, 전자 부품과 코어 부재의 개구의 측면 사이의 간격을 충전 수지부로 충전하는 단계,Forming a first auxiliary insulating layer on the first side of the core member, and filling the gap between the electronic component and the side surface of the opening of the core member with the filling resin portion,

코어 부재의 제 2 면에 제 2 보조 절연층을 형성하는 단계,Forming a second auxiliary insulating layer on the second side of the core member,

제 2 보조 절연층을 관통해서 전자 부품의 접속 단자에 도달하도록 제 1 비아 홀을 형성하는 단계, 및Forming a first via hole through the second auxiliary insulating layer to reach the connection terminal of the electronic component, and

제 1 비아 홀을 통해 전자 부품의 접속 단자에 접속되도록 제 2 보조 절연층 상에 제 1 배선층을 형성하는 단계를 포함하고,Forming a first wiring layer on the second auxiliary insulating layer to be connected to the connection terminal of the electronic component through the first via hole,

코어 부재의 제 1 면 전체 및 제 2 면 전체가 제 1 보조 절연층 및 제 2 보조 절연층과 각각 직접 접촉하고, 코어 부재, 제 1 보조 절연층, 및 제 2 보조 절연층은 기판을 구성한다.The entire first side and the second side of the core member are in direct contact with the first auxiliary insulating layer and the second auxiliary insulating layer, respectively, and the core member, the first auxiliary insulating layer, and the second auxiliary insulating layer constitute a substrate. .

실시예에 따른 전자 부품 내장 기판은 코어 부재의 두께가 전자 부품의 두께와 거의 동일하다. 따라서, 코어 부재의 개구 내에 배치되는 전자 부품 둘레의 공간을 수지막을 열 프레스함으로써 충전할 경우, 작은 공간만이 충전될 필요가 있다.In the electronic component embedded substrate according to the embodiment, the thickness of the core member is almost equal to the thickness of the electronic component. Therefore, when filling the space around the electronic component disposed in the opening of the core member by hot pressing the resin film, only a small space needs to be filled.

결과적으로, 전자 부품 둘레의 공간은, 얇은 수지막을 약한 가압력으로 열 프레스함으로써 간극을 전혀 형성하지 않고 신뢰성 있게 수지로 충전될 수 있다. 수지막을 열 프레스하는 동안 생기는 가압력은 낮게 설정될 수 있으므로, 전자 부품이 치우치는 것이 방지될 수 있다.As a result, the space around the electronic component can be reliably filled with the resin without forming any gaps by hot pressing the thin resin film at a weak pressing force. Since the pressing force generated during the hot pressing of the resin film can be set low, the bias of the electronic component can be prevented.

제 1 보조 절연층 및 제 2 보조 절연층을 형성하여 코어 부재의 두께의 부족을 보상함으로써, 코어 기판에 원하는 두께를 부여할 수 있다. 이로 인해, 원하는 두께를 갖는 코어 기판을 제조할 수 있다.By forming the first auxiliary insulating layer and the second auxiliary insulating layer to compensate for the lack of the thickness of the core member, a desired thickness can be given to the core substrate. For this reason, the core substrate which has a desired thickness can be manufactured.

두꺼운 제 1 배선층은 전자 부품의 접속 단자 위에 비아 홀(제 2 보조 절연층을 관통 형성)을 개재하여 형성된다The thick first wiring layer is formed through the via hole (through the second auxiliary insulating layer) on the connection terminal of the electronic component.

이러한 구조로 인해, 고출력 레이저를 이용하는 레이저 가공에 의해 제 1 배선층 상에 형성된 금속박 및 프리프레그로 이루어진 절연층을 관통하여 비아 홀을 형성할 때, 두꺼운 제 1 배선층은 레이저 가공에 대한 스톱층으로서 기능한다. 따라서, 전자 부품의 접속 단자는 손상되지 않는다.Due to this structure, when forming a via hole through an insulating layer made of metal foil and prepreg formed on the first wiring layer by laser processing using a high power laser, the thick first wiring layer functions as a stop layer for laser processing. do. Therefore, the connection terminal of an electronic component is not damaged.

도 1a 내지 도 1d는 예비적 기술에 따른 전자 부품 내장 기판의 제조 방법을 나타내는 단면도.
도 2a 내지 도 2c는 예비적 기술에 따른 전자 부품 내장 기판의 제조 방법을 나타내는 단면도.
도 3a 내지 도 3c는 예비적 기술에 따른 전자 부품 내장 기판의 제조 방법을 나타내는 단면도.
도 4a 및 도 4b는 예비적 기술에 따른 전자 부품 내장 기판의 제조 방법의 문제를 나타내는 단면도.
도 5a 내지 도 5e는 실시예에 따른 전자 부품 내장 기판의 제조 방법을 나타내는 단면도.
도 6a 내지 도 6d는 실시예에 따른 전자 부품 내장 기판의 제조 방법을 나타내는 단면도.
도 7a 내지 도 7c는 실시예에 따른 전자 부품 내장 기판의 제조 방법을 나타내는 단면도.
도 8a 내지 도 8c는 실시예에 따른 전자 부품 내장 기판의 제조 방법을 나타내는 단면도.
도 9a 내지 도 9c는 실시예에 따른 전자 부품 내장 기판의 제조 방법을 나타내는 단면도.
도 10은 실시예에 따른 전자 부품 내장 기판의 단면도.
도 11은 실시예에 따른 다른 전자 부품 내장 기판의 단면도.
도 12는 도 11에 나타낸 전자 부품 내장 기판에 실장된 반도체 칩의 단면도.1A to 1D are cross-sectional views showing a method for manufacturing an electronic component embedded substrate according to a preliminary technique.
2A to 2C are cross-sectional views showing a method for manufacturing an electronic component embedded substrate according to a preliminary technique.
3A to 3C are cross-sectional views showing a method for manufacturing an electronic component embedded substrate according to a preliminary technique.
4A and 4B are cross-sectional views showing problems of the method for manufacturing the electronic component embedded substrate according to the preliminary technique.
5A to 5E are cross-sectional views illustrating a method for manufacturing the electronic component embedded substrate according to the embodiment.
6A to 6D are cross-sectional views illustrating a method for manufacturing the electronic component embedded substrate according to the embodiment.
7A to 7C are cross-sectional views illustrating a method for manufacturing the electronic component embedded substrate according to the embodiment.
8A to 8C are cross-sectional views illustrating a method for manufacturing an electronic component embedded substrate according to an embodiment.
9A to 9C are cross-sectional views illustrating a method for manufacturing the electronic component embedded substrate according to the embodiment.
10 is a cross-sectional view of the electronic component embedded substrate according to the embodiment.
11 is a cross-sectional view of another electronic component embedded substrate according to the embodiment.
12 is a cross-sectional view of the semiconductor chip mounted on the electronic component embedded substrate illustrated in FIG. 11.

이하, 첨부 도면을 참조하여 실시예를 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, an Example is described with reference to an accompanying drawing.

실시예의 설명에 앞서, 본 발명의 베이스로서 예비적 기술을 설명한다. 예비적 기술에 따른 전자 부품 내장 기판의 제조 방법에서는, 우선, 도 1a에 나타낸 바와 같이, 양면에 제 1 배선층(200)이 각각 형성된 코어 기판(100)이 준비된다. 코어 기판(100)은 글래스 에폭시 등의 절연성 재료로 이루어지고 두께가 0.6㎜이다.Prior to the description of the examples, preliminary techniques are described as a base of the present invention. In the manufacturing method of the electronic component embedded board by a preliminary technique, first, as shown to FIG. 1A, the core board | substrate 100 in which the 1st wiring layer 200 was formed in both surfaces is prepared first. The core substrate 100 is made of an insulating material such as glass epoxy and has a thickness of 0.6 mm.

이어서, 도 1b에 나타낸 바와 같이, 예를 들면 라우터(router)에 의해 코어 기판(100)을 두께 방향으로 관통하도록 개구(120)가 형성된다.Subsequently, as shown in FIG. 1B, the opening 120 is formed to penetrate the core substrate 100 in the thickness direction by, for example, a router.

이어서, 도 1c에 나타낸 바와 같이, 코어 기판(100)의 상면에 접착성 임시 부착 테이프(300)가 본딩된다. 이어서, 도 1d에 나타낸 바와 같이, 임시 부착 테이프(300)에서 코어 기판(100)의 개구(120)를 덮는 부분에 칩 커패시터(400)가 임시적으로 본딩된다.Subsequently, as shown in FIG. 1C, the adhesive temporary adhesive tape 300 is bonded to the upper surface of the core substrate 100. Subsequently, as illustrated in FIG. 1D, the chip capacitor 400 is temporarily bonded to a portion of the temporary attachment tape 300 that covers the opening 120 of the core substrate 100.

칩 커패시터(400)는 수평 방향 양측 각각에 한 쌍의 접속 단자(420)를 갖는다. 칩 커패시터(400)는 두께가 0.5㎜이고, 이에 따라 코어 기판(100)(0.6㎜)보다 얇다.The chip capacitor 400 has a pair of connection terminals 420 on both sides of the horizontal direction. The chip capacitor 400 is 0.5 mm thick and thus thinner than the core substrate 100 (0.6 mm).

이어서, 도 2a에 나타낸 바와 같이, 프리프레그(500a)의 일면에 구리박(500b)이 본딩된 구리박 부착 프리프레그(CP)가 준비된다. 프리프레그(500a)는, 글래스 섬유 등으로 이루어진 섬유 보강 부재를 에폭시 수지 등으로 함침시킨 중간 부재이다.Next, as shown to FIG. 2A, the prepreg CP with copper foil by which the copper foil 500b was bonded to one surface of the prepreg 500a is prepared. The prepreg 500a is an intermediate member in which a fiber reinforcing member made of glass fiber or the like is impregnated with an epoxy resin or the like.

이어서, 도 2a 및 도 2b에 나타낸 바와 같이, 구리박 부착 프리프레그(CP)의 프리프레그(500a)가 코어 기판(100)의 하면에 위치되고, 이 결과의 구조체는 열 처리되면서 다이 프레스된다.Then, as shown in Figs. 2A and 2B, the prepreg 500a of the prepreg (CP) with copper foil is placed on the lower surface of the core substrate 100, and the resulting structure is die pressed while being heat treated.

결과적으로 프리프레그(500a)의 수지는 용융되며, 그 일부가 코어 기판(100)의 개구(120) 내에 충전되고, 이어서 수지가 경화된다. 따라서, 칩 커패시터(400)가 존재하는 개구(120)는 프리프레그(500a)로 이루어진 제 1 절연층(500)에 의해 밀봉된다. 동시에, 1 절연층(500)은 구리박(500b)이 본딩되어 코어 기판(100)의 하면에 형성된다.As a result, the resin of the prepreg 500a is melted, a part of which is filled in the opening 120 of the core substrate 100, and then the resin is cured. Thus, the opening 120 in which the chip capacitor 400 is present is sealed by the first insulating layer 500 made of the prepreg 500a. At the same time, one insulating layer 500 is formed on the bottom surface of the core substrate 100 by bonding copper foil 500b.

이어서, 도 2c에 나타낸 바와 같이, 도 2b의 구조체로부터 임시 부착 테이프(300)가 제거된다.Then, as shown in FIG. 2C, the temporary adhesive tape 300 is removed from the structure of FIG. 2B.

이어서, 도 3a에 나타낸 바와 같이, 또 다른 구리박 부착 프리프레그(CP)가 코어 기판(100)의 상면에 위치되고, 이 결과의 구조체가 도 2a 및 도 2b에 나타낸 단계에서와 마찬가지로, 열 처리되면서 다이 프레스된다. 결과적으로, 제 2 절연층(520) 및 구리박(520b)이 코어 기판(100)의 상면에 형성되고, 칩 커패시터(400)의 상면은 제 2 절연층(520)으로 덮인다.Then, as shown in FIG. 3A, another copper foil-prepreg (CP) is placed on the top surface of the core substrate 100, and the resulting structure is thermally treated, as in the steps shown in FIGS. 2A and 2B. Die press. As a result, the second insulating layer 520 and the copper foil 520b are formed on the upper surface of the core substrate 100, and the upper surface of the chip capacitor 400 is covered with the second insulating layer 520.

이어서, 도 3b에 나타낸 바와 같이, 코어 기판(100)의 상면 측에서 구리박(520b) 및 제 2 절연층(520)에 레이저 가공을 행함으로써, 비아 홀(VH)이 칩 커패시터(400)의 접속 단자(420) 및 제 1 배선층(200)에 도달하도록 형성된다.Subsequently, as shown in FIG. 3B, the via hole VH is formed by the laser processing on the copper foil 520b and the second insulating layer 520 on the upper surface side of the core substrate 100. It is formed to reach the connection terminal 420 and the first wiring layer 200.

마찬가지로, 코어 기판(100)의 하면 측에서 구리박(500b) 및 제 1 절연층(500)에 레이저 가공을 행함으로써, 비아 홀(VH)이 코어 기판(100)의 하면에 형성된 제 1 배선층(200)에 도달하도록 형성된다.Similarly, by performing laser processing on the copper foil 500b and the first insulating layer 500 on the lower surface side of the core substrate 100, the via hole VH is formed on the lower surface of the core substrate 100. 200).

이어서, 도 3c에 나타낸 바와 같이, 코어 기판(100)의 상면 측에서, 제 2 절연층(520) 상에 제 2 배선층(220)이 비아 홀(VH)을 통해 칩 커패시터(400)의 접속 단자(420) 및 제 1 배선층(200)에 접속되도록 형성된다. 제 2 배선층(220)은 구리박(520b)을 포함하도록 형성된다.3C, on the upper surface side of the core substrate 100, the second wiring layer 220 is connected to the chip capacitor 400 through the via hole VH on the second insulating layer 520. 420 and the first wiring layer 200 are formed. The second wiring layer 220 is formed to include the copper foil 520b.

마찬가지로, 코어 기판(100)의 하면 측에서, 제 1 절연층(500) 상에 또 다른 제 2 배선층(220)이 비아 홀(VH)을 통해 코어 기판(100)의 하면에 형성된 제 1 배선층(200)에 접속되도록 형성된다.Similarly, on the lower surface side of the core substrate 100, another second wiring layer 220 is formed on the lower surface of the core substrate 100 through the via hole VH on the first insulating layer 500. 200).

상술한 바와 같이, 다수(2개)의 배선층이 코어 기판(100)의 양면 각각에 형성된다. 필요한 수의 다수의 배선층을 갖는 전자 부품 내장 기판은 유사한 단계를 반복함으로써 제조될 수 있다.As described above, a plurality (two) wiring layers are formed on each of both surfaces of the core substrate 100. An electronic component embedded substrate having the required number of wiring layers can be manufactured by repeating similar steps.

다음으로, 상술한 예비적 기술에 따른 전자 부품 내장 기판의 제조 방법의 문제점을 기술한다. 첫째로, 도 2a 및 도 2b에 나타낸 단계에서, 코어 기판(100)의 두께가 전송 경로의 임피던스 정합과 관련된 것 등의 요건을 만족하도록 조정되므로, 코어 기판(100)은 칩 커패시터(400)보다 두껍다. 따라서, 코어 기판(100)의 개구(120)가 구리박 부착 프리프레그(CP)의 부분으로 충전될 때, 큰 공간이 수지로 충전될 필요가 있으며, 즉 대량의 수지가 필요하다.Next, the problem of the manufacturing method of the electronic component embedded board which concerns on the preliminary technique mentioned above is described. First, in the steps shown in FIGS. 2A and 2B, the thickness of the core substrate 100 is adjusted to meet requirements such as those related to impedance matching of the transmission path, so that the core substrate 100 is more than the chip capacitor 400. thick. Therefore, when the opening 120 of the core substrate 100 is filled with a part of the prepreg CP with copper foil, a large space needs to be filled with resin, that is, a large amount of resin is required.

따라서, 도 4a에 나타낸 바와 같이, 두꺼운 프리프레그(500a)를 갖는 구리박 부착 프리프레그(CP)를 준비하고 이를 강한 가압력으로 열 프레스할 필요가 있다. 이로 인해, 칩 커패시터(400)가 임시 부착 테이프(300)로부터 박리되어 코어 기판(100)의 개구(120)에서 치우쳐서 제 1 절연층(500)에 밀봉되는 경우가 야기될 수 있다.Therefore, as shown in FIG. 4A, it is necessary to prepare the prepreg CP with copper foil which has the thick prepreg 500a, and to heat-press it with a strong pressing force. As a result, a case where the chip capacitor 400 is peeled off from the temporary attachment tape 300 and biased in the opening 120 of the core substrate 100 may be sealed in the first insulating layer 500.

또한, 두꺼운 프리프레그(500a)를 갖는 구리박 부착 프리프레그(CP)가 사용된다 하더라도 큰 공간이 충전될 필요가 있으므로, 칩 커패시터(400) 둘레의 공간을 한 번의 열 프레스 시도에 의해 간극을 전혀 형성하지 않고 수지로 충전하기는 곤란하며, 이에 따라 신뢰성이 낮아진다.In addition, even if a copper prepreg CP having a thick prepreg 500a is used, a large space needs to be filled, so that the gap around the chip capacitor 400 is completely eliminated by one heat press attempt. It is difficult to fill with resin without forming, thereby lowering the reliability.

둘째로, 상술한 비아 홀(VH)을 형성하는 단계에서(도 3b 참조), 구리박(520b), 및 섬유 보강재를 함유하는 프리프레그로 이루어진 제 2 절연층(520)에 레이저 가공을 행할 필요가 있다. 따라서, 구리박(520b) 및 섬유 보강재를 함유하는 제 2 절연층(520)을 처리하기 위해, 레이저 가공 전력이 매우 높게 설정된다.Second, in the above-mentioned step of forming the via hole VH (see FIG. 3B), it is necessary to perform laser processing on the second insulating layer 520 made of the prepreg containing the copper foil 520b and the fiber reinforcing material. There is. Therefore, laser processing power is set very high in order to process the 2nd insulating layer 520 containing copper foil 520b and a fiber reinforcement material.

그러나, 칩 커패시터(400)의 각각의 접속 단자(420)는, 두께가 약 5㎛ 내지 15㎛인 구리 페이스트 소결체 상에 두께가 약 5㎛ 내지 10㎛인 구리 도금막이 형성된 구조를 갖는다. 따라서, 도 4b에 나타낸 바와 같이, 비아 홀을 레이저 가공에 의해 형성할 경우, 칩 커패시터(400)의 접속 단자(420)의 구리 도금막의 해당 부분이 너무 얇아지거나 사라질 수 있다.However, each of the connection terminals 420 of the chip capacitor 400 has a structure in which a copper plated film having a thickness of about 5 μm to 10 μm is formed on a copper paste sintered body having a thickness of about 5 μm to 15 μm. Therefore, as shown in FIG. 4B, when the via hole is formed by laser processing, a corresponding portion of the copper plating film of the connection terminal 420 of the chip capacitor 400 may become too thin or disappear.

또한, 제 2 배선층(220)을, 칩 커패시터(400)의 접속 단자(420)에 접속되도록 도금에 의해 형성할 경우, 접속 단자(420)에서 각각의 비아 홀(VH) 내에 위치된 부분은 도금의 전처리인 광 에칭에 의해 더 얇아진다.In addition, when the second wiring layer 220 is formed by plating so as to be connected to the connection terminal 420 of the chip capacitor 400, the portion located in each via hole VH in the connection terminal 420 is plated. It becomes thinner by the light etching which is a pretreatment of.

상술한 바와 같이, 칩 커패시터(400)의 접속 단자(420)에서 각각의 비아 홀(VH) 내에 위치되는 부분을, 충분히 큰 두께 값을 갖도록 남기는 것이 어렵다. 이로 인해, 칩 커패시터(400)와 제 2 배선층(220) 사이의 전기적 접속의 신뢰성 낮아진다는 문제가 생긴다.As described above, in the connection terminal 420 of the chip capacitor 400, it is difficult to leave the portion located in each via hole VH to have a sufficiently large thickness value. This causes a problem that the reliability of the electrical connection between the chip capacitor 400 and the second wiring layer 220 is lowered.

상술한 문제는 후술하는 실시예에 의해 해결될 수 있다.The problem described above may be solved by the embodiments described below.

(실시예)(Example)

도 5a ~ 도 5e 내지 도 9a ~ 도 9c는 실시예에 따른 전자 부품 내장 기판의 제조 방법을 나타내는 단면도이다. 도 10은 실시예에 따른 전자 부품 내장 기판의 단면도이다.5A to 5E to 9A to 9C are cross-sectional views illustrating a method of manufacturing an electronic component embedded substrate according to an embodiment. 10 is a cross-sectional view of an electronic component embedded substrate according to an embodiment.

우선, 도 5a에 나타낸 바와 같이, 실시예에 따른 전자 부품 내장 기판에서는, 코어 부재(12)의 양면 각각에 구리박(14)이 위치되는 구리 피복 적층체(16)를 준비한다. First, as shown in FIG. 5A, in the electronic component-embedded substrate according to the embodiment, the copper clad laminate 16 in which the copper foil 14 is positioned on each of both surfaces of the core member 12 is prepared.

이어서, 도 5a에 나타낸 바와 같이, 구리 피복 적층체(16)로부터 상하 구리박(14)을 제거함으로써 단일 층 코어 부재(12)를 제조한다. 이 예에서, 코어 부재(12)의 두께는 0.5㎜이고 칩 커패시터(후술함)의 총 두께와 거의 동일하다.Next, as shown in FIG. 5A, the single layer core member 12 is manufactured by removing the upper and lower copper foils 14 from the copper clad laminate 16. In this example, the thickness of the core member 12 is 0.5 mm and is approximately equal to the total thickness of the chip capacitor (described later).

코어 부재(12)는 글래스 에폭시 수지 등의 절연성 재료로 이루어진다. 또는, 코어 부재(12)는 세라믹 플레이트 또는 구리 등의 금속 플레이트일 수 있다.The core member 12 is made of an insulating material such as glass epoxy resin. Alternatively, the core member 12 may be a ceramic plate or a metal plate such as copper.

도 5a 및 도 5b의 단계에서, 코어 부재(12)는 시작 부재인 구리 피복 적층체(16)로부터 구리박(14)을 제거함으로써 제조된다. 또는, 구리박이 없는 글래스 에폭시 수지 기판이 코어 부재(12)로서 이용될 수 있다. 실시예에서, 코어 부재(12)의 하면 및 상면을 각각 제 1 면 및 제 2 면이라고 칭할 수 있다.In the steps of FIGS. 5A and 5B, the core member 12 is manufactured by removing the copper foil 14 from the copper clad laminate 16 as a starting member. Alternatively, a glass epoxy resin substrate without copper foil can be used as the core member 12. In an embodiment, the bottom and top surfaces of the core member 12 may be referred to as first and second surfaces, respectively.

이어서, 도 5c에 나타낸 바와 같이, 코어 부재(12)를 두께 방향으로 관통하도록, 개구(캐비티라 함)(12a)가 라우터 또는 다이 프레스 머신에 의해 형성된다. 코어 부재(12)가 금속 플레이트일 경우, 필요하다면, 개구(12a)를 포함하는 금속 플레이트 양면에, 예를 들면 수지 전착(electrodeposition)에 의해 절연층을 형성한다.Then, as shown in FIG. 5C, an opening (called a cavity) 12a is formed by a router or a die press machine so as to penetrate the core member 12 in the thickness direction. When the core member 12 is a metal plate, if necessary, an insulating layer is formed on both sides of the metal plate including the opening 12a by, for example, resin electrodeposition.

개구(12a)는, 예를 들면 평면도에서 사각형이고 실장될 전자 부품보다 큰 사이즈가 되도록 코어 부재(12)를 관통해서 형성된다. 다수의 제품의 제조를 위한 큰 코어 부재(12)가 사용될 경우, 개구(12a)가 각각의 규정된 제품 영역에 형성된다.The opening 12a is formed through the core member 12 so as to be rectangular in plan view, for example, and larger in size than the electronic component to be mounted. When a large core member 12 is used for the production of a large number of products, openings 12a are formed in each defined product area.

이어서, 도 5d에 나타낸 바와 같이, 접착성 임시 부착 테이프(18)는 코어 부재(12)의 상면(제 2 면)에 본딩된다. 예를 들면, 접착성 임시 부착 테이프(18)는, PET(폴리에틸렌 테레프탈레이트)막의 일면에 절연층이 형성되는 수지막이다. 이어서, 도 5e에 나타낸 바와 같이, 칩 커패시터(20)는 임시 부착 테이프(18)에서 코어 부재(12)의 개구(12a)를 덮는 부분에 임시적으로 본딩된다.Subsequently, as shown in FIG. 5D, the adhesive temporary adhesive tape 18 is bonded to the upper surface (second surface) of the core member 12. For example, the adhesive temporary adhesive tape 18 is a resin film in which an insulating layer is formed on one surface of a PET (polyethylene terephthalate) film. Subsequently, as shown in FIG. 5E, the chip capacitor 20 is temporarily bonded to a portion of the temporary attachment tape 18 covering the opening 12a of the core member 12.

칩 커패시터(20)는, 코어 부재(12)의 표면과 평행한 방향으로 배치되게 수평 방향 양측 각각에 한 쌍의 접속 단자(22)를 갖는다. 각각의 접속 단자(22)는 측부, 상단부, 및 하단부를 갖도록 연장된다. 칩 커패시터(20)의 총 두께는 코어 부재(12)의 두께와 거의 동일하게 0.5㎜로 설정된다.The chip capacitor 20 has a pair of connection terminals 22 on each side of the horizontal direction so as to be arranged in a direction parallel to the surface of the core member 12. Each connecting terminal 22 extends to have a side, an upper end, and a lower end. The total thickness of the chip capacitor 20 is set to 0.5 mm almost equal to the thickness of the core member 12.

상술한 바와 같이, 코어 부재(12)의 두께는 칩 커패시터(20)의 총 두께와 거의 동일하게 설정된다. 코어 부재(12)의 두께는 칩 커패시터(20)(전자 부품)의 총 두께의 ±20% 내에서 설정되는 것이 바람직하고, 칩 커패시터(20)의 총 두께의 ±10% 내에서 설정되는 것이 더 바람직하다. 칩 커패시터(20)의 총 두께가 0.5㎜일 경우, 코어 부재(12)의 두께는 0.5㎜±50㎛의 범위로 설정된다.As described above, the thickness of the core member 12 is set to be almost equal to the total thickness of the chip capacitor 20. The thickness of the core member 12 is preferably set within ± 20% of the total thickness of the chip capacitor 20 (electronic component), more preferably within ± 10% of the total thickness of the chip capacitor 20. desirable. When the total thickness of the chip capacitor 20 is 0.5 mm, the thickness of the core member 12 is set in the range of 0.5 mm ± 50 m.

칩 커패시터(20)의 예는, 직육면체 형상을 갖는 커패시터 본체에서 길이 방향의 양단에 전극이 설치된 세라믹 칩 커패시터이다.An example of the chip capacitor 20 is a ceramic chip capacitor provided with electrodes at both ends in the longitudinal direction in a capacitor body having a rectangular parallelepiped shape.

반도체 칩, 저항 소자, 및 인덕터 소자 등의 접속 단자를 갖는 다른 다양한 종류의 전자 부품이 칩 커패시터(20)를 대체하여 사용될 수 있다.Other various kinds of electronic components having connection terminals such as semiconductor chips, resistance elements, and inductor elements can be used in place of the chip capacitor 20.

이어서, 도 6a에 나타낸 바와 같이, 반경화 상태(b 스테이지)의 수지막(30x)을 준비하고 열 프레스 기능을 갖는 진공 적층 장치에 의해 코어 부재(12)의 하면(제 1 면)에 위치시킨다. 수지막(30x)의 재료의 예는, 에폭시 수지, 폴리이미드 수지 등이다.Next, as shown in FIG. 6A, the resin film 30x of the semi-hardened state (b stage) is prepared, and it is located in the lower surface (first surface) of the core member 12 by the vacuum lamination apparatus which has a hot press function. . Examples of the material of the resin film 30x are epoxy resins, polyimide resins, and the like.

수지막(30x)을 PET막 등의 보호막(도시 생략)을 거쳐 150℃ 내지 190℃에서 열 프레스함으로써 경화하고, 보호막을 제거한다. 보호막은 열 프레스 동안 수지막(30x)이 진공 적층 장치에 부착되는 것을 방지하는데 사용된다.The resin film 30x is cured by hot pressing at 150 ° C to 190 ° C through a protective film (not shown) such as a PET film to remove the protective film. The protective film is used to prevent the resin film 30x from adhering to the vacuum lamination apparatus during the hot press.

결과적으로, 도 6b에 나타낸 바와 같이, 제 1 내측 보조 절연층(30a)이 코어 부재(12)의 하면에 형성된다. 이 예에서, 제 1 내측 보조 절연층(30a)의 두께는 25㎛로 설정된다. 칩 커패시터(20)와 코어 부재(12)의 개구(12a)의 내측면 사이의 간격이 제 1 내측 보조 절연층(30a)의 충전 수지부(30c)로 충전되어, 칩 커패시터(20)가 제 1 내측 보조 절연층(30a) 내에 매립되는 상태를 확립한다.As a result, as shown in FIG. 6B, the first inner auxiliary insulating layer 30a is formed on the lower surface of the core member 12. In this example, the thickness of the first inner auxiliary insulating layer 30a is set to 25 mu m. The gap between the chip capacitor 20 and the inner surface of the opening 12a of the core member 12 is filled with the filling resin portion 30c of the first inner auxiliary insulating layer 30a, so that the chip capacitor 20 is formed. 1 A state of being embedded in the inner auxiliary insulating layer 30a is established.

실시예에서, 코어 부재(12)의 두께는 칩 커패시터(20)의 총 두께와 거의 동일하게 설정된다. 따라서, 코어 부재(12)의 개구(12a) 내에 배치된 칩 커패시터(20)가 수지에 의해 밀봉될 경우, 작은 공간만이 수지로 충전될 필요가 있으며, 즉 적은 양의 수지만이 필요하다.In an embodiment, the thickness of the core member 12 is set to be approximately equal to the total thickness of the chip capacitor 20. Therefore, when the chip capacitor 20 disposed in the opening 12a of the core member 12 is sealed by the resin, only a small space needs to be filled with the resin, that is, only a small amount of the resin is required.

따라서, 칩 커패시터(20) 둘레의 공간은, 얇은 수지막(30x)을 약한 가압력으로 열 프레스함으로써 간극을 전혀 형성하지 않고 수지로 충전될 수 있다.Therefore, the space around the chip capacitor 20 can be filled with the resin without forming any gap by hot pressing the thin resin film 30x at a weak pressing force.

칩 커패시터(20)에 작용하는 압력이 낮으므로, 칩 커패시터(20)가 임시 부착 테이프(18)로부터 박리되어 치우치게 되는 것이 방지될 수 있다. 또한, 수지막(30x)을 적층하는 단계의 처리 시간이 단축될 수 있다.Since the pressure acting on the chip capacitor 20 is low, the chip capacitor 20 can be prevented from being peeled off and biased from the temporary attachment tape 18. In addition, the processing time of the step of laminating the resin film 30x can be shortened.

실시예에서 임시 부착 테이프(18)가 코어 부재(12)의 상면에 본딩되고 제 1 내측 보조 절연층(30a)이 코어 부재(12)의 하면에 형성되지만, 이와 반대인 배치가 가능하다. 즉, 임시 부착 테이프(18)가 코어 부재(12)의 상면 및 하면 중 하나에 본딩되고 제 1 내측 보조 절연층(30a)이 코어 부재(12)의 다른(반대) 면에 형성되는 한, 만족스러운 결과가 얻어진다.In the embodiment, the temporary adhesive tape 18 is bonded to the top surface of the core member 12 and the first inner auxiliary insulating layer 30a is formed on the bottom surface of the core member 12, but the arrangement opposite thereto is possible. That is, as long as the temporary adhesive tape 18 is bonded to one of the upper and lower surfaces of the core member 12 and the first inner auxiliary insulating layer 30a is formed on the other (opposite) surface of the core member 12, Results are obtained.

이어서, 도 6c에 나타낸 바와 같이, 도 6b의 구조에서 임시 부착 테이프(18)를 제거해 코어 부재(12) 및 칩 커패시터(20)의 상면을 노출한다.6C, the temporary attachment tape 18 is removed in the structure of FIG. 6B to expose the top surface of the core member 12 and the chip capacitor 20.

이어서, 도 6d에 나타낸 바와 같이, 도 6a 및 도 6b를 참조하여 설명한 것과 동일한 방법에 의해 코어 부재(12)의 상면에 제 2 보조 절연층(32)을 형성한다. 동시에, 코어 부재(12)의 하면에 형성된 제 1 내측 보조 절연층(30a) 상에 제 1 외측 보조 절연층(30b)을 형성한다.Next, as shown in FIG. 6D, the second auxiliary insulating layer 32 is formed on the upper surface of the core member 12 by the same method as described with reference to FIGS. 6A and 6B. At the same time, the first outer auxiliary insulating layer 30b is formed on the first inner auxiliary insulating layer 30a formed on the lower surface of the core member 12.

제 1 내측 보조 절연층(30a) 및 제 1 외측 보조 절연층(30b)은 제 1 보조 절연층(30)을 구성한다. 이 예에서, 제 2 보조 절연층(32)의 두께는 50㎛로 설정되고 제 1 외측 보조 절연층(30b)의 두께는 25㎛로 설정된다.The first inner auxiliary insulating layer 30a and the first outer auxiliary insulating layer 30b constitute the first auxiliary insulating layer 30. In this example, the thickness of the second auxiliary insulating layer 32 is set to 50 m and the thickness of the first outer auxiliary insulating layer 30b is set to 25 m.

이하, 제 1 내측 보조 절연층(30a) 상에 제 1 외측 보조 절연층(30b)을 추가적을 형성하는 이유에 대해서 설명한다. 제 1 외측 보조 절연층(30b)을 형성하지 않았을 경우, 제 2 보조 절연층(32)의 형성 시에 제 1 내측 보조 절연층(30a)의 하면은 추가적으로 열 처리를 받게 되며, 이 결과 제 1 내측 보조 절연층(30a)의 하면의 표면 거칠기는 제 2 보조 절연층(32)의 상면보다 거칠어지게 된다.Hereinafter, the reason for additionally forming the first outer auxiliary insulating layer 30b on the first inner auxiliary insulating layer 30a will be described. When the first outer auxiliary insulating layer 30b is not formed, the bottom surface of the first inner auxiliary insulating layer 30a is additionally subjected to heat treatment when the second auxiliary insulating layer 32 is formed. The surface roughness of the lower surface of the inner auxiliary insulating layer 30a becomes rougher than the upper surface of the second auxiliary insulating layer 32.

후술하는 바와 같이, 제 1 보조 절연층(30) 및 제 2 보조 절연층(32) 상에 도금에 의해 배선층이 형성되게 된다. 이 단계에서, 제 1 보조 절연층(30) 및 제 2 보조 절연층(32)의 표면 거칠기의 정도는 형성되는 배선층의 접착성 및 패턴 정밀도에 영향을 준다. 따라서, 제 1 보조 절연층(30) 및 제 2 보조 절연층(32)의 표면 거칠기는 동일한 원하는 값을 갖는 것이 바람직하다.As will be described later, a wiring layer is formed on the first auxiliary insulating layer 30 and the second auxiliary insulating layer 32 by plating. In this step, the degree of surface roughness of the first auxiliary insulating layer 30 and the second auxiliary insulating layer 32 affects the adhesion and pattern precision of the wiring layer to be formed. Therefore, the surface roughness of the first auxiliary insulating layer 30 and the second auxiliary insulating layer 32 preferably has the same desired value.

이에 따라, 제 1 내측 보조 절연층(30a) 및 제 1 외측 보조 절연층(30b)으로 구성되는 제 1 보조 절연층(30)은 코어 부재(12)의 하면에 형성되고, 제 2 보조 절연층(32)은 코어 부재(12)의 상면에 형성된다.Accordingly, the first auxiliary insulating layer 30 including the first inner auxiliary insulating layer 30a and the first outer auxiliary insulating layer 30b is formed on the bottom surface of the core member 12, and the second auxiliary insulating layer 30 is formed. 32 is formed on the upper surface of the core member 12.

코어 부재(12)의 하면 전체는 제 1 보조 절연층(30)과 직접 접촉한다. 마찬가지로, 코어 부재(12)의 상면 전체는 제 2 보조 절연층(32)과 직접 접촉한다. 이렇게 해서, 코어 부재(12), 제 1 보조 절연층(30), 및 제 2 보조 절연층(32)으로 구성되는 코어 기판(10)이 제조된다.The entire lower surface of the core member 12 is in direct contact with the first auxiliary insulating layer 30. Similarly, the entire upper surface of the core member 12 is in direct contact with the second auxiliary insulating layer 32. In this way, a core substrate 10 composed of the core member 12, the first auxiliary insulating layer 30, and the second auxiliary insulating layer 32 is manufactured.

배선 기판에서, 코어 기판의 유전율 및 두께는, 전송로의 임피던스 정합에 관한 것 등의 요건을 만족하도록 최적의 값으로 조정된다. 실시예에서, 신뢰성 높고 쉽게 칩 커패시터(20)(코어 부재(12)의 개구(12a) 내에 배치)를 수지에 매립하기 위해, 코어 부재(12)의 두께는 칩 커패시터(20)의 총 두께와 거의 동일하게 설정된다.In the wiring board, the dielectric constant and thickness of the core board are adjusted to an optimum value so as to satisfy requirements such as related to impedance matching of the transmission path. In an embodiment, the thickness of the core member 12 is equal to the total thickness of the chip capacitor 20 in order to reliably and easily embed the chip capacitor 20 (placed in the opening 12a of the core member 12) in the resin. It is set almost identically.

코어 부재(12)의 두께는, 임피던스 정합에 관한 것 등의 요건을 만족하기 위해 설계 두께 값보다는 작으므로, 코어 부재(12)의 양면 각각에 제 1 보조 절연층(30) 및 제 2 보조 절연층(32)을 형성함으로써 상기 설계 두께 값을 갖도록 코어 기판(10)을 제조한다. 이 예에서, 코어 기판(10)의 총 두께는 0.6㎜이므로, 칩 커패시터(20)(0.5㎜)보다 두껍다.Since the thickness of the core member 12 is smaller than the design thickness value in order to satisfy requirements such as those related to impedance matching, the first auxiliary insulating layer 30 and the second auxiliary insulating layer are formed on each of both surfaces of the core member 12. The core substrate 10 is fabricated to have the design thickness value by forming the layer 32. In this example, the total thickness of the core substrate 10 is 0.6 mm, which is thicker than the chip capacitor 20 (0.5 mm).

상술한 바와 같이, 제 1 보조 절연층(30) 및 제 2 보조 절연층(32)은 원하는 두께를 갖는 코어 기판(10)을 제조하기 위해 코어 부재(12) 상에 위치된다. 따라서, 코어 부재(12), 제 1 보조 절연층(30), 및 제 2 보조 절연층(32) 사이의 계면 각각에 배선층이 존재하지 않고, 코어 부재(12)의 하면 전체 및 상면 전체가 제 1 보조 절연층(30) 및 제 2 보조 절연층(32)과 각각 집적 접촉한다.As described above, the first auxiliary insulating layer 30 and the second auxiliary insulating layer 32 are positioned on the core member 12 to produce the core substrate 10 having the desired thickness. Accordingly, no wiring layer exists at each interface between the core member 12, the first auxiliary insulating layer 30, and the second auxiliary insulating layer 32, and the entire lower surface and the entire upper surface of the core member 12 are formed. The first auxiliary insulating layer 30 and the second auxiliary insulating layer 32 are in integrated contact with each other.

코어 부재(12), 제 1 보조 절연층(30), 및 제 2 보조 절연층(32)은 코어 기판(10)을 구성하므로, 동일한 유전율을 갖는 절연성 재료로 이루어지는 것이 바람직하다.Since the core member 12, the 1st auxiliary insulating layer 30, and the 2nd auxiliary insulating layer 32 comprise the core board | substrate 10, it is preferable to consist of an insulating material which has the same dielectric constant.

실시예에서, 코어 부재(12)의 양면 각각에 형성되는 제 1 보조 절연층(30) 및 제 2 보조 절연층(32)은 표면 거칠기가 동일하게 설정되도록, 제 1 내측 보조 절연층(30a) 및 제 1 외측 보조 절연층(30b)이 코어 부재(12)의 하면에 형성된다.In the embodiment, the first inner auxiliary insulating layer 30a so that the surface roughness of the first auxiliary insulating layer 30 and the second auxiliary insulating layer 32 formed on each of both surfaces of the core member 12 are set equally. And a first outer auxiliary insulating layer 30b is formed on the bottom surface of the core member 12.

그러나, 코어 부재(12)의 양면 각각에 형성되는 제 1 보조 절연층(30) 및 제 2 보조 절연층(32)은 표면 거칠기가 서로 상이할 경우에도 문제가 일어나지 않는다면, 제 1 외측 보조 절연층(30b)을 형성할 필요는 없다. 제 1 외측 보조 절연층(30b)의 형성 여부에 상관없이, 제 1 보조 절연층(30) 및 제 2 보조 절연층(32)의 두께는 원하는 두께를 갖는 코어 기판(10)을 제조하도록 임의로 설정될 수 있다.However, if the first auxiliary insulating layer 30 and the second auxiliary insulating layer 32 formed on each of both surfaces of the core member 12 do not cause problems even when the surface roughness is different from each other, the first outer auxiliary insulating layer It is not necessary to form 30b. Regardless of whether the first outer auxiliary insulating layer 30b is formed, the thicknesses of the first auxiliary insulating layer 30 and the second auxiliary insulating layer 32 are arbitrarily set to produce the core substrate 10 having a desired thickness. Can be.

이어서, 도 7a에 나타낸 바와 같이, 코어 부재(12)의 상면 측으로부터 제 2 보조 절연층(32) 상에 레이저 가공을 행함으로써, 제 1 비아 홀(VH1)이 칩 커패시터(20)의 접속 단자(22)에 도달하도록 형성된다.Subsequently, as shown in FIG. 7A, the first via hole VH1 is connected to the chip capacitor 20 by performing laser processing on the second auxiliary insulating layer 32 from the upper surface side of the core member 12. It is formed to reach 22.

이 단계에서, 수지로 이루어지는 제 2 보조 절연층(32)만이 레이저 가공되므로, 레이저 가공 전력이 낮게 설정되어, 칩 커패시터(20)의 접속 단자(22)에는 거의 처리가 행해지지 않을 수 있다.In this step, since only the second auxiliary insulating layer 32 made of resin is laser processed, the laser processing power is set low, so that almost no processing can be performed on the connection terminal 22 of the chip capacitor 20.

칩 커패시터(20)의 각각의 접속 단자(22)는 두께가 약 5㎛ 내지 10㎛인 구리 도금 박막을 갖는 경우에도, 접속 단자(22)의 구리 도금 박막의 제 1 비아 홀(VH1)에 대응하는 부분은 레이저 가공으로 인해 매우 얇게 되거나 사라지지 않는다. 제 2 보조 절연층(32)의 두께가 매우 작게 설정될 수 있다는 사실은 칩 커패시터(20)의 접속 단자(22)가 레이저 가공에 의해 손상되는 것을 방지하는 데도 기여한다.Each connection terminal 22 of the chip capacitor 20 corresponds to the first via hole VH1 of the copper plating thin film of the connection terminal 22 even when the copper plating thin film has a thickness of about 5 μm to 10 μm. The part that does not become very thin or disappear due to laser processing. The fact that the thickness of the second auxiliary insulating layer 32 can be set very small also contributes to preventing the connection terminal 22 of the chip capacitor 20 from being damaged by laser processing.

이어서, 제 1 비아 홀(VH1) 내에 잔류하는 수지 스미어(smear)가, 예를 들면 과망간산법(permanganic acid method)(클리닝)의 디스미어에 의해 제거된다.Subsequently, the resin smear remaining in the first via hole VH1 is removed by, for example, a desmear of the permanganic acid method (cleaning).

이어서, 도 7b에 나타낸 바와 같이, 코어 부재(12)의 상면 측에서, 제 2 보조 절연층(32) 상에 제 1 배선층(40)이 제 1 비아 홀(VH1)을 통해 칩 커패시터(20)의 접속 단자(22)에 접속되도록 형성된다. 코어 부재(12)의 하면 측에서, 제 1 보조 절연층(30) 상에 제 1 배선층(40)이 형성된다. 제 1 배선층(40)의 두께는 15㎛ 내지 50㎛로 설정되며, 이에 따라 칩 커패시터(20)의 접속 단자(22)의 구리 도금막의 두께(5㎛ 내지 10㎛)보다 훨씬 크다.Subsequently, as shown in FIG. 7B, on the upper surface side of the core member 12, the first wiring layer 40 on the second auxiliary insulating layer 32 passes through the first via hole VH1 to the chip capacitor 20. It is formed to be connected to the connection terminal 22 of. On the lower surface side of the core member 12, a first wiring layer 40 is formed on the first auxiliary insulating layer 30. The thickness of the first wiring layer 40 is set to 15 µm to 50 µm, which is much larger than the thickness (5 µm to 10 µm) of the copper plating film of the connection terminal 22 of the chip capacitor 20.

제 1 배선층(40)은, 예를 들면 서브트랙티브법(subtractive method)에 의해 형성된다. 더 구체적으로, 우선, 코어 부재(12)의 상면 측에서, 예를 들면 무전해 도금에 의해 구리로 이루어진 시드층(도시 생략)이 제 1 비아 홀(VH1) 내 및 제 2 보조 절연층(32) 상에 형성된다. 이어서, 예를 들면 시드층을 도금 급전로로서 이용하는 전해 도금에 의해 시드층 상에 구리로 이루어진 금속층(도시 생략)이 형성된다.The first wiring layer 40 is formed by, for example, a subtractive method. More specifically, first, on the upper surface side of the core member 12, a seed layer (not shown) made of copper, for example, by electroless plating, is formed in the first via hole VH1 and the second auxiliary insulating layer 32. ) Is formed on. Subsequently, a metal layer (not shown) made of copper is formed on the seed layer by, for example, electrolytic plating using the seed layer as a plating feed path.

제 1 배선층(40)은 포토리소그래피 및 에칭에 의해 금속 도금층 및 시드층을 패터닝함으로써 형성된다. 서브트랙티브법을 대신하여, 세미애디티브법(semi-additive method) 등의 임의의 다른 배선 형성 방법이 채용될 수 있다. 또한, 마찬가지인 방법에 의해, 코어 부재(12)의 하면 측에 또 다른 제 1 배선층(40)이 형성된다.The first wiring layer 40 is formed by patterning the metal plating layer and the seed layer by photolithography and etching. Instead of the subtractive method, any other wiring forming method, such as a semi-additive method, may be employed. In addition, another first wiring layer 40 is formed on the lower surface side of the core member 12 by the same method.

이어서, 도 7c에 나타낸 바와 같이, 프리프레그(50a)의 일 면에 구리박(50b)이 본딩되는 구리박 부착 프리프레그(CP)를 각각 준비한다. 각각의 프리프레그(50a)는 글래스 섬유, 아라미드 섬유, 탄소 섬유 등으로 이루어진 직포 또는 부직포인 섬유 보강재에 함침되는 에폭시 수지 등의 열경화성 수지를 열건조함으로써 반경화 상태(B 스테이지)에 있는 부재이다. 또는, 구리박(50b) 이외에 임의의 다양한 종류의 금속박이 본딩되는 수지 함유 섬유 보강 부재가 사용될 수 있다.Subsequently, as shown to FIG. 7C, the prepreg CP with copper foil which copper foil 50b bonds to one surface of the prepreg 50a is prepared, respectively. Each prepreg 50a is a member in a semi-cured state (B stage) by heat-drying a thermosetting resin such as an epoxy resin impregnated into a fiber reinforcing material which is a woven or nonwoven fabric made of glass fibers, aramid fibers, carbon fibers and the like. Alternatively, a resin-containing fiber reinforcing member in which any of various kinds of metal foils are bonded in addition to the copper foil 50b may be used.

구리박 부착 프리프레그(CP)는 도 7b의 구조체의 양면 각각에 위치되어 190℃ 내지 220℃의 열 처리를 받으면서 다이 프레스된다.The copper foil-prepreg CP is placed on each of both sides of the structure of FIG. 7B and die pressed while undergoing heat treatment at 190 ° C to 220 ° C.

각각의 구리박 부착 프리프레그(CP)의 구리박(50b)은 프리프레그(50a)가 열용융될 때 수지가 다이에 부착되는 것을 방지할뿐만 아니라 추후 배선층의 부분으로서 사용된다.The copper foil 50b of each prepreg CP with copper foil not only prevents the resin from adhering to the die when the prepreg 50a is hot melted, but is also used later as part of the wiring layer.

결과적으로, 도 8a에 나타낸 바와 같이, 코어 부재(12)의 하면 측에서, 제 1 보조 절연층(30) 및 제 1 배선층(40) 상에 프리프레그(50a)로 이루어진 제 1 절연층(50)이 형성된다. 마찬가지로, 코어 부재(12)의 상면 측에서, 제 2 보조 절연층(32) 및 제 1 배선층(40) 상에 프리프레그(50a)로 이루어진 또 다른 제 1 절연층(50)이 형성된다.As a result, as shown in FIG. 8A, on the lower surface side of the core member 12, the first insulating layer 50 made of the prepreg 50a on the first auxiliary insulating layer 30 and the first wiring layer 40. ) Is formed. Similarly, on the upper surface side of the core member 12, another first insulating layer 50 made of the prepreg 50a is formed on the second auxiliary insulating layer 32 and the first wiring layer 40.

제 1 절연층(50)은 그 외측면에 구리박(50b)이 본딩되게 코어 부재(12)의 양면 측에 형성된다.The first insulating layer 50 is formed on both sides of the core member 12 such that the copper foil 50b is bonded to the outer surface thereof.

예를 들면, 제 1 절연층(50)의 두께는 50㎛ 내지 100㎛이고 구리박(50b)의 두께는 10㎛ 내지 35㎛이다.For example, the thickness of the first insulating layer 50 is 50 µm to 100 µm and the thickness of the copper foil 50b is 10 µm to 35 µm.

도 7c 및 도 8a에 나타낸 예에서, 각각의 제 1 절연층(50)은 구리박 부착 프리프레그(CP)를 위치시킴으로써 형성된다. 또는, 각각의 제 1 절연층(50)은, 코어 부재(12)의 양면 측에 서로 분리된 프리프레그 및 구리박을 순서대로 위치시키고 열과 압력을 가해 형성된다.In the example shown in FIGS. 7C and 8A, each first insulating layer 50 is formed by placing a copper foil-prepreg CP. Alternatively, each of the first insulating layers 50 is formed by placing prepreg and copper foil separated from each other on both sides of the core member 12 in order, and applying heat and pressure.

이어서, 도 8b에 나타낸 바와 같이, 코어 부재(12)의 상면 측에서, 구리박(50b) 및 제 1 절연층(50)을 레이저 가공함으로써, 제 2 비아 홀(VH2)이 제 1 배선층(40)에 도달하도록 형성된다.Subsequently, as shown in FIG. 8B, on the upper surface side of the core member 12, the copper via 50b and the first insulating layer 50 are laser processed to form the second via hole VH2 in the first wiring layer 40. It is formed to reach).

이는 구리에의 직접적인 레이저 가공이므로, 구리박(50b) 및 프리프레그(50a)로 이루어진 제 1 절연층(50)이 처리될 수 있게 레이저 가공 전력은 매우 높게 설정된다. 따라서, 레이저 가공에 의해 제 2 비아 홀(VH2)을 형성할 경우, 제 1 배선층(40)의 대응하는 부분이 레이저 광의 인가에 의해 다소 얇아질 수 있다. 그러나, 제 1 배선층(40)이 충분히 두꺼우므로, 제 1 배선층(40)의 피처리부는 너무 얇아지거나 사라지지 않는다.Since this is a direct laser processing on copper, the laser processing power is set very high so that the first insulating layer 50 made of the copper foil 50b and the prepreg 50a can be processed. Therefore, when the second via hole VH2 is formed by laser processing, a corresponding portion of the first wiring layer 40 may be somewhat thinned by application of laser light. However, since the first wiring layer 40 is sufficiently thick, the portion to be processed of the first wiring layer 40 does not become too thin or disappear.

상술한 바와 같이, 제 1 배선층(40)은 칩 커패시터(20)의 접속 단자(22) 위에 제 1 비아 홀(VH1)이 개재되어 형성된다. 이러한 구조로 인해, 제 1 배선층(40)은, 제 2 비아 홀(VH2)을 형성할 때, 고출력 레이저 가공에 대한 스톱층으로서 기능하고, 이에 의해 칩 커패시터(20)의 접속 단자(22)는 보호될 수 있다.As described above, the first wiring layer 40 is formed on the connection terminal 22 of the chip capacitor 20 with the first via hole VH1 interposed therebetween. Due to this structure, when the second via hole VH2 is formed, the first wiring layer 40 functions as a stop layer for high power laser processing, whereby the connection terminal 22 of the chip capacitor 20 Can be protected.

실시예에서 제 1 절연층(50)은 구리박 부착 프리프레그(CP)를 이용하여 형성되지만, 에폭시 수지 등의 수지막을 이용하여 형성될 수 있다. 이 경우에, 두꺼운 수지막이 적층된다고 해도, 제 1 배선층(40)이 레이저 가공에 대한 스톱층으로서 기능하므로, 두꺼운 절연층을 갖는 비아 접속 구조가 신뢰성 높게 형성될 수 있다.In the embodiment, the first insulating layer 50 is formed using a prepreg (CP) with copper foil, but may be formed using a resin film such as an epoxy resin. In this case, even if a thick resin film is laminated, since the first wiring layer 40 functions as a stop layer for laser processing, a via connection structure having a thick insulating layer can be formed with high reliability.

이어서, 도 8c에 나타낸 바와 같이, 드릴링 또는 레이저 가공에 의해 스루홀(TH)이 도 8b의 구조체를 관통하도록 형성된다(상부 구리박(50b)으로부터 하부 구리박(50b)까지). 결과적으로, 스루홀(TH)의 측면에서 제 1 배선층(40)의 단면이 노출된다.Subsequently, as shown in FIG. 8C, the through hole TH is formed to penetrate the structure of FIG. 8B by drilling or laser processing (from the upper copper foil 50b to the lower copper foil 50b). As a result, the cross section of the first wiring layer 40 is exposed at the side of the through hole TH.

이어서, 제 2 비아 홀(VH2) 및 스루홀(TH) 내에 잔류하는 수지 스미어가, 예를 들면 과망간산법(클리닝)의 디스미어에 의해 제거된다.Next, the resin smear remaining in the second via hole VH2 and through hole TH is removed by, for example, a desmear of the permanganic acid method (cleaning).

이어서, 예를 들면 도 8c의 구조체의 양면 및 스루홀(TH)의 내측면에 무전해 도금에 의해 구리로 이루어진 시드층이 형성된다. 이어서, 예를 들면 시드층을 도금 급전로로서 이용하는 전해 도금에 의해 구리로 이루어진 금속층이 형성된다.Subsequently, a seed layer made of copper is formed on both surfaces of the structure of FIG. 8C and on the inner surface of the through hole TH by electroless plating, for example. Subsequently, a metal layer made of copper is formed by electrolytic plating using, for example, a seed layer as a plating feed path.

결과적으로, 도 9a에 나타낸 바와 같이, 도 8c의 구조체의 양면 및 스루홀(TH)의 내측면과 더불어 제 2 비아 홀(VH2) 내에 제 1 금속 도금층(42a)이 형성된다. 각각의 스루홀(TH) 내에서, 제 1 금속 도금층(42a)은 제 1 배선층(40)의 노출된 단면에 전기적으로 접속된다.As a result, as shown in FIG. 9A, the first metal plating layer 42a is formed in the second via hole VH2 together with both surfaces of the structure of FIG. 8C and the inner surface of the through hole TH. Within each through hole TH, the first metal plating layer 42a is electrically connected to the exposed end surface of the first wiring layer 40.

이어서, 도 9b에 나타낸 바와 같이, 스루홀(TH)의 나머지 공간은 각각의 수지체(resin body)(R)로 충전되고 스루홀(TH) 밖으로 돌출된 초과 수지는 코어 부재(12)의 양면 측에서 연마 제거된다.Subsequently, as shown in FIG. 9B, the remaining space of the through hole TH is filled with each resin body R, and the excess resin protruding out of the through hole TH is formed on both sides of the core member 12. Abrasive is removed from the side.

결과적으로, 코어 부재(12)의 양면 측 각각에서, 각각의 스루홀(TH) 내에 형성된 수지체(R)의 외측면은 제 1 금속 도금층(42a)의 표면과 동일 평면으로 되고 도 9b의 구조체의 표면은 평탄화된다. 이어서, 코어 부재(12)의 양면 측에 위치된 제 1 금속 도금층(42a)의 표면은 디스미어에 의해 클리닝된다.As a result, on each of both sides of the core member 12, the outer surface of the resin body R formed in each through hole TH is coplanar with the surface of the first metal plating layer 42a and the structure of Fig. 9B. The surface of is planarized. Then, the surface of the first metal plating layer 42a located on both sides of the core member 12 is cleaned by desmear.

이어서, 도 9c에 나타낸 바와 같이, 도 9a의 단계와 마찬가지인 단계에 의해, 도 9b의 구조체의 양면에 형성된 제 1 금속 도금층(42a) 상에 제 2 금속 도금층(42b)이 형성된다. 이어서, 코어 부재(12)의 양면 측 각각에서, 제 2 금속 도금층(42b), 제 1 금속 도금층(42a), 및 구리박(50b)이 포토리소그래피 및 에칭에 의해 패터닝된다.Next, as shown in FIG. 9C, the second metal plating layer 42b is formed on the first metal plating layer 42a formed on both surfaces of the structure of FIG. 9B by the same steps as those in FIG. 9A. Subsequently, on each of both sides of the core member 12, the second metal plating layer 42b, the first metal plating layer 42a, and the copper foil 50b are patterned by photolithography and etching.

결과적으로, 도 10에 나타낸 바와 같이, 코어 부재(12)의 양면 측 각각의 제 1 절연층(50) 상에 제 2 배선층(42)이 형성된다. 구리박(50b), 제 1 금속 도금층(42a), 및 제 2 금속 도금층(42b)이 하부로부터 이 순서로 위치되게, 제 2 배선층(42)이 형성된다.As a result, as shown in FIG. 10, the second wiring layer 42 is formed on the first insulating layer 50 on each of both sides of the core member 12. The second wiring layer 42 is formed so that the copper foil 50b, the first metal plating layer 42a, and the second metal plating layer 42b are located in this order from the bottom.

코어 부재(12)의 상면 측에서, 제 2 배선층(42)은 제 2 비아 홀(VH2)을 통해 제 1 배선층(40)에 접속된다. 코어 부재(12)의 양면 측에 위치되는 제 2 배선층(42)은 스루홀(TH)의 측면에 형성된 제 1 금속 도금층(42a)에 의해 서로 접속된다. 이와 같이, 실시예에 따른 전자 부품 내장 기판(1)이 완성된다.On the upper surface side of the core member 12, the second wiring layer 42 is connected to the first wiring layer 40 through the second via hole VH2. The second wiring layers 42 located on both sides of the core member 12 are connected to each other by the first metal plating layer 42a formed on the side surface of the through hole TH. In this way, the electronic component embedded substrate 1 according to the embodiment is completed.

다수의 제품의 제조를 위해 큰 코어 부재(12)가 사용될 경우, 분할되어 각각의 제품 영역으로부터 개별 전자 부품 내장 기판(1)이 얻어진다.If a large core member 12 is used for the production of a large number of products, it is divided and an individual electronic component embedded substrate 1 is obtained from each product region.

실시예에서, 코어 부재(12)의 양면 측에 2개의 배선층이 형성되지만, 배선층의 수는 임의로 결정될 수 있다. 코어 부재(12)의 양면 측에, 최외각 배선층의 접속부 위 또는 아래에 개구를 갖도록 코어 부재(12)의 양면 측에 솔더 레지스트층이 최상층 및 최하층으로서 형성될 수 있다.In the embodiment, two wiring layers are formed on both sides of the core member 12, but the number of wiring layers can be arbitrarily determined. On both sides of the core member 12, a solder resist layer may be formed as the uppermost layer and the lowermost layer on both sides of the core member 12 so as to have an opening above or below the connection portion of the outermost wiring layer.

도 10에 나타낸 바와 같이, 실시예에 따른 전자 부품 내장 기판(1)에서, 코어 부재(12)는 두께 방향 중심에 배치되고, 칩 커패시터(20)는 코어 부재(12)의 개구(12a) 내에 배치된다. 칩 커패시터(20)에는 수평 방향 양단에 접속 단자(22)가 설치된다. 코어 부재(12)의 두께는 칩 커패시터(20)의 총 두께와 거의 동일하다.As shown in FIG. 10, in the electronic component embedded substrate 1 according to the embodiment, the core member 12 is disposed at the center in the thickness direction, and the chip capacitor 20 is in the opening 12a of the core member 12. Is placed. The chip capacitor 20 is provided with connection terminals 22 at both ends in the horizontal direction. The thickness of the core member 12 is approximately equal to the total thickness of the chip capacitor 20.

코어 부재(12)의 하면(제 1 면)은 제 1 내측 보조 절연층(30a)으로 형성되고, 칩 커패시터(20)와 코어 부재(12)의 개구(12a)의 측면 사이의 간격은 충전 수지부(30c)로 충전된다. 제 1 외측 보조 절연층(30b)은 제 1 내측 보조 절연층(30a) 상에 위치되고, 제 1 내측 보조 절연층(30a) 및 제 1 외측 보조 절연층(30b)은 제 1 보조 절연층(30)을 구성한다.The lower surface (first surface) of the core member 12 is formed of the first inner auxiliary insulating layer 30a, and the distance between the chip capacitor 20 and the side surface of the opening 12a of the core member 12 is the number of charges. It is charged to the branch portion 30c. The first outer auxiliary insulating layer 30b is positioned on the first inner auxiliary insulating layer 30a, and the first inner auxiliary insulating layer 30a and the first outer auxiliary insulating layer 30b are formed on the first auxiliary insulating layer 30b. 30).

이러한 방식으로, 코어 부재(12)의 양면에 형성되는 제 1 보조 절연층(30)은 복수의 수지층을 위치시킴으로써 형성되고, 충전 수지부(30c)는 코어 부재(12)와 접촉하는 제 1 내측 보조 절연층(30a)의 부분으로 코어 부재(12)의 개구(12a)를 충전함으로써 형성된다. 코어 부재(12)의 상면(제 2 면)은 제 2 보조 절연층(32)으로 형성된다.In this manner, the first auxiliary insulating layer 30 formed on both sides of the core member 12 is formed by placing a plurality of resin layers, and the filling resin portion 30c is in contact with the core member 12. It is formed by filling the opening 12a of the core member 12 with a part of the inner auxiliary insulating layer 30a. The upper surface (second surface) of the core member 12 is formed of the second auxiliary insulating layer 32.

코어 부재(12)의 제 1 면 전체 및 제 2 면 전체는 제 1 보조 절연층(30) 및 제 2 보조 절연층(32)과 각각 직접 접촉하고, 그들의 계면 각각에는 배선층이 없다. 이와 같이 코어 부재(12), 제 1 보조 절연층(30), 및 제 2 보조 절연층(32)이 코어 기판(10)을 구성한다.The entire first and second surfaces of the core member 12 are in direct contact with the first auxiliary insulating layer 30 and the second auxiliary insulating layer 32, respectively, and there is no wiring layer at each of their interfaces. In this way, the core member 12, the first auxiliary insulating layer 30, and the second auxiliary insulating layer 32 constitute the core substrate 10.

코어 부재(12)의 상면 측에서, 제 1 비아 홀(VH1)은 칩 커패시터(20)의 접속 단자(22)에 도달하도록 제 2 보조 절연층(32)을 관통 형성된다. 각각의 제 1 비아 홀(VH1)을 통해 칩 커패시터(20)의 접속 단자(22)에 접속되는 하나의 제 1 배선층(40)은 제 2 보조 절연층(32) 상에 형성된다. 다른 제 1 배선층(40)은, 코어 부재(12)의 하면에 형성된 제 1 보조 절연층(30) 상에 형성된다.On the upper surface side of the core member 12, the first via hole VH1 is formed through the second auxiliary insulating layer 32 to reach the connection terminal 22 of the chip capacitor 20. One first wiring layer 40 connected to the connection terminal 22 of the chip capacitor 20 through each first via hole VH1 is formed on the second auxiliary insulating layer 32. The other first wiring layer 40 is formed on the first auxiliary insulating layer 30 formed on the lower surface of the core member 12.

코어 부재(12)의 상면 측에서, 제 1 절연층(50)은 제 2 보조 절연층(32) 및 제 1 배선층(40) 상에 형성된다. 제 2 비아 홀(VH2)은 제 1 배선층(40)에 도달하도록 제 1 절연층(50)을 그 중심 영역을 관통 형성된다. 제 2 비아 홀(VH2)을 거쳐 제 1 배선층(40)에 접속되는 제 2 배선층(42)은 코어 부재(12)의 상면 측에 위치된 제 1 절연층(50) 상에 형성된다.On the upper surface side of the core member 12, the first insulating layer 50 is formed on the second auxiliary insulating layer 32 and the first wiring layer 40. The second via hole VH2 is formed through the central region of the first insulating layer 50 to reach the first wiring layer 40. The second wiring layer 42 connected to the first wiring layer 40 via the second via hole VH2 is formed on the first insulating layer 50 located on the upper surface side of the core member 12.

코어 부재(12)의 상면 측에 위치된 제 1 배선층(40)은 비아 홀(VH2)을 형성하는 단계에서 고출력 레이저 가공에 대한 스톱층으로 기능하고, 이에 의해 칩 커패시터(20)의 접속 단자(22)는 레이저 가공으로부터 보호될 수 있다. 이를 위해, 제 1 배선층(40)의 두께는 칩 커패시터(20)의 접속 단자(22)보다 두껍게 설정된다.The first wiring layer 40 located on the upper surface side of the core member 12 functions as a stop layer for the high power laser processing in the step of forming the via hole VH2, thereby connecting the connection terminal of the chip capacitor 20 ( 22) can be protected from laser processing. To this end, the thickness of the first wiring layer 40 is set thicker than that of the connection terminal 22 of the chip capacitor 20.

코어 부재(12)의 양면 측 각각에 위치된 제 1 절연층(50)은 구리박 부착 프리프레그(CP)를 열 프레스함으로써 형성된다. 따라서, 각각의 제 2 배선층(42)은 구리박(50b)(금속박)을 포함하고 구리박(50b) 상에 제 1 금속 도금층(42a) 및 제 2 금속 도금층(42b)을 위치시킴으로써 형성된다.The first insulating layer 50 located on each of both sides of the core member 12 is formed by hot pressing the prepreg CP with copper foil. Accordingly, each second wiring layer 42 includes a copper foil 50b (metal foil) and is formed by placing the first metal plating layer 42a and the second metal plating layer 42b on the copper foil 50b.

코어 부재(12)의 하면 측에서, 제 1 절연층(50)은 제 1 보조 절연층(30) 및 제 1 배선층(40) 상에 형성된다.On the lower surface side of the core member 12, the first insulating layer 50 is formed on the first auxiliary insulating layer 30 and the first wiring layer 40.

또한, 스루홀(TH)은 전자 부품 내장 기판(1)의 양단 각각에 근접한 위치에서 전자 부품 내장 기판(1)을 관통 형성된다(상면 측 제 1 절연층(50)으로부터 하면 측 제 1 절연층(50)까지). 제 2 배선층(42)에서 각각의 스루홀(TH) 위 또는 아래의 상면 측 및 하면 측 제 1 절연층(50) 상에 형성된 부분은 스루홀(TH)의 측면에 형성된 제 1 금속 도금층(42a)에 의해 서로 접속됨과 함께 스루홀(TH)의 측면에 형성된 제 1 금속 도금층(42a)에 의해 제 1 배선층(40)의 대응 부분에도 접속된다.In addition, the through hole TH is formed through the electronic component embedded substrate 1 at positions close to each of both ends of the electronic component embedded substrate 1 (from the upper surface first insulating layer 50 to the lower surface first insulating layer). Up to 50). A portion of the second wiring layer 42 formed on the upper and lower surface first insulating layers 50 above or below each through hole TH is formed on the first metal plating layer 42a formed on the side surface of the through hole TH. ) Is connected to each other and the corresponding portion of the first wiring layer 40 is also connected by the first metal plating layer 42a formed on the side surface of the through hole TH.

상술한 바와 같이, 실시예에 따른 전자 부품 내장 기판의 제조 방법에서, 코어 부재(12)의 두께는 칩 커패시터(20)의 총 두께와 거의 동일하게 설정된다. 따라서, 코어 부재(12)의 개구(12a) 내에 배치되는 칩 커패시터(20) 둘레의 공간은 수지막(30x)을 열 프레스함으로써 충전될 때, 작은 공간만이 충전될 필요가 있다.As described above, in the method for manufacturing the electronic component embedded substrate according to the embodiment, the thickness of the core member 12 is set to be almost equal to the total thickness of the chip capacitor 20. Therefore, when the space around the chip capacitor 20 disposed in the opening 12a of the core member 12 is filled by heat pressing the resin film 30x, only a small space needs to be filled.

결과적으로, 칩 커패시터(20) 둘레의 공간은 얇은 수지막(30x)을 약한 가압력으로 열 프레스함으로써 간극을 전혀 형성하지 않고 신뢰성 있게 수지로 충전될 수 있다. 칩 커패시터(20)에 작용하는 압력이 낮으므로, 칩 커패시터(20)가 임시 부착 테이프(18)로부터 박리되어 치우치게 되는 것을 방지할 수 있다.As a result, the space around the chip capacitor 20 can be reliably filled with resin without forming a gap at all by hot pressing the thin resin film 30x at a weak pressing force. Since the pressure acting on the chip capacitor 20 is low, the chip capacitor 20 can be prevented from being peeled off and biased from the temporary attachment tape 18.

제 1 보조 절연층(30) 및 제 2 보조 절연층(32)을 형성하여 코어 부재(12)의 두께의 부족을 보상함으로써, 코어 기판(10)에 원하는 두께를 부여할 수 있다. 이에 의해, 전송로의 임피던스 정합에 관한 아이템을 포함하는 설계 사양을 만족시킬 수 있다.By forming the first auxiliary insulating layer 30 and the second auxiliary insulating layer 32 to compensate for the lack of the thickness of the core member 12, a desired thickness can be given to the core substrate 10. Thereby, the design specification including the item regarding impedance matching of a transmission path can be satisfied.

두꺼운 제 1 배선층(40)은 칩 커패시터(20)의 접속 단자(22) 위에 제 1 비아 홀(VH1)(제 2 보조 절연층(32)을 관통 형성)을 개재하여 형성된다. 구리박(50b)이 본딩되는 제 1 절연층(50)은 제 1 배선층(40) 상에 구리박 부착 프리프레그(CP)를 위치시킴으로써 형성된다.The thick first wiring layer 40 is formed on the connection terminal 22 of the chip capacitor 20 via the first via hole VH1 (through the second auxiliary insulating layer 32). The first insulating layer 50 to which the copper foil 50b is bonded is formed by placing the prepreg CP with copper foil on the first wiring layer 40.

이러한 구조로 인해, 고출력 레이저를 이용하는 레이저 가공에 의해 비아 홀(VH2)이 구리박(50b) 및 프리프레그(50a)로 이루어진 제 1 절연층(50)을 관통 형성될 경우에, 두꺼운 제 1 배선층(40)은 레이저 가공에 대한 스톱층으로서 기능한다. 칩 커패시터(20)의 접속 단자(22)는 제 1 배선층(40)에 의해 보호되므로 레이저 가공에 의해 손상되지 않는다.Due to this structure, when the via hole VH2 is formed through the first insulating layer 50 made of the copper foil 50b and the prepreg 50a by laser processing using a high power laser, a thick first wiring layer 40 functions as a stop layer for laser processing. Since the connection terminal 22 of the chip capacitor 20 is protected by the first wiring layer 40, it is not damaged by laser processing.

결과적으로, 칩 커패시터(20)의 접속 단자(22)는 높은 신뢰성으로 제 1 배선층(40) 및 제 2 배선층(42)에 전기적으로 접속된다.As a result, the connection terminal 22 of the chip capacitor 20 is electrically connected to the first wiring layer 40 and the second wiring layer 42 with high reliability.

상술한 바와 같이, 실시예는 설계 사양의 원하는 특성을 보이는 전자 부품 내장 기판을 높은 수율로 제조하고 신뢰성을 높이는 것을 가능하게 할 수 있다.As described above, embodiments can enable manufacturing of electronic component embedded substrates exhibiting desired characteristics of design specifications with high yield and increasing reliability.

도 11은 반도체 칩이 상부 배선층에 접속되는 경우에 적절하게 이용되는 전자 부품 내장 기판(2)을 나타낸다. 도 11에 나타낸 전자 부품 내장 기판(2)에서, 도 10에 나타낸 전자 부품 내장 기판(1)의 양면 각각에 제 2 절연층(52)이 형성된다.FIG. 11 shows the electronic component embedded substrate 2 suitably used when the semiconductor chip is connected to the upper wiring layer. In the electronic component-embedded board | substrate 2 shown in FIG. 11, the 2nd insulating layer 52 is formed in each of both surfaces of the electronic component-embedded board | substrate 1 shown in FIG.

각각의 제 2 절연층(52)은 에폭시 수지, 폴리이미드 수지 등으로 이루어진 수지막을 위치시킴으로써 형성된다. 제 3 비아 홀(VH3)은 제 2 배선층(42)에 도달하도록 제 2 절연층(52)을 각각 관통 형성된다. 제 3 비아 홀(VH3)은 각각의 제 2 절연층(52)을 레이저 가공함으로써 형성된다.Each second insulating layer 52 is formed by placing a resin film made of an epoxy resin, a polyimide resin, or the like. The third via hole VH3 is formed through the second insulating layer 52 to reach the second wiring layer 42, respectively. The third via hole VH3 is formed by laser processing each second insulating layer 52.

코어 부재(12)의 양면 측 각각에 형성된 제 2 절연층(52) 상에, 제 3 배선층(44)이 제 3 비아 홀(VH3)을 통해 제 2 배선층(42)에 접속되도록 형성된다. 각각의 제 3 배선층(44)은, 예를 들면 세미애디티브법에 의해 형성된다.On the second insulating layer 52 formed on each of both surfaces of the core member 12, the third wiring layer 44 is formed to be connected to the second wiring layer 42 through the third via hole VH3. Each 3rd wiring layer 44 is formed by the semiadditive process, for example.

코어 부재(12)의 양면 측 각각에 형성된 제 2 절연층(52) 상에, 솔더 레지스트(54)가 제 3 배선층(44)의 패드에 대응하는 위치에 개구(54a)를 갖도록 형성된다. 필요하다면, 니켈/금(gold) 도금층 등의 접촉층(도시 생략)이 코어 부재(12)의 양면 측 각각에 형성된 제 3 배선층(44)의 각각의 패드 상에 형성된다. 배선층의 수는 임의로 결정될 수 있다.On the second insulating layer 52 formed on each of both sides of the core member 12, the solder resist 54 is formed to have the opening 54a at a position corresponding to the pad of the third wiring layer 44. As shown in FIG. If necessary, a contact layer (not shown) such as a nickel / gold plating layer is formed on each pad of the third wiring layer 44 formed on each of both sides of the core member 12. The number of wiring layers can be arbitrarily determined.

도 12에 나타낸 바와 같이, 반도체 칩(60)의 범프 전극(62)은 도 11의 전자 부품 내장 기판(2)의 상면 측 제 3 배선층(44)의 각각의 패드에 플립칩 접속된다. 반도체 칩(60) 아래의 공간은 언더필 수지(64)로 충전된다.As shown in FIG. 12, the bump electrode 62 of the semiconductor chip 60 is flip-chip connected to each pad of the 3rd wiring layer 44 of the upper surface side of the board | substrate 2 with an electronic component of FIG. The space under the semiconductor chip 60 is filled with the underfill resin 64.

1 : 전자 부품 내장 기판 10 : 코어 기판
12 : 코어 부재 20 : 칩 커패시터
22 : 접속 단자 30 : 제 1 보조 절연층
30a : 제 1 내측 보조 절연층 30b : 제 1 외측 보조 절연층
30c : 충전 수지부 32 : 제 2 보조 절연층
40 : 제 1 배선층 42 : 제 2 배선층
42a : 제 1 금속 도금층 42b : 제 2 금속 도금층
44 : 제 3 배선층 50 : 제 1 절연층
50b : 구리박 54 : 솔더 레지스트
54a : 개구 TH : 스루홀
VH1 : 제 1 비아 홀 VH2 : 제 2 비아 홀
VH3 : 제 3 비아홀 R : 수지체1: electronic component embedded substrate 10: core substrate
12 core member 20 chip capacitor
22: connecting terminal 30: first auxiliary insulating layer
30a: first inner auxiliary insulating layer 30b: first outer auxiliary insulating layer
30c: Filling resin part 32: Second auxiliary insulating layer
40: first wiring layer 42: second wiring layer
42a: first metal plating layer 42b: second metal plating layer
44: third wiring layer 50: first insulating layer
50b: copper foil 54: solder resist
54a: opening TH: through hole
VH1: first via hole VH2: second via hole
VH3: Third via hole R: Resin body

Claims (16)

접속 단자를 갖는 전자 부품,
상기 전자 부품이 배치되는 개구를 갖는 코어 부재, 상기 코어 부재의 제 1 면에 형성된 제 1 보조 절연층, 및 상기 코어 부재의 제 2 면에 형성되며 상기 전자 부품의 접속 단자에 도달하는 제 1 비아 홀을 갖는 제 2 보조 절연층을 갖는 기판,
상기 전자 부품과 상기 코어 부재의 개구의 측면 사이의 간격을 충전하는 충전 수지부, 및
상기 제 2 보조 절연층 상에 형성되며 상기 제 1 비아 홀을 통해 상기 전자 부품의 접속 단자에 접속된 제 1 배선층을 포함하고,
상기 코어 부재의 제 1 면 전체 및 제 2 면 전체가 상기 제 1 보조 절연층 및 상기 제 2 보조 절연층과 각각 직접 접촉하는 전자 부품 내장 기판.Electronic components having connecting terminals,
A first via formed in the core member having an opening in which the electronic component is disposed, a first auxiliary insulating layer formed on the first surface of the core member, and a second surface of the core member and reaching the connection terminal of the electronic component; A substrate having a second auxiliary insulating layer having holes,
A filling resin portion for filling a gap between the electronic component and a side surface of the opening of the core member, and
A first wiring layer formed on the second auxiliary insulating layer and connected to the connection terminal of the electronic component through the first via hole;
The entire first surface and the second surface of the core member are in direct contact with the first auxiliary insulating layer and the second auxiliary insulating layer, respectively. 제 1 항에 있어서,
상기 코어 부재의 두께는 상기 전자 부품의 두께와 거의 동일한 전자 부품 내장 기판.The method of claim 1,
And a thickness of the core member is substantially equal to a thickness of the electronic component. 제 1 항 또는 제 2 항에 있어서,
상기 제 2 보조 절연층 상에 형성되며 상기 제 1 배선층에 도달하는 제 2 비아 홀을 갖는 절연층, 및
상기 절연층 상에 형성되며 상기 제 2 비아 홀을 통해 상기 제 1 배선층에 접속된 제 2 배선층을 더 포함하는 전자 부품 내장 기판.3. The method according to claim 1 or 2,
An insulating layer formed on said second auxiliary insulating layer and having a second via hole reaching said first wiring layer, and
And a second wiring layer formed on the insulating layer and connected to the first wiring layer through the second via hole. 제 3 항에 있어서,
상기 절연층은 섬유 보강 부재를 함유하는 수지로 이루어지고,
상기 제 2 배선층은 금속박을 포함하는 전자 부품 내장 기판.The method of claim 3, wherein
The insulating layer is made of a resin containing a fiber reinforcing member,
The second wiring layer is an electronic component embedded substrate comprising a metal foil. 제 1 항 또는 제 2 항에 있어서,
상기 제 1 배선층의 두께는 상기 전자 부품의 접속 단자의 두께보다 큰 전자 부품 내장 기판.3. The method according to claim 1 or 2,
An electronic component embedded substrate having a thickness of the first wiring layer larger than a thickness of a connection terminal of the electronic component. 제 1 항 또는 제 2 항에 있어서,
상기 제 1 보조 절연층은 상기 제 1 보조 절연층의 부분으로 상기 코어 부재의 개구를 충전함으로써 형성된 상기 충전 수지부를 포함하는 전자 부품 내장 기판.3. The method according to claim 1 or 2,
And the first auxiliary insulating layer includes the filling resin portion formed by filling an opening of the core member with a portion of the first auxiliary insulating layer. 제 1 항 또는 제 2 항에 있어서,
상기 제 1 보조 절연층은 복수의 수지층을 포함하고,
상기 제 1 보조 절연층은, 상기 제 1 보조 절연층에서 상기 코어 부재와 접촉하는 수지층의 부분으로 상기 코어 부재의 개구를 충전함으로써 형성된 상기 충전 수지부를 포함하는 전자 부품 내장 기판.3. The method according to claim 1 or 2,
The first auxiliary insulating layer includes a plurality of resin layers,
And the first auxiliary insulating layer includes the filling resin portion formed by filling an opening of the core member with a portion of the resin layer in contact with the core member in the first auxiliary insulating layer. 제 1 항 또는 제 2 항에 있어서,
상기 전자 부품은 칩 커패시터인 전자 부품 내장 기판.3. The method according to claim 1 or 2,
And the electronic component is a chip capacitor. 코어 부재를 관통해서 개구를 형성하는 단계,
상기 코어 부재의 개구 내에 접속 단자를 갖는 전자 부품을 실장하는 단계,
상기 코어 부재의 제 1 면에 제 1 보조 절연층을 형성하고, 상기 전자 부품과 상기 코어 부재의 개구의 측면 사이의 간격을 충전 수지부로 충전하는 단계,
상기 코어 부재의 제 2 면에 제 2 보조 절연층을 형성하는 단계,
상기 제 2 보조 절연층을 관통해서 상기 전자 부품의 접속 단자에 도달하도록 제 1 비아 홀을 형성하는 단계, 및
상기 제 1 비아 홀을 통해 상기 전자 부품의 접속 단자에 접속되도록 상기 제 2 보조 절연층 상에 제 1 배선층을 형성하는 단계를 포함하고,
상기 코어 부재의 제 1 면 전체 및 제 2 면 전체가 상기 제 1 보조 절연층 및 상기 제 2 보조 절연층과 각각 직접 접촉하고, 상기 코어 부재, 상기 제 1 보조 절연층, 및 상기 제 2 보조 절연층은 기판을 구성하는 전자 부품 내장 기판의 제조 방법.Forming an opening through the core member,
Mounting an electronic component having a connection terminal in the opening of the core member,
Forming a first auxiliary insulating layer on the first surface of the core member, and filling a gap between the electronic component and the side surface of the opening of the core member with a filling resin part,
Forming a second auxiliary insulating layer on a second surface of the core member,
Forming a first via hole through the second auxiliary insulating layer to reach a connection terminal of the electronic component, and
Forming a first wiring layer on the second auxiliary insulating layer to be connected to a connection terminal of the electronic component through the first via hole,
The entire first surface and the second surface of the core member are in direct contact with the first auxiliary insulating layer and the second auxiliary insulating layer, respectively, and the core member, the first auxiliary insulating layer, and the second auxiliary insulation The layer is a manufacturing method of the electronic component embedded substrate constituting the substrate. 제 9 항에 있어서,
상기 코어 부재의 두께는 상기 전자 부품의 두께와 거의 동일한 전자 부품 내장 기판의 제조 방법.The method of claim 9,
The thickness of the said core member is the same as the thickness of the said electronic component The manufacturing method of the electronic component embedded board | substrate. 제 9 항 또는 제 10 항에 있어서,
상기 전자 부품을 실장하는 단계는 상기 코어 부재의 제 2 면에 임시 부착 테이프를 본딩하고, 상기 임시 부착 테이프에서 상기 코어 부재의 개구를 덮는 부분에 상기 전자 부품을 실장하는 단계를 포함하고,
상기 임시 부착 테이프는 상기 간격을 충전하는 단계를 실시한 후에 제거되는 전자 부품 내장 기판의 제조 방법.11. The method according to claim 9 or 10,
Mounting the electronic component comprises bonding a temporary attachment tape to a second side of the core member and mounting the electronic component in a portion of the temporary attachment tape covering an opening of the core member,
And the temporary adhesive tape is removed after the step of filling the gap. 제 9 항 또는 제 10 항에 있어서,
상기 제 1 배선층을 형성하는 단계 후에,
상기 제 2 보조 절연층 상에 절연층을 형성하는 단계,
상기 제 1 배선층에 도달하도록 제 2 비아 홀을 형성하는 단계, 및
상기 제 2 비아 홀을 통해 상기 제 1 배선층에 접속되도록 상기 절연층 상에 제 2 배선층을 형성하는 단계를 포함하는 전자 부품 내장 기판의 제조 방법.11. The method according to claim 9 or 10,
After forming the first wiring layer,
Forming an insulating layer on the second auxiliary insulating layer,
Forming a second via hole to reach the first wiring layer, and
Forming a second wiring layer on the insulating layer so as to be connected to the first wiring layer through the second via hole. 제 12 항에 있어서,
상기 절연층은, 금속박 부착 프리프레그(prepreg)를 열 프레스함으로써 상기 절연층에 금속박이 본딩되어 형성되고,
상기 제 2 비아 홀은 상기 금속박 및 상기 절연층을 레이저 가공함으로써 형성되고,
상기 제 2 배선층은 상기 금속박을 포함하는 전자 부품 내장 기판의 제조 방법.13. The method of claim 12,
The insulating layer is formed by bonding a metal foil to the insulating layer by hot pressing a prepreg with metal foil,
The second via hole is formed by laser processing the metal foil and the insulating layer,
And the second wiring layer comprises the metal foil. 제 9 항 또는 제 10 항에 있어서,
상기 제 1 배선층의 두께는 상기 전자 부품의 접속 단자의 두께보다 큰 전자 부품 내장 기판의 제조 방법.11. The method according to claim 9 or 10,
The thickness of a said 1st wiring layer is a manufacturing method of the electronic component embedded board | substrate larger than the thickness of the connection terminal of the said electronic component. 제 9 항 또는 제 10 항에 있어서,
상기 제 1 보조 절연층은 복수의 수지층을 서로 적층함으로써 형성되고,
상기 충전 수지부는 상기 제 1 보조 절연층에서 상기 코어 부재와 접촉하는 수지층의 부분으로 상기 코어 부재의 개구를 충전함으로써 형성되는 전자 부품 내장 기판의 제조 방법.11. The method according to claim 9 or 10,
The first auxiliary insulating layer is formed by laminating a plurality of resin layers with each other,
And the filling resin portion is formed by filling an opening of the core member with a portion of the resin layer in contact with the core member in the first auxiliary insulating layer. 제 9 항 또는 제 10 항에 있어서,
상기 전자 부품은 칩 커패시터인 전자 부품 내장 기판의 제조 방법.11. The method according to claim 9 or 10,
And said electronic component is a chip capacitor.
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