KR20130129785A - 반도체 메모리 장치 - Google Patents

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KR20130129785A
KR20130129785A KR1020120053906A KR20120053906A KR20130129785A KR 20130129785 A KR20130129785 A KR 20130129785A KR 1020120053906 A KR1020120053906 A KR 1020120053906A KR 20120053906 A KR20120053906 A KR 20120053906A KR 20130129785 A KR20130129785 A KR 20130129785A
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양선석
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에스케이하이닉스 주식회사
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    • G—PHYSICS
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Abstract

반도체 메모리 장치는 외부에서 입력되는 외부클럭의 라이징엣지에 동기 되어 외부커맨드의 조합이 기설정된 조합인 경우 인에이블되는 내부액티브신호의 생성시점부터 내부아이들신호가 디스에이블되는 시점까지 인에이블되는 제어신호를 생성하는 내부신호생성부 및 상기 제어신호의 인에이블 구간 동안 카운팅되는 카운팅신호의 조합이 제1 조합인 경우 내부라이트신호를 생성하고, 상기 카운팅신호의 조합이 제2 조합인 경우 내부프리차지신호를 생성하는 내부커맨드생성부를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 외부테스트장비에서 입력되는 외부클럭에 동기 되어 번인테스트를 수행하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 정상 동작 수명을 실제 환경에서 테스트하려면 엄청난 시간이 필요하다. 반도체 메모리 장치에 대해서 동작 수명을 정확히 예측하면서 테스트 시간을 줄이는 것은 매우 중요하다. 이런 필요에 의해서 번인테스트(burn-in test)라는 방법을 사용한다.
번인테스트(burn-in test)는 정상적인 동작 전압 및 동작 온도보다 높은 고전압 및 고온환경에서 반도체 메모리 장치의 워드라인을 액티브시키고 메모리셀에 라이트동작과 프리차지동작을 수행하여 스트레스를 반복인가한 후 메모리셀의 페스/페일을 테스트한다.
이와 같은 번인테스트(burn-in test)의 동작을 도 1을 참고하여 살펴보되, 메모리셀에 스트레스를 인가하는 동작을 살펴보면 다음과 같다.
도 1 은 종래기술의 반도체 메모리 장치에서 번인테스트가 수행되는 동작을 설명하기 위한 타이밍도이다.
우선, 반도체 메모리 장치는 T1 시점에서 외부테스트장비에서 입력되는 외부클럭(CLK)에 동기 되어 입력되는 외부커맨드(RASB,CASB,WEB) 및 어드레스(ADD)의 조합에 따라 워드라인을 액티브하는 액티브동작(ACT)을 수행한다.
다음으로, T2 시점에서 외부클럭(CLK)에 동기 되어 입력되는 외부커맨드(RASB,CASB,WEB) 및 어드레스(ADD)의 조합에 따라 DQ패드(DQ)로 입력되는 데이터를 메모리셀에 라이트하는 라이트동작(WT)을 수행한다.
다음으로, T3 시점에서 외부클럭(CLK)에 동기 되어 입력되는 외부커맨드(RASB,CASB,WEB) 및 어드레스(ADD)의 조합에 따라 비트라인을 프리차지하는 프리차지동작(PCG)을 수행한다.
다음으로, T4 시점에서 반도체 메모리 장치는 T1 시점과 동일한 액티브동작을 수행하고, 라이트동작 및 프리차지동작을 반복수행하여 메모리셀에 스트레스를 인가한다.
이와 같은 반도체 메모리 장치의 번인테스트는 외부클럭(CLK)에 동기 되어 수행된다. 그런데, 외부테스트장비의 동작속도가 느린 경우 외부클럭(CLK)의 주파수는 낮아지게 되고, 외부클럭(CLK)의 주파수가 낮아질수록 번인테스트를 수행하는 시간은 증가하게 된다.
본 발명은 외부에서 입력되는 외부클럭의 라이징엣지에 동기 되어 내부적으로 내부커맨드신호들을 생성하고, 내부커맨드신호에 동기 되어 번인테스트를 수행함으로써 번인테스트 시간을 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것을 특징으로 한다.
이를 위해 본 발명은 외부에서 입력되는 외부클럭의 라이징엣지에 동기 되어 외부커맨드의 조합이 기설정된 조합인 경우 인에이블되는 내부액티브신호의 생성시점부터 내부아이들신호가 디스에이블되는 시점까지 인에이블되는 제어신호를 생성하는 내부신호생성부 및 상기 제어신호의 인에이블 구간 동안 카운팅되는 카운팅신호의 조합이 제1 조합인 경우 내부라이트신호를 생성하고, 상기 카운팅신호의 조합이 제2 조합인 경우 내부프리차지신호를 생성하는 내부커맨드생성부를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 외부에서 입력되는 외부클럭의 라이징엣지에 동기 되어 내부커맨드의 조합이 기 설정된 조합인 경우 내부액티브신호를 생성하는 내부액티브신호생성부와 상기 내부액티브신호가 생성되는 시점부터 내부프리차지신호가 생성되는 시점까지 인에이블되는 내부아이들신호를 생성하는 내부아이들신호생성부 및 테스트모드신호에 응답하여 상기 내부액티브신호가 생성되는 시점부터 상기 내부아이들신호가 디스에이블되는 시점까지 인에이블되는 제어신호를 생성하는 제어신호생성부를 포함하는 반도체 메모리 장치를 제공한다.
본 발명에 의하면 반도체 메모리 장치는 외부에서 입력되는 외부클럭의 라이징엣지에 동기 되어 내부커맨드신호들을 내부적으로 생성하고, 반도체 메모리 장치가 내부커맨드신호들에 동기 되어 번인테스트를 수행함으로써 번인테스트 시간을 감소시킬 수 있는 효과가 있다.
도 1 은 종래기술의 반도체 메모리 장치에서 번인테스트가 수행되는 동작을 설명하기 위한 타이밍도이다.
도 2 는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 3 은 도 2에 도시된 내부신호생성부에 포함된 내부액티브신호생성부의 회로도이다.
도 4 는 도 2에 도시된 내부신호생성부에 포함된 내부아이들신호생성부의 회로도이다.
도 5 는 도 2에 도시된 내부신호생성부에 포함된 제어신호생성부의 회로도이다.
도 6 은 도 2에 도시된 내부커맨드생성부에 포함된 카운팅신호생성부의 블럭도이다.
도 7 은 도 6에 도시된 카운팅신호생성부에 포함된 오실레이터의 회로도이다.
도 8 은 도 2에 도시된 내부커맨드생성부에 포함된 내부라이트신호생성부 및 내부프리차지신호생성부의 회로도이다.
도 9 및 10 은 본 발명의 일 실시예에 따른 반도체 메모리 장치가 내부커맨드신호들을 생성하여 번인테스트를 수행하는 동작을 설명하기 위한 타이밍도이다..
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2 는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 반도체 메모리 장치는 외부에서 입력되는 외부클럭(CLK)의 라이징엣지에 동기 되어 외부커맨드(CSB, RASB, CASB, CSB)의 조합이 기 설정된 조합인 경우 인에이블되는 내부액티브신호(INT_ACT)의 생성시점부터 내부아이들신호(INT_IDLE)가 디스에이블되는 시점까지 인에이블되는 제어신호(CONT)를 생성하는 내부신호생성부(10) 및 제어신호(CONT)의 인에이블 구간 동안 카운팅되는 카운팅신호(CNT<1:6>)의 조합이 제1 조합인 경우 내부라이트신호(INT_WT)를 생성하고, 카운팅신호(CNT<1:6>)의 조합이 제2 조합인 경우 내부프리차지신호(INT_PCG)를 생성하는 내부커맨드신호생성부(20)로 구성된다.
내부신호생성부(10)는 클럭버퍼(11), 커맨드버퍼(12), 내부액티브신호생성부(13), 내부아이들신호생성부(14) 및 제어신호생성부(15)로 구성된다.
클럭버퍼(11)는 제어신호(CONT)를 입력받아 외부에서 입력되는 외부클럭(CLK)의 라이징엣지에 동기 되어 인에이블되는 라이징클럭(RCLK)을 생성한다.
커맨드버퍼(12)는 제어신호(CONT)를 입력받아 외부에서 입력되는 외부커맨드(CSB,RASB,CASB,WEB)를 버퍼링하여 내부커맨드(INT_CS,INT_RAS,INT_CAS,INT_WE)를 생성한다. 여기서, 외부커맨드는 칩선택신호(CSB), 라스신호(RASB), 카스신호(CASB) 및 라이트인에이블신호(WEB)를 포함한다. 또한, 내부커맨드는 내부칩선택신호(INT_CS), 내부라스신호(INT_RAS), 내부카스신호(INT_CAS) 및 내부라이트인에이블신호(INT_WE)를 포함한다.
내부액티브신호생성부(13)는 외부에서 입력되는 외부클럭(CLK)의 라이징엣지에 동기 되어 내부커맨드(INT_CS,INT_RAS,INT_CAS,INT_WE)의 조합이 기 설정된 조합인 경우 인에이블되는 내부액티브신호(INT_ACT)를 생성한다.
내부액티브신호생성부(13)의 구성을 도 3을 참고하여 보다 구체적으로 설명하면 다음과 같다.
도 3을 참고하면, 내부액티브신호생성부(13)는 제1 내지 제3 논리부(130~132)로 구성된다. 제1 논리부(130)는 라이징클럭(RCLK)과 내부칩선택신호(INT_CS)를 논리곱연산을 수행하여 출력한다. 제2 논리부(131)는 내부라스신호(INT_RAS), 내부카스신호(INT_CAS) 및 내부라이트인에이블신호(INT_WE)를 논리곱 연산을 수행하여 출력한다. 제3 논리부(132)는 제1 논리부(130)의 출력신호와 제2 논리부(131)의 출력신호를 논리곱 연산을 수행하여 내부액티브신호(INT_ACT)를 생성한다. 즉, 내부액티브신호생성부(13)는 내부칩선택신호(INT_CS)가 로직하이레벨로 입력되고, 내부라스신호(INT_RAS)가 로직하이레벨로 입력되며, 내부카스신호(INT_CAS)가 로직로우레벨로 입력되고, 내부라이트인에이블신호(INT_WE)가 로직로우레벨로 입력되는 경우 라이징클럭(RCLK)이 인에이블되는 시점에 인에이블되는 내부액티브신호(INT_ACT)를 생성한다.
내부아이들신호생성부(14)는 파워업구간 이후 내부액티브신호(INT_ACT)가 생성되는 시점부터 내부프리차지신호(INT_PCG)가 생성되는 시점까지 인에이블되는 내부아이들신호(INT_IDLE)를 생성한다.
내부아이들신호생성부(14)의 구성을 도 4를 참고하여 보다 구체적으로 설명하면 다음과 같다.
도 4를 참고하면, 내부아이들신호생성부(14)는 인버터들(IV10,IV11) 및 래치부(140)로 구성된다. 인버터(IV10)는 내부액티브신호(INT_ACT)를 반전 버퍼링하여 출력한다. 인버터(IV11)는 내부프리차지신호(INT_PCG)를 반전 버퍼링하여 출력한다. 래치부(140)는 인버터(IV11)의 출력신호와 리셋신호(RST)를 입력받아 인버터(IV10)의 출력신호를 버퍼링하여 내부아이들신호(INT_IDLE)를 생성한다. 즉, 내부아이들신호생성부(14)는 파워업구간 이후 내부액티브신호(INT_ACT)가 생성되는 시점에 인에이블되고 내부프리차지신호(INT_PCG)가 생성되는 시점에 디스에이블되는 내부아이들신호(INT_IDLE)를 생성한다. 여기서, 리셋신호(RST)는 반도체 메모리 장치의 내부전압 레벨이 전원전압의 레벨을 따라 레벨이 상승하는 파워업구간에서 로직로우레벨로 인에이블되는 신호이다.
제어신호생성부(15)는 테스트모드에 진입하여 내부액티브신호(INT_ACT)가 인에이블되는 시점부터 내부아이들신호(INT_IDLE)가 디스에이블되는 시점까지 인에이블되는 제어신호(CONT)를 생성한다.
제어신호생성부(15)의 구성을 도 5를 참고하여 보다 구체적으로 설명하면 다음과 같다.
도 5를 참고하면, 제어신호생성부(15)는 인버터(IV12), 논리소자(ND10) 및 래치부(150)로 구성된다. 인버터(IV12)는 내부액티브신호(INT_ACT)를 반전 버퍼링하여 출력한다. 논리소자(ND10)는 내부아이들신호(INT_IDLE) 및 테스트모드신호(TM)를 부정논리곱 연산을 수행하여 출력한다. 래치부(150)는 논리소자(ND10)의 출력신호 및 리셋신호(RST)를 입력받아 인버터(IV12)의 출력신호를 버퍼링하여 제어신호(CONT)를 생성한다. 즉, 제어신호생성부(15)는 파워업구간 이후 테스트모드에 진입하고 내부액티브신호(INT_ACT)가 생성되는 시점에 인에이블되고 내부아이들신호(INT_IDLE)가 생성되는 시점에 디스에이블되는 제어신호(CONT)를 생성한다. 여기서, 테스트모드신호(TM)는 테스트모드에 진입하는 경우 로직하이레벨로 인에이블되는 신호이다.
내부커맨드신호생성부(20)는 카운팅신호생성부(21), 내부라이트신호생성부(22) 및 내부프리차지신호생성부(23)로 구성된다.
카운팅신호생성부(21)는 제어신호(CONT)를 입력받아 카운팅신호(CNT<1:6>)를 카운팅한다.
카운팅신호생성부(21)의 구성을 도 6을 참고하여 보다 구체적으로 설명하면 다음과 같다.
도 6을 참고하면, 카운팅신호생성부(21)는 내부전압의 레벨이 전원전압의 레벨을 따라 레벨이 상승하는 파워업구간에서 인에이블되는 리셋신호(RST)를 입력받아 파워업구간 이후 제어신호(CONT)가 입력되는 시점에 주기신호(OSC)를 생성하는 오실레이터(210) 및 리셋신호(RST) 및 주기신호(OSC)를 입력받아 카운팅신호(CNT<1:6>)를 카운팅하는 카운터(211)로 구성된다.
오실레이터(210)의 구성을 도 7을 참고하여 보다 구체적으로 설명하면 다음과 같다.
도 7을 참고하면, 오실레이터(210)는 인버터(IV20), 논리소자(ND20) 및 지연부(2100)로 구성된다. 인버터(IV20)는 제어신호(CONT)를 반전 버퍼링하여 출력한다. 논리소자(ND20)는 인버터(IV20)의 출력신호와 리셋신호(RST) 및 지연부(2100)의 출력신호를 부정논리곱 연산을 수행하여 주기신호(OSC)를 생성한다. 지연부(2100)는 주기신호(OSC)를 소정구간 지연하여 출력한다. 즉, 오실레이터(210)는 제어신호(CONT)가 로직로우레벨로 생성되는 시점에 일정한 주기를 갖는 주기신호(OSC)를 생성한다.
내부라이트신호생성부(22)는 카운팅신호(CNT<1:6>)의 조합이 제1 조합인 경우 내부라이트신호(INT_WT)를 생성하고, 내부프리차지신호생성부(23)는 카운팅신호(CNT<1:6>)의 조합이 제2 조합인 경우 내부프리차지신호(INT_PCG)를 생성한다.
내부라이트신호생성부(22) 및 내부프리차지신호생성부(23)의 구성을 도 8을 참고하여 보다 구체적으로 설명하면 다음과 같다.
도 8을 참고하면, 내부라이트신호생성부(22)는 제2 내지 제6 카운팅신호(CNT<2:6>)의 조합이 'L,L,L,L,H'인 경우 내부라이트신호(INT_WT)를 로직하이레벨로 생성한다. 내부프리차지신호생성부(23)는 제2 내지 제6 카운팅신호(CNT<2:6>)의 조합이 'L,L,L,H,H'인 경우 내부프리차지신호(INT_PCG)를 로직하이레벨로 생성한다. 여기서, 제2 내지 제6 카운팅신호(CNT<2:6>)의 'L,L,L,L,H'는 제2 카운팅신호(CNT<2>)가 로직로우레벨, 제3 카운팅신호(CNT<3>)가 로직로우레벨, 제4 카운팅신호(CNT<4>)가 로직로우레벨, 제5 카운팅신호(CNT<5>)가 로직로우레벨 및 제6 카운팅신호(CNT<6>)가 로직하이레벨임을 의미한다. 또한, 제2 내지 제6 카운팅신호(CNT<2:6>)의 'L,L,L,H,H'는 제2 카운팅신호(CNT<2>)가 로직로우레벨, 제3 카운팅신호(CNT<3>)가 로직로우레벨, 제4 카운팅신호(CNT<4>)가 로직로우레벨, 제5 카운팅신호(CNT<5>)가 로직하이레벨 및 제6 카운팅신호(CNT<6>)가 로직하이레벨임을 의미한다.
이와 같이 구성된 반도체 메모리 장치의 동작을 도 9 및 도 10을 참고하여 외부테스트장비로부터 입력되는 외부클럭(CLK)의 라이징엣지에 동기 되어 내부커맨드신호들(INT_ACT,INT_WT,INT_PCG)을 생성하고, 반도체 메모리 장치가 내부커맨드신호들(INT_ACT,INT_WT,INT_PCG)에 동기 되어 번인테스트가 수행되는 동작을 설명하면 다음과 같다.
도 9를 참고하면, 우선, T10 시점에서 클럭버퍼(11)는 외부클럭(CLK)의 라이징엣지에 동기 되어 인에이블되는 라이징클럭(RCLK)을 생성한다.
커맨드버퍼(12)는 외부 테스트장비에서 입력되는 로직로우레벨의 칩선택신호(CSB)를 반전 버퍼링하여 로직하이레벨의 내부칩선택신호(INT_CS)를 생성하고, 로직로우레벨의 라스신호(RASB)를 반전 버퍼링하여 로직하이레벨의 내부라스신호(INT_RAS)를 생성하며, 로직하이레벨의 카스신호(CASB)를 반전 버퍼링하여 로직로우레벨의 내부카스신호(INT_CAS)를 생성하고, 로직하이레벨의 라이트인에이블신호(WEB)를 반전 버퍼링하여 로직로우레벨의 내부라이트인에이블신호(INT_WE)를 생성한다.
내부액티브신호생성부(13)는 내부커맨드의 조합이 기 설정된 조합인 로직하이레벨의 내부칩선택신호(INT_CS), 로직하이레벨의 내부라스신호(INT_RAS), 로직로우레벨의 내부카스신호(INT_CAS) 및 로직로우레벨의 내부라이트인에이블신호(INT_WE)를 입력받아 라이징클럭(RCLK)이 인에이블되는 시점에 로직하이레벨로 인에이블되는 내부액티브신호(INT_ACT)를 생성한다. 이때, 반도체 메모리 장치는 로직하이레벨로 생성되는 내부액티브신호(INT_ACT)에 의해 액티브동작이 수행된다.
제어신호생성부(15)는 로직하이레벨의 내부액티브신호(INT_ACT)를 입력받아 로직하이레벨에서 로직로우레벨로 인에이블되는 제어신호(CONT)를 생성한다.
내부아이들신호생성부(14)는 로직하이레벨의 내부액티브신호(INT_ACT)를 입력받아 인에이블되는 내부아이들신호(INT_IDLE)를 생성한다.
카운팅신호생성부(21)의 오실레이터(210)는 로직로우레벨의 제어신호(CONT)를 입력받아 일정한 주기를 갖는 주기신호(OSC)를 생성한다. 카운터(211)는 주기신호(OSC)를 입력받아 제1 내지 제6 카운팅신호(CNT<1:6>)를 카운팅한다.
내부라이트신호생성부(22)는 제2 내지 제6 카운팅신호(CNT<2:6>)의 조합이 기 설정된 조합이 아니므로 내부라이트신호(INT_WT)를 생성하지 않는다. 내부프리차지신호생성부(23)는 제2 내지 제6 카운팅신호(CNT<2:6>)의 조합이 기 설정된 조합이 아니므로 내부프리차지신호(INT_PCG)를 생성하지 않는다.
다음으로, T11 시점에서 클럭버퍼(11)는 로직로우레벨의 제어신호(CONT)를 입력받아 라이징클럭(RCLK)을 로직로우레벨로 디스에이블 시킨다. 커맨드버퍼(12)는 로직로우레벨의 제어신호(CONT)를 입력받아 내부칩선택신호(INT_CS), 내부라스신호(INT_RAS), 내부카스신호(INT_CAS) 및 내부라이트인에이블신호(INT_WE)를 로직로우레벨로 디스에이블 시킨다.
다음으로, T12 시점에서 내부커맨드신호생성부(20)의 내부라이트신호생성부(22)는 제2 내지 제6 카운팅신호(CNT<2:6>)의 조합이 기 설정된 조합이 되어 내부라이트신호(INT_WT)를 로직하이레벨로 생성한다. 이때, 반도체 메모리 장치는 로직하이레벨로 생성되는 내부라이트신호(INT_WT)에 의해 라이트동작이 수행된다.
다음으로, T13 시점에서 내부커맨드신호생성부(20)의 내부프리차지신호생성부(23)는 제2 내지 제6 카운팅신호(CNT<2:6>)의 조합이 기 설정된 조합이 되어 내부프리차지신호(INT_PCG)를 로직하이레벨로 생성한다. 이때, 반도체 메모리 장치는 로직하이레벨로 생성되는 내부프리차지신호(INT_PCG)에 의해 프리차지동작이 수행된다.
다음으로, T14 시점에서 내부아이들신호생성부(14)는 로직하이레벨의 내부프리차지신호(INT_PCG)를 입력받아 로직하이레벨로 디스에이블되는 내부아이들신호(INT_IDLE)를 생성한다. 제어신호생성부(15)는 로직하이레벨의 내부아이들신호(INT_IDLE)를 입력받아 로직하이레벨로 디스에이블되는 제어신호(CONT)를 생성한다.
다음으로 T15 시점에서 클럭버퍼(11)와 커맨드버퍼(12)는 앞서 설명한 T10 시점에서의 동작과 동일한 동작을 수행하여 제어신호(CONT)를 로직로우레벨로 인에이블시킨다.
다음으로 T15 시점에서 내부신호생성부(10)의 내부액티브신호생성부(13)는 앞서 설명한 T10시점에서의 동작과 동일한 동작을 수행하여 로직하이레벨로 인에이블되는 내부액티브신호(INT_CONT)를 생성한다. 제어신호생성부(15)는 앞서 설명한 T10시점에서의 동작과 동일한 동작을 수행하여 로직로우레벨로 인에이블되는 제어신호(CONT)를 생성한다.
다음으로 T15 시점 이후 내부커맨드신호생성부(20)의 내부라이트신호생성부(21)는 앞서 설명한 T12 시점에서의 동작과 동일한 동작을 수행하여 로직하이레벨의 내부라이트신호(INT_WT)를 생성한다. 또한, 내부프리차지신호생성부(22)는 앞서 설명한 T13 시점에서의 동작과 동일한 동작을 수행하여 로직하이레벨의 내부프리차지신호(INT_PCG)를 생성한다.
이와 같은 구성을 포함하는 반도체 메모리 장치는 외부클럭(CLK)의 라이징엣지에 동기 되어 내부커맨드신호들(INT_ACT, INT_WT, INT_PCG)을 생성하고, 내부커맨드신호들(INT_ACT, INT_WT, INT_PCG)에 동기 되어 번인테스트가 수행된다.
좀더 구체적으로 도 10을 참고하여 반도체 메모리 장치가 외부클럭(CLK)의 라이징엣지에 동기 되어 생성되는 제어신호(CONT)의 인에이블 구간 동안 내부라이트신호(INT_WT) 및 내부프리차지신호(INT_PCG)를 생성하는 동작을 살펴보면 다음과 같다.
우선, T10-1 시점에서 카운팅신호생성부(21)의 오실레이터(210)는 로직로우레벨의 제어신호(CONT)를 입력받아 일정한 주기를 갖는 주기신호(OSC)를 생성한다. 카운터(211)는 주기신호(OSC)를 입력받아 제1 내지 제6 카운팅신호(CNT<1:6>)를 카운팅한다.
내부커맨드생성부(20)의 내부라이트신호생성부(22)는 제2 내지 제6 카운팅신호(CNT<2:6>)의 조합이 기 설정된 조합이 아니므로 내부라이트신호(INT_WT)를 생성하지 않는다. 내부커맨드생성부(20)의 내부프리차지신호생성부(23)는 제2 내지 제6 카운팅신호(CNT<2:6>)의 조합이 기 설정된 조합이 아니므로 내부프리차지신호(INT_PCG)를 생성하지 않는다.
다음으로, T10-2 시점에 제2 내지 제6 카운팅신호(CNT<2:6>)의 조합이 기설정된 조합인 'L,L,L,L,H'로 생성되면 내부커맨드생성부(20)의 내부라이트신호생성부(22)는 로직하이레벨의 내부라이트신호(INT_WT)를 생성한다. 여기서, 제2 내지 제6 카운팅신호(CNT<2:6>) 'L,L,L,L,H'는 제2 카운팅신호(CNT<2>)가 로직로우레벨, 제3 카운팅신호(CNT<3>)가 로직로우레벨, 제4 카운팅신호(CNT<4>)가 로직로우레벨, 제5 카운팅신호(CNT<5>)가 로직로우레벨, 제6 카운팅신호(CNT<6>)가 로직하이레벨임을 의미한다.
다음으로, T10-3 시점에서 제2 내지 제6 카운팅신호(CNT<2:6>)의 조합이 기설정된 조합이 아닌 'H,L,L,L,H'로 생성되면 카운팅신호생성부(21)의 내부라이트신호생성부(22)는 로직로우레벨의 내부라이트신호(INT_WT)를 생성한다.
다음으로, T10-4 시점에서 제2 내지 제6 카운팅신호(CNT<2:6>)의 조합이 기설정된 조합인 'L,L,L,H,H'로 생성되면 내부커맨드생성부(20)의 내부프리차지신호생성부(23)는 로직하이레벨의 내부프리차지신호(INT_PCG)를 생성한다. 여기서, 제2 내지 제6 카운팅신호(CNT<2:6>)의 'L,L,L,H,H'는 제2 카운팅신호(CNT<2>)가 로직로우레벨, 제3 카운팅신호(CNT<3>)가 로직로우레벨, 제4 카운팅신호(CNT<4>)가 로직로우레벨, 제5 카운팅신호(CNT<5>)가 로직하이레벨 및 제6 카운팅신호(CNT<6>)가 로직하이레벨임을 의미한다.
다음으로, T10-5 시점에서 제2 내지 제6 카운팅신호(CNT<2:6>)의 조합이 기설정된 조합이 아닌 'H,L,L,H,H'로 생성되면 내부커맨드생성부(20)의 내부프리차지신호생성부(23)는 로직로우레벨의 내부프리차지신호(INT_PCG)를 생성한다. 여기서, T10-1 시점은 도 9의 T10 시점과 동일한 시점이고, T10-2 시점은 도 9의 T12시점과 동일한 시점이며, T10-4 시점은 도 9의 T13시점과 동일한 시점이다.
이상 살펴본 바와 같이, 본 실시예의 반도체 메모리 장치는 외부에서 입력되는 외부클럭(CLK)의 라이징엣지에 동기 되어 내부적으로 내부커맨드신호들(INT_ACT,INT_WT,INT_PCG)을 생성하고, 반도체 메모리 장치가 내부커맨드신호들(INT_ACT,INT_WT,INT_PCG)에 동기 되어 동작함으로써 번인테스트 시간을 감소할 수 있다.
10. 내부신호생성부 11. 클럭버퍼
12. 커맨드버퍼 13. 내부액티브신호생성부
14. 내부아이들신호생성부 15. 제어신호생성부
20. 내부커맨드신호생성회로 21. 카운팅신호생성부
22. 내부라이트신호생성부 23. 내부프리차지신호생성부
130. 제1 논리부 131. 제2 논리부
132. 제3 논리부 140. 래치부
150. 래치부 210. 오실레이터
211. 카운터

Claims (16)

  1. 외부에서 입력되는 외부클럭의 라이징엣지에 동기 되어 외부커맨드의 조합이 기설정된 조합인 경우 인에이블되는 내부액티브신호의 생성시점부터 내부아이들신호가 디스에이블되는 시점까지 인에이블되는 제어신호를 생성하는 내부신호생성부; 및
    상기 제어신호의 인에이블 구간 동안 카운팅되는 카운팅신호의 조합이 제1 조합인 경우 내부라이트신호를 생성하고, 상기 카운팅신호의 조합이 제2 조합인 경우 내부프리차지신호를 생성하는 내부커맨드생성부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제어신호는 상기 내부액티브신호가 인에이블되는 시점에 인에이블되는 신호인 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 제어신호는 상기 내부아이들신호가 디스에이블되는 시점에 디스에이블되는 신호인 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 내부신호생성부는
    라이징클럭에 응답하여 내부커맨드의 조합이 기설정된 조합인 경우 상기 내부액티브신호를 생성하는 내부액티브신호생성부;
    상기 내부액티브신호가 생성되는 시점부터 내부프리차지신호가 생성되는 시점까지 인에이블되는 상기 내부아이들신호를 생성하는 내부아이들신호생성부; 및
    테스트모드신호에 응답하여 상기 내부액티브신호가 인에이블되는 시점에 인에이블되고, 상기 내부아이들신호가 디스에이블되는 시점에 디스에이블되는 상기 제어신호를 생성하는 제어신호생성부를 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 내부아이들신호는 상기 내부프리차지신호가가 인에이블되는 시점에 디스에이블되는 신호인 반도체 메모리 장치.
  6. 제 1 항에 있어서, 상기 내부커맨드신호생성부는
    상기 제어신호에 응답하여 상기 카운팅신호를 카운팅하는 카운팅신호생성부;
    상기 카운팅신호의 조합이 상기 제1 조합인 경우 상기 내부라이트신호를 생성하는 내부라이트신호생성부; 및
    상기 카운팅신호의 조합이 상기 제2 조합인 경우 상기 내부프리차지신호를 생성하는 내부프리차지신호생성부를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 카운팅신호생성부는
    내부전압의 레벨이 전원전압의 레벨을 따라 레벨이 상승하는 파워업구간에서 인에이블되는 리셋신호에 응답하여 상기 파워업구간 이후 상기 제어신호가 입력되는 시점에 일정한 주기를 갖는 주기신호를 생성하는 오실레이터; 및
    상기 파워업구간 이후 상기 주기신호에 응답하여 상기 카운팅신호를 카운팅하는 카운터를 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서, 상기 내부신호생성부는
    상기 제어신호에 응답하여 상기 외부클럭의 라이징엣지에 동기 되어 인에이블되는 상기 라이징클럭을 생성하는 클럭버퍼; 및
    상기 제어신호에 응답하여 상기 외부커맨드를 버퍼링하여 상기 내부커맨드를 생성하는 커맨드버퍼를 더 포함하는 반도체 메모리 장치.
  9. 외부에서 입력되는 외부클럭의 라이징엣지에 동기 되어 내부커맨드의 조합이 기 설정된 조합인 경우 내부액티브신호를 생성하는 내부액티브신호생성부;
    상기 내부액티브신호가 생성되는 시점부터 내부프리차지신호가 생성되는 시점까지 인에이블되는 내부아이들신호를 생성하는 내부아이들신호생성부; 및
    테스트모드신호에 응답하여 상기 내부액티브신호가 생성되는 시점부터 상기 내부아이들신호가 디스에이블되는 시점까지 인에이블되는 제어신호를 생성하는 제어신호생성부를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 내부액티브신호는 상기 외부클럭의 라이징엣지에 동기 되어 인에이블되는 라이징클럭에 응답하여 상기 내부커맨드가 기 설정된 조합인 경우 인에이블되는 신호인 반도체 메모리 장치.
  11. 제 9 항에 있어서, 상기 제어신호는 상기 내부액티브신호가 인에이블되는 시점에 인에이블되는 신호인 반도체 메모리 장치.
  12. 제 9 항에 있어서, 상기 제어신호는 상기 내부아이들신호가 디스에이블되는 시점에 디스에이블되는 신호인 반도체 메모리 장치.
  13. 제 9 항에 있어서, 상기 내부아이들신호는 상기 내부액티브신호가 인에이블되는 시점에 인에이블되는 신호인 반도체 메모리 장치.
  14. 제 9 항에 있어서, 상기 내부아이들신호는 상기 내부프리차지신호가가 인에이블되는 시점에 디스에이블되는 신호인 반도체 메모리 장치.
  15. 제 9 항에 있어서,
    상기 제어신호에 응답하여 카운팅신호를 카운팅하는 카운팅신호생성부;
    상기 카운팅신호의 조합이 제1 조합인 경우 내부라이트신호를 생성하는 내부라이트신호생성부; 및
    상기 카운팅신호의 조합이 제2 조합인 경우 내부프리차지신호를 생성하는 내부프리차지신호생성부를 더 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서, 상기 카운팅신호생성부는
    내부전압의 레벨이 전원전압의 레벨을 따라 레벨이 상승하는 파워업구간에서 인에이블되는 리셋신호에 응답하여 상기 파워업구간 이후 상기 제어신호가 입력되는 시점에 일정한 주기를 갖는 주기신호를 생성하는 오실레이터; 및
    상기 파워업구간 이후 상기 주기신호에 응답하여 상기 카운팅신호를 카운팅하는 카운터를 포함하는 반도체 메모리 장치.
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