KR20130121042A - Semiconductor reflow processing for feature fill - Google Patents

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KR20130121042A
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Abstract

A method for filling at least one part of a feature on a material includes: a step for obtaining the material including the feature, a step for depositing a first conformal conductive layer on the feature, and a step for thermally processing the material to reflow the first conformal conductive layer on the feature. [Reference numerals] (106) Annealing;(AA) Barrier and seed deposition;(BB) ECD seed deposition;(CC) Replow for partial or total filling;(DD) Gap filling or capping

Description

피쳐 필을 위한 반도체 리플로우 프로세싱{SEMICONDUCTOR REFLOW PROCESSING FOR FEATURE FILL}Semiconductor Reflow Processing for Feature Fill {SEMICONDUCTOR REFLOW PROCESSING FOR FEATURE FILL}

본 발명은 마이크로 전자 소재(workpiece)의 피쳐들(특히 다마신(Damascene) 애플리케이션들에서, 트렌치들 및 비아들과 같은)에서 전도성 물질, 예를 들면, 구리(Cu), 코발트(Co), 니켈(Ni), 금(Au), 은(Ag), 망간(Mn), 주석(Sn), 알루미늄(Al), 및 이들의 합금들과 같은 금속을 전기 화학적으로 증착하기 위한 방법들에 관한 것이다.The present invention relates to a conductive material, such as copper (Cu), cobalt (Co), nickel, in features of microelectronic workpieces (especially in trenches and vias, in damascene applications). Methods for electrochemically depositing metals such as (Ni), gold (Au), silver (Ag), manganese (Mn), tin (Sn), aluminum (Al), and alloys thereof.

집적 회로는 반도체 물질의 표면위에 놓이는 유전체 물질 내에 및 반도체 물질 내에 형성되는 장치들의 상호연결된 앙상블(interconnected ensemble)이다. 반도체 내에 형성될 수 있는 장치들은 MOS 트랜지스터들, 양극 트랜지스터들, 다이오드들, 및 확산 저항들(diffused resistors)을 포함한다. 유전체 내에 형성될 수 있는 장치들은 박막 레지스터들 및 커패시터들(capacitors)을 포함한다. 장치들은 유전체 내에 형성된 도체 경로들에 의해서 상호연결된다. 전형적으로, 2개 또는 3개 이상의 레벨들의 도체 경로들이, 유전체 층에 의해서 분리된 연이은 레벨들과 함께, 상호연결로서 사용된다. 현행 기술에서, 구리와 실리콘 산화물이 일반적으로, 각각, 도체와 유전체로 사용된다.An integrated circuit is an interconnected ensemble of devices formed in and in a dielectric material overlying a surface of the semiconductor material. Devices that can be formed in a semiconductor include MOS transistors, bipolar transistors, diodes, and diffused resistors. Devices that can be formed in the dielectric include thin film resistors and capacitors. The devices are interconnected by conductor paths formed in the dielectric. Typically, two or three or more levels of conductor paths are used as interconnects, with successive levels separated by a dielectric layer. In current technology, copper and silicon oxide are generally used as conductors and dielectrics, respectively.

구리 상호연결에서 증착들은 전형적으로 유전체 층, 배리어 층, 시드 층, 구리 필(fill), 및 구리 캡(cap)을 포함한다. 구리는 유전 물질 안으로 확산하는 경향이 있기 때문에, 배리어 층들은 구리 침전물을 유전 물질로부터 격리시키기 위해 사용된다. 그러나, 구리 이외의 다른 금속 상호연결들에 대하여, 배리어 층들은 필요로 하지 않을 수 있음이 이해되어야 한다. 배리어 층들은 전형적으로 내화 금속들 또는 내화 화합물, 예를 들면, 티타늄(Ti), 탄탈(Ta), 티타늄 질화물(TiN), 탄탈 질화물(TaN), 등으로 이루어진다. 다른 적합한 배리어 층 물질들은 망간(Mn) 및 망간 질화물(MnN)을 포함할 수 있다. 배리어 층은 전형적으로 물리적 기상 증착(PVD)으로 지칭된 증착 기법을 사용하여 형성되지만, 또한 화학적 기상 증착(CVD) 또는 원자층 증착(ALD)과 같은 다른 증착 기법들을 사용함으로써 형성될 수 있다.Depositions in copper interconnects typically include a dielectric layer, barrier layer, seed layer, copper fill, and copper cap. Since copper tends to diffuse into the dielectric material, barrier layers are used to isolate the copper precipitate from the dielectric material. However, it should be understood that for metal interconnects other than copper, barrier layers may not be required. Barrier layers typically consist of refractory metals or refractory compounds, such as titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), and the like. Other suitable barrier layer materials may include manganese (Mn) and manganese nitride (MnN). The barrier layer is typically formed using a deposition technique called physical vapor deposition (PVD), but can also be formed by using other deposition techniques such as chemical vapor deposition (CVD) or atomic layer deposition (ALD).

시드 층은 배리어 층 상에 증착될 수 있다. 그러나, 또한 다이렉트 온 배리어(direct on barrier; DOB) 증착, 예를 들면, 티타늄 루테늄(TiRu), 탄탈 루테늄(TaRu), 텅스텐 루테늄(WRu)과 같은 별도의 시드 층뿐만 아니라, 당업자에 의해 알려진 및/또는 사용되는 다른 배리어 층들이 필요 없이 상호연결 금속들이 그 위에 증착될 수 있는 합금들 또는 동시-증착된 금속들로 이루어진 배리어 층들은 또한 본 발명의 범위 내임이 이해되어야 한다. The seed layer can be deposited on the barrier layer. However, as well as separate seed layers, such as direct on barrier (DOB) deposition, for example titanium ruthenium (TiRu), tantalum ruthenium (TaRu), tungsten ruthenium (WRu), and It is to be understood that barrier layers made of alloys or co-deposited metals on which interconnect metals can be deposited thereon without the need for other barrier layers to be used are also within the scope of the present invention.

하나의 비-제한적인 예에서, 시드 층은 구리 시드 층일 수 있다. 다른 비-제한적인 예에서와 같이, 시드 층은 구리 망간, 구리 코발트, 또는 구리 니켈 합금들과 같은 구리 합금 시드 층일 수 있다. 피쳐에 구리를 증착하는 경우에, 시드 층에 대한 몇몇 예시적인 옵션들이 있다. 첫째, 시드 층은 PVD 구리 시드 층일 수 있다. 예를 들면, PVD 구리 시드 증착을 포함하는 프로세스의 설명을 위한 도 3을 참조하라. 시드 층은 또한 CVD 또는 ALD과 같은 다른 증착 기법들을 사용함으로써 형성될 수 있다. In one non-limiting example, the seed layer can be a copper seed layer. As in other non-limiting examples, the seed layer may be a copper alloy seed layer, such as copper manganese, copper cobalt, or copper nickel alloys. In the case of depositing copper on the feature, there are several exemplary options for the seed layer. First, the seed layer can be a PVD copper seed layer. See, for example, FIG. 3 for description of a process involving PVD copper seed deposition. The seed layer can also be formed by using other deposition techniques such as CVD or ALD.

둘째, 시드 층은 적층 막, 예를 들면, 라이너 층(liner layer) 및 PVD 시드 층일 수 있다. 라이너 층은 불연속적인 시드 문제들을 완화시키고 PVD 시드의 접착력을 개선시키기 위해 배리어와 PVD 시드 사이에 사용되는 물질이다. 라이너들은 전형적으로 루테늄(Ru), 백금(Pt), 팔라듐(Pd), 및 오스뮴(Os)과 같은 귀금속들이지만, 목록은 또한 코발트(Co) 및 니켈(Ni)을 포함할 수 있다. 현재, CVD Ru 및 CVD Co는 일반적인 라이너들이다; 그러나, 라이너 층들은 또한 ALD 또는 PVD와 같은 다른 증착 기법들을 사용함으로써 형성될 수 있다. Second, the seed layer can be a laminated film, such as a liner layer and a PVD seed layer. The liner layer is a material used between the barrier and the PVD seed to alleviate discontinuous seed problems and to improve the adhesion of the PVD seed. The liners are typically precious metals such as ruthenium (Ru), platinum (Pt), palladium (Pd), and osmium (Os), but the list may also include cobalt (Co) and nickel (Ni). Currently, CVD Ru and CVD Co are common liners; However, liner layers may also be formed by using other deposition techniques such as ALD or PVD.

셋째, 시드 층은 2차 시드 층(secondary seed layer)일 수 있다. 2차 시드 층은 그것이 일반적으로 Ru, Pt, Pd, 및 Os와 같은 귀금속들로부터 형성되지만, 목록은 또한 Co 및 Ni, 및 가장 일반적으로 CVD Ru 및 CVD Co를 포함할 수 있다는 점에서 라이너 층과 유사하다(시드 및 라이너 층들과 같이, 2차 시드 층들은 또한 ALD 또는 PVD와 같은 다른 증착 기법들을 사용함으로써 형성될 수 있다). 차이점은 2차 시드 층들은 시드 층으로서 기능하는 반면, 라이너 층은 배리어 층과 PVD 시드 사이의 중간 층이라는 것이다. 예를 들면, 아래에 설명된 바와 같은 도 5에서의 ECD 시드 증착, 및 도 6에서의 플래시 증착(flash deposition) 각각 다음의 2차 시드 증착들을 포함하는 프로세스들의 설명을 위한 도 5 및 도 6을 참조하라("플래시" 증착은 피쳐의 측벽들 상의 상당한 증착 없이 주로 필드(field) 상 그리고 피쳐의 하부이다).Third, the seed layer may be a secondary seed layer. The secondary seed layer is generally formed from precious metals such as Ru, Pt, Pd, and Os, but the list may also include Co and Ni, and most commonly CVD Ru and CVD Co, with the liner layer. Similar (such as seed and liner layers, secondary seed layers may also be formed by using other deposition techniques such as ALD or PVD). The difference is that the secondary seed layers function as seed layers, while the liner layer is an intermediate layer between the barrier layer and the PVD seed. For example, see FIGS. 5 and 6 for description of processes including ECD seed deposition in FIG. 5 and flash deposition in FIG. 6, respectively, as described below, followed by secondary seed depositions. See (“flash” deposition is primarily on the field and under the feature without significant deposition on the sidewalls of the feature).

시드 층이 위에서 설명된 예들 중 하나에 따라 증착된 후, 피쳐는 시드 층 강화(seed layer enhancement; SLE) 층을 포함할 수 있는데, 이는 증착된 금속, 예를 들면, 약 2㎚의 두께를 갖는 구리의 얇은 층이다. SLE 층은 또한 전기 화학적으로 증착된 시드(또는 ECD 시드)로서 알려져 있다. 예를 들면, PVD 시드 증착 및 ECD 시드 증착을 포함하는 프로세스의 설명을 위한 도 4를 참조하라. 예를 들면, 2차 시드 증착 및 ECD 시드 증착을 포함하는 프로세스의 설명을 위한 도 5를 참조하라. 도 4 및 도 5에서 보는 바와 같이, ECD 시드는 컨포멀적으로 증착된 층일 수 있다. After the seed layer is deposited according to one of the examples described above, the feature may include a seed layer enhancement (SLE) layer, which has a thickness of the deposited metal, eg, about 2 nm. It is a thin layer of copper. SLE layers are also known as electrochemically deposited seeds (or ECD seeds). See, for example, FIG. 4 for description of a process involving PVD seed deposition and ECD seed deposition. See, for example, FIG. 5 for description of a process involving secondary seed deposition and ECD seed deposition. As shown in FIGS. 4 and 5, the ECD seed may be a conformally deposited layer.

ECD 구리 시드는 전형적으로 매우 희석된 구리 에틸렌디아민(ethylenediamine)(EDA) 착체(complex)를 포함하는 기본 화학적 성질(chemistry)을 사용하여 증착된다. ECD 구리 시드는 또한 시트레이트(citrate), 타트레이트(tartrate), 우레아(urea), 등과 같은 다른 구리 착체들을 사용하여 증착될 수 있고, 약 2 내지 약 11의 pH 범위, 약 3 내지 약 10, 또는 약 4 내지 약 10의 pH 범위에서 증착될 수 있다. ECD copper seeds are typically deposited using basic chemistry that includes highly diluted copper ethylenediamine (EDA) complexes. ECD copper seed may also be deposited using other copper complexes such as citrate, tartrate, urea, and the like, and have a pH range of about 2 to about 11, about 3 to about 10, or And may be deposited in a pH range of about 4 to about 10.

시드 층이 위에서 설명된 예들 중 하나(또한 선택적인 ECD 시드를 포함할 수 있는)에 따라 증착된 후, 종래의 ECD 필 및 캡은, 예를 들면, 산성 증착 화학적 성질을 사용하여 피쳐에 수행될 수 있다. 종래의 ECD 구리 산성 화학적 성질은, 예를 들면, 구리 황화물, 황산, 메탄 술폰산(sulfonic acid), 염산(hydrochloric acid), 및 유기 첨가제들(촉진제들, 억제제들, 및 레벨러(leveler)와 같은)을 포함함 수 있다. 구리의 전기 화학적 증착은 구리 금속화 층을 증착하기 위한 가장 비용 효율 높은 방식인 것으로 알려져 왔다. 경제적으로 실용가능할 뿐 아니라, ECD 증착 기법들은 상호연결 구조들을 위해 기계적으로 그리고 전기적으로 적합한 실질적으로 상향식(bottom up)(예를 들면, 비컨포멀적인) 금속 필을 제공한다. After the seed layer is deposited according to one of the examples described above (which may also include an optional ECD seed), conventional ECD fills and caps may be performed on the feature using, for example, acidic deposition chemistry. Can be. Conventional ECD copper acid chemistries include, for example, copper sulfide, sulfuric acid, methane sulfonic acid, hydrochloric acid, and organic additives (such as accelerators, inhibitors, and levelers). It may include. Electrochemical deposition of copper has been known to be the most cost effective way to deposit copper metallization layers. In addition to being economically viable, ECD deposition techniques provide a substantially bottom up (eg, non-conformal) metal fill that is mechanically and electrically suitable for interconnect structures.

특히, 작은 피쳐들에서의 종래의 ECD 필은 더 낮은 품질의 상호연결을 초래할 수 있다. 예를 들면, 종래의 ECD 구리 필은 특히 30㎚ 미만의 크기를 갖는 피쳐들에서 보이드들을 생성할 수 있다. 종래의 ECD 증착을 사용하여 형성된 보이드의 유형의 일례로서, 피쳐의 개구는 핀치 오프(pinch off)할 수 있다. 보이드들의 다른 유형들은 또한 작은 피쳐에서 종래의 ECD 구리 필 프로세스를 사용하는 것으로부터 초래할 수 있다. 종래의 ECD 구리 필을 사용하여 형성된 증착의 다른 고유한 특성들 및 이러한 보이드들은 상호연결의 저항을 증가시킬 수 있고, 이에 따라 장치의 전기적 성능을 둔화시키고(slowing down) 구리 상호연결의 신뢰성을 악화시킨다.In particular, conventional ECD fill in small features can result in lower quality interconnects. For example, conventional ECD copper fill can produce voids, particularly in features having a size of less than 30 nm. As an example of the type of voids formed using conventional ECD deposition, the openings of the feature can be pinched off. Other types of voids can also result from using a conventional ECD copper fill process in small features. Other inherent characteristics of the deposition formed using conventional ECD copper fill and these voids can increase the resistance of the interconnect, thereby slowing down the electrical performance of the device and degrading the reliability of the copper interconnect. Let's do it.

따라서, 피쳐를 위한 개선된, 실질적으로 보이드-프리 금속 필 프로세스에 대한 필요가 있다. 이러한 실질적으로 보이드-프리 금속 필은 작은 피쳐, 예를 들어, 30㎚ 미만의 개구 크기를 갖는 피쳐에서 유용할 수 있다.Thus, there is a need for an improved, substantially void-free metal fill process for features. Such substantially void-free metal fills may be useful in small features, for example, features having an aperture size of less than 30 nm.

이 요약은 상세한 설명에서 아래에 더 설명된 간략화된 형태로 개념들의 선택을 도입하기 위해 제공된다. 이 요약은 청구된 내용의 핵심 특징들을 확인하도록 의도되지 않고, 청구된 내용의 범위를 결정하는데 도움으로서 사용되도록 의도되지 않는다.This summary is provided to introduce a selection of concepts in a simplified form that is further described below in the Detailed Description. This Summary is not intended to identify key features of the claimed subject matter, nor is it intended to be used as an aid in determining the scope of the claimed subject matter.

본 발명의 일 실시예에 따르면, 소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법이 제공된다. 상기 방법은 일반적으로 피쳐를 포함하는 소재를 획득하는 단계, 상기 피쳐에 제 1 컨포멀 전도성 층을 증착하는 단계, 및 상기 피쳐에 상기 제 1 컨포멀 전도성 층을 리플로우하도록 상기 소재를 열적으로 처리하는 단계를 포함한다. According to one embodiment of the invention, a method for at least partially filling a feature on a workpiece is provided. The method generally thermally processes the material to obtain a material comprising a feature, deposit a first conformal conductive layer on the feature, and reflow the first conformal conductive layer on the feature. It includes a step.

본 발명의 다른 실시예에 따르면, 소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법이 제공된다. 상기 방법은 일반적으로 피쳐를 포함하는 소재를 획득하는 단계, 상기 피쳐에 배리어 층을 증착하는 단계, 및 상기 배리어 층 다음에 상기 피쳐에 제 1 전도성 층을 증착하는 단계 - 상기 제 1 전도성 층은 시드 층임 - 를 포함한다. 상기 방법은 상기 제 1 전도성 층 다음에, 상기 피쳐에 제 2 전도성 층을 증착하는 단계 - 상기 제 2 전도성 층은 형성추종 전도성 층임 -, 및 상기 피쳐에서 상기 제 2 전도성 층을 리플로우하도록 상기 소재를 어닐링하는 단계를 더 포함한다.According to another embodiment of the present invention, a method is provided for at least partially filling a feature on a workpiece. The method generally comprises obtaining a material comprising a feature, depositing a barrier layer on the feature, and depositing a first conductive layer on the feature after the barrier layer, wherein the first conductive layer is seeded. It is a layer. The method includes depositing a second conductive layer on the feature after the first conductive layer, wherein the second conductive layer is a formation following conductive layer, and the material to reflow the second conductive layer in the feature. Further comprising annealing.

본 발명의 다른 실시예에 따르면, 소재가 제공된다. 상기 소재는 일반적으로 30㎚ 미만의 크기를 갖는 적어도 하나의 피쳐, 및 상기 피쳐에서 실질적으로 보이드-프리 전도성 층을 포함한다.According to another embodiment of the present invention, a work piece is provided. The material generally includes at least one feature having a size of less than 30 nm, and a substantially void-free conductive layer in the feature.

본 발명의 상술한 양상들 및 수반되는 장점들의 대부분은 첨부된 도면들과 함께 이해하면, 다음의 상세한 설명을 참조하여 더 용이하게 이해될 것이다 :
도 1은 본 발명의 예시적인 실시예의 프로세스 단계들 및 예시적인 피쳐 전개를 도시하는 개략적인 흐름 다이어그램이고;
도 2는 종래 기술의 프로세스들 및 본 발명의 실시예들에 따른 종래의 프로세스들과 함께 사용될 수 있는 예시적인 프로세스 단계들의 비교 도표이며;
도 3은 배리어 증착, 시드 증착, 및 종래의 ECD 필 및 캡 증착을 포함하는 종래 기술의 주(main) 다마신 프로세스를 사용한 프로세스 단계들 및 예시적인 피쳐 전개를 도시하는 개략적인 프로세스 다이어그램이고;
도 4는 배리어 증착, 시드 증착, ECD 시드 증착, 및 종래의 ECD 필 및 캡 증착을 포함하는 종래 기술의 SLE(또한 ECD 시드로서 알려진) 프로세스를 사용한 프로세스 단계들 및 예시적인 피쳐 전개를 도시하는 개략적 프로세스 다이어그램이며;
도 5는 배리어 증착, 2차 시드 증착, ECD 시드 증착, 및 종래의 ECD 필 및 캡 증착을 포함하는 종래 기술의 ECD 시드 프로세스를 사용한 프로세스 단계들 및 예시적인 피쳐 전개를 도시하는 개략적 프로세스 다이어그램이고;
도 6은 배리어 증착, 2차 시드 증착, 플래시 증착, 및 종래의 ECD 필 및 캡 증착을 포함하는 플래시 층을 갖는 2차 시드 프로세스에 관한 종래 기술의 증착을 사용한 프로세스 단계들 및 예시적인 피쳐 전개를 도시하는 개략적 프로세스 다이어그램이며;
도 7은 본 발명의 다수의 예시적인 실시예들의 프로세스 단계들 및 예시적인 피쳐 전개를 도시하는 개략적인 프로세스 다이어그램이고;
도 8은 다양한 예시적인 웨이퍼들에 대한 본 발명의 실시예들에 따른 약 30㎚의 피쳐 직경들을 갖는 다마신 피쳐들에 증착을 위한 예시적인 프로세스 단계들의 도표이며;
도 9는 도 8에 설명된 예시적인 웨이퍼들로부터 획득된 120 미크론 긴 선 저항 저항값 결과들의 그래프이고;
도 10은 도 8에 설명된 예시적인 웨이퍼들로부터 획득된 1 미터 긴 선 저항 저항값(resistance) 결과들의 그래프이며;
도 11은 도 8에 설명된 예시적인 웨이퍼들로부터 획득된 1미터 긴 선 저항 저항성-용량성 지연 결과들의 그래프이고;
도 12는 본 발명의 실시예들에 따른 약 30㎚의 피쳐 직경을 갖는 다마신 피쳐에 대한 실질적으로 보이드-프리 갭 필의 투과 전자 현미경(TEM) 사진을 포함한다.Many of the above-described aspects and accompanying advantages of the present invention will be more readily understood with reference to the following detailed description, taken in conjunction with the accompanying drawings:
1 is a schematic flow diagram showing process steps and exemplary feature development of an exemplary embodiment of the present invention;
2 is a comparison diagram of exemplary process steps that may be used with prior art processes and conventional processes in accordance with embodiments of the present invention;
3 is a schematic process diagram showing exemplary feature development and process steps using a prior art main damascene process including barrier deposition, seed deposition, and conventional ECD fill and cap deposition;
4 is a schematic showing exemplary feature development and process steps using a prior art SLE (also known as ECD seed) process including barrier deposition, seed deposition, ECD seed deposition, and conventional ECD fill and cap deposition. A process diagram;
FIG. 5 is a schematic process diagram showing exemplary feature development and process steps using a prior art ECD seed process including barrier deposition, secondary seed deposition, ECD seed deposition, and conventional ECD fill and cap deposition; FIG.
6 illustrates process steps and exemplary feature development using prior art deposition for a secondary seed process having a flash layer, including barrier deposition, secondary seed deposition, flash deposition, and conventional ECD fill and cap deposition. A schematic process diagram depicting;
7 is a schematic process diagram illustrating process steps and exemplary feature development of a number of exemplary embodiments of the present invention;
8 is a diagram of exemplary process steps for deposition on damascene features having feature diameters of about 30 nm in accordance with embodiments of the present invention for various exemplary wafers;
FIG. 9 is a graph of 120 micron long line resistance resistance value results obtained from the exemplary wafers described in FIG. 8;
FIG. 10 is a graph of 1 meter long line resistance resistance results obtained from the example wafers described in FIG. 8;
FIG. 11 is a graph of 1 meter long line resistance resistive-capacitive delay results obtained from the example wafers described in FIG. 8;
12 includes a transmission electron microscopy (TEM) photograph of a substantially void-free gap fill for a damascene feature with a feature diameter of about 30 nm in accordance with embodiments of the present invention.

본 발명의 실시예들은 반도체 웨이퍼들, 디바이스들 또는 소재들을 프로세싱하기 위한 프로세싱 조립체들과 같은 소재, 및 그것을 프로세싱하는 방법들에 관한 것이다. 용어 소재, 웨이퍼, 또는 반도체 웨이퍼는 반도체 웨이퍼들 및 다른 기판들 또는 웨이퍼들, 그래스, 마스크, 및 광학 또는 메모리 미디어, MEMS 기판들, 또는 마이크로-전자, 마이크로-기계, 또는 마이크로 전자-기계 디바이스들을 갖는 임의의 다른 소재를 포함하는 임의의 평평한 미디어 또는 물품을 의미한다.Embodiments of the present invention relate to a material, such as processing assemblies for processing semiconductor wafers, devices or materials, and methods of processing the same. The term material, wafer, or semiconductor wafer refers to semiconductor wafers and other substrates or wafers, grass, masks, and optical or memory media, MEMS substrates, or micro-electronic, micro-mechanical, or micro electro-mechanical devices. By any flat media or article comprising any other material having.

본 명세서에서 설명된 프로세스들은 소재들의 피쳐들에서 금속 또는 금속 합금 증착을 위해 사용될 것이고, 피쳐들은 트렌치들 및 비아들을 포함한다. 본 발명의 일 실시예에서, 프로세스는 작은 피쳐들, 예를 들어 30㎚ 미만의 피쳐 직경을 갖는 피쳐들에서 사용될 수 있다. 그러나, 본 명세서에서 설명된 프로세스들은 임의의 피쳐 크기에 적용 가능하다는 것이 이해되어야 한다. 본 출원에서 논의된 치수 크기들은 피쳐의 상부 개구에서 에칭 이후 피쳐 치수들이다. 본 명세서에서 설명된 프로세스들은 다양한 형태들의 구리, 코발트, 니켈, 금, 은, 망간, 주석, 알루미늄, 및 합금 증착, 예를 들면, 다마신 애플리케이션들에 적용될 수 있다. 본 발명의 실시예들에서, 다마신 피쳐들은 30㎚ 미만, 약 5 내지 30㎚ 미만, 약 10 내지 30㎚ 미만, 약 15 내지 약 20㎚, 약 20 내지 30㎚ 미만, 20㎚ 미만, 10㎚ 미만, 및 약 5 내지 약 10㎚의 크기를 갖는 피쳐들로 이루어진 그룹에서 선택될 수 있다.The processes described herein will be used for metal or metal alloy deposition in the features of the materials, the features including trenches and vias. In one embodiment of the invention, the process can be used on small features, for example features having a feature diameter of less than 30 nm. However, it should be understood that the processes described herein are applicable to any feature size. The dimension sizes discussed in this application are feature dimensions after etching in the upper opening of the feature. The processes described herein can be applied to various forms of copper, cobalt, nickel, gold, silver, manganese, tin, aluminum, and alloy deposition, eg, damascene applications. In embodiments of the invention, the damascene features are less than 30 nm, less than about 5 to 30 nm, less than about 10 to 30 nm, about 15 to about 20 nm, less than about 20 to 30 nm, less than 20 nm, 10 nm. Less than and about 5 to about 10 nm in size.

본 명세서에서 사용된 바와 같은 설명적인 용어 "마이크로-피쳐 소재" 및 "소재"는 이전에 증착되었고 프로세싱에서 주어진 점에 형성되었던 모든 구조들 및 층들을 포함하고, 도 1에 도시된 바와 같은 단지 이러한 구조들 및 층들에 제한되지 않음이 이해되어야 한다. The descriptive terms "micro-feature material" and "material" as used herein include all structures and layers that have been previously deposited and formed at a given point in processing, and are merely such as shown in FIG. It should be understood that it is not limited to structures and layers.

본 명세서 설명된 프로세스들은 또한 고 종횡비 피쳐들, 예를 들면, 관통 실리콘 비아(TSV) 피쳐들에서의 비아들에서 금속 또는 금속 합금 증착에 대해 변경될 수 있음이 이해되어야 한다.It should be understood that the processes described herein may also be varied for metal or metal alloy deposition in high aspect ratio features, eg, vias in through silicon via (TSV) features.

본 애플리케이션에서 금속 증착으로 일반적으로 설명될지라도, 용어 "금속"은 또한 금속 합금들을 고려함이 이해되어야 한다. 이러한 금속들 및 금속 합금들은 시드 층을 형성하거나 피쳐를 완전하게 또는 부분적으로 충진하기 위해 사용될 수 있다. 예시적인 구리 합금들은 구리 망간 및 구리 알루미늄을 포함할 수 있지만, 이에 제한되지 않는다. 비-제한적인 예로서, 합금 조성비는 1차 합금 금속(예를 들면, Cu, Co, Ni, Ag, Au, 등)에 비하면 약 0.5% 내지 약 6% 2차 합금 금속의 범위일 수 있다. Although generally described as metal deposition in the present application, it should be understood that the term "metal" also considers metal alloys. Such metals and metal alloys may be used to form the seed layer or to completely or partially fill the feature. Exemplary copper alloys may include, but are not limited to, copper manganese and copper aluminum. As a non-limiting example, the alloy composition ratio may range from about 0.5% to about 6% secondary alloy metal as compared to the primary alloy metal (eg, Cu, Co, Ni, Ag, Au, etc.).

위에서 설명된 바와 같이, 금속 상호연결들의 종래의 제조는 유전 물질 안으로의 금속의 확산을 방지하기 위한 유전 물질 상의 배리어 층의 적합한 증착을 포함할 수 있다. 적합한 배리어 층들은, 예를 들면, Ta, Ti, TiN, TaN, Mn, 또는 MnN을 포함할 수 있다. 적합한 배리어 증착 방법들은 PVD, ALD, 및 CVD를 포함할 수 있다; 그러나, PVD는 배리어 층 증착에 대한 가장 일반적인 프로세스이다. 배리어 층들은 전형적으로 유전 물질로부터 구리 또는 구리 합금들을 분리하기 위해 사용된다; 그러나, 다른 금속 상호연결들의 경우에, 확산은 문제이지 않을 수 있고 배리어 층은 필요하지 않을 수 있음이 이해되어야 한다.As described above, conventional fabrication of metal interconnects may include suitable deposition of a barrier layer on a dielectric material to prevent diffusion of metal into the dielectric material. Suitable barrier layers may include, for example, Ta, Ti, TiN, TaN, Mn, or MnN. Suitable barrier deposition methods can include PVD, ALD, and CVD; However, PVD is the most common process for barrier layer deposition. Barrier layers are typically used to separate copper or copper alloys from dielectric materials; However, it should be understood that in the case of other metal interconnects, diffusion may not be a problem and a barrier layer may not be necessary.

배리어 층 증착 다음에 선택적인 시드 층 증착이 따를 수 있다. 피쳐에 금속을 증착하는 경우에, 시드 층을 위한 몇몇 옵션들이 있다. 위에서 설명된 바와 같이, 시드 층은 (1) 시드 층(비-제한적인 예로서, PVD 구리 시드 층)일 수 있다. 시드 층은 구리, 코발트, 니켈, 금, 은, 망간, 주석, 알루미늄, 루테늄, 및 이들의 합금들과 같은 금속 층일 수 있다. 시드 층은 또한 (2) 라이너 층 및 시드 층의 적층 막(비-제한적인 예로서, CVD Ru 라이너 층 및 PVD 구리 시드 층) 또는 (3) 2차 시드 층(비-제한적인 예로서, CVD 또는 ALD Ru 2차 시드 층)일 수 있다. 그러나, 이들 예시적인 시드 층들을 증착하는 다른 방법들이 본 발명에 의해 고려되어야함이 이해되어야 한다. Barrier layer deposition may be followed by optional seed layer deposition. In the case of depositing metal on the feature, there are several options for the seed layer. As described above, the seed layer may be (1) a seed layer (a non-limiting example, a PVD copper seed layer). The seed layer can be a metal layer such as copper, cobalt, nickel, gold, silver, manganese, tin, aluminum, ruthenium, and alloys thereof. The seed layer may also be a (2) liner layer and a laminated film of seed layer (non-limiting examples, such as CVD Ru liner layer and PVD copper seed layer) or (3) secondary seed layer (non-limiting example, CVD Or ALD Ru secondary seed layer). However, it should be understood that other methods of depositing these exemplary seed layers should be considered by the present invention.

위에서 설명된 바와 같이, 라이너 층은 불연속 시드 문제들을 완화시키고 시드 층의 접착력을 개선하기 위해 배리어 층과 시드 층 사이에 사용되는 물질이다. 라이너들은 전형적으로 Ru, Pt, Pd 및 Os와 같은 귀금속이지만, 목록은 또한 Co 및 Ni를 포함할 수 있다. 현재, CVD Ru 및 CVD Co는 일반적인 라이너들이다; 그러나 라이너 층들은 또한 PVD 또는 ALD과 같은 다른 증착 기법들을 사용함으로써 형성될 수 있다. 라이너 층의 두께는 다마신 애플리케이션들에 대해서 약 5Å 내지 약 50Å의 범위일 수 있다.As described above, the liner layer is a material used between the barrier layer and the seed layer to mitigate discontinuous seed problems and to improve the adhesion of the seed layer. The liners are typically precious metals such as Ru, Pt, Pd and Os, but the list may also include Co and Ni. Currently, CVD Ru and CVD Co are common liners; However, liner layers can also be formed by using other deposition techniques such as PVD or ALD. The thickness of the liner layer may range from about 5 kPa to about 50 kPa for damascene applications.

또한, 위에서 설명된, 2차 시드 층은, 그것이 전형적으로 Ru, Pt, Pd 및 Os와 같은 귀금속으로부터 형성되지만, 목록은 또한 Co 및 Ni 및 가장 일반적으로 CVD Ru 및 CVD Co를 포함할 수 있다는 점에서, 라이너 층과 유사하다. 차이점은 2차 시드 층이 시드 층으로서 기능하는 반면, 라이너 층은 배리어 층과 시드 층 사이의 중간 층이라는 것이다. 2차 시드 층들은 또한 PVD 또는 ALD과 같은 다른 증착 기법들을 사용함으로써 형성될 수 있다.In addition, the secondary seed layer, described above, is typically formed from precious metals such as Ru, Pt, Pd, and Os, but the list may also include Co and Ni and most commonly CVD Ru and CVD Co. In, similar to the liner layer. The difference is that the secondary seed layer functions as a seed layer, while the liner layer is an intermediate layer between the barrier layer and the seed layer. Secondary seed layers can also be formed by using other deposition techniques such as PVD or ALD.

라이너 또는 2차 시드 침전물은 임의의 표면 산화물들을 제거하고, 2차 시드 또는 라이너 층을 치밀화하며, 침전물의 표면 속성들을 개선하기 위해 형성 가스 환경(예를 들면, 질소에서 3-5% 수소 또는 헬륨에서 3-5% 수소)에서 약 100℃ 내지 약 500℃의 온도로 열적으로 처리되거나 어닐링될 수 있다. 라이너 층 또는 2차 시드 침전물은 게다가 표면 산화를 방지하기 위해 기체 질소(N2 가스) 또는 다른 패시베이션 환경들에 담금으로써 패시베이션될 수 있다. 라이너 또는 2차 시드의 패시베이션은 2013년 1월 22일 등록된 미국 등록특허 제8357599호에 설명된다. The liner or secondary seed precipitate removes any surface oxides, densifies the secondary seed or liner layer, and improves the surface properties of the precipitate to improve the forming gaseous environment (eg, 3-5% hydrogen or helium in nitrogen). In 3-5% hydrogen) at a temperature of about 100 ° C to about 500 ° C. The liner layer or secondary seed precipitate may further be passivated by soaking in gaseous nitrogen (N 2 gas) or other passivation environments to prevent surface oxidation. Passivation of the liner or secondary seed is described in US Pat. No. 8357599, registered January 22, 2013.

시드 층이 증착된 후(PVD 구리 시드 - PVD 구리 시드는 CVD Ru 라이너 또는 CVD Ru 2차 시드를 포함함 -, 또는 다른 증착 금속 또는 금속 합금, 층 조합, 또는 증착 기법의 비-제한적인 예들 중 하나와 같은), 피쳐는 시드 층 다음에 컨포멀 금속 층을 형성할 수 있다. 그러나, 컨포멀 금속 층은 배리어 층 상에 직접, 즉, 시드 층 없이 증착될 수 있음이 또한 이해되어야 한다.After the seed layer is deposited (PVD copper seed-PVD copper seed includes a CVD Ru liner or CVD Ru secondary seed), or one of non-limiting examples of other deposited metals or metal alloys, layer combinations, or deposition techniques. The feature may form a conformal metal layer after the seed layer. However, it should also be understood that the conformal metal layer can be deposited directly on the barrier layer, ie without the seed layer.

본 발명의 일 실시예에서, 컨포멀 층은 ECD 시드 프로세스를 사용하여 증착되고, 그 다음 열적 처리 단계를 포함하는 ECD 시드 "플러스" 증착(또는 ECD 시드 "플러스")으로 지칭되는 프로세스를 사용하여 변경될 수 있다. 본 발명의 다른 실시예들에서, 컨포멀 층은 CVD, ALD 또는 다른 증착 기법들을 사용하여 증착될 수 있고, 그 다음 열적 처리 단계가 이루어질 수 있다. 본 발명의 실시예들에 따르면, 컨포멀 층은 열적 처리 또는 어닐링이 이루어질 때, "유동가능(flowable)" 또는 이동성이 가능하다.In one embodiment of the invention, the conformal layer is deposited using an ECD seed process, and then using a process referred to as ECD seed "plus" deposition (or ECD seed "plus") comprising a thermal treatment step. can be changed. In other embodiments of the invention, the conformal layer may be deposited using CVD, ALD or other deposition techniques, followed by a thermal treatment step. According to embodiments of the present invention, the conformal layer is "flowable" or mobile when thermally treated or annealed.

이러한 실시예에서, ECD 시드 "플러스"는 일반적으로 ECD 금속 시드 증착 플러스 어닐링 단계와 같은 열적 처리 단계로 지칭된다. 본 발명의 일 실시예에서, 열적 처리 단계는 시드 증착의 일부 또는 전부의 리플로우를 초래할 수 있다. ECD 시드 층에서 온도의 증가는 층에서 원자들의 이동성을 돕고, 구조를 충진하기 위한 그들의 능력을 향상시킨다.In this embodiment, the ECD seed “plus” is generally referred to as a thermal treatment step, such as an ECD metal seed deposition plus annealing step. In one embodiment of the invention, the thermal treatment step may result in some or all of the reflow of seed deposition. Increasing the temperature in the ECD seed layer helps the mobility of the atoms in the layer and improves their ability to fill the structure.

종래의 ECD 금속 필(산성 화학적 성질을 사용한)과 대조적으로, ECD 시드 "플러스" 증착은 ECD 시드 증착(기본 화학적 성질을 사용한)과 유사하지만, 열적 처리 단계를 부가한다. 게다가, 단지 시드 층을 증착하는 대신, ECD 시드 "플러스"는 피쳐들을 부분적으로 충진하거나 완전히 충진하도록 수행될 수 있다. ECD 시드 "플러스" 프로세스에 의해, 아래에 더 상세하게 설명된 바와 같이, 작은 피쳐들의 실질적으로 보이드-프리 충진이 달성될 수 있다(도 12의 작은 피쳐들에서 실질적으로 보이드-프리 충진의 이미지 참조).In contrast to conventional ECD metal fills (using acidic chemical properties), ECD seed “plus” deposition is similar to ECD seed deposition (using basic chemical properties), but adds a thermal treatment step. In addition, instead of just depositing a seed layer, an ECD seed “plus” can be performed to partially or completely fill the features. By the ECD seed “plus” process, substantially void-free filling of small features can be achieved, as described in more detail below (see image of substantially void-free filling in the small features of FIG. 12). ).

ECD 시드 "플러스" 증착을 위해 ECD 챔버에서 사용된 화학적 성질은 기본 화학적 성질, 예를 들면, 약 8 내지 약 11, 본 발명의 일 실시예에서, 약 8 내지 약 10, 및 본 명세서의 일 실시예에서, 약 9.3의 범위의 pH에서 Cu(에틸렌디아민)2 를 포함할 수 있다. 그러나, 적절한 유기 첨가제를 사용한 산성 화학적 성질들이 또한 컨포멀 ECD 시드 증착을 달성하기 위해 사용될 수 있음이 이해되어야 한다.The chemical properties used in the ECD chamber for ECD seed “plus” deposition are based on the basic chemical properties, eg, about 8 to about 11, in one embodiment of the invention, about 8 to about 10, and one embodiment of the present disclosure. In an example, Cu (ethylenediamine) 2 may be included at a pH in the range of about 9.3. However, it should be understood that acidic chemical properties with suitable organic additives may also be used to achieve conformal ECD seed deposition.

ECD 시드 증착 후, 소재는 그 다음 회전, 세정, 및 건조(SRD) 프로세스 또는 다른 세정 프로세스들이 이루어질 수 있다. ECD 시드는 그 다음 시드가 리플로우되기에 충분히 따뜻하지만, 소재 또는 소재 상의 부재들이 손상되거나 저하되도록 너무 뜨겁지 않은 온도로 가열된다. 예를 들면, 온도는 피쳐들에서 시드 리플로우를 위해 약 100℃ 내지 약 500℃의 범위일 수 있다. 적절한 열적 처리 또는 어닐링 온도들은 약 100℃ 내지 약 500℃의 범위이고, 약 200℃ 내지 약 400℃의 범위, 적어도 약 250℃ 내지 약 350℃의 온도 범위 내에서 지속된 온도들을 유지할 수 있는 장비들로 성취될 수 있다.After ECD seed deposition, the workpiece may then be rotated, cleaned, and dried (SRD) or other cleaning processes. The ECD seed is then heated to a temperature that is warm enough for the seed to reflow but not too hot so that the material or members on the material are damaged or degraded. For example, the temperature may range from about 100 ° C. to about 500 ° C. for seed reflow in the features. Suitable thermal treatment or annealing temperatures range from about 100 ° C. to about 500 ° C., and are capable of maintaining temperatures that lasted within a temperature range of about 200 ° C. to about 400 ° C., and at least about 250 ° C. to about 350 ° C. Can be achieved.

열적 처리 또는 어닐링 프로세스는 형성 또는 불활성 가스, 순수 수소, 또는 암모니아(NH3)와 같은 환원 가스를 사용하여 수행될 수 있다. 리플로우 동안, 증착의 형상이 변화되므로, 도 7에 도시된 바와 같이, 금속 침전물은 피쳐의 하부에 모일 수 있다. 열적 처리 프로세스 동안 리플로우에 더하여, 금속 침전물은 또한 더 큰 결정들을 성장시키고 막 저항률을 감소시킬 수 있다. 불활성 가스는 가열후 소재를 냉각시키는데 사용될 수 있다.The thermal treatment or annealing process can be carried out using a forming or inert gas, pure hydrogen, or a reducing gas such as ammonia (NH 3). During reflow, as the shape of the deposition changes, as shown in FIG. 7, metal deposits may collect at the bottom of the feature. In addition to reflow during the thermal treatment process, metal precipitates can also grow larger crystals and reduce film resistivity. Inert gas can be used to cool the material after heating.

ECD 시드 "플러스" 증착 및 열적 처리 프로세스가 피쳐를 부분적으로 또는 완전하게 충진하도록 완료된 후, 종래의 산성 화학적 성질은 갭 필 및 캡 증착을 위한 증착 프로세스를 완료하기 위해 사용될 수 있다. 산성 화학적 성질 금속 증착 단계는, 그것이 일반적으로 ECD 시드보다 빠른 프로세스이고, 시간을 절약하고 프로세싱 비용을 감소시키기 때문에, 일반적으로 큰 구조들을 충진시키고, 후속 연마 단계에 필요한 적절한 막 두께를 유지하기 위해 사용된다.After the ECD seed “plus” deposition and thermal treatment process is completed to partially or completely fill the feature, conventional acidic chemical properties can be used to complete the deposition process for gap fill and cap deposition. Acidic chemical metal deposition steps are generally used to fill large structures and to maintain the proper film thickness needed for subsequent polishing steps, since it is generally a faster process than ECD seeds and saves time and reduces processing costs. do.

도 1 및 도 7에 도시된 바와 같이, ECD 시드 증착 및 리플로우 단계들은 ECD 시드로 피쳐의 완전한 충진을 보장하도록 반복될 수 있다. 그 점에 있어서, 본 명세서 설명된 프로세스들은 하나 또는 둘 이상의 ECD 시드 증착, 세정(SRD와 같은), 및 열적 처리 단계 순환들을 포함할 수 있다.As shown in FIGS. 1 and 7, the ECD seed deposition and reflow steps may be repeated to ensure full filling of the feature with the ECD seed. In that regard, the processes described herein can include one or more ECD seed deposition, cleaning (such as SRD), and thermal processing step cycles.

도 1을 참조하면, 리플로우 프로세스(100) 및 리플로우 프로세스에 의해 생성되는 예시적인 피쳐들이 도시된다. 소재(112)는 예시적인 실시예에서 적어도 하나의 피쳐(122)를 포함하는 결정질 실리콘 소재 상의 유전 물질일 수 있다. 예시적인 단계 102에서, 피쳐(122)는 배리어 층(114) 및 시드 층(115)과 선을 그린다(lined). 예시적인 단계 104에서, 소재(112)의 피쳐(122)는 시드 층(115) 상의 ECD 시드 물질(116)의 층을 수용하였다. 예시적인 어닐링 단계(106)에서, 부분 충진 또는 완전 충진을 촉진하기 위해 예시적인 리플로우 단계(108)를 야기하도록 소재는 적합한 온도로 어닐링된다. 어닐링 단계 동안, ECD 시드 물질(116)은 소재(112) 또는 그 안에 포함되는 피쳐들 상에, 만약 있다면, 최소한 유해한 효과를 가지면서, 필(118)을 형성하기 위해 피쳐(122) 안으로 유동한다. 예시적인 실시예에서, ECD 시드 증착 단계(104), 어닐링 단계(106), 및 리플로우 단계(108)는 필(118)의 원하는 특성들을 획득하기 위해 반복될 수 있다. 단계들을 반복하는 수는 구조에 의존할 수 있다. 일단 필(118)이 원하는 치수들에 이르면, 예시적인 캡 단계(110)는 추가적인 소재(112) 프로세싱을 위한 준비에서, 추가적인 물질(120)이 피쳐 위에 증착되는 프로세스를 종료하기 위해 사용될 수 있다.Referring to FIG. 1, the reflow process 100 and exemplary features created by the reflow process are shown. Material 112 may be a dielectric material on a crystalline silicon material that includes at least one feature 122 in an exemplary embodiment. In an exemplary step 102, the feature 122 is lined with the barrier layer 114 and the seed layer 115. In exemplary step 104, feature 122 of material 112 received a layer of ECD seed material 116 on seed layer 115. In the exemplary annealing step 106, the material is annealed to a suitable temperature to cause the exemplary reflow step 108 to promote partial or full filling. During the annealing step, the ECD seed material 116 flows into the feature 122 to form the fill 118, with at least a detrimental effect, if any, on the workpiece 112 or the features contained therein. . In an exemplary embodiment, the ECD seed deposition step 104, annealing step 106, and reflow step 108 may be repeated to obtain the desired properties of the fill 118. The number of repeating steps may depend on the structure. Once the fill 118 reaches the desired dimensions, the exemplary cap step 110 can be used to terminate the process in which additional material 120 is deposited on the feature, in preparation for further material 112 processing.

도 2를 참조하면, 프로세스 흐름 예들이 제공되는데, 여기서, 본 발명의 실시예들은 다른 소재 표면 증착 프로세스들과 함께 그리고 통합하여 사용될 수 있다. 이전에 개발된 프로세스가 먼저 설명될 것이다. 첫 번째, TSV 프로세스는 배리어 층, 시드 층, 및 종래의 ECD 필의 증착을 포함한다. 두 번째, ECD 시드(또한 SLE로 알려진) 프로세스는 배리어 층, 시드 층, ECD 시드 층, 및 종래의 ECD 필의 증착을 포함한다. 세 번째, 라이너를 갖는 ECD 시드(SLE) 프로세스는 배리어 층, 라이너 층, 시드 층, ECD 시드 층, 및 종래의 ECD 필의 증착을 포함한다. 네 번째, 2차 시드를 갖는 ECD 시드(SLE) 프로세스는 배리어 층, 2차 시드 층, ECD 시드 층, 및 종래의 ECD 필의 증착을 포함한다. 다섯 번째, 2차 시드 및 플래시를 갖는 ECD 시드(SLE) 프로세스는 배리어 층, 2차 시드 층, 플래시 층, ECD 시드 층, 및 종래의 ECD 필의 증착을 포함한다. 여섯 번째, ECD 시드(DOB) 프로세스는 배리어 층, ECD 시드 층, 및 종래의 ECD 필의 증착을 포함한다. 이는 2차 시드, 라이너, 또는 시드 층의 증착이 없기 때문에 DOB 프로세스이다; 더 정확히 말하면, ECD 시드 층은 도금 가능한(platable) 배리어 층 상에 직접 증착된다. Referring to FIG. 2, process flow examples are provided wherein embodiments of the present invention can be used in conjunction with and in conjunction with other material surface deposition processes. The previously developed process will be described first. First, the TSV process involves the deposition of a barrier layer, seed layer, and conventional ECD fill. Second, the ECD seed (also known as SLE) process includes the deposition of a barrier layer, seed layer, ECD seed layer, and conventional ECD fill. Third, an ECD seed (SLE) process with a liner includes deposition of a barrier layer, liner layer, seed layer, ECD seed layer, and conventional ECD fill. Fourth, an ECD seed (SLE) process with a secondary seed includes deposition of a barrier layer, a secondary seed layer, an ECD seed layer, and a conventional ECD fill. Fifth, an ECD seed (SLE) process with secondary seed and flash includes deposition of a barrier layer, secondary seed layer, flash layer, ECD seed layer, and conventional ECD fill. Sixth, an ECD seed (DOB) process includes the deposition of a barrier layer, an ECD seed layer, and a conventional ECD fill. This is a DOB process because there is no deposition of a secondary seed, liner, or seed layer; More precisely, the ECD seed layer is deposited directly on the plateable barrier layer.

여전히 도 2를 참조하면, 본 발명의 실시예들에 따른 프로세스들이 이제 설명될 것이다. 일곱 번째, ECD 시드 플러스(DOB) 프로세스는 배리어 층, ECD 시드 "플러스" 침전물, 및 종래의 ECD 필 및/또는 캡의 증착을 포함한다. 위의 여섯 번째 예와 같이, 이는 또한 2차 시드, 라이너, 또는 시드 층의 증착이 없기 때문에 DOB 프로세스이다; 더 정확히 말하면, ECD 시드 층은 도금 가능한 배리어 층 상에 직접 증착된다. 여덟 번째, ECD 시드 플러스 프로세스는 배리어 층, 2차 시드 층, ECD 시드 "플러스" 침전물, 및 종래의 ECD 필 및/또는 캡의 증착을 포함한다. 아홉 번째, ECD 없는 ECD 시드 플러스 프로세스는 배리어 층, 2차 시드 층, 및 ECD 시드 "플러스" 침전물의 증착을 포함한다. 열 번째, 2차 시드 없는 ECD 시드 플러스 프로세스는 배리어 층, 시드 층, ECD 시드 "플러스" 침전물, 및 종래의 ECD 필 및/또는 캡의 증착을 포함한다. 열한 번째, 라이너 및 시드를 갖는 ECD 시드 플러스 프로세스는 배리어 층, 라이너 층, 시드 층, ECD 시드 "플러스" 침전물, 및 종래의 ECD 필 및/또는 캡의 증착을 포함한다.Still referring to FIG. 2, processes in accordance with embodiments of the present invention will now be described. Seventh, an ECD seed plus (DOB) process includes the deposition of a barrier layer, an ECD seed “plus” precipitate, and a conventional ECD fill and / or cap. As in the sixth example above, this is also a DOB process because there is no deposition of a secondary seed, liner, or seed layer; More precisely, the ECD seed layer is deposited directly on the plateable barrier layer. Eighth, the ECD seed plus process includes the deposition of a barrier layer, a secondary seed layer, an ECD seed “plus” precipitate, and a conventional ECD fill and / or cap. Ninth, an ECD seed plus process without ECD includes the deposition of a barrier layer, a secondary seed layer, and an ECD seed “plus” precipitate. The tenth, secondary seedless ECD seed plus process includes the deposition of a barrier layer, seed layer, ECD seed “plus” precipitate, and conventional ECD fill and / or cap. Eleventh, an ECD seed plus process with liner and seed includes deposition of a barrier layer, liner layer, seed layer, ECD seed “plus” precipitate, and conventional ECD fill and / or cap.

도 7을 참조하면, 본 발명의 실시예들에 따른 다른 예시적인 프로세스가 제공된다. 첫 번째 단계에서, 배리어 층 및 2차 시드 층을 갖는 소재는 임의의 표면 산화물을 제거하고, 침전물을 치밀화하며, 침전물의 표면 속성들을 개선하기 위해, ECD 시드 단계 이전에 열적으로 처리되거나 어닐링된다. 도 7에 도시된 시드 층은 2차 시드 층이지만, 그것은 또한 시드 층 또는 라이너 층 및 시드 층의 적층 막일 수 있음이 이해되어야 한다. 적합한 열적 처리 또는 어닐링 조건들은 가능하면 형성 가스 또는 순수 수소에서 약 일(1) 내지 약 십(10)분 동안 약 200℃ 내지 약 400℃의 온도들을 포함할 수 있다. 위에서 언급된 바와 같이, 소재는 대안적으로 N2, 아르곤(Ar) 또는 헬륨(He)과 같은 불활성 가스에서 열적으로 처리될 수 있다. 암모니아(NH3)와 같은 환원 가스가 또한 사용될 수 있다. Referring to FIG. 7, another exemplary process in accordance with embodiments of the present invention is provided. In the first step, the material having the barrier layer and the secondary seed layer is thermally treated or annealed before the ECD seed step to remove any surface oxides, densify the precipitate, and improve the surface properties of the precipitate. Although the seed layer shown in FIG. 7 is a secondary seed layer, it should be understood that it may also be a seed layer or a lamination film of a liner layer and a seed layer. Suitable thermal treatment or annealing conditions may possibly include temperatures of about 200 ° C. to about 400 ° C. for about one (1) to about ten (10) minutes in the forming gas or pure hydrogen. As mentioned above, the material may alternatively be thermally treated in an inert gas such as N 2, argon (Ar) or helium (He). Reducing gases such as ammonia (NH 3) may also be used.

두 번째 단계에서, 소재는 ECD 시드 층의 컨포멀 증착을 위한 증착 챔버로 이송된다. 증착된 막의 두께는 금속 침전물의 피쳐 치수 및 원하는 속성들에 따라 변경된다.In the second step, the material is transferred to a deposition chamber for conformal deposition of the ECD seed layer. The thickness of the deposited film is changed depending on the feature dimensions of the metal precipitate and the desired properties.

세 번째 단계에서, 소재는 소재를 세정하기 위해 회전되고, 탈이온(DI) 수로 세정되며, 건조된다.In a third step, the workpiece is rotated to clean the workpiece, washed with deionized (DI) water and dried.

네 번째 단계에서, 소재는 금속을 피쳐 안으로 리플로우하기 위해 200℃ 내지 400℃의 범위의 온도로 열적으로 처리되거나 어닐링된다. In a fourth step, the workpiece is thermally treated or annealed to a temperature in the range of 200 ° C. to 400 ° C. to reflow the metal into the feature.

다섯 번째 단계에서, 소재는 소재 상의 피쳐의 원하는 필 프로파일이 획득될 때까지, 2, 3 및 4 단계들의 순차적인 재처리를 겪을 수 있다. In a fifth step, the workpiece may undergo sequential reprocessing of steps 2, 3 and 4 until the desired fill profile of the feature on the workpiece is obtained.

여섯 번째 단계에서, 소재는 원하는 두께를 달성하기 위해 종래의 ECD 산성 화학적 성질 증착이 이루어진다. 소재는 그 다음 후속 프로세싱을 위해 준비되는데, 이는 추가적인 열적 처리, 화학적 기계적 연마, 및 다른 프로세스들을 포함할 수 있다.In a sixth step, the material is subjected to conventional ECD acidic chemical vapor deposition to achieve the desired thickness. The material is then ready for subsequent processing, which may include additional thermal processing, chemical mechanical polishing, and other processes.

프로세스의 대안적인 실시예들은 본 명세서에서 이미 설명된 단계들의 변형예들을 포함할 수 있고, 이들 단계들, 조합들 및 치환들은 추가적으로 다음의 추가적인 단계들에 통합될 수 있다. 컨포멀 "시드" 증착은 억제제들, 촉진제들, 및/또는 레벨러들과 같은 유기 첨가제들에 의해 또는 이들 없이 기본 용액 또는 산용액, 예를 들면, 약 4 내지 약 10, 약 3 내지 약 10, 또는 약 2 내지 약 11의 pH 범위에서 수행될 수 있음이 본 발명에서 고려된다. 리플로우는 복수의 증착, 세정(예를 들면, SRD), 및 열적 처리 또는 어닐링 단계들을 사용하여 수행될 수 있거나, 적합한 온도에서 열적 처리 또는 어닐링이 뒤에 따르는 단일 단계에서 실행될 수 있다.Alternative embodiments of the process may include variations of the steps already described herein, and these steps, combinations and substitutions may additionally be incorporated into the following additional steps. Conformal “seed” deposition may be performed with or without organic additives such as inhibitors, promoters, and / or levelers, for example, from about 4 to about 10, from about 3 to about 10, Or in the pH range of about 2 to about 11 is contemplated herein. Reflow may be performed using a plurality of deposition, cleaning (eg, SRD), and thermal treatment or annealing steps, or may be performed in a single step followed by thermal treatment or annealing at a suitable temperature.

ECD 시드 "플러스" 증착은 열적 처리 또는 어닐링 및 리플로우 단계들이 실질적으로 보이드-프리 시드 증착을 제공하기 때문에, 작은 피처들의 개발에 중요하다. 아래에 더 상세하게 설명된 바와 같이, 피쳐들에서 보이드 형성은 저항값을 증가시키고(디바이스의 전기적 성능을 둔화시킴) 상호연결의 신뢰성을 악화시킨다.ECD seed “plus” deposition is important for the development of small features, as the thermal treatment or annealing and reflow steps provide substantially void-free seed deposition. As described in more detail below, void formation in the features increases the resistance value (slows the electrical performance of the device) and degrades the reliability of the interconnect.

다른 장점들은 본 명세서에서 설명된 프로세스들을 사용함으로써 실현된다. 그 점에 있어서, Applied Materials Inc.에 의해 제조된 단일 툴, 예를 들면, Raider® 전기화학적 증착, 세정(예를 들면, SRD), 및 열적 처리 또는 어닐링 툴은 ECD 시드 증착 단계(또는 반복되면 단계들), 세정 단계(또는 반복되면 단계들), 열적 처리 단계(또는 반복되면 단계들), 및 마지막 ECD 단계를 위해 사용될 수 있다. 게다가, 결과물들은 본 명세서에서 설명된 프로세스들을 사용하여 작은 피쳐들에 대한 실질적으로 보이드-프리 갭 필을 나타내고, 더 낮은 저항값 및 저항성-용량성(RC) 지연 값들을 초래한다. 게다가, 본 명세서에서 설명된 프로세스들은 대략 약 30㎚ 미만의 작은 피쳐를 충진하기 위한 능력을 제공하는 한편, 필은 종래의 프로세스들을 사용하여 달성될 수 없다. ECD 시드 "플러스" 기술은 또한 30㎚ 보다 큰 피쳐들에서 유리하다.Other advantages are realized by using the processes described herein. In that regard, a single tool made by Applied Materials Inc., such as Raider ® electrochemical deposition, cleaning (eg SRD), and thermal treatment or annealing tools, may Steps), a cleaning step (or steps if repeated), a thermal treatment step (or steps if repeated), and a final ECD step. In addition, the results show substantially void-free gap fill for small features using the processes described herein, resulting in lower resistance values and resistive-capacitive (RC) delay values. In addition, the processes described herein provide the ability to fill small features of less than approximately 30 nm, while the fill cannot be achieved using conventional processes. ECD seed “plus” technology is also advantageous in features larger than 30 nm.

위에서 언급된 바와 같이, ECD 시드의 하나 또는 둘 이상의 층들이 적용될 수 있고, 그 다음 더 깊거나 고 종횡비 피쳐들을 충진하기 위해 상승된 온도로 노출될 수 있다. 도 8을 참조하면, 약 30㎚의 피쳐 직경들을 갖는 다마신 피쳐들에서의 증착을 위한 2개의 종래의 ECD 시드 프로세스(어닐링 단계 없음)[웨이퍼 1 및 웨이퍼 7]에 비하여, 2개의 예시적인 ECD 시드 플러스 프로세스(어닐링 단계들을 포함)가 제공된다[웨이퍼 4 및 웨이퍼 5]. 도 9 내지 도 11을 참조하면, 결과물들은 다마신 피쳐들에서 ECD 시드의 증분의 증착을 나타내며, 어닐링 단계 다음에 따르는 일부 또는 모든 증착 단계들에 의해, ECD 시드의 단일 단계(즉, 어닐링 단계 없이)에 비하여 감소된 저항값 및 저항성-용량성(RC) 지연 값들을 초래한다.As mentioned above, one or more layers of the ECD seed may be applied and then exposed to elevated temperatures to fill deeper or higher aspect ratio features. Referring to FIG. 8, two exemplary ECDs as compared to two conventional ECD seed processes (no annealing step) [wafer 1 and wafer 7] for deposition on damascene features having feature diameters of about 30 nm. A seed plus process (including annealing steps) is provided (wafer 4 and wafer 5). 9-11, the results show an incremental deposition of the ECD seed in the damascene features, and by some or all deposition steps following the annealing step, a single step of the ECD seed (ie, without an annealing step). ) Results in reduced resistance value and resistive-capacitive (RC) delay values.

웨이퍼들 1, 4, 5, 및 7의 모두는 다음의 초기 프로세스 조건들을 포함한다 : 10Å ALD TaN의 배리어 층이 증착되었고, 30Å CVD Ru의 시드 층(2차 시드)이 뒤따랐으며, 그 다음 소재들은 10분의 질소 패시베이션으로 300℃에서 어닐링이 이루어졌다. All of the wafers 1, 4, 5, and 7 included the following initial process conditions: a barrier layer of 10 μs ALD TaN was deposited, followed by a seed layer (secondary seed) of 30 μs CVD Ru, followed by The materials were annealed at 300 ° C. with 10 minutes of nitrogen passivation.

웨이퍼들 1 및 7은 그 다음 ECD 구리 시드의 단일 단계로 2.1 amp-min 및 0.5 amp-min으로 각각 도금되었고, 그 다음 종래의 산성 ECD 구리 증착 프로세스를 사용하여 필 및 캡으로 마무리되었다. 그 결과로 생긴 소재들은 두꺼운 ECD 구리 시드(웨이퍼 1) 및 얇은 ECD 구리 시드(웨이퍼 7)를 생성했다. Wafers 1 and 7 were then plated at 2.1 amp-min and 0.5 amp-min, respectively, in a single step of ECD copper seed and then finished with fill and cap using conventional acidic ECD copper deposition processes. The resulting materials produced thick ECD copper seeds (wafer 1) and thin ECD copper seeds (wafer 7).

웨이퍼들 4 및 5는 ECD 시드 "플러스" 조건들을 이루었다. 웨이퍼 4는 각각 0.7 amp-min에서 처음 2단계들의 각각 다음에 300℃ 어닐링 및 제 3 단계 후에 어닐링이 없는 3개의 ECD 구리 시드 단계를 포함했고, 그 다음 종래의 산성 ECD 구리 증착 프로세스를 사용하여 필 및 캡으로 마무리했다. 대략 30㎚의 피쳐 크기를 갖는 웨이퍼 4와 관련된 현미경 이미지가 도 12에 제공된다. 3번째 단계 후에 어닐링이 없지만, 마지막 어닐링 단계는 또한 본 발명의 범위 내임이 이해되어야 한다.Wafers 4 and 5 met ECD seed “plus” conditions. Wafer 4 included three ECD copper seed steps each after the first two steps at 0.7 amp-min followed by 300 ° C. annealing and no annealing after the third step, followed by filling using a conventional acidic ECD copper deposition process. And finished with a cap. A microscope image associated with wafer 4 having a feature size of approximately 30 nm is provided in FIG. 12. There is no annealing after the third step, but it should be understood that the last annealing step is also within the scope of the present invention.

웨이퍼 5는 각각 0.5amp-min에서 처음 3개의 단계들 후에 300℃ 어닐링 및 4번째 단계 후에 어닐링이 없는 4개의 ECD 구리 시드 단계들을 포함했고, 그 다음 종래의 산성 ECD 구리 증착 프로세스를 사용하여 필 및 캡으로 마무리했다. 웨이퍼 4와 유사하게, 마지막 어닐링 단계는 또한 본 발명의 범위 내임이 이해되어야 한다.Wafer 5 included four ECD copper seed steps with 300 ° C. annealing after the first three steps at 0.5 amp-min and no annealing after the fourth step, followed by filling and using a conventional acidic ECD copper deposition process. Finished with a cap. Similar to wafer 4, it should be understood that the final annealing step is also within the scope of the present invention.

이제 도 9 내지 도 11을 참조하면, 웨이퍼들 1, 4, 5, 및 7에 대한 비교에 의한 저항값 및 RC 지연 데이터가 제공된다. 도 9 내지 도 11에서 알 수 있는 바와 같이, 본 명세서에서 설명된 방법들에 따른 ECD 시드 "플러스"를 사용하여 형성된 소재들(웨이퍼들 4 및 5)은 이전에 개발된 기법들을 사용하여 형성된 소재들(웨이퍼들 1 및 7)에 비하여 저항값 및 저항성/용량성(RC) 지연이 상당히 감소되었다.Referring now to FIGS. 9-11, resistance values and RC delay data by comparison for wafers 1, 4, 5, and 7 are provided. As can be seen in FIGS. 9-11, materials formed using ECD seed “plus” according to the methods described herein (wafers 4 and 5) are formed using previously developed techniques. Resistance and resistive / capacitive (RC) delay are significantly reduced compared to the (swafers 1 and 7).

도 9 및 도 10을 참조하면, 본 발명의 실시예들에 따라 형성된 소재들은 ECD 시드를 사용하지만 ECD 시드 플러스 어닐링 순환이 없이 형성된 소재들에 비하여 0 내지 약 40%, 0보다 크고 30%까지, 0보다 크고 20%까지, 약 10% 내지 약 20%, 및 약 10% 내지 약 15%의 범위로 저항값 감소를 달성한다.9 and 10, materials formed according to embodiments of the present invention use ECD seeds, but 0 to about 40%, greater than 0 and up to 30%, compared to materials formed without ECD seed plus annealing cycles. A reduction in resistance is achieved in the range of greater than zero and up to 20%, from about 10% to about 20%, and from about 10% to about 15%.

도 11을 참조하면, 본 발명의 실시예들에 따라 형성된 소재들은 ECD 시드를 사용하지만 ECD 시드 플러스 어닐링 순환이 없이 형성된 소재들에 비하여 RC 지연 값 감소를 달성한다. 더 작은 RC 지연은 피쳐에서 저 K 금속간 유전체에 대하여 더 작은 손상 또는 손상 없음을 초래할 수 있다. Referring to FIG. 11, materials formed in accordance with embodiments of the present invention achieve an RC delay value reduction compared to materials formed using ECD seeds but without ECD seed plus annealing cycles. Smaller RC delays can result in less or no damage to the low K intermetallic dielectric in the feature.

예시적인 실시예들이 도시 및 설명되었지만, 다양한 변화들은 본 발명의 사상 및 범위를 벗어나지 않고 그 안에 이루어질 수 있음이 이해될 것이다. While illustrative embodiments have been shown and described, it will be understood that various changes may be made therein without departing from the spirit and scope of the invention.

독점적 소유권 및 특권이 청구되는 본 발명의 실시예들은 다음과 같이 정의된다 :Embodiments of the present invention for which exclusive ownership and privileges are claimed are defined as follows:

Claims (20)

소재(workpiece) 상에서 피쳐(feature)를 적어도 부분적으로 충진(filling)하기 위한 방법으로서,
(a) 피쳐를 포함하는 소재를 획득하는 단계;
(b) 상기 피쳐에서 제 1 컨포멀(conformal) 전도성 층을 증착하는 단계; 및
(c) 상기 피쳐에서 상기 제 1 컨포멀 전도성 층을 리플로우(reflow)하도록 상기 소재를 열적으로 처리하는 단계를 포함하는,
소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법.A method for at least partially filling a feature on a workpiece, the method comprising:
(a) obtaining a material comprising the feature;
(b) depositing a first conformal conductive layer in the feature; And
(c) thermally treating the material to reflow the first conformal conductive layer in the feature;
A method for at least partially filling a feature on a workpiece. 제 1 항에 있어서,
상기 소재를 열적으로 처리하는 단계는 상기 피쳐 필(fill)에서 보이드들(voids)을 감소시키는,
소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법.The method of claim 1,
Thermally processing the material reduces voids in the feature fill,
A method for at least partially filling a feature on a workpiece. 제 1 항에 있어서,
상기 제 1 컨포멀 전도성 층이 증착되기 전에 상기 피쳐에서 배리어 층을 증착하는 단계를 더 포함하는,
소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법.The method of claim 1,
Further comprising depositing a barrier layer in the feature before the first conformal conductive layer is deposited;
A method for at least partially filling a feature on a workpiece. 제 1 항에 있어서,
상기 제 1 컨포멀 전도성 층이 증착되기 전에 상기 피쳐에 전도성 시드 층을 증착하는 단계를 더 포함하는,
소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법.The method of claim 1,
Further comprising depositing a conductive seed layer on the feature before the first conformal conductive layer is deposited;
A method for at least partially filling a feature on a workpiece. 제 4 항에 있어서,
상기 시드 층을 위한 금속은 구리, 코발트, 니켈, 금, 은, 망간, 주석, 알루미늄, 루테늄, 및 이들의 합금들로 구성된 그룹에서 선택된,
소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법.5. The method of claim 4,
The metal for the seed layer is selected from the group consisting of copper, cobalt, nickel, gold, silver, manganese, tin, aluminum, ruthenium, and alloys thereof,
A method for at least partially filling a feature on a workpiece. 제 1 항에 있어서,
상기 제 1 컨포멀 전도성 층을 위한 금속은 구리, 코발트, 니켈, 금, 은, 망간, 주석, 알루미늄, 및 이들의 합금들로 구성된 그룹에서 선택된,
소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법.The method of claim 1,
The metal for the first conformal conductive layer is selected from the group consisting of copper, cobalt, nickel, gold, silver, manganese, tin, aluminum, and alloys thereof,
A method for at least partially filling a feature on a workpiece. 제 1 항에 있어서,
상기 제 1 컨포멀 전도성 층은 전기 화학적으로, 화학 기상 증착에 의해서, 또는 원자층 증착에 의해서 증착되는,
소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법.The method of claim 1,
Wherein the first conformal conductive layer is deposited electrochemically, by chemical vapor deposition, or by atomic layer deposition,
A method for at least partially filling a feature on a workpiece. 제 1 항에 있어서,
상기 제 1 컨포멀 전도성 층 다음에 제 2 컨포멀 전도성 층을 증착하는 단계 및 상기 제 2 컨포멀 전도성 층을 리플로우하도록 상기 소재를 열적으로 처리하는 단계를 더 포함하는,
소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법.The method of claim 1,
Depositing a second conformal conductive layer after the first conformal conductive layer and thermally treating the material to reflow the second conformal conductive layer;
A method for at least partially filling a feature on a workpiece. 제 8 항에 있어서,
상기 제 2 컨포멀 전도성 층 다음에 제 3 컨포멀 전도성 층을 증착하는 단계 및 상기 제 3 컨포멀 전도성 층을 리플로우하도록 상기 소재를 열적으로 처리하는 단계를 더 포함하는,
소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법.The method of claim 8,
Depositing a third conformal conductive layer after the second conformal conductive layer and thermally treating the material to reflow the third conformal conductive layer,
A method for at least partially filling a feature on a workpiece. 제 4 항에 있어서,
상기 시드 층은 시드, 2차 시드(secondary seed), 및 시드 및 라이너(liner)의 적층 막(stack film)으로 구성된 그룹에서 선택된,
소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법.5. The method of claim 4,
The seed layer is selected from the group consisting of a seed, a secondary seed, and a stack film of seed and liner,
A method for at least partially filling a feature on a workpiece. 제 1 항에 있어서,
상기 리플로우된 제 1 컨포멀 전도성 층은 상기 피쳐를 부분적으로 또는 완전하게 충진하는,
소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법.The method of claim 1,
Wherein the reflowed first conformal conductive layer partially or completely fills the feature,
A method for at least partially filling a feature on a workpiece. 제 1 항에 있어서,
상기 제 1 컨포멀 전도성 층은 구리 에틸렌디아민(ethylenediamine), 시트레이트(citrate), 타트레이트(tartrate), 및 우레아(urea)로 구성된 그룹에서 선택된 적어도 하나의 구리 착체(complex)를 포함하는 화학적 성질(chemistry)을 사용하여 증착되는,
소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법.The method of claim 1,
The first conformal conductive layer comprises at least one copper complex selected from the group consisting of copper ethylenediamine, citrate, tartrate, and urea deposited using chemistry,
A method for at least partially filling a feature on a workpiece. 제 1 항에 있어서,
상기 리플로우된 제 1 컨포멀 전도성 층 상에 캡 층을 증착하는 단계를 더 포함하는,
소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법.The method of claim 1,
Further comprising depositing a cap layer on the reflowed first conformal conductive layer;
A method for at least partially filling a feature on a workpiece. 제 13 항에 있어서,
상기 캡 층은 산성 화학적 성질로 증착되는,
소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법.The method of claim 13,
The cap layer is deposited with an acidic chemical nature,
A method for at least partially filling a feature on a workpiece. 제 1 항에 있어서,
상기 열적 처리 온도는 약 100℃ 내지 약 500℃의 범위, 약 200℃ 내지 약 400℃의 범위, 및 약 250℃ 내지 약 350℃의 범위로 구성된 그룹에서 선택된,
소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법.The method of claim 1,
The thermal treatment temperature is selected from the group consisting of about 100 ° C. to about 500 ° C., about 200 ° C. to about 400 ° C., and about 250 ° C. to about 350 ° C.,
A method for at least partially filling a feature on a workpiece. 제 1 항에 있어서,
피쳐 직경은 30㎚ 미만, 약 5 내지 30㎚ 미만, 약 10 내지 30㎚ 미만, 약 15 내지 약 20㎚, 약 20 내지 30㎚ 미만, 20㎚ 미만, 10㎚ 미만, 및 약 5 내지 약 10㎚으로 이루어진 그룹에서 선택된,
소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법.The method of claim 1,
Feature diameters are less than 30 nm, less than about 5 to 30 nm, less than about 10 to 30 nm, about 15 to about 20 nm, less than about 20 to 30 nm, less than 20 nm, less than 10 nm, and about 5 to about 10 nm. Selected from the group consisting of:
A method for at least partially filling a feature on a workpiece. 제 1 항에 있어서,
상기 열적으로 처리된 소재는, 상기 소재를 열적으로 처리하는 단계없이 형성된 소재와 비교하여, 0보다 크고 약 40%까지, 0보다 크고 30%까지, 0보다 크고 20%까지, 약 10% 내지 약 20%, 및 약 10% 내지 약 15%의 범위에서 이루어진 그룹으로부터 선택된 저항값 감소를 갖는,
소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법.The method of claim 1,
The thermally treated material is greater than 0 and up to about 40%, greater than 0 and up to 30%, greater than 0 and up to 20%, from about 10% to about 0, compared to a material formed without thermally treating the material. Having a resistance value decrease selected from the group consisting of 20% and about 10% to about 15%,
A method for at least partially filling a feature on a workpiece. 제 3 항에 있어서,
상기 제 1 컨포멀 전도성 층은 상기 배리어 층 상에 직접 증착되는,
소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법.The method of claim 3, wherein
Wherein the first conformal conductive layer is deposited directly on the barrier layer
A method for at least partially filling a feature on a workpiece. 소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법으로서,
(a) 피쳐를 포함하는 소재를 획득하는 단계;
(b) 상기 피쳐에서 배리어 층을 증착하는 단계;
(c) 상기 배리어 층 다음에 상기 피쳐에서 제 1 전도성 층을 증착하는 단계 - 상기 제 1 전도성 층은 시드 층임 -;
(d) 상기 제 1 전도성 층 다음에 상기 피쳐에서 제 2 전도성 층을 증착하는 단계 - 상기 제 2 전도성 층은 형성추종 전도성 층임 -; 및
(e) 상기 피쳐에서 상기 제 2 전도성 층을 리플로우하도록 상기 소재를 어닐링하는 단계를 포함하는,
소재 상에서 피쳐를 적어도 부분적으로 충진하기 위한 방법.A method for at least partially filling a feature on a workpiece,
(a) obtaining a material comprising the feature;
(b) depositing a barrier layer on the feature;
(c) depositing a first conductive layer in the feature after the barrier layer, wherein the first conductive layer is a seed layer;
(d) depositing a second conductive layer in the feature after the first conductive layer, the second conductive layer being a formation following conductive layer; And
(e) annealing the material to reflow the second conductive layer in the feature,
A method for at least partially filling a feature on a workpiece. 소재로서,
(a) 30㎚ 미만의 크기를 갖는 적어도 하나의 피쳐; 및
(b) 상기 피쳐에 배치된 실질적으로 보이드-프리 전도성 층을 포함하는,
소재.As the material,
(a) at least one feature having a size of less than 30 nm; And
(b) a substantially void-free conductive layer disposed on the feature,
Material.
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