KR20130107330A

KR20130107330A - 바이폴라 스핀-전달 스위칭

Info

Publication number: KR20130107330A
Application number: KR1020137015305A
Authority: KR
Inventors: 앤드류 켄트; 다니엘 베도; 후안롱 리우
Original assignee: 뉴욕 유니버시티
Priority date: 2010-11-17
Filing date: 2011-11-16
Publication date: 2013-10-01
Also published as: KR101559216B1; EP2641247A2; EP2641247B1; CN103299370A; JP5847190B2; JP2014502423A; EP2641247A4; WO2012068309A3; WO2012068309A2; CN103299370B

Abstract

직교 스핀-전달 자성 랜덤 액세스 메모리(OST-MRAM)이 자유 층에 수직으로 자화된 스핀-분극 층을 이용하여, 큰 스핀-전달 토크와 초고속 에너지 효율 스위칭을 얻을 수 있다. 평면내 자화된 자유 층과 합성 반강자성 기준 층으로 구성된 수직 자화된 스핀-분극 층과 자성 터널 접합부를 포함하는 OST-MRAM 소자는 종래 기술의 소자에 비해 개선된 성능을 보인다. 상기 스위칭은 세차적 반전 메커니즘과 일치하는 양극성과 음극성 모두에 대해 발생하는 바이폴라이고, 450fJ 미만의 에너지를 필요로 하며, 500 ps 지속시간의 0.7V 진폭 펄스를 갖는 실온에서 신뢰할만하게 관찰될 수 있다.

Description

바이폴라 스핀-전달 스위칭{BIPOLAR SPIN-TRANSFER SWITCHING}

관련 특허 출원의 상호 참조

이 출원은 2010년 11월 17일자로 출원된 미국 가특허 출원 번호 61/414,724으로부터 우선권을 주장하고, 2003년 08월 19일자 미국 특허 출원 번호 10/643,762(2005년 12월 27일자 미국 특허 번호 6,980,469로 등록됨)의 계속 출원인 2005년 10월 13일에 출원된 미국 특허 출원 11/250,791(2006년 11월 14일자로 특허 결정되고 2007년 01월 30일자 미국 특허 번호 7,170,778로 등록됨)의 일부 계속 출원인 2006년 08월 1일에 출원된 미국 특허 출원 11/498,303의 일부 계속 출원인 2007년 10월 31일에 출원된 11/932,745의 일부 계속 출원인 2009년 06월 24일에 출원된 미국 가특허 출원 12/490,588의 분할 출원인 2011년 03월 04일에 출원된 미국 출원 13/041,104의 일부 계속 출원이며, 상기 출원들은 본원에서 참조로서 포함된다.

발명의 기술 분야

본 발명은 일반적으로 자성 소자(magnetic device), 가령, 메모리 및 정보 프로세싱을 위해 사용되는 자성 소자에 관한 것이다. 더 구체적으로, 본 발명은 바이폴라 스핀-전달 스위칭을 제공하는 스핀-전달 토크 자기 랜덤 액세스 메모리(STT-MRAN)를 기재한다.

스핀-분극된(spin-polarized) 전자의 흐름을 이용하는 자성 소자가 자기 메모리 및 정보 처리 적용예에서 관심의 대상이다. 이러한 소자는 일반적으로 비-자성 물질, 가령, 금속 또는 절연체에 의해 분리되어 있는 적어도 2개의 강자성 전극(ferromagnetic electrode)을 포함한다. 전극의 두께는 1nm 내지 50nm인 것이 일반적이다. 비-자성 물질이 금속인 경우, 이러한 유형의 소자는 거대 자기저항(giant magnetoresistance) 또는 스핀-밸브 소자(spin-valve device)라고 알려져 있다. 상기 소자의 저항은 자성 전극의 상대적 자화 배향(magnetization orientation)에 따라, 가령, 자화가 평행하게 배향되는지 또는 역-평행(anti-parallel)(즉, 자화가 평행한 선 상에 놓이지만 반대 방향을 가리키는 것)하게 배향되는지에 따라 달라진다. 일반적으로 한 전극은 자신의 자화를 고정(pin)되게 한다, 즉, 다른 하나의 전극(50)보다 높은 보자력(coercivity)을 갖고 자신의 자화의 배향을 변경하기 위해서는 더 큰 자기장 또는 스핀-분극된 전류를 필요로 한다. 두 번째 층은 자유 전극으로 알려져 있고, 상기 층의 자화 방향은 앞서 언급된 전극에 대해 변경될 수 있다. 이 두 번째 층의 배향으로 정보가 저장될 수 있다. 예를 들어, 층의 역-평행 정렬에 의해 "1" 또는 "0"이 표현되고, 평행 정렬에 의해 "0" 또는 "1"이 표현될 수 있다. 소자 저항은 이들 두 상태에 대해 서로 다를 것이며, 따라서 소자 저항이 사용되어 "1"을 "0"으로부터 구별할 수 있다. 이러한 소자의 중요한 특징은 전원이 끊길 때에도 상기 소자는, 자성 하드 드라이브처럼, 수 십 나노미터로 정보를 유지하기 때문에 상기 소자가 비-휘발성 메모리라는 것이다. 자석 전극의 측방향 크기는 미크론 단위 이하(sub-micron)일 수 있으며, 자화 방향은 열 변동에 비해 여전히 안정할 수 있다.

종래의 자성 랜덤 액세스 메모리(MRAM) 설계에서, 자유 전극의 자화 방향을 스위칭하기 위해 자기장이 사용된다. 자성 전극 근방에서 이들 자기장은 전류 전달 전선을 이용해 생성된다. 메모리 소자는 MRAM 셀의 치밀한 어레이로 구성되기 때문에 상기 전선의 단면적은 작아야 한다. 전선으로부터의 자기장은 장거리 자기장을 생성하기 때문에(자기장은 전선의 중심으로부터의 거리의 역으로서만 감소(decay)), 어레이의 요소들 간에 혼선(cross-talk)이 존재할 것이며, 한 소자는 다른 하나의 소자로부터의 자기장을 겪을 것이다. 이 혼선은 메모리의 밀도를 제한 및/또는 메모리 동작 시 에러를 초래할 것이다. 추가로, 이러한 전선에 의해 발생되는 자기장은 전극의 위치에서 약 0.1테슬라(Tesla)로 제한되고, 이는 느린 소자 동작을 야기한다. 중요한 것은 종래의 메모리 설계가 스위칭 이벤트를 개시하기 위해 확률적 프로세스(랜덤 프로세스) 또는 변동하는 자기장을 사용한다는 것이며, 이는 본질적으로 느리고 신뢰할만하지 않다는 것이다(예를 들어, R. H. Koch et al., Phys. Rev. Lett. 84, 5419(2000) 참조).

미국 특허 번호 5,695,864 및 몇 개의 그 밖의 다른 문헌들(가령, J. Slonckewski, Journal of Magnetism and Magnetic Materials 159, LI (1996))에서, John Slonckewski는 스핀-분극된 전류가 자성 전극의 자성 배향을 직접 변경하도록 사용될 수 있도록 하는 메커니즘을 기재했다. 제안되는 메커니즘에서, 스핀 각 운동량(spin angular momentum)은 자성 구역(magnetic region)의 배경 자화(background magnetization)와 직접 상호작용한다. 이동 전자는 그들의 스핀-각 운동량의 일부분을 배경 자화로 전달하고, 이 구역 내 자화에 토크(torque)를 생성한다. 이 토크는 이 구역의 자화의 방향을 변경하고 그 자화 방향을 스위칭할 수 있다. 덧붙이자면, 이 상호작용은 단지 전류가 흐르는 구역에서만 이뤄지기 때문에 국소적이다. 그러나 제안되는 메커니즘은 순수하게 이론적이었다.

스핀-전달 토크 자성 랜덤 액세스 메모리(STT-MRAM: Spin-transfer torque magnetic random access memory) 소자는 범용 메모리(universal memory)로서 유망하다. STT-MRAM은 비휘발성이며, 작은 셀 크기를 갖고, 높은 내구성을 갖고, 정적 RAM(SRAM)의 속도와 정합될 수 있다. 공통 공선형(collinear)으로 자화되는 STT-MRAM 소자의 단점은, 이들이 종종 긴 평균 스위칭 시간과 넓은 스위칭 시간 분포를 가진다는 것이다. 이는 층 자화가 오정렬될 때만 스핀-토크가 0이 아니라는 사실과 관련된다. 따라서 스핀 전달 스위칭은, 가령, 열 변동(thermal fluctuation)으로 인해 스위칭 가능한 자성(자유) 층이 초기에 오정렬될 것을 필요로 한다. 열 변동에 의지하는 것은 수 나노초일 수 있는 예측할 수 없는 잠복 딜레이에 의한 일관되지 않은 반전을 초래한다.

스핀-전달 토크 자성 랜덤 액세스 메모리(STT-MRAM) 소자는 정보를 쓰기 위해 요소의 자화 상태를 변경하도록 전류 또는 전압 펄스를 이용한다. 지금까지 알려진 모든 STT-MRAM 소자에서, 소자 동작을 위해, 양극성 및 음극성 모두의 전압/전류 펄스가 필요하다. 예를 들어, 양의 펄스가 "1"을 쓰기 위해 요구되고, 음극성 펄스가 "0"을 쓰기 위해 필요하다. (물론, 어느 자화 상태가 "1"을 나타내는지, 그리고 어느 자화 상태가 "0"을 나타내는지에 대한 정의는 임의적이다.) 일반적으로 이 자성 요소는 2개의 가능한 상태, 소자 내 기준 층의 자화에 평행 또는 역평행하게 "왼쪽" 또는 "오른쪽"으로 배향된 자화를 가진다. 이들 2개의 자화 상태는 서로 다른 저항을 가지며, 이는 정보를 전기적으로 판독-출력하기 위해 사용될 수 있다.

본 발명의 상보적 금속-산화물-반도체(CMOS) 기법을 이용할 때, 회로가 STT-MRAM 셀로의 신호를 제어할 필요가 있다. 종래의 STT-MRAM 소자는 바이폴라 소스를 필요로 하고 비트 셀이 하나의 극성에 의한 하나의 상태와, 나머지 극성에 의한 나머지 상태로 설정되었다, 즉, 유니폴라 즉, 소스는 두 극성 모두를 제공할 필요가 있는데, 왜냐하면 각각의 극성은 "0" 또는 "1"만 쓸 수 있기 때문이다. 읽기는 유니폴라 전압/전류 소스에 의해 이뤄질 수 있어도, 정보 쓰기는 바이폴라 소스를 필요로 했다.

스핀 전달 토크를 이용하는 장치의 종래의 설계와 연관된 한계의 관점에서, 본 발명의 목적은 개선된 자성 메모리 또는 자성 정보 처리 장치를 제공하는 구조 및 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 단순화된 외부 구동 회로를 필요로 하는 자성 소자를 생성하는 것이다.

본 발명의 또 다른 목적은 동작의 속도 측면에서 이점을 갖는 자성 소자를 생성하는 것이다.

본 발명의 또 다른 목적은 신뢰성 측면에서 이점을 갖는 자성 소자를 생성하는 것이다.

본 발명의 또 다른 목적은 전력을 덜 소비하는 자성 소자를 생성하는 것이다.

층 자화 방향들이 동일한 축을 따라 놓이지 않는 자성 층을 이용하는 장치 및 방법에 의해 본 발명의 이러한, 그리고 그 밖의 다른 추가 목적은 이뤄진다. 예를 들어, 하나의 실시예에서, 2개의 자성 구역은 직교하는 자화를 가진다.

본 발명의 추가 양태는 특정 극성의 펄스를 필요로 하지 않는 자성 소자를 제공한다. 상기 자성 소자는 적어도 제 1 안정한 상태와 제 2 안정한 상태를 가진다. 적절한 진폭 및 지속시간의 펄스의 인가가 자성 소자를, 무엇이든 현재의 상태에서 또 다른 상태로, 즉, 제 1 상태에서 제 2 상태로, 또는 제 2 상태에서 제 1 상태로 스위칭할 것이다. 따라서 펄스 소스는 유니폴라일 필요만 있으며, 비트 셀은 어느 한 극성의 펄스라도 받아들일 수 있는 바이폴라이다.

본 발명의 상기 특징 및 그 밖의 다른 특징이 본 발명의 도시된 실시예의 상세한 기재 및 도면으로부터 더 쉽게 자명해질 것이며, 여기서 유사한 도면부호는 유사한 요소를 일컫는다.
도 1(a)는 OST-MRAM 층 스택을 도시하며, 도 1(b)는 107%의 자기저항(MR)과, 12mT에서 평행(P)에서 역평행(AP) 상태로의 자유 층의 스위칭, 및 -16mT에서 AP에서 P 상태로의 자유 층의 스위칭을 보여주는 장치 저항 대 평면내 필드의 그래프이다. 도 1(c)는 적층 스택의 자화의 진동 시료 자기측정(VSM) 측정치의 그래프이며, 점선 곡선은 평면내 인가된 자기장에서의 자유 층과 합성 반강자성(SAF: synthetic antiferromagnetic) 자유 층의 스위칭을 도시하고, 사각 곡선은 평면에 수직인 자기장 하에서의 분극 층의 특성을 도시하며, 높은 잔류 자기와 50mT의 보자력 장을 보여준다.
도 2는 세차적 스위칭의 일례와 자화 세차 운동을 생성하기 위한 펄스를 도시한다.
도 3은 10mT 의 인가되는 장에서 3개의 서로 다른 펄스 진폭에 대한 펄스 지속시간의 함수로서 P에서 AP 상태로의 스위칭 확률의 그래프이다. 500ps 미만 지속시간의 펄스에 대해 100% 스위칭 확률이 얻어진다.
도 4(a) 및 4(b)는 700ps의 고정 펄스 지속시간에서 P에서 AP 상태(도 4(a))로, 그리고 AP에서 P 상태로(도 4(b))의 스위칭 확률의 그래프이며, 여기서 스위칭은 양의 펄스와 음의 펄스 극성 모두에 대해 발생하는 바이폴라이다.
도 5는 직접 스위칭의 예시이고, 비트 셀 스위칭 이벤트의 전압 트레이스를 보인다.
도 6(a)-6(f)는 펄스 진폭의 함수로서 P에서 AP로의 통계적 확률을 도시하며, 큰 펄스 진폭일수록 짧은 스위칭 시작 시간과 짧은 스위칭 시간을 생성한다.
도 7(a)-7(c)는 50㎚×115㎚ 타원형 비트 셀에 대한 일반적인 소자 특성을 도시하며, 인가되는 평면내 자기장의 함수로서 저항이 측정된다. 도 7(a)는 인가된 자기장에 의해 유도되는 기준 층과 자유 층의 스위칭을 도시한다. 도 7(b)는 인가되는 자기장에 의해 유도되는 기준 층만의 스위칭을 도시한다. 도 7(c)는 인가되는 자기장에 의해 유도되는 자유 층만의 스위칭을 도시한다.
도 8(a)-8(c)는 조건(β=1, a_J=+0.025) 하에서, 시점 0에서의 P 상태로부터 시작하여, 자화 스위칭이 세차적임을 보여주고, 자화의 세 가지 성분, m_x, m_y, 및 m_z가 나타난다.
도 9(a)-9(c)는 조건(β=1, a_J=-0.025) 하에서, 자화 스위칭이 세차적임을 보여주고, 이는 서로 다른 세차 속도(또는 세차 주파수)를 갖는 양극성과 음극성 펄스 모두가 세차적 자화 반전을 야기함을 보여준다.
도 10(a)-10(c)는 조건(β=5, a_J=+0.008) 하에서, P에서 AP로의 자화 스위칭이 직접적임(즉, 어떠한 세차 운동이 없음)을 보여준다.
도 11(a)-11(c)는 조건(β=5, a_J=-0.008) 하에서, P 상태로부터의 어떠한 스위칭도 없고, 양의 펄스(도 10(a)-10(c))만이 P 상태에서 AP 상태로의 자화 스위칭을 야기한다.
도 12(a)-12(c)는 조건(β=5, a_J=-0.006, 즉, 음의 펄스 극성) 하에서, 직접 스위칭이 존재함을 보여준다.
도 13(a)-13(c)는 조건(β=5, a_J=+0.006, 즉, 양의 펄스 극성) 하에서, AP에서 P 상태로의 스위칭이 없음을 보이고, AP에서 P 상태로의 스위칭은 음의 펄스 극성(도 12(a)-12(c))에 대해서만 발생한다.

본 발명은 직교 스핀 전달 MRAM(OST-MRAM: orthogonal spin transfer MRAM) 소자 및 방법과 관련된다. OST-MRAM은 큰 초기 스핀-전달 토크를 얻기 위해 자유 층에 수직 방향으로 자화되는 스핀-분극화 층을 채용한다. 이 지오메트리는 나노초 잠복 딜레이를 제거하고 스위칭의 확률적 속성을 감소시키기 때문에, 공선형으로 자화되는 STT-MRAM 소자에 비해 상당한 이점을 가진다. 이 지오메트리는 또한 50ps 미만의 쓰기 시간의 가능성을 가진다. 도 1(a)는 STT-MRAM의 하나의 실시예를 도시한다. 수직으로 자화되는 분극자(P)가 비-자성 금속에 의해 자유 자성 층(FL)으로부터 분리된다. 자유 층은 MTJ의 하나의 전극을 형성한다. 또 다른 전극, 즉, 기준 층(reference layer)은 SAF 자유 층으로 구성된다.

OST-MRAM에서 기준 자성 층이 자화 상태를 판독 출력하기 위해 사용된다. 이 층의 자화는 자유 층의 자화와 공선형이도록 설정되고, 메모리 상태는 기준 층 자화에 평행(P) 또는 역평행(AP)하는 자유 층 자화에 대응한다. 이전의 OST-MRAM 소자는 평면내 자화(in-plane magnetize)된 스핀-밸브와 조합되는 평면외 자화(out-of-plane magnetize)된 스핀-분극자(spin-polarizer)를 사용했다. 고속 스위칭이 나타났지만, 최종 판독-출력된 신호는 작고, ~5% 미만의 자기저항(MR)이 존재하였다. 소자 임피던스가 또한 ~5Ω로 작았다.

본 발명의 하나의 실시예가 고속 스위칭과 큰 MR(>100%)(둘 모두 적용예에 핵심적임)를 조합하는 자기 터널 접합(MTJ: magnetic tunnel junction) 기반 OST-MRAM 소자와 관련된다. 소자 임피던스는 ~1㏀이고, 따라서 상보적 금속-옥사이드-반도체(CMOS) 전계 효과 트랜지스터(FET) 메모리 제어 회로와 호환 가능하다. 쓰기 기능은 상태를 설정하는 것이 아니라 셀의 상태를 스위칭한다. 추가로, 스위칭은 양극성 및 음극성 펄스에 대해 발생하는 바이폴라이며, 세차 반전 메커니즘(precessional reversal mechanism)과 일치한다.

하나의 실시예에서, 본 발명은 스핀-전달 소자 동작의 "토글(toggle)" 모드가능하게 하는 소자 및 방법을 제공한다. 비트 셀이 펄스의 극성을 기초로 상태를 설정하지 않기 때문에, 즉, 바이폴라이기 때문에, 펄스 소스는 유니폴라일 수 있다. 오히려 어느 한 극성에 대한 충분한 진폭의 펄스가 소자의 자화 상태를, "1"→"0"으로, 그리고 "0"→"1"로 "토글"할 것이다. 따라서 (충분한 시간과 진폭의) 펄스가 본래의 자화 상태에 무관하게 소자 또는 비트 셀의 자화 상태를 변경할 것이다. 따라서 하나의 실시예에서, 이러한 "토글" 모드의 동작에서 정보의 쓰기는 소자 또는 비트 셀의 초기 상태를 읽고, 써질 정보에 따라 전류/전압 펄스를 적용하거나 적용하지 않을 것을 요구할 수 있다. 즉, 소자 또는 비트 셀이 이미 원하는 상태인 경우, 어떠한 펄스도 적용되지 않을 것이다.

이 실시예의 예시에서, 도 2는 비트 셀 스위칭 이벤트의 실험 시간에 따라 분해된 전압 자취를 도시한다. -0.62V의 전압 펄스가 도표 내 시점 0에서 시작해서 약 2ns 동안 인가된다. 소자는 50㎚×115㎚의 타원형의 비트 셀이며 약 2kOhm의 임피던스를 가진다. 1의 신호 레벨에서 수평 점선 자취가 역평행 상태(AP)에 대응한다. 신호 레벨 0에서의 수평 점선 자취는, 비트 셀이 평행(P) 상태일 때의 응답을 나타낸다. (P 및 AP는 스택 내 기준 층 자화에 대한 자유 층의 자화 방향을 일컫는다.) 약 1.1ns에서, 소자는 P에서 AP 상태로 스위칭한다. 그 후, 상기 소자는 약 3㎓의 주파수로 세차(precess)한다. 상기 소자의 최종 상태(P 또는 AP)는 펄스 지속시간에 따라 달라진다.

STT-MRAM에 대한 바이폴라 토글의 사용에 의해, 모든 소자 동작(즉, 읽기와 쓰기)이 하나의 극성의 파워 소스에 의해 이뤄질 수 있기 때문에, 외부 구동 회로가 단순화될 수 있다. 덧붙여, 500psec 미만의 펄스가 소자의 자화 상태를 토글할 것이기 때문에 본 발명을 이용하는 소자가 더 빠르게 동작할 가능성이 높을 것이다. 하나의 극성만 요구되는 것에 대한 추가 이점은 소모 전력이 낮아진다는 것이다. 이는 부분적으로, 소자로의 공급 전압이 서로 다른 레벨들 간에 스위칭될 필요가 없다는 사실 때문이다. 본 발명의 MRAN-CMOS 설계에서, 일반적으로 하나씩의 트랜지스터가 각각의 MRAM 비트 셀과 연관되고, 정보를 쓰기 위해 이 트랜지스터 상의 소스 및 드레인 전압이 변할 필요가 있다. 본 발명의 하나의 실시예에 따르면, 소스 또는 드레인 전압은 일정한 레벨로 유지될 수 있다. 공급 전압의 극성이 변할 때마다, 에너지가 필요하기 때문에, 소스 또는 드레인 전압을 일정한 레벨(들)로 유지하는 것은 소자 동작을 위해 필요한 전력을 감소시킨다. 하나의 실시예에서, 스위칭은 실온에서 열적으로 안정한 자유 자성 층에서 450fJ 미만의 에너지를 요구한다.

앞서 언급된 바와 같이, 기재된 OST-MRAM 소자의 한 가지 특성은 스위칭이 바이폴라라는 것, 즉, 본 발명에 따르는 비트 셀이 어느 한 전압 펄스 극성을 이용하여 상태들 간에 스위칭될 수 있다는 것이다. 그러나 펄스가 스위치를 트리거하기 위한 임계치가 존재할 수 있다. 이들 임계치는 펄스에 따라, 예를 들어, 펄스 극성에 따라, 또는 소자 초기 상태, 즉, P 또는 AP에 따라, 다를 수 있다. 이 특성은 도 4(a) 및 (4b)의 예시들과 관련하여 이하에서 더 설명된다.

2개의 극성에 대한 확률 분포에서의 이러한 비대칭성은, 공통 공선형 자유 층/터널 장벽/SAF 유형 STT 소자에서 나타나는 특성과 별개이다. 이들 소자에서, 스위칭은 전압 펄스의 하나의 극성에 대해서만 발생하거나, 열적으로 유도된 백호핑(backhopping)을 통해서 발생한다. 앞서 언급된 바와 같이, OST-MRAM 소자에서 스위칭은 두 극성 모두에 대해 발생한다. 바이폴라 스위칭 프로세스는 토크가 수직 분극자로부터 시작됨을 나타낸다. 공선형 소자의 경우, 스핀-전달 토크 모델을 기초로, 양극성 펄스에 대해 P → AP 스위칭만 기대될 것이다. 본 발명의 하나의 실시예에 대해, 양극성 펄스가 반대 극성 펄스에 비해 더 낮은 스위칭 확률(도 4(a))를 야기한다. 스위칭 프로세스가 본 발명에 따르는 스핀-전달 토크 스위칭이 아니라 접합부의 단순한 발열과 관련된 경우, 대칭 스위칭 확률 분포 및 펄스 진폭에 대한 스위칭 확률의 단조로운 종속도가 관찰될 것으로 기대될 것이다(도 4(a) 및 4(b)에서 나타난 경우는 아님).

이 실시예의 일례로서, 도 5는 비트 셀 스위칭 이벤트의 실험 시간에 의해 분해된 전압 자취를 도시한다. 0.7V의 전압 펄스는 도표의 0 시점에서 시작하여 약 2ns 동안 인가된다. 소자는 60×180㎚² 형의 육각형이고, 1kOhm 정도의 임피던스를 가진다. 점선 자취 "a"는 비트 셀이 평행 상태(P)일 때의 응답을 나타낸다. 실선 자취 "b"는 비트 셀이 역평행(AP) 상태일 때의 응답을 나타낸다. (P와 AP는 스택 내 기준 층 자화에 대한 자유 층의 자화 방향을 지칭한다.) 실선 자취 "c"는 펄스의 시작 후 1.2ns 후에, 소자가 P에서 AP로 스위칭한 경우를 나타낸다. 실선 자취 "d"는 잡음과 연관된 고주파수 성분을 제거하도록 필터링된 동일한 데이터를 나타낸다. 시작 시점 및 스위칭 시점은 도 5에 나타난 것처럼 정의된다.

자유 층이 완전 회전(즉, 2π 회전)을 마친 후 자펄스가 종료하는 경우, 스위칭의 확률이 감소될 것이기 때문에, 반자기장(demagnetizing field)을 중심으로 자유 층 자화를 회전시킴으로써, 펄스 진폭 또는 지속시간의 단조 함수인 스위칭 확률이 야기될 것이다. 또한 분극화 및 기준 층으로부터의 프린지 필드(fringe field)로 인해, 세차 주파수(precession frequency)는 펄스 극성의 함수일 수 있다. 추가로, 하나의 자유 층 상태를 더 선호하는 토크를 추가함으로써, 기준 층으로부터의 스핀-토크는 반전의 대칭을 깬다.

따라서 본 발명의 원리에 따르는 소자가 "0"과 "1" 상태를 모두 쓰기 위해 단 하나의 극성의 전압/전류 펄스를 이용할 수 있다. 동일한 극성의 펄스를 이용해, 초기에 "1" 상태인 소자는 "0" 상태로 스위칭되고, 본래 상태 "0"인 소자는 상태 "1"로 스위칭될 수 있다. 추가로, 이들 동작에 대해 요구되는 펄스 진폭이 서로 다를 수 있어도(도 4(a) 및 4(b) 참조), 이 양태는 소자 동작에서 유리하게 사용될 수 있다. 예를 들어, 임계치가 달라지면, 펄스 진폭이 소자 최종 상태를 고유하게 결정할 수 있다. 하나의 실시예에서, 양극성 펄스와 음극성 펄스에 대한 임계치 차이는, 읽기 단계가 불필요해질 만큼 충분히 클 수 있다. 예를 들어, P에서 AP로의, 또는 그 반대로의 스위칭의 100% 확률을 얻기 위해 양의 펄스보다 음의 펄스가 훨씬 낮은 진폭 및/또는 펄스 지속시간을 필요로 하는 경우, AP에서 P로의 스위칭의 100% 확률을 얻기 위해 양의 펄스는 훨씬 더 낮은 진폭 또는 펄스 지속시간을 필요로 하며, 이들 임계치는 원하는 기능을 달성하기 위해 사용될 수 있다. AP에서 P로 스위칭하기 위해 필요한 양의 펄스가 P에서 AP로, 또는 그 반대로 스위칭하기 위해 필요한 임계치 이하일 경우, 소자는 쓰기 전에 비트 셀을 읽을 필요가 없다. 예를 들어, 비트 셀을 P 상태로 쓰는 것이 바람직한 경우, 소자는 충분한(100% 이상이지만 AP로의 스위칭에 대한 임계치 미만인) 양의 펄스에 의해 펄스화될 수 있다. 비트 셀이 AP인 경우, 양의 펄스는 P로 스위칭하기에 충분하다. 그러나 비트 셀이 이미 P인 경우, 양의 펄스는 AP를 스위칭하기에 불충분할 것(즉, 임계치 미만)이다.

다음의 비-제한적 예시는 본 발명의 다양한 속성을 나타낸다.

예시 1

Singulus TIMARIS PVD 모듈을 이용해 OST-MRAM 층 스택이 150㎜ 산화 실리콘 웨이퍼 상에서 성장되었다. 소자 층 구조물이 도 1(a)에 도시되어 있다. 분극자(polarizer)는 Co/Ni 다중층으로 연결된 Co/Pd 다중층 교환부(exchange)로 구성된다. 상기 Co/Ni 다중층은 Ni 내 Co의 강력한 스핀-산란 비대칭과 수직 자성 이방성(PMA: perpendicular magnetic anisotropy)으로 인한 높은 스핀 분극화를 가진다. 층의 보자력(coercivity) 및 잔류자기(remanence)를 향상시키기 위해, 이 층은, Pd에 의한 강력한 스핀-궤도 산란 때문에 매우 큰 PMA, 그러나 더 낮은 스핀 분극화를 갖는 Co/Pd로 연결된다. 상기 분극자는 MTJ의 전극들 중 하나인 평면내 자화(in-plane magnetize)된 CoFeB 자유 층으로부터 Cu의 10㎚만큼 분리된다. 상기 MTJ 구조는 3 CoFeB|0.8 MgO|2.3 Co_0.4 Fe_0.4B_0.2|0.6 Ru|2 Co_0.4 Fe_0.3 16 PtMn (각각의 조성물의 좌측의 숫자는 ㎚ 단위의 층 두께를 나타낸다). 웨이퍼가 자기장에서 2시간 동안 300℃으로 어닐링되었고, 그 후 진동 시료 자기측정(VSM: vibrating sample magnetometry), 강자성 공진 스펙트럼측정(FMR: ferromagnetic resonance spectroscopy), 및 평면내 전류 터널링(CIPT: current-in-plane-tunneling) 측정 법에 의해 특징지어졌다. 도 1(c)는 평면내 및 평면에 수직으로 인가된 자기장에 대한 필름 자화의 VSM 측정치를 도시한다. 자유 층은 매우 연성이며, 기준 층은 약 30mT의 보자력 장(coercive field)을 갖고; 반강자성 PtMn으로부터의 교환 바이어스는 100mT이다. 수직 분극자는 50mT의 항자기장을 가진다.

웨이퍼는 e-빔 및 광학 리소그래피를 이용해 OST-MRAM 소자를 생성하기 위해 패터닝되었다. 자유 층을 통해 100㎚ 이하의 특징부를 에칭하기 위해 이온-밀링이 사용되었다. 소자 크기는 사각형, 타원형, 및 육각형의 형태로 40㎚×80㎚ 내지 80㎚×240㎚로 다양했다. 대략 100개의 접합(junction)이 연구되었다. 하나의 60㎚×180㎚ 육각형 소자에 대해 획득된 결과가 이하에서 더 상세히 제공된다. 본원에 제시되지 않지만, 이 유형의 그 밖의 다른 소자에 대해 유사한 결과가 획득되었다.

작은 접압(V_dc, =30㎷)을 인가하고 전류를 측정함으로써, 시료 저항이 측정되었다. 소자의 MR은 자유 층(3 CoFeB)과 기준 층(2.3 CoFeB)의 상대적 배향에 의해, 주로 결정되고, 상기 배향은 평행(PA)이거나 역평행(AP)일 수 있다. 도 1(b)는 자유 층의 작은 히스테레시스 루프를 도시한다. 패터닝된 자유 층은 실온에서 14mT의 보자력 장을 갖고, 소자는 107% MR을 가진다. 합성 반강자성(SAF: synthetic antiferromagnetic) 기준 층으로부터의 작은 잔류 다이폴라 결합으로 인해 루프는 약 -2mT에서 센터링된다.

전류-유도성 스위칭 확률을 측정하기 위해, 가변 진폭, 지속시간, 및 극성의 펄스가 인가되었다. 인가된 자기장은 시료를 쌍안정 영역(bistable region)(도 1(b) 참조)으로 설정하도록 사용되었고, 그 후, 50ps의 최소 펄스 지속시간을 갖는 최대 2V의 진폭을 제공하는 펄스 발생기를 이용해 전압 펄스가 인가되었다. 펄스 전과 후에, 작은 dc 전압을 이용해 저항을 측정함으로써, 소자 상태를 결정할 수 있다. 자유 층은 어떠한 인가되는 전압 없이도 매우 안정하기 때문에(이하의 설명 참조), 전압 펄스 중에 스위칭 이벤트(즉, 펄스가 없을 때 자유 층 자화가 반전될 포인트까지의 자유 층 자화의 거동)가 발생했다고 가정될 수 있다. 이 설정에서, 양의 전압이 층 스택의 하부로부터 상부로 흐르는, 즉, 분극자로부터 자유 층 및 기준 층 쪽으로 흐르는 전자에 대응하도록 정의된다.

진폭과 펄스 지속시간 모두 스위칭 이벤트의 확률에 영향을 미치는 것으로 관찰된다. 도 3은 -0.5, -0.6 및 -0.7V의 3개의 서로 다른 펄스 진폭에 대해, P에서 AP 상태로의 스위칭 확률을 10 mT의 인가된 자기장에서의 펄스 지속시간의 함수로서 도시한다. 진폭이 크고 펄스 지속시간이 짧을수록 펄스는 스위칭을 야기한다. 본 발명에 따르는 소자는 지속시간 500ps 미만의 펄스에 의해 100% 확률로 스위칭될 수 있는 것으로 관찰되었다. 100% 확률 스위칭을 위해 필요한 에너지는 450fJ 미만이다. 500ps의 짧은 펄스에 대해 100% 스위칭 확률이 관찰되었을 때, 종래의 공선형 또는 거의 공선형 자화된 소자에서 관찰되는 것처럼, 수 나노초의 어떠한 잠복 딜레이도 없다. 따라서 본 발명의 스위칭 프로세스는 고속이면서 예측 가능한 결과를 제공한다.

반전의 에너지 장벽을 결정하기 위해, 여러 다른 장 소인율(field sweep rate)에서 시료의 보자력 장이 측정된다. 그 후, 에너지 장벽은 다음과 같은 곤계식으로부터 결정된다:

여기서

, T=300K일 때 열 에너지에 대한 0 인가된 장 에너지 장벽이다.

를 가정하면,

에서

의 에너지 장벽을 획득하며, 이는 층이 실온에서 열적으로 매우 안정함을 나타낸다.

앞서 언급된 바와 같이, 기재된 OST-MRAM 소자의 한 가지 특징은 스위칭이 바이폴라라는 것인데, 즉, 본 발명에 따르는 비트 셀은 어느 한 전압 펄스 극성을 이용해 상태들 간에 스위칭될 수 있다. 앞서 기재된 예를 들면, 도 4(a)는 P → AP 스위칭 경우의 스위칭 확률 대 펄스 진폭을 도시하고, 도 4(b)는 700ps의 펄스 지속시간에서의 AP → P 스위칭을 도시한다. OST-MRAM 소자가 바이폴라지만, 음극성 펄스가 양극성 펄스보다 더 높은 스위칭 확률을 야기함을 도 4(a)에서 알 수 있다. 이 반대가 AP → P의 경우인 도 4(b)에서 발견된다. 두 경우 모두, 보자력 장에 가까이 인가되는 장일수록 스위칭을 위한 더 낮은 전압 펄스 임계치를 야기한다. 또한 스위칭 확률은 펄스 진폭의 비단조적 함수이다. 관찰된 데이터는 수직 분극자에 의해 구동되는 세차적 반전(precessional reversal)과 질적으로 일치한다.

예시 2

수직 분극자 및 기준 층과 연관된 스핀 전달 토크를 고려함으로써, 바람직한 실시예의 소자 및 방법의 자화 거동이 다음과 같이 1차 근사(first approximation)로 모델링될 수 있다:

여기서 m은 자유 층의 자화 방향(자유 층 자화의 방향으로의 단위 벡터)을 나타내고, α는 자유 층의 댐핑 파라미터(damping parameter)이다. 전인자 α_J는 전류 밀도 J, 전류 밀도 J의 스핀-분극률 P, 및 자유 자성 층과 고정 자성 층의 각의 코사인에 따라 달라져서,

이다. 여기서

는 감소된 플랭크 상수이고, g는 스핀-분극률 P와 cos(θ)의 함수이며, M은 자유 층의 자화 밀도이고, e는 전자의 전하량이며, t는 자유 층의 두께이다. 마지막 2개의 항은 수직 분극자(m_p) 및 평면내 자화된 기준 층(m_R)으로부터의 스핀 전달이다. β(베타)는 이들 두 토크의 크기의 비를 나타낸다.

이 수학식의 분석은 자화 거동을 제어할 때 비 β(베타)가 중요함을 나타낸다. 높은 β(1 초과)일수록, 하나의 전류 극성에 대해 P에서 AP로 스위칭이 직접 이뤄지고, 다른 전류 극성에 대해 Ap에서 P로의 스위칭이 직접 이뤄지는 전류 펄스 진폭의 범위를 야기한다. 높은 전류 진폭일수록, 스위칭이 세차적이다(도 2에 실험적으로 도시된 것처럼, AP에서 P로 그리고 다시 AP로의 토글이 계속된다). 이 경우 상기 스위칭은 바이폴라이며, 두 전력 극성 모두에 대해 발생한다. 도 7(a)-7(c)에 나타난 것처럼, 소자 임피던스는 약 2-4k Ohm이다.

작은 베타(1이하의 베타)의 경우, 직접 스위칭이 발생하는 전류 펄스 진폭의 범위가 감소된다. 작은 β에 대한 움직임은 세차적이 된다(도 2에 도시된 실험에서 나타난 것처럼, AP에서 P로 그리고 다시 AP로 토글이 계속된다). 자화 움직임이 세차적일 때, 일반적으로 높은 전류 진폭일수록 높은 세차 주파수(precession frequency)를 도출한다.

(앞서 언급된 모든 경우에서) 분극자의 존재가, 소자 성능을 개선하는 비트 셀 상태(도 6(a)-6(f) 참조)를 설정하기 위해 필요한 시간을 감소시킴으로써, 스위칭 시간을 감소시키고 스위칭을 위해 필요한 전류(또는 전압) 진폭을 감소시킨다. 상기에서 수학식 (2)로 설명된 모델을 기반으로 하는 스위칭 거동의 계산은 OST-MRAM 스택에서 발견될 수 있는 특성의 유형을 나타낸다. 0.05T의 (x를 따르는) 평면내 이방성 필드 및 +x 방향으로의 기준 층의 자화를 갖는 박막 나노자석(nanomagnet)에 대한 거동이 결정되었다.

예시 3

특정 실시예에서, 펄스 지속시간이 중요하지 않은 신뢰할만한 쓰기. 이러한 경우, 메모리 동작에 대해, 펄스 지속시간이 중요 변수가 아닌 것이 바람직할 수 있다(즉, 정확한 펄스 지속시간이 비트 셀 최종 상태를 결정하지 않을 것이며; 펄스 극성(양성인지 음성인지)만 중요할 것이다). 이 경우, 소자에 1 이상의 β가 제공된다. 이는 많은 방법에 의해 이뤄질 수 있다:

자기 터널 접합부와 기준 층에 대한 물질의 선택에 의해, 기준 층으로부터의 스핀-분극률이 증가될 수 있다. 예를 들어, MgO와 접촉하는 CoFeB가 큰 스핀-분극률을 가진다. MgO와 접촉하는 퍼멀로이(NiFe)가 더 낮은 스핀 분극률을 가진다.

분극 층으로부터의 스핀-분극률이 감소될 수 있다. 이는 다음과 같은 다양한 방식으로 이뤄질 수 있다, 그러나 이에 제한되지 않는다:

a. 편광 층의 조성물에 대한 물질의 선택: Co/Ni 다중층은 큰 스핀-분극률을 가진다. 그러나 Co/Pd 또는 Co/Pt는 훨씬 낮은 스핀-분극률을 가진다. 복합 분극 층은 조절 가능한 분극률을 가질 수 있다. 예를 들어, Co/Ni의 두께가 (0.5 내지 5nm로) 변하는 Co/Pd 또는 Co/Pt 상의 Co/Ni의 다중층은 분극 층으로부터의 전류 스핀-분극률을 제어하기 위한 수단이며, 여기서 Co/Ni는 자유 자기 층에 가까이 위치하는 층이다. 큰 스핀-궤도 결합을 갖는 박층, 가령, Pt 또는 Pd가 자유 자기 층에 더 가까운 분극 층의 표면 상에 배치될 수 있다. 이는 또한 전류 스핀-분극률을 감소시키도록 역할 것이다.

b. 대안적으로, 분극 층으로부터의 캐리어의 스핀-분극률(및 파라미터 β)을 제어하기 위해 분극자와 자유 층 간의 비자성 층이 변할 수 있다. 이 층이 짧은 스핀-확산 길이를 갖는 경우, 분극률이 감소될 것이다. Cu에 디펙트(가령, Cu에 Ni 또는 그 밖의 다른 원소)를 포함시키는 것은 이의 스핀-분극을 감소시킬 수 있다. 상기 Cu는 또한 또 다른 원소, Zn 또는 Ge과의 합금일 수 있다. 분극 층으로부터의 스핀-분극률을 감소시킬 많은 가능한 물질 조합이 존재한다.

고속의 저 에너지 스위칭을 위해 β를 10 이상으로 증가시키지 않는 것이 바람직할 것인데, 왜냐하면, 수직 분극자로부터의 토크가 스위칭 시간을 설정하고, 따라서 (앞서 언급된 바와 같이) 소자를 스위칭하기 위해 필요한 에너지를 설정하기 때문이다.

최고속 쓰기 동작을 위해: β는 1 미만이고, 펄스 타이밍은 매우 잘 제어되는 변수일 필요가 있다. 스위칭은 바이폴라이고, 소자 쓰기 동작의 경우, 단일 극성 전압 소스만 필요하며, 이는 구동 회로를 단순하게 만든다.

앞서 기재된(예시 1의 두 번째 단락 참조) 모델의 분석은 스위칭을 위한 임계 전압 및 전류가 많은 수단을 통해 감소될 수 있음을 나타낸다. 첫째, 자유 층 자화 밀도 또는 자유 층 두께가 감소될 수 있다. 그러나 이는 또한 비트 셀 안정성을 낮출 것으로 예상된다. 따라서 자화 밀도 또는 자유 층 두께가 임의로 작게 만들어질 수 없다. 둘째, 자유 층은 수직 자기 이방성의 구성요소를 가질 수 있다. 이 이방성 자체만으로는 층 평면에 수직으로 자화를 재배향(reorient)시키기에 불충분할 것이지만, 그럼에도 스위칭 전류 및 전압을 감소시키는 데 효과적일 것이다. 이 종류의 수직 이방성은 MgO와 접촉하는 얇은(두께 0.5 내지 3㎚) CoFeB 층에서 나타난다. 스위칭 속도 및 자유 층 세차 주파수가 자유 층의 수직 이방성에 따라 달라진다. 큰 수직 이방성일수록 낮은 주파수 세차를 야기하여, 스위칭 속도를 감소시킨다. 셋째, 스위칭 전류 및 전압을 감소시키도록 자유 층의 댐핑 파라미터가 감소될 수 있다. 이러한 그리고 그 밖의 다른 수단이 스위칭 전압 및 전류 임계치를 감소시키도록 사용될 수 있다.

본 발명의 실시예의 상기의 기재는 예시와 설명을 위해 제공된 것이다. 본 발명을 총망라하거나 앞서 기재된 구체적 형태로 한정하려는 의도는 갖지 않고, 상기의 설명을 바탕으로 하는 수정예 및 변형예가 가능하거나, 본 발명의 실시로부터 획득될 수 있다. 해당 분야의 통상의 기술자가 본 발명을 다양한 변경과 함께 다양한 실시예에서 활용할 수 있도록 본 발명의 원리 및 이의 실제 적용예를 설명하기 위해, 실시예가 선택 및 기재되었다.

Claims

자성 소자로서, 상기 자성 소자는:
수직 자화된 분극 층;
제 1 전극을 형성하며, 제 1 비-자성 금속 층에 의해 상기 자화된 분극 층으로부터 분리되며, 적어도 제 1 안정한 상태와 제 2 안정한 상태를 갖는 자화 벡터를 갖는 자유 자성 층;
제 2 전극을 형성하고, 제 2 비-자성 층에 의해 상기 자유 자성 층으로부터 분리되어 있는 기준 층
을 포함하고, 상기 자성 소자를 통해, 양극성 또는 음극성, 그리고 선택된 진폭 및 지속시간을 갖는 전류 펄스가 인가됨으로써 자화 벡터를 스위칭하는
자성 소자.
제 1 항에 있어서, 수직 자화된 분극 층 및 상기 기준 층의 평면내 자화된 형태와 연관된 스핀 전달 토크는

에 의해 기재될 수 있으며, 여기서 m은 자유 층 자화의 자화 방향이고, α _J 는 전류 펄스의 전류와 전류 스핀-분극률에 비례하는 항이며, 상기 수학식의 오른쪽에서 세 번째 항은 수직 분극자(m _p )로부터의 스핀 전달 토크이고, 상기 수학식의 오른쪽에서 네 번째 항은 기준 층(m _R )의 평면내 자화된 형태로부터의 스핀 전달 토크이며, β(베타)는 이들 스핀 전달 토크의 크기의 비를 나타내는, 자성 소자.
제 2 항에 있어서, β>1은 전류 펄스 진폭의 범위를 제공하고, 여기서 자성 소자의 스위칭은 제 1 전류 극성에 대해 평행에서 역-평행으로 이뤄지고 제 2 전류 극성에 대해 역-평행에서 평행으로 이뤄지는, 자성 소자.
제 2 항에 있어서, β의 선택된 값에 대한 두 극성 모두에 대해 소자 스위칭은 세차적(precessional)이고 바이폴라인, 자성 소자.
제 2 항에 있어서, 약 1 이하인 베타가 감소된 직접 전류 스위칭 에러와 세차적인 고속 스위칭 중 적어도 하나를 제공하는, 자성 소자.
제 2 항에 있어서, 자화 방향은 약 1 이하의 베타에 대해 세차적이 됨으로써, 높은 전류 진폭에 대해서일수록 높은 세차 주파수를 제공하는, 자성 소자.
제 2 항에 있어서, β는 약 1이거나 1보다 크며, 펄스 극성은 자유 자기 층의 최종 자화 상태를 제어하고 전류 펄스 지속시간에 독립적인, 자성 소자.
제 7 항에 있어서, 상기 기준 층 및 상기 기준 층에 접한 자성 터널 접하부 층에 대한 짝 물질(mating material)을 선택함으로써, 기준 층의 스핀 분극률이 증가되는, 자성 소자.
제 8 항에 있어서, 상기 짝 물질은 (a) CoFeB 및 MgO, (b) NiFe 및 MgO, 및 (c) CoFe 및 MgO로 구성된 군 중에서 선택되는, 자성 소자.
제 7 항에 있어서, 분극 층으로부터의 스핀 분극률은 특정 조성물을 선택함으로써 감소되는, 자성 소자.
제 10 항에 있어서, 상기 특정 조성물은 Co/Ni 다중층을 포함하는, 자성 소자.
제 11 항에 있어서, 상기 다중층은 Co/Pd 상의 Co/Ni, 및 Co/Pt 상의 CoNi로 구성된 군 중에서 선택되는, 자성 소자.
제 12 항에 있어서, Co/Ni의 두께가 변할 수 있음으로써, 스핀 분극률을 제어하는, 자성 소자.
제 7 항에 있어서, 상기 분극 층과 자유 자성 층 사이에 비자성 층을 더 포함하여, 분극 층으로부터의 캐리어의 스핀 분극률을 제어함으로써, 분극 층으로부터의 스핀 분극률이 감소되는, 자성 소자.
제 14 항에 있어서, 비자성 층은 제어되는 디펙트(defect)를 갖는 Cu를 포함함으로써, 스핀 분극률을 감소시키는, 자성 소자.
제 14 항에 있어서, 비자성 층은 가변 층 두께를 가짐으로써, 분극 층으로부터 자유 자성 층 상으로 입사되는 스핀 분극률을 감소시키는, 자성 소자.
복수의 셀을 갖는 메모리 어레이를 제어하는 방법으로서, 상기 방법은
메모리 어레이 내 셀의 초기 상태를 결정하는 단계,
상기 초기 상태가 상기 셀에 써질 정보에 대응하는 쓰기 상태(write state)와 동일한지 여부를 결정하는 단계,
초기 상태가 쓰기 상태와 상이한 경우, 자화 벡터를 스위칭하는 자성 소자를 통해 선택된 진폭과 지속시간을 갖는 양극성 또는 음극성의 전류 펄스를 인가하는 단계를 포함하는
자성 소자.
메모리 어레이로서, 상기 메모리는
적어도 하나의 비트 셀을 포함하며, 상기 비트 셀은
자성 소자를 포함하며, 상기 자성 소자는
고정 자화 벡터를 갖는 자성 층;
적어도 제 1 안정한 상태와 제 2 안정한 상태를 갖는 가변 자화 벡터를 갖는 자유 자성 층;
고정된 자화 벡터를 갖는 자성 층과 자유 자성 층을 분리하느 비-자성 층
을 포함하고,
자성 소자를 통해 충분한 진폭과 지속시간을 갖고 양극성 또는 음극성을 갖는 전류 펄스를 인가함으로써, 자화 베터가 제 1 안정한 상태에서 제 2 안정한 상태로, 또는 제 2 안정한 상태에서 제 1 안정한 상태로 스위칭되며,
상기 비트 셀은
적어도 하나의 비트 셀로의 전압의 인가가 상기 비트 셀을 활성화시키는 전류 제어 및 판독 출력을 위한 적어도 하나의 트랜지스터
를 더 포함하는, 메모리 어레이.