KR101574746B1 - 가변저항 메모리 소자 및 그 형성 방법 - Google Patents
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Abstract
가변저항 메모리 소자 및 그 제조방법을 제공한다. 기판 상에 선택소자들을 형성하고, 상기 선택소자들 상에 도전층을 형성하고, 상기 도전층을 제 1 방향의 패터닝하여, 상기 제 1 방향과 교차하는 방향으로 이격되고 상기 제 1 방향으로 인접한 한 쌍의 선택소자들을 연결하는 도전패턴을 형성하고, 상기 도전패턴 상에 가변저항 물질층을 형성하고, 그리고 상기 가변저항 물질층 및 상기 도전패턴을 제 2 방향의 패터닝하여, 상기 제 1 방향으로 이격되는 가변저항체들을 형성하고, 상기 제 1 방향으로 이격된 전극들을 형성하는 것을 포함한다.
가변저항 메모리 소자, 하부 전극, 오믹층, GST, 리셋 전류
Description
본 발명은 반도체소자에 관련된 것으로서, 더욱 상세하게는 가변저항 메모리 소자 및 그 형성 방법에 관련된 것이다.
일반적으로, 반도체 메모리 소자는 크게 휘발성(volatile) 메모리 소자와, 비휘발성(nonvolatile) 메모리 소자로 구분될 수 있다. 휘발성 메모리 소자는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 소자로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 소자는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 소자로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 소자(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 소자의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(magnetic Random Access Memory) 및 PRAM(phase-change Random Access Memory)과 같은 차세대 반도체 메모리 소자들 이 개발되고 있다. 이러한 차세대 반도체 메모리 소자들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
이러한 가변 저항 메모리 소자들 중, 상변화 물질(phase-change material)을 이용하는 상변화 메모리 소자(PRAM)는 빠른 동작 속도를 가지며, 고집적화에 유리한 구조를 가진다.
상기 상변화 메모리 소자는 데이타를 저장하는 요소로서 상변화 물질을 사용하고 있다. 상기 상변화 물질은 비저항이 서로 다른 2개의 안정된 상태(즉, 비정질 상태 및 결정 상태)를 갖는다. 이 상태들 사이의 전환은 가역적으로 발생할 수 있기 때문에, 상기 상변화 물질은 비정질 상태에서 결정질 상태로 전환될 수 있고 이후 다시 이전 상태인 비정질 상태로 전환될 수 있다. 또는 그 반대로 결정질 상태에서 비정질 상태로 전환된 후 다시 이전 상태인 결정질 상태로 전환될 수 있다. 비정질 상태의 상기 상변화 물질의 비저항은 결정 상태의 상변화 물질의 비저항에 비하여 높다. 이러한 상기 상변화 물질의 상태에 따른 비저항의 차이를 이용하여 상변화 기억 셀에 데이터를 저장하고 상기 상변화 기억 셀에 저장된 데이터를 판독할 수 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 향상된 가변 저항 메모리 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 가변저항 메모리 소자 제조방법을 제공한다. 이 방법은 기판 상에 선택소자들을 형성하고, 상기 선택소자들 상에 도전층을 형성하고, 상기 도전층을 제 1 방향의 패터닝하여, 상기 제 1 방향과 교차하는 방향으로 이격되고 상기 제 1 방향으로 인접한 한 쌍의 선택소자들을 연결하는 도전패턴을 형성하고, 상기 도전패턴 상에 가변저항 물질층을 형성하고, 그리고 상기 가변저항 물질층 및 상기 도전패턴을 제 2 방향의 패터닝하여, 상기 제 1 방향으로 이격되는 가변저항체들을 형성하고, 상기 제 1 방향으로 이격된 전극들을 형성하는 것을 포함한다.
상술한 기술적 과제들을 해결하기 위한 가변저항 메모리 소자가 제공된다. 상기 가변저항 메모리 소자는 기판과 상부전극 사이의 선택소자들 및 상변화 물질층, 상기 선택소자들과 상기 상변화 물질층 사이의 하부전극들을 포함하고, 상기 하부전극들은, 상기 선택소자들의 상부면의 중심부근 또는 중심으로부터 같은거리에 꼭지점을 갖는 다각형의 영역 상에 제공된다.
복수의 선택소자 상에 도전층을 형성한 후 패터닝하여, 포토 공정의 최소 피치 한계를 극복하고, 보다 작은 접촉 면적에 의해 리셋전류를 낮출 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 가변 저항 메모리 소자 및 그 제조 방법에 대해 상세히 설명하기로 한다.
(제 1 실시예)
도 1은 본 발명의 실시예에 따른 가변저항 메모리 소자에 있어서 메모리 셀 어레이의 등가회로도이고, 도 2는 도 1의 등가회로도에 대응하는 메모리 셀 어레이를 도시한 평면도이다. 도 3은 상변화 물질의 특성을 설명하기 위한 그래프이다.
도 1 및 2를 참조하면, 본 발명의 실시예에 따른 가변저항 메모리 소자(100)는 복수개의 비트라인들(BL), 상기 복수개의 비트라인들(BL)과 대체로 직교하는 복수개의 워드라인들(WL), 그리고 상기 비트라인들(BL)과 상기 워드라인들(WL)이 교차하는 부분에 정의되는 메모리 셀들을 포함할 수 있다. 상기 메모리 셀들은 메모리 요소로서 가변 저항체를 포함할 수 있다. 상기 가변 저항체는 그것에 인가되는 신호, 예를 들어 전압 또는 전류와 같은 전기적 신호 또는 광학적 신호 또는 방사선에 의해서 그것의 결정 상태가 가역적으로 변할 수 있는 물질, 예컨대 GST와 같은 상변화 물질층을 포함할 수 있다. 상기 워드라인들(WL)은 워드라인 콘택(WLC)을 통해 스트랩핑 워드라인과 전기적으로 연결될 수 있다.
상기 가변 저항체의 일단은 비트라인들(BL)에 연결되고 타단은 선택소자를 통해 워드라인들(WL)에 연결될 수 있다. 상기 가변 저항체를 선택하기 위한 선택소자로서 다이오드 혹은 트랜지스터 등이 사용될 수 있으며, 상기 선택소자는 이에 한정되는 것은 아니다. 본 발명의 실시예에 의하면, 상기 선택소자로서 다이오드(D)가 채택될 수 있다.
도 2의 P영역은 도 7에서 설명될 리세스 영역이다. GST는 이하 설명될 상변화물질층의 패턴을 지칭하며 도면부호 175는 이하 설명될 하부전극을 지칭한다. V는 이하 설명될 꼭지점을 지칭한다. D는 다이오드를 지칭한다.
도 3은 상기 가변 저항체를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프이다. 상기 가변 저항체가 상변화 물질인 경우 상기 상변화 물질층을 용융온도(Tm) 보다 높은 온도에서 일정 시간 가열한 후에 냉각시키면, 상기 상변화 물질층은 비정질 상태로 변한다(I). 상기 상변화 물질층을 상기 용융온도(Tm) 보다 낮고 결정화온도(Tc) 보다 높은 온도에서 일정시간 동안 가열한 후에 냉각시키면, 상기 상변화 물질층은 결정상태로 변한다(II). 여기서 비정질 상태를 갖는 상기 상변화 물질층의 비저항은 결정질 상태를 갖는 상기 상변화 물질층의 비저항 보다 높다. 따라서, 읽기 모드에서 상기 상변화 물질층을 통하여 흐르는 전류를 감지함으 로써 상기 상변화 물질층에 저장된 정보가 논리"1"인지 또는 논리"0"인지를 판별할 수 있다. 상기 비정질 상태로 가열하기 위한 전류를 리셋전류(Ireset)라 한다. 상기 리셋전류가 큰 경우, 전류의 효율적 공급이 어렵다.
도 4는 본 발명의 실시예에 따른 가변저항 메모리 소자를 도시한 단면도로서, 메모리 셀 어레이의 단면을 나타낸다. 본 발명의 실시예에 따른 가변저항 메모리 소자에 대한 보다 명확한 이해를 위해서 셀 어레이에서는 워드라인 방향(워드라인이 신장하는 방향) 및 비트라인 방향(비트라인이 신장하는 방향)의 단면 모두가 도시되었다. 예컨대, 도 4에서 좌측은 도 2의 X-X' 선을 절개한 워드라인 방향의 단면이고, 우측은 도 2의 Y-Y'선을 절개한 비트라인 방향의 단면이다
도 4를 참조하면, 상기 셀 어레이에서는 기판(110) 상에 복수개의 워드라인들(130: WL)이 제공될 수 있다. 인접한 워드라인들(130)은 소자분리층(120)에 의해 서로 전기적으로 절연될 수 있다. 상기 기판(110) 상에는 복수개의 워드라인들(130)과 교차하는 복수개의 비트라인들(195: BL)이 제공될 수 있다. 예를 들어 상기 워드라인들(130)은 불순물 이온이 도핑된 반도체층 혹은 금속성 박막으로 형성될 수 있고, 상기 비트라인들(195)은 금속성 박막으로 형성될 수 있다.
상기 셀 어레이에서는 상기 워드라인들(130)과 상기 비트라인들(195) 사이에 메모리 기능을 하는 가변저항 물질층이 제공될 수 있다. 상기 가변저항 물질층은 상변화 물질층(180)일 수 있다. 상기 상변화 물질층(180)은 상기 가변 저항체에 해당한다. 상기 상변화 물질층(180)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O 및 C 중에서 선 택된 적어도 하나가 조합된 화합물로 형성될 수 있다.
상기 상변화 물질층(180)과 상기 워드라인(130) 사이에는 하부전극(175)과 선택소자가 제공되고, 상기 상변화 물질층(180)과 상기 비트라인(195) 사이에는 상부전극(190)이 제공될 수 있다. 상기 하부전극(175)은 선택소자, 예를 들어 다이오드(150)를 통해 상기 워드라인(130)에 전기적으로 연결되고, 상기 상부전극(190)은 상기 비트라인(195)에 전기적으로 연결될 수 있다. 상기 하부전극(175)은 예를 들어 상기 상변화 물질층(180)을 가열하는 히터(heater)로 사용될 수 있다. 상기 하부전극(175)과 상기 상부전극(190)은 금속성 박막, 일례로 티타늄나이트라이드(TiN) 혹은 티타늄알루미늄나이트라이드(TiAlN) 등으로 형성될 수 있다. 본 발명의 제 1 실시예에 있어서 상기 하부전극(175)은 상기 다이오드(150)의 일부 상에 제공됨으로써 상기 상변화 물질층(180)과의 접촉면적을 줄일 수 있다. 따라서 리셋 전류(Ireset)를 줄일 수 있다.
선택소자인 상기 다이오드(150)는 상기 기판(110) 상에 적층된 N형 반도체층(151) 및 P형 반도체층(152)을 포함할 수 있다. 상기 P형 반도체층(152)은 상기 하부전극(175)에 인접하고 상기 N형 반도체층(151)은 상기 워드라인(130)에 인접할 수 있다. 본 발명의 일 실시예에 있어서, 상기 다이오드(150)는 제1 절연층(140)을 관통하고 상기 워드라인(130)을 노출시키는 제1 콘택홀(145) 내에 제공될 수 있다. 상기 다이오드(150)와 상기 하부전극(175) 사이의 접촉 저항을 감소시키기 위하여 실리사이드층(153)이 더 제공될 수 있다.
상기 셀 어레이에서는 워드라인 콘택(135: WLC)을 통해서 상기 워드라 인(130)에 전기적으로 연결된 배선, 이른바 스트랩핑 워드라인(미도시)이 상기 비트라인(195) 상부에 제공될 수 있다. 상기 스트랩핑 워드라인은 상기 워드라인(130)의 저항 감소를 위한 것이다. 인접한 워드라인 콘택들(135) 사이에는 일정한 갯수의 메모리 셀들이 제공될 수 있다. 예를 들어, 인접한 워드라인 콘택들(135) 사이에는 다양한 갯수, 예를 들어 8개, 16개 혹은 32개의 메모리 셀들이 제공될 수 있다. 상기 스트랩핑 워드라인은 일례로 금속성 박막으로 형성될 수 있다. 상기 워드라인 콘택(135)은 복수개의 금속 스터드(136,137,138), 일례로 하부 금속 스터드(136)와 중간 금속 스터드(137)와 상부 금속 스터드(138)가 적층되어 형성될 수 있다.
도 5 내지 도 13은 본 발명의 제 1 실시에에 따른 가변저항 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 5를 참조하여, 기판(110)을 제공하고 기판(110)을 가공하여 활성 영역(115)을 정의하는 소자분리층(120)을 형성할 수 있다. 상기 기판(110)은 실리콘 표면을 가지는 임의의 반도체 기반 구조를 가리킬 수 있다. 이와 같은 반도체 기판 구조는 예를 들여 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs), 도핑 혹은 비도핑된 실리콘과 같은 반도체 구조에 의해 지지되는 실리콘 에피택셜층 등이 포함될 수 있다. 본 발명의 제 1 실시예에서 상기 기판(110)은 P형 불순물이 도핑된 P형 실리콘 기판일 수 있다. 상기 소자 분리층(120)은 가령 쉘로우 트랜치 아이솔레이션(Shallow Trench Isolation:STI) 공정 기술에 의해 형성될 수 있다.
상기 기판(110) 상에 복수의 워드라인들(130)을 형성할 수 있다. 상기 워드라인(130)은 상기 기판(110)의 활성 영역(115)에 불순물 이온을 주입하는 것에 의해 형성될 수 있다. 예를 들어, 상기 기판(110)이 P형 실리콘 기판인 경우 상기 워드라인(130)은 N형 불순물 이온을 주입하여 형성할 수 있다. 이와는 다르게, 워드라인(130)은 여러가지 다른 방법들에 의해 형성될 수 있다. 예컨대, 상기 워드라인(130)은 반도체 기판(110) 상에 복수개의 평행한 에피택셜 반도체층을 형성하고, 여기에 불순물 이온을 주입하는 것에 의해 또는 에피택셜 반도체층의 형성과 함께 불순물을 도핑하여 형성될 수 있다. 또 다른 예로서, 상기 워드라인들(130)은 금속성 박막으로 형성될 수 있다.
도 6을 참조하여, 상기 기판(110) 상에 절연성 물질(예:SiO2)을 증착하여 제 1 절연층(140)을 형성하고, 상기 제 1 절연층(140)을 패터닝하여 복수개의 상기 워드라인들(130)을 노출시키는 제 1 콘택홀(145)을 형성할 수 있다. 제 1 콘택홀(145) 내에 선택소자의 일례로서 다이오드들(150)을 형성할 수 있다. 상기 다이오드(150)는 N형 반도체층(151)과 P형 반도체층(152)을 적층하므로써 형성될 수 있다. 일례로, 상기 다이오드들(150)은 상기 제 1 콘택홀(145) 내에 게르마늄, 실리콘, 혹은 실리콘게르마늄 등의 반도체층을 형성한 후 불순물을 주입하는 것에 의해 형성될 수 있다. 상기 제 1 콘택홀(145) 내의 반도체층은 선택적 에피택셜 성장법(SEG) 혹은 고상 에피택셜 성장법 등에 의해 형성될 수 있다. 상기 선택적 에피택셜 성장법은 제 1 콘택홀(145)에 의해 노출된 상기 워드라인(130)을 씨드층(seed layer)으로 활용하여 에피택셜층을 성장하는 방법이다. 이와 다르게 고상 에피택셜 성장법은 제 1 콘택홀(145) 내에 비정질 혹은 다결정 반도체층을 형성한 후 결정화시키는 방법이다. 본 발명의 일 실시예에 의하면, 전자의 선택적 에피택셜 성장법(SEG)에 의해 상기 다이오드들(150)을 형성할 수 있다. 상기 다이오드(150) 상에 실리사이드층(153)을 더 형성할 수 있다. 상기 실리사이드층(153)은 상기 다이오드(150)와 이하 설명될 하부 전극 사이의 접촉저항을 감소시킬 수 있다. 상기 실리사이드층(153)은 예를 들어 코발트실리사이드, 니켈실리사이드 또는 티타늄실리사이드와 같은 금속실리사이드로 형성될 수 있다.
도 7을 참조하여, 상기 다이오드들(150) 및 상기 제 1 절연층(140) 상에 절연성 물질을 증착하고 패터닝하여 제 2 절연층(160)을 형성할 수 있다. 상기 제 2 절연층(160)은 산화막, 질화막 또는 산질화막일 수 있다. 상기 패터닝은 제 1 방향과 상기 제 1 방향과 교차하는 제 2 방향으로 패터닝되어 리세스 영역(165)을 형성할 수 있다. 본 발명의 일 실시예에 따르면, 상기 패터닝은 도 2의 P영역과 같은 형태의 리세스 영역(165)을 형성할 수 있다.
상기 P영역은 상기 다이오드들(150) 상에 리세스 영역(165)의 횡단면의 각 꼭지점(V)이 존재하는 형태일 수 있다. 이는 상기 리세스 영역(165)의 횡단면의 형태가 어떠하든, 상기 리세스 영역(165)의 횡단면의 꼭지점들(V)이 인접하는 다이오드들(150) 상에 각각 제공될 수 있다는 것을 의미한다. 상기 꼭지점들(V)은 도 2에 도시된 바와 같이 상기 다이오드들(150)의 중심에 위치할 수 있다. 또는, 상기 꼭지점들(V)은 상기 다이오드들(110)의 중심으로부터 같은 거리에 위치하는 지점일 수 있다. 상기 P영역은 도 2에 도시된 바와 같이 사각형일 수 있으나, 이에 한정되지 않는다. 또한 상기 P영역은 원형 또는 타원형이거나, 꼭지점들을 잇는 선이 곡선일 수 있다.
도 8을 참조하여, 상기 리세스 영역(165) 및 상기 제 2 절연층(160) 상에 도전층(170)이 형성될 수 있다. 상기 도전층(170)은 전이금속, 도전성 전이금속질화물 및 도전성 삼원계 질화물 중에 선택된 적어도 하나로 형성될 수 있다. 상기 도전층(170)은 스퍼터링(Sputtering) 또는 플라즈마강화-화학기상증착(Plasma-Enhanced Chemical Vapor Deposition:PECVD)으로 형성될 수 있다. 상기 도전층(170)이 형성된 후, 추가적으로 화학적-기계적 평탄화공정(Chemical-Mechanical Polishing:CMP)이 제공될 수 있다.
도 9를 참조하여, 상기 도전층(170)이 제 1 방향의 패터닝되어 예비 도전패턴(172)이 될 수 있다. 상기 제 1 방향이란 상기 X-X방향과 평행한 방향일 수 있다. 상기 제 1 방향의 패터닝이란, 상기 제 1 방향과 수직한 방향(Y-Y방향)으로 반복되는 패턴을 갖는 포토마스크에 의한 패터닝을 말한다. 상기 제 1 방향의 패터닝은 포토리소그래피(Photolithography) 공정일 수 있다. 본 발명의 제 1 실시예에 따르면, 상기 제 1 방향의 패터닝에 의하여 상기 예비 도전패턴(172)은 인접한 한쌍의 다이오드들 단위로 반복될 수 있다. 따라서 포토 공정의 최소 피치(pitch)의 제약을 극복할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제 1 방향의 패터닝은 플로오르화크립톤(KrF) 레이저에 의해 이루어질 수 있다. 상기 제 1 방향의 패터닝에 의한 리세스 영역 내에 제 3 절연층(161)을 형성할 수 있다.
도 10을 참조하여 CMP공정이 제공될 수 있다. 상기 CMP 공정에 의하여 제 1 방향 단면에 있어, 상기 예비 도전패턴(172)은 인접한 한 쌍의 다이오드 단위로 도전층이 분리되어 도전패턴(174)을 형성할 수 있다.
도 11을 참조하여, 상기 도전패턴(174) 및 상기 제 2 절연층(160) 상에 가변저항 물질층, 예를 들어 상변화 물질층(180)이 형성될 수 있다. 상기 상변화 물질층(180)은 상태가 가역적으로 변화할 수 있는 물질일 수 있다. 상기 상변화 물질층(180)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P,O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다.
도 12를 참조하여, 상기 상변화 물질층(180)과 상기 도전패턴(174)이 제 2 방향의 패터닝될 수 있다. 상기 제 2 방향이란, 상기 Y-Y 방향과 평행한 방향일 수 있다. 상기 제 2 방향의 패터닝이란, 상기 제 2 방향과 수직한 방향(X-X)으로 반복되는 패턴을 갖는 포토 마스크에 의한 패터닝을 말한다. 상기 제 2 방향의 패터닝은 포토공정일 수 있다. 상기 패터닝에 의해, 상기 다이오드(150) 마다 분리되어 하부 전극(175)을 형성할 수 있다. 상기 제 2 방향의 패터닝에 의하여 상기 하부 전극(175)은 인접한 한 쌍의 다이오드들 단위로 반복될 수 있다. 따라서, 포토공정의 최소 피치의 제약을 극복할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제 2 방향의 패터닝에 의한 리세스 영역 내에 제 4 절연층(162)을 형성할 수 있다. 상기 상변화 물질층(180), 제 2 절연층(160) 및 제 1 절연층(140)을 패터닝하여 콘택홀을 형성한 후, 상기 콘택홀에 하부 금속 스터드(136)를 형성할 수 있다.
도 13을 참조하여, 상기 상변화 물질층(180) 상에 상부 전극(190) 및 비트라인(195)이 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 상변화 물질층(180) 및 제 4 절연층(162)상에 제 5 절연층(163)을 형성하고, 상기 절연층을 패터닝한 후, 도전층을 형성하여 상기 상부 전극(190) 및 상기 비트라인(195)을 순차로 형성할 수 있다. 상기 상부 전극(190)은 상기 하부 전극(175)과 같은 물질일 수 있다. 상기 비트라인(195)은 금속성 박막으로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 비트라인(195)은 스퍼터링 방법으로 형성될 수 있다. 또한 상기와 동일한 방법으로 상부 금속 스터드(138) 및 중간 금속 스터드(137)을 형성할 수 있다.
본 발명의 제 1 실시예에 따른 메모리 소자에 따르면, 상기 상변화 물질층(180)과 상기 하부 전극(175)의 접촉 면적이 감소되어 리셋 전류(Ireset)를 줄일 수 있다.
(제 2 실시예)
도 14는 본 발명의 제 2 실시예에 따른 메모리 셀 어레이를 도시한 평면도이다. 도 14의 P영역은 도 16에서 설명될 리세스 영역이다. GST는 이하 설명될 상변화물질층의 패턴을 지칭하며 도면부호 275는 이하 설명될 하부전극을 지칭한다. V는 이하 설명될 꼭지점을 지칭한다. D는 다이오드를 지칭한다. 이외의 구성은 도 2의 설명과 동일하게 적용될 수 있다.
도 15 내지 도 22는 본 발명의 제 2 실시예에 따른 가변저항 메모리 소자 및 그 제조방법을 설명하기 위한 도면이다. 하부 전극 형태의 차이를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 15를 참조하면, 상기 셀 어레이에서는 기판(210) 상에 복수개의 워드라인들(230: WL)이 제공될 수 있다. 인접한 워드라인들(230)은 소자분리층(220)에 의해 서로 전기적으로 절연될 수 있다. 상기 기판(210) 상에는 복수개의 워드라인들(230)과 교차하는 복수개의 비트라인들(295: BL)이 제공될 수 있다. 예를 들어 상기 워드라인들(230)은 불순물 이온이 도핑된 반도체층 혹은 금속성 박막으로 형성될 수 있고, 상기 비트라인들(295)은 금속성 박막으로 형성될 수 있다.
상기 셀 어레이에서는 상기 워드라인들(230)과 상기 비트라인들(295) 사이에 메모리 기능을 하는 가변저항 물질층이 제공될 수 있다. 상기 가변저항 물질층은 상변화 물질층(280)일 수 있다. 상기 상변화 물질층(280)은 도 14에서 도시된 가변 저항체에 해당한다. 상기 상변화 물질층(280)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다.
상기 상변화 물질층(280)과 상기 워드라인(230) 사이에는 하부전극(275)과 선택소자가 제공되고, 상기 상변화 물질층(280)과 상기 비트라인(295) 사이에는 상부전극(290)이 제공될 수 있다. 상기 하부전극(275)은 선택소자, 예를 들어 다이오드(250)를 통해 상기 워드라인(230)에 전기적으로 연결되고, 상기 상부전극(290)은 상기 비트라인(295)에 전기적으로 연결될 수 있다. 상기 하부전극(275)은 예를 들 어 상기 상변화 물질층(280)을 가열하는 히터(heater)로 사용될 수 있다. 상기 하부전극(275)과 상기 상부전극(290)은 금속성 박막, 일례로 티타늄나이트라이드(TiN) 혹은 티타늄알루미늄나이트라이드(TiAlN) 등으로 형성될 수 있다. 본 발명의 제 2 실시예에 있어서 상기 하부전극(275)은 상기 하부전극(275) 상에 제 3 절연층(266)이 제공되어 종단면이 "L"형태로 제공되므로써 상기 상변화 물질층(280)과의 접촉면적을 더욱 줄일 수 있다. 따라서 리셋 전류(Ireset)를 더욱 줄일 수 있다.
선택소자인 상기 다이오드(250)는 상기 기판(210) 상에 적층된 N형 반도체층(251) 및 P형 반도체층(252)을 포함할 수 있다. 상기 P형 반도체층(252)은 상기 하부전극(275)에 인접하고 상기 N형 반도체층(251)은 상기 워드라인(230)에 인접할 수 있다. 상기 하부전극(275) 및 상기 상변화 물질층(280)은 제 2 절연층(260)과 제 3 절연층(280) 내에 제공될 수 있다. 상기 다이오드(250)와 상기 하부전극(275) 사이의 접촉 저항을 감소시키기 위하여 실리사이드층(253)이 더 제공될 수 있다.
상기 셀 어레이에서는 워드라인 콘택(235: WLC)을 통해서 상기 워드라인(230)에 전기적으로 연결된 배선, 이른바 스트랩핑 워드라인(미도시)이 상기 비트라인(295) 상부에 제공될 수 있다.
도 16 내지 도 22는 본 발명의 제 2 실시에에 따른 가변저항 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 16을 참조하여, 기판(210)을 제공하고 기판(210)을 가공하여 활성 영역(215)을 정의하는 소자분리층(220)을 형성할 수 있다. 상기 기판(210) 상에 복수 의 워드라인들(230)을 형성하고, 상기 워드라인들(230) 상에 다이오드들(250)을 형성할 수 있다. 상기 다이오드들(250) 및 제 1 절연층(240) 상에 상에 절연층을 형성한 후, 패터닝하여 제 2 절연층(260)이 형성될 수 있다. 상기 패터닝은 제 1 방향과 상기 제 1 방향과 교차하는 제 2 방향으로 패터닝되어 리세스 영역(265)을 형성할 수 있다. 본 발명의 일 실시예에 있어서, 상기 패터닝은 도 14의 P영역과 같은 형태의 리세스 영역(265)을 형성할 수 있다. 상기 P영역은 상기 다이오드들(250) 상에 리세스 영역(265)의 횡단면의 각 꼭지점(V)이 존재하는 형태일 수 있다. 이는 상기 리세스 영역(265)의 횡단면의 형태가 어떠하든, 상기 리세스 영역(265)의 횡단면의 꼭지점들(V)이 인접하는 다이오드들(250) 상에 각각 제공될 수 있다는 것을 의미한다. 상기 꼭지점들(V)은 상기 다이오드들(250)의 중심에 위치할 수 있다. 또는, 상기 꼭지점들(V)은 상기 다이오드들(210)의 중심으로부터 같은 거리에 위치하는 지점일 수 있다. 상기 P영역은 도 14에 도시된 바와 같이 사각형일 수 있으나, 이에 한정되지 않는다. 또한 상기 P영역은 원형 또는 타원형이거나, 꼭지점들을 잇는 선이 곡선일 수 있다.
도 17을 참조하여, 상기 리세스 영역(265) 및 상기 제 2 절연층(260) 상에 콘포멀하게(conformally) 도전층(270)이 형성될 수 있다. 상기 도전층(270)은 전이금속, 도전성 전이금속질화물 및 도전성 삼원계 질화물 중에 선택된 적어도 하나로 형성될 수 있다. 상기 도전층(270)은 스퍼터링(Sputtering) 또는 플라즈마강화-화학기상증착(Plasma-Enhanced Chemical Vapor Deposition:PECVD)으로 형성될 수 있다. 상기 도전층(270) 상에 제 3 절연층(266)이 제공될 수 있다. 상기 제 3 절연 층(266)이 형성된 후, 추가적으로 화학적-기계적 평탄화공정(Chemical-Mechanical Polishing:CMP)이 제공될 수 있다.
도 18을 참조하여, 상기 도전층(270) 및 상기 제 3 절연층(266)이 제 1 방향의 패터닝되어 예비 도전패턴(272)을 형성할 수 있다. 상기 제 1 방향이란 상기 X-X방향과 평행한 방향일 수 있다. 상기 제 1 방향의 패터닝이란, 상기 제 1 방향과 수직한 방향(Y-Y)으로 반복되는 패턴을 갖는 포토마스크에 의한 패터닝을 말한다. 상기 제 1 방향의 패터닝은 포토리소그래피(Photolithography) 공정일 수 있다. 본 발명의 제 2 실시예에 따르면, 상기 제 1 방향의 패터닝에 의하여 상기 예비 도전패턴(272)은 인접하는 한 쌍의 다이오드들 단위로 반복될 수 있다. 따라서 포토 공정의 최소 피치(pitch)의 제약을 극복할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제 1 방향의 패터닝은 플로오르화크립톤(KrF) 레이저에 의해 이루어질 수 있다. 상기 제 1 방향의 패터닝에 의한 리세스 영역 내에 제 4 절연층(261)을 형성할 수 있다.
도 19를 참조하여 CMP공정이 제공될 수 있다. 상기 CMP 공정에 의하여 제 1 방향 단면에 있어, 상기 예비 도전패턴(272)은 상기 다이오드(250) 마다 도전층이 분리되어 도전패턴(274)을 형성할 수 있다.
도 20을 참조하여, 상기 도전패턴(274) 및 상기 절연층들(260, 261, 266) 상에 가변저항 물질층, 예를 들어 상변화 물질층(280)이 형성될 수 있다. 상기 상변화 물질층(280)은 상태가 가역적으로 변화할 수 있는 물질일 수 있다. 상기 상변화 물질층(280)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나 와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P,O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다.
도 21을 참조하여, 상기 상변화 물질층(280)과 상기 도전층(270)이 제 2 방향의 패터닝될 수 있다. 상기 제 2 방향이란, 상기 Y-Y 방향과 평행한 방향일 수 있다. 상기 제 2 방향의 패터닝이란, 상기 제 2 방향과 수직한 방향(X-X)으로 반복되는 패턴을 갖는 포토 마스크에 의한 패터닝을 말한다. 상기 제 2 방향의 패터닝은 포토공정일 수 있다. 상기 패터닝에 의해, 상기 다이오드(250) 마다 분리되어 하부 전극(275)을 형성할 수 있다. 본 발명의 제 2 실시예에 따르면, 상기 제 2 방향의 패터닝에 의하여 상기 하부 전극(275)은 인접하는 한 쌍의 다이오드들 단위로 반복될 수 있다. 따라서, 포토공정의 최소 피치의 제약을 극복할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제 2 방향의 패터닝에 의한 리세스 영역 내에 제 5 절연층(262)을 형성할 수 있다. 상기 상변화 물질층(280), 제 2 절연층(260) 및 제 1 절연층(240)을 패터닝하여 콘택홀을 형성한 후, 상기 콘택홀에 하부 금속 스터드(236)를 형성할 수 있다.
도 22를 참조하여, 상기 상변화 물질층(280) 상에 상부 전극(290) 및 비트라인(295)이 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 상변화 물질층(280) 및 절연층(262)상에 제 2 절연층(263)을 형성하고, 상기 절연층을 패터닝한 후, 도전층을 형성하여 상기 상부 전극(290) 및 상기 비트라인(295)을 순차로 형성할 수 있다. 상기 상부 전극(290)은 상기 하부 전극(275)과 같은 물질일 수 있다. 상기 비트라인(295)은 금속성 박막으로 형성될 수 있다. 본 발명의 일 실시예 에 따르면, 상기 비트라인(295)은 스퍼터링 방법으로 형성될 수 있다. 또한 상기와 동일한 방법으로 상부 금속 스터드(238) 및 중간 금속 스터드(237)을 형성할 수 있다.
본 발명의 제 2 실시예에 따른 메모리 소자에 따르면, 상기 상변화 물질층(280)과 상기 하부 전극(275)의 접촉 면적이 더욱 감소되어 리셋 전류(Ireset)를 더욱 줄일 수 있다.
도 23은 본 발명의 일 실시예에 따른 가변 저항 기억 소자의 적용 예를 나타낸 메모리 시스템의 블록도이다.
도 23을 참조하면, 본 발명에 따른 메모리 시스템(1000)은 가변 저항 메모리 소자(예를 들어, PRAM; 1100) 및 메모리 컨트롤러(1200)로 구성되는 반도체 메모리 소자(1300), 시스템 버스(1450)에 전기적으로 연결된 중앙처리장치(1500), 사용자 인터페이스(1600), 전원 공급 장치(1700)를 포함한다.
가변 저항 메모리 소자(1100)에는 사용자 인터페이스(1600)를 통해서 제공되거나 또는, 중앙처리장치(1500)에 의해서 처리된 데이터가 메모리 컨트롤러(1200)를 통해 저장된다. 가변 저항 메모리 소자(1100)는 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 메모리 시스템(1000)의 쓰기 속도가 획기적으로 빨라질 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(1000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식 을 습득한 자들에게 자명하다.
또한, 메모리 시스템(1000)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
나아가, 본 발명에 따른 가변 저항 메모리 소자 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 가변 저항 메모리 소자 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이 며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 가변저항 메모리 소자에 있어서 메모리 셀 어레이의 등가회로도이다.
도 2는 본 발명의 제 1 실시예에 따른 도 1의 등가회로도에 대응하는 메모리 셀 어레이를 도시한 평면도이다.
도 3은 상변화 물질 특성을 설명하기 위한 그래프이다.
도 4 내지 도 13은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 형성하는 방법을 설명하기 위한 단면도들이다.
도 14는 본 발명의 제 2 실시예에 따른 도 1의 등가회로도에 대응하는 메모리 셀 어레이를 도시한 평면도이다.
도 15 내지 도 22는 본 발명의 제 2 실시예에 따른 가변 저항 메모리 소자를 형성하는 방법을 설명하기 위한 단면도들이다.
도 23은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 적용 예를 나타낸 메모리 시스템의 블록도이다.
<도면의 주요 부분에 관한 부호의 설명>
110, 210: 기판 120, 220: 소자분리층
130, 230: 워드라인 150, 250: 다이오드
177, 275: 하부 전극 180, 280: 상변화 물질층
190, 290: 상부 전극 195, 295: 비트라인
Claims (10)
- 기판 상에 선택소자들을 형성하는 것;상기 선택소자들이 형성된 상기 기판 상에 도전층을 형성하는 것;상기 도전층에 제 1 방향의 패터닝을 수행하여 상기 도전층으로부터 도전패턴을 형성하되, 상기 도전패턴은 상기 제 1 방향과 교차하는 방향으로 이격되고, 상기 제 1 방향으로 인접한 한 쌍의 상기 선택소자들을 연결하는 것;상기 도전패턴이 형성된 상기 기판 상에 가변저항 물질층을 형성하는 것; 그리고상기 가변저항 물질층 및 상기 도전패턴에 제 2 방향의 패터닝을 수행하여, 상기 가변저항 물질층으로부터 상기 제 1 방향으로 이격되는 가변저항체들을 형성하고, 상기 도전패턴으로부터 상기 제 1 방향으로 이격된 전극들을 형성하는 것을;포함하는 가변저항 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 전극들과 상기 가변저항체들을 동시에 형성하는 가변저항 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 도전층을 형성하는 것은:상기 기판 상에, 인접하는 네 개의 상기 선택소자들을 동일한 면적으로 노출하는 리세스 영역을 포함하는 절연층을 형성하는 것; 및상기 리세스 영역이 채워지도록 상기 절연층 상에 도전성 물질을 형성하는 것을;포함하는 가변저항 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 도전층을 형성하는 것은:상기 기판 상에, 인접하는 네 개의 상기 선택소자들을 동일한 면적으로 노출하는 리세스 영역을 포함하는 제 1 절연층을 형성하는 것;상기 제 1 절연층 상에 콘포말하게 도전성 물질을 형성하는 것;상기 도전성 물질 상에 제 2 절연층을 형성하는 것을;포함하는 가변저항 메모리 소자의 제조방법.
- 제 4 항에 있어서, 상기 리세스 영역을 형성하는 것은:상기 기판상에, 인접하는 네 개의 상기 선택소자들의 상부면에 사각형의 꼭지점들이 존재하도록 패터닝하는 것을포함하는 가변저항 메모리 소자의 제조방법.
- 제 5 항에 있어서, 상기 도전층을 형성하는 것은:상기 제 1 절연층이 노출되도록 상기 제 2 절연층 및 상기 도전성 물질을 평탄화 공정을 더 포함하는 가변저항 메모리 소자의 제조방법.
- 제 5 항에 있어서, 상기 꼭지점들은 인접하는 네 개의 상기 선택소자들의 중심 부근 또는 중심으로부터 같은 거리에 위치하는 가변저항 메모리 소자의 제조방법.
- 기판과 상부전극 사이의 선택소자들 및 상변화 물질층;상기 선택소자들과 상기 상변화 물질층 사이의 하부전극들을 포함하고;상기 하부전극들은, 상기 선택소자들의 상부면의 중심부근 또는 중심으로부터 같은거리에 꼭지점을 갖는 다각형의 영역 상에 제공되는 가변저항 메모리 소자.
- 제 8 항에 있어서, 상기 다각형은 사각형인 가변저항 메모리 소자.
- 제 9 항에 있어서, 상기 전극들은 각각 상기 상변화 물질층과 동일한 접촉면적을 갖는 가변저항 메모리 소자.
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