KR20130087170A - Manufacturing method of base board with extreme minute circuit combined with exposure part by plating method and extreme minute circuit base board manufactured by the said method - Google Patents

Manufacturing method of base board with extreme minute circuit combined with exposure part by plating method and extreme minute circuit base board manufactured by the said method Download PDF

Info

Publication number
KR20130087170A
KR20130087170A KR1020120008247A KR20120008247A KR20130087170A KR 20130087170 A KR20130087170 A KR 20130087170A KR 1020120008247 A KR1020120008247 A KR 1020120008247A KR 20120008247 A KR20120008247 A KR 20120008247A KR 20130087170 A KR20130087170 A KR 20130087170A
Authority
KR
South Korea
Prior art keywords
circuit
plating
substrate
exposure
metal layer
Prior art date
Application number
KR1020120008247A
Other languages
Korean (ko)
Inventor
김정식
성낙훈
Original Assignee
김정식
성낙훈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김정식, 성낙훈 filed Critical 김정식
Priority to KR1020120008247A priority Critical patent/KR20130087170A/en
Publication of KR20130087170A publication Critical patent/KR20130087170A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/14—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using spraying techniques to apply the conductive material, e.g. vapour evaporation
    • H05K3/16—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using spraying techniques to apply the conductive material, e.g. vapour evaporation by cathodic sputtering
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0023—Etching of the substrate by chemical or physical means by exposure and development of a photosensitive insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/107—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/26—Cleaning or polishing of the conductive pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0154—Polyimide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

PURPOSE: A method for manufacturing a board including an ultra-narrow circuit integrated with a light exposure unit and an ultra-narrow circuit board thereof are provided to implement integration by easily composing a circuit unit. CONSTITUTION: A sensitizer is applied to the top of the board. A light exposure unit (3) and a non-exposure unit are formed. A space unit is formed on the non-exposure unit. A sputtering metal layer (6) is formed in the top of the light exposure unit and the bottom of the space unit. A plating circuit unit (8) is formed on the sputtering metal layer.

Description

도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판의 제조방법과 그에 의하여 제작된 극미세 회로기판{Manufacturing method of base board with extreme minute circuit combined with exposure part by plating method and extreme minute circuit base board manufactured by the said method}Manufacture method of base board with extreme minute circuit combined with exposure part by plating method and extreme minute circuit base board manufactured by the said method}

본 발명은 미세 통전 회로를 가지는 전자장치에 들어가는 극미세 회로기판의 제조방법과 그에 의하여 제작된 기판에 관한 것이다. 본 발명에서의 극미세 회로가 형성이 되는 기판의 소재는 다양한 형태로 선택을 할 수가 있다. 기판의 소재와 기판의 두께 및 크기는 형태는 다양한 형태로 적용이 가능하다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing an ultrafine circuit board for use in an electronic device having a fine conducting circuit, and to a substrate manufactured thereby. The material of the substrate on which the ultrafine circuit is formed in the present invention can be selected in various forms. The material of the substrate and the thickness and size of the substrate can be applied in various forms.

즉 연성기판, 경성기판이 모두 적용이 되어 진다. 또는 필름상태 또는 시트상태 또는 롤상태 또는 판재상태의 기판이 모두 적용이 가능하다.In other words, both flexible and rigid substrates are applied. Alternatively, both substrates in a film state, a sheet state, a roll state, or a plate state can be applied.

본 발명에서는 기판 소재로서 가장 흔히 사용이 되는 것은 일반적으로 많이 사용되는 폴리 이미드 필름이나, PVC, 유리, PET 등 다양한 소재를 판상 또는 롤상 또는 얇은 필름형태로서 사용을 할 수가 있음은 물론이다.
In the present invention, the most commonly used as a substrate material is a polyimide film, which is generally used, and various materials such as PVC, glass, and PET can be used as a plate, roll, or thin film.

본 발명의 배경이 되는 기술을 소개함에 있어서, 종래에 플렉시블한 회로기판을 만드는 일반적인 방법을 통하여 배경 기술을 설명한다. 이의 대표적인 형태가 CHIP ON FILM으로 알려져 있다. 일반적으로 사용이 되고 있는 CHIP ON FILM은 얇은 필름형태의 폴리이미드 소재 위에 구리금속을 스파터링 하고, 그 위에 구리 박막층을 다시 도금한다.In introducing the background technology of the present invention, the background art will be described through a general method of making a flexible circuit board. Its representative form is known as CHIP ON FILM. CHIP ON FILM, which is generally used, sputters copper metal on a thin film-like polyimide material and replats a copper thin film layer thereon.

구리 금속을 옹그스트롱 단위의 극히 얇은 두께로 스파터링하는 이유는 폴리이미드 기판에 통전이 가능한 도전층을 형성시키기 위해서이다. 이후, 구리 도금조에서 상기 스파터링된 도전층에 전기를 통전시켜서 구리 도금작업을 시행하여 얇은 구리 박막층을 형성한다. 이렇게 형성된 구리 박막층의 두께는 통상 수 미크론에서 수십 미크론 정도에 달한다.The reason why the copper metal is sputtered to an extremely thin thickness in the unit of angstrom is to form a conductive layer capable of conducting electricity on the polyimide substrate. Subsequently, electricity is supplied to the spattered conductive layer in a copper plating bath to perform copper plating to form a thin copper thin film layer. The thickness of the copper thin film layer thus formed typically ranges from several microns to several tens of microns.

폴리이미드 필름 표면에 이렇게 제작되어진 얇은 구리 박막층에 회로부를 구성하기 위하여 감광공정과 에칭공정을 실시한다. 즉, 구리 박막층에 감광재를 균일하게 도포하여 감광층을 형성하고, 상기 감광층에 원하는 형태의 패턴이 형성된 필름을 통하여 빛을 조사시켜서 노광부와 비노광부를 형성한다. A photosensitive process and an etching process are performed to form a circuit part on the thin copper thin film layer thus prepared on the polyimide film surface. That is, a photosensitive material is uniformly coated on the copper thin film layer to form a photosensitive layer, and the exposed portion and the non-exposed portion are formed by irradiating light through a film having a pattern having a desired shape on the photosensitive layer.

비노광부를 화학적으로 세척하여 제거하면 비노광부가 있던 자리에는 빈 공간부가 형성이 되며, 상기 빈 공간부를 통하여 구리 박막층의 표면이 노출이 된다.When the non-exposed part is chemically washed and removed, an empty space part is formed at a place where the non-exposed part is located, and the surface of the copper thin film layer is exposed through the empty space part.

이 같이 노출되어진 구리 박막층의 표면부에 에칭작업을 행하여 부식작업을 행한다. 그 후 남아 있는 노광부를 화학적으로 제거하게 되면, 폴리 이미드 기판에 금속 회로부가 형성된 회로기판이 제작되어 지게 된다.Etching is performed on the surface of the copper thin film layer exposed in this way to perform corrosion. If the remaining exposed portion is then chemically removed, a circuit board having a metal circuit portion formed on the polyimide substrate is produced.

종래의 에칭방법에 의하여 형성이 되는 회로는, 그 제작 특성상 한계성을 갖고 있다. 즉, 가공되어지는 회로의 두께 및 피치의 측면에서, 일정 범위 이하의 정밀한 회로 구성은 불가능하다. The circuit formed by the conventional etching method has a limit in the manufacturing characteristic. That is, in terms of the thickness and pitch of the circuit to be processed, a precise circuit configuration below a certain range is impossible.

이것은 에칭과정에서 소재를 부식시키는 부식작업이 아랫방향의 한 방향으로 직선적으로 이루어지지 아니하고 전 방향으로 부식이 진행이 되기 때문이다. This is because the corrosive work to corrode the material during the etching process is not done linearly in one direction in the downward direction, but the corrosion proceeds in all directions.

이러한 에칭의 고유 특성으로 인하여, 에칭공정을 통하여 얻을 수가 있는 금속 회로의 폭과 두께는 일정한 한계치를 가질 수밖에 없었다.Due to the inherent characteristics of the etching, the width and thickness of the metal circuit obtained through the etching process have a certain limit.

예로서, 원하는 금속 회로부의 피치가 20 미크론이며, 금속 회로부의 두께가 50 미크론이라고 하면, 50 미크론의 구리 박막층이 형성된 폴리이미드 기판을 사용하게 된다. For example, if the pitch of the desired metal circuit portion is 20 microns and the thickness of the metal circuit portion is 50 microns, a polyimide substrate having a 50 micron copper thin film layer is used.

이 기판에 감광재를 균일하게 도포하고, 노광공정을 통하여 노광부와 비노광부를 형성한 뒤, 50 미크론의 구리 박막층을 상부로부터 하부 방향으로 에칭을 진행시키게 되면, 구리 박막층의 부식은 표면부터 시작하여 점차 하부의 폴리이미드 표면을 향하여 에칭이 진행하여지게 된다. 이때, 부식은 하부방향으로만 직선적으로 진행이 되는 것이 아니라, 구리 박막층의 전 방향으로 진행이 된다. When the photosensitive material is uniformly coated on the substrate, the exposed portion and the non-exposed portion are formed through the exposure process, and then the 50 micron copper thin film layer is etched from the top to the bottom, the corrosion of the copper thin film layer starts from the surface. The etching proceeds gradually toward the lower polyimide surface. At this time, the corrosion does not proceed linearly only in the downward direction, but proceeds in all directions of the copper thin film layer.

본 예에서, 피치가 20 미크론인 회로부의 작업을 시작하게 되면, 에칭작업이 시작되어 구리 박막층의 깊이인 50 미크론에 도달되기 이전에, 측면방향으로 부식이 진행되어져서 제품 제작은 불가능하게 된다. In this example, when the work of the circuit portion having the pitch of 20 microns is started, the etching progresses and the corrosion progresses in the lateral direction before reaching the 50 microns depth of the copper thin film layer, making the product impossible.

에칭에 의한 금속 회로부의 제작은 상기와 같은 이유로 인하여 피치와 두께에 따라서 불가능한 영역이 존재하게 된다. 그러나 본 발명은 종래의 에칭방법에 의하여 제작이 불가능하였던 피치와 두께를 갖는 회로부도 도금방법을 사용하므로 제작을 가능케 한다.Fabrication of the metal circuit part by etching has an impossible region depending on the pitch and thickness because of the above reasons. However, the present invention makes it possible to manufacture the circuit portion having a pitch and thickness, which was impossible to manufacture by the conventional etching method, because the plating method is used.

본 발명의 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판의 제조방법에 의하여 종래의 에칭방법으로 해결이 불가능하였던 문제를 해결 할 수가 있으며, 제작되는 회로기판의 회로부의 정밀도의 한계를 극복 할 수가 있다.According to the plating method of the present invention, a method of manufacturing a substrate having an ultrafine circuit integrated with the exposure part can be solved by the conventional etching method, and the accuracy of the circuit part of the circuit board manufactured can be solved. You can overcome the limitations.

본 발명은 제작공정이 간단하면서도 정확하며, 극히 미세한 피치의 회로선 폭과 회로의 두께를 용이하게 구현할 수가 있게 한다. The present invention makes the manufacturing process simple and accurate and makes it possible to easily realize the circuit line width and the circuit thickness of extremely fine pitches.

종래의 에칭방법으로는 회로부의 피치를 10 미크론에서 30 미크론 정도로 제작을 하며, 회로의 두께를 수십 미크론으로 제작을 하려면 많은 한계를 드러낼 수밖에 없었다. 그러나 본 발명에 의한 방법은 도포되는 감광재의 두께를 조절함으로써, 얼마든지 회로의 두께를 수 미크론에서 수십 미크론에 이르도록 제작이 가능할 뿐만 아니라, 얼마든지 미세한 피치의 회로를 실현시킬 수가 있는 장점이 있다.In the conventional etching method, the pitch of the circuit part is manufactured to about 10 microns to about 30 microns, and the thickness of the circuit has to be exposed to tens of microns. However, the method according to the present invention has the advantage that not only the thickness of the circuit can be fabricated from several microns to several tens of microns by controlling the thickness of the photosensitive material to be applied, but also the circuit of a fine pitch can be realized. .

상기와 같은 종래의 에칭작업의 문제점을 해결하기 위하여, 본 발명은 감광재의 노광부를 가이드로 하여 도금되는 금속을 성장시켜서, 도금 회로부를 구성하는 것을 특징으로 한다.In order to solve the problems of the conventional etching operation as described above, the present invention is characterized by constituting the plating circuit by growing a metal to be plated with the exposed portion of the photosensitive material as a guide.

본 발명에서는 균일하게 도포되어지는 감광재에 노광작업을 통하여 노광부와 비노광부를 형성한 뒤, 비노광부는 화학적으로 제거한다. 그 후, 남아 있는 노광부의 기둥 사이, 즉 노광부와 노광부 사이의 공간부에 도금작업을 통하여 금속을 성장시켜서 도금 회로부를 형성시켜 나가는 방법을 택함으로 본 발명은 에칭의 한계를 극복한다.In the present invention, the exposed portion and the non-exposed portion are formed on the photosensitive material which is uniformly applied through the exposure operation, and then the non-exposed portion is chemically removed. Then, the present invention overcomes the limitation of etching by selecting a method of forming a plating circuit by growing a metal through plating to the space between the remaining pillars of the exposed portion, that is, between the exposed portion and the exposed portion.

본 발명에서는 도포되는 감광재의 두께는 얼마든지 조절을 할 수가 있다. 이것은 노광부의 수직 기둥의 높이를 조절할 수가 있음을 의미하며, 이 사실은 제작하고자 하는 회로부의 두께를 얼마든지 용이하게 조절이 가능하다는 것을 의미한다고 할 수가 있다.
In the present invention, the thickness of the photosensitive material to be applied can be adjusted as much as possible. This means that the height of the vertical pillars of the exposed portion can be adjusted, which means that the thickness of the circuit portion to be manufactured can be easily adjusted.

본 발명에 의하여 형성이 되는 도금 회로부는, 균일하게 도포되어진 감광재의 노광작업을 통하여 만들어 지는 노광부 기둥의 표면 형태와 동일하게 만들어 진다.The plating circuit part formed by this invention is made in the same way as the surface form of the exposure part pillar made through the exposure operation of the photosensitive material apply | coated uniformly.

즉 노광부를 수직 기둥으로 설명을 한다면, 본 발명에서 제작이 되는 도금 회로부 역시 노광부의 수직을 따라서 금속이 성장되어 만들어 진다. In other words, if the exposed portion is described as a vertical column, the plating circuit portion manufactured in the present invention is also made by growing metal along the vertical portion of the exposed portion.

일반적으로 노광작업을 통하여 만들어 지는 노광부의 기둥은 직선의 형태를 가진다. 따라서 본 발명에서의 도금 회로부는 도금에 의하여 직선의 형태로 수직으로 성장이 된다. 이 사실은 기존의 에칭작업에 의한 부식과정은 직선으로 진행이 되지 않는 다는 것에 비하여 큰 특징을 제공하게 된다.In general, the pillars of the exposed portion made through the exposure operation has a straight shape. Therefore, the plating circuit portion in the present invention is grown vertically in the form of a straight line by plating. This fact provides a great feature compared with the conventional etching process that the corrosion process does not proceed in a straight line.

이러한 사실은 본 발명에 의한 도금 회로부의 정밀도가 종래의 에칭에 비하여 크게 개선이 되는 것을 의미한다.This fact means that the precision of the plating circuit portion according to the present invention is greatly improved compared to the conventional etching.

본 발명은 종래 에칭으로 불가능하였던 극미세 회로부의 피치와 두께를 용이하게 제작 가능케 한다. 본 발명의 가장 큰 효과 중의 하는 초정밀 피치를 가지는 회로부를 극히 용이하게 구성을 할 수가 있다는 것이다. The present invention makes it possible to easily manufacture the pitch and thickness of the ultrafine circuit portion, which has not been possible by conventional etching. One of the greatest effects of the present invention is that the circuit portion having an ultra-precision pitch can be configured very easily.

본 발명에 의하여 제작이 되는 도금 회로부의 피치와 두께는 노광부의 피치와 두께에 의하여 결정이 된다. The pitch and thickness of the plated circuit portion produced by the present invention are determined by the pitch and thickness of the exposed portion.

노광부의 피치의 설계는 제품이 요구되는 치수에 맞추어서, 노광기의 성능과 조사되어지는 빛을 적절히 조절함으로써 적정한 범위로 선택을 할 수가 있게 된다.The pitch of the exposed portion can be selected in an appropriate range by appropriately adjusting the performance of the exposure machine and the light to be irradiated in accordance with the dimensions required for the product.

이러한 사실은 기존의 회로기판을 더욱 미세하고 정밀하게 만들 수가 있게 됨을 의미하며, 이는 본 발명에 의하여 전자제품의 고성능화와 집적화 및 소형화를 촉진시킬 수가 있게 한다. This fact means that existing circuit boards can be made finer and more precise, which can promote high performance, integration and miniaturization of electronic products by the present invention.

본 발명의 또 다른 큰 특징 중의 하나는 노광부와 도금 회로부가 서로 맞물려서 극미세 회로가 견고히 기판에 결합이 되어지는 점이다. Another great feature of the present invention is that the exposure portion and the plating circuit portion are engaged with each other so that the ultrafine circuit is firmly coupled to the substrate.

기존의 에칭 공법에 의하여 제작이 되는 회로기판은 금속 회로부만 존재하므로 외부의 스크레치에 의하여 회로가 파괴되는 일이 많다. 그러나 본 발명은 노광부와 도금 회로부가 서로 견고히 물고 있는 상태가 되므로 도금 회로부가 외부의 스크레치에 대하여 파괴되지 않게 된다. Since the circuit board manufactured by the conventional etching method has only a metal circuit part, the circuit is often destroyed by an external scratch. However, in the present invention, since the exposed portion and the plated circuit portion are firmly bited to each other, the plated circuit portion is not destroyed by external scratches.

또한 노광부와 도금 회로부가 맞물린 상태로 기판에 결합이 되어 있으므로, 기판과의 결합력도 훨씬 증대가 되는 큰 장점이 있게 된다. In addition, since the exposure portion and the plating circuit portion are coupled to the substrate in engagement, there is a great advantage that the bonding force with the substrate is further increased.

따라서 도금 회로부가 아무리 극미세화 되어 진다 하더라도, 측면에 있는 노광부와 도금 회로부가 견고히 결합이 되어져 있음으로 인하여, 도금 회로부의 결합력과 안정성은 보장이 된다.Therefore, no matter how extremely the plated circuit portion is made, since the exposed portion on the side and the plated circuit portion are firmly coupled, the bonding force and stability of the plated circuit portion are guaranteed.

도 1은 기판 상부에 감광재를 도포하는 공정에 대한 설명도이다.
도 2, 도 3은 감광재의 노광공정에 대한 설명도이다.
도 4는 스파터링 금속층을 형성하는 공정의 설명도이다.
도 5는 노광부 위의 스파터링 금속층을 제거하는 공정의 설명도이다.
도 6A, 6B, 6C는 노광부 위의 스파터링 금속층을 제거하는 또 다른 실시예의 설명도이다.
도 7는 도금 회로부 형성공정에 대한 설명도이다.1 is an explanatory diagram for a step of applying a photosensitive material on the upper substrate.
2 and 3 are explanatory views of the exposure process of the photosensitive material.
4 is an explanatory view of a step of forming a sputtering metal layer.
5 is an explanatory view of a step of removing a sputtering metal layer on the exposed portion.
6A, 6B and 6C are explanatory diagrams of yet another embodiment for removing the sputtering metal layer on the exposed portion.
7 is an explanatory view of a plating circuit portion forming process.

본 발명은 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판의 제조방법과 그에 의한 극미세 회로기판에 대한 것이다. The present invention relates to a method of manufacturing a substrate having an ultra fine circuit integrated with the exposure unit by a plating method, and to an ultra fine circuit board thereby.

본 발명은 기판(1) 상부에 균일하게 감광재(2)를 도포하고; 상기 감광재에 패턴이 형성된 필름을 통하여 빛을 조사시켜 노광부(3)와 비노광부(4)를 형성하고; 상기 비노광부는 화학적 반응을 통하여 제거하여 공간부(5)를 형성하고; 상기 노광부의 상부와, 상기 공간부의 저부에 얇은 도전층을 형성하기 위하여 스파터링 금속층(6)을 형성하고; 상기 노광부의 상부에 형성되어진 스파터링 금속층(6)을 제거하며; 상기 공간부의 저부에 형성되어진 스파터링 금속층(6)에 도금을 실시하여 도금 회로부(8)를 형성하는 것을 특징으로 하는 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판의 제조방법과 그에 의한 극미세 회로기판에 에 대한 것이다. The present invention uniformly applies the photosensitive material (2) on the substrate (1); Irradiating light through the film on which the photosensitive material is patterned to form an exposed portion (3) and a non-exposed portion (4); The non-exposed part is removed through a chemical reaction to form a space part 5; Forming a sputtering metal layer (6) to form a thin conductive layer on an upper portion of the exposure portion and a lower portion of the space portion; Removing the sputtering metal layer (6) formed on the exposure part; Plating circuit part 8 is formed by plating the spattering metal layer 6 formed in the bottom part of the space part. And thereby the microcircuit board.

본 발명에 의하여 제작이 되는 도금 회로부는 노광부와 일체로 결합되어 진다. 그러나 필요에 따라서 노광부만 화학적으로 녹여서 제거하더라도 회로의 기능을 하는 것에는 전혀 지장이 없다. 따라서 상기 도금 회로부(8) 형성공정 이후 노광부(3)를 화학적으로 녹여서 제거하는 공정을 추가한 것도 본 발명의 실시예라 하겠다.The plating circuit part manufactured by the present invention is integrally coupled with the exposure part. However, even if only the exposed portion is chemically dissolved and removed as necessary, there is no problem in the functioning of the circuit. Therefore, it is also an embodiment of the present invention that a process of chemically melting and removing the exposed part 3 after the plating circuit part 8 forming process is added.

이하, 본 발명의 다양한 실시예에 대하여 상세히 설명하지만, 본 발명은 그 요지를 이탈하지 않는 한 이하의 실시예에 한정되지 않는다.
Hereinafter, various embodiments of the present invention will be described in detail, but the present invention is not limited to the following embodiments unless it departs from the gist thereof.

도 1은 기판 상부에 감광재를 도포하는 공정에 대한 설명도이다.1 is an explanatory diagram for a step of applying a photosensitive material on the upper substrate.

기판 상부에 감광재(4)를 균일하게 도포한다. 기판(1) 위에 도포되는 감광재(2)를 수 미크론에서 수십 미크론의 두께로 균일하게 도포한다. 본 발명에서는 도포되는 감광층의 두께는 20 미크론에서 60 미크론 사이의 두께가 많이 사용이 되어 진다. The photosensitive material 4 is uniformly applied on the substrate. The photosensitive material 2 applied on the substrate 1 is uniformly applied in a thickness of several microns to several tens of microns. In the present invention, the thickness of the photosensitive layer to be applied is used a lot of thickness between 20 microns and 60 microns.

본 발명에서 감광재의 두께는 제작되어질 도금 회로부의 두께와 밀접하게 관계가 있다. 왜냐하면 감광재의 두께만큼 도금방법으로 도금 회로부를 형성시키기 때문이다.
In the present invention, the thickness of the photosensitive material is closely related to the thickness of the plating circuit to be manufactured. This is because the plating circuit portion is formed by the plating method by the thickness of the photosensitive material.

도 2와 도 3은 감광재의 노광공정에 대한 설명도이다. FIG.2 and FIG.3 is explanatory drawing about the exposure process of the photosensitive material.

기판의 상부에 도포가 되어진 감광재(2)에 노광작업을 실시한다. 패턴이 그려진 필름을 통하여, 기판의 상부에서 빛을 조사하여 감광재를 노광시킨다. An exposure operation is performed on the photosensitive material 2 coated on the substrate. Through the film on which the pattern is drawn, light is irradiated from the upper portion of the substrate to expose the photosensitive material.

회로 형상이 투명부와 불투명부로 구성되는 패턴을 통하여 빛을 조사시키어 감광재를 노광시키면 노광부(3와 비노광부(4)가 생긴다. 노광되지 아니한 감광재의 비노광부(4)는 화학적으로 녹여서 제거한다. 비노광부(4)를 제거하면 공간부(5)가 생긴다.
When the circuit shape is exposed to light by irradiating light through a pattern composed of transparent and opaque parts, the exposed part 3 and the non-exposed part 4 are formed. The unexposed part 4 of the unexposed photosensitive material is chemically dissolved to remove Removing the non-exposed part 4 creates a space part 5.

도 4는 스파터링 금속층을 형성하는 공정의 설명도이다.4 is an explanatory view of a step of forming a sputtering metal layer.

상기 노광부(3)의 상부와, 상기 공간부의 저부에 얇은 도전층을 형성하기 위하여 스파터링 금속층(6)을 형성한다. 본 발명에서 스파터링 작업에 사용이 되는 금속은 도전성이 뛰어나며 가공 및 가격적 측면에서 우수한 성질을 가지는 구리소재를 사용하나 필요에 따라서 다양한 금속을 사용할 수가 있다.A sputtering metal layer 6 is formed in order to form a thin conductive layer on the upper part of the exposure part 3 and the bottom part of the space part. In the present invention, the metal used for the sputtering operation is excellent in conductivity and uses a copper material having excellent properties in terms of processing and cost, but various metals may be used as necessary.

스파터링 금속층(6)의 두께는 작업시간과 비용을 단축하기 위하여 옹그스트롱 단위의 얇은 두께로 사용이 되어진다. 그러나 필요에 따라서 두께를 조절할 수가 있음은 물론이다.
The thickness of the sputtering metal layer 6 is used in a thin thickness of the unit of Angstrom to reduce the working time and cost. However, of course, the thickness can be adjusted as needed.

도 5는 노광부 상부의 스파터링 금속층을 제거하는 공정의 설명도이다.5 is an explanatory diagram of a step of removing the sputtering metal layer on the upper portion of the exposed portion.

노광부(3)의 상부에 있는 스파터링 금속층(6)을 표면연마를 통하여 제거한다. 평면연마를 시행하면 공간부의 저부에 형성된 스파터링 금속층(6)은 그대로 존재시킬 수가 있다.
The sputtering metal layer 6 on the upper part of the exposure part 3 is removed through surface polishing. When the surface polishing is performed, the sputtering metal layer 6 formed at the bottom of the space portion can be left as it is.

도 6A, 6B, 6C는 노광부 위의 스파터링 금속층을 제거하는 또 다른 실시예의 설명도이다. 이는 도 5에서와 같이 노광부(3)의 상부에 있는 스파터링 금속층(6)을 제거하는 또 다른 실시예이다.6A, 6B and 6C are explanatory diagrams of yet another embodiment for removing the sputtering metal layer on the exposed portion. This is another embodiment of removing the sputtering metal layer 6 on top of the exposure part 3 as in FIG. 5.

도 6A는 도 4의 노광부(3)의 상부와, 공간부의 저부에 스파터링 금속층(6)을 형성한 뒤에 수행하는 공정으로써, 상기 공간부에 충진물(7)을 채우는 공정이다.6A is a step performed after the sputtering metal layer 6 is formed on the upper part of the exposure part 3 and the bottom part of the space part of FIG. 4, and the filling material 7 is filled in the space part.

도 6B는 공간부에 충진물(7)을 채운 상태로, 노광부(3) 상부에 형성된 스파터링 금속층(6)을 제거하는 것을 설명한다. 스파터링 금속층은 극히 얇게 형성이 되어진 상태이므로 짧은 시간의 에칭작업을 통하여 실행이 가능하다. FIG. 6B illustrates the removal of the sputtering metal layer 6 formed on the exposed portion 3 with the fill 7 filled in the space. Since the sputtering metal layer is formed to be extremely thin, it can be performed through a short time etching operation.

도 6C는 충진물(7)을 제거한 상태를 설명하는 설명도이다. 이 과정들을 통하여 도 5와 동일한 결과치를 얻게 된다. 일반적으로는 화학적 방법으로 충진물을 녹여서 제거한다. 그러나 충진물의 형태에 따라서 화학적 방법 이외의 방법으로도 충진물을 제거할 수가 있음은 물론이다. 예를 들면, 충진물을 접착성이 없는 실리콘을 충진할 수가 있다. 이 경우에는 충진물의 제거작업은 물리적인 이탈을 통하여서도 진행할 수가 있게 된다.
6C is an explanatory diagram for explaining a state in which the packing 7 is removed. Through these processes, the same result as in FIG. 5 is obtained. Generally, chemicals are dissolved by removing the filler. However, of course, depending on the form of the filling can be removed by a method other than the chemical method. For example, the filler can be filled with non-adhesive silicone. In this case, the removal work of the filling can proceed even through physical separation.

도 7는 도금 회로부 형성공정에 대한 설명도이다.7 is an explanatory view of a plating circuit portion forming process.

도금 회로부를 형성하기 위하여, 노광부의 상부에 형성되어진 스파터링 금속층(6)은 제거되었고, 공간부의 저부에만 스파터링 금속층(6)이 존재케 하였다. 이제 상기 공간부의 저부에 형성되어진 스파터링 금속층(6)에 도금공정을 실시하여 도금 회로부(8)를 형성한다. In order to form the plating circuit portion, the sputtering metal layer 6 formed on the upper portion of the exposed portion was removed, and the spattering metal layer 6 was present only at the bottom of the space portion. Now, a plating process is performed on the sputtering metal layer 6 formed at the bottom of the space to form the plating circuit 8.

노출되어진 스타터링 금속층(6)에 도금작업을 통하여 도금 회로부(8)를 형성한다. 도금은 스파터링 금속층으로부터 시작되어, 점차 금속이 성장을 하게 된다. 도금이 진행되는 상황은, 노광부 기둥에 의하여 구속되어진 상황에서 금속의 성장이 이루어지므로, 성장되는 도금 금속은 수직방향으로 성장하게 된다. The plating circuit 8 is formed on the exposed starter metal layer 6 through plating. Plating begins with the sputtering metal layer, which gradually causes the metal to grow. In the case where the plating is in progress, the growth of the metal is performed in the state of being restrained by the exposure part pillar, so that the grown plating metal is grown in the vertical direction.

이와 같이 성장되는 도금부는 도금 회로부(8)를 구성하게 된다. 도금 회로부(7)는 노광부의 기둥측면을 따라서 형성이 되므로, 노광부의 형상이 중요한 역할을 하게 된다. 노광작업을 통하여 노광부의 기둥은 수직으로 형성이 되므로 도금 회로부 역시 수직의 기둥으로 구성이 되는 장점이 있다.The plated portion thus grown constitutes the plated circuit portion 8. Since the plating circuit 7 is formed along the pillar side of the exposed portion, the shape of the exposed portion plays an important role. Since the pillars of the exposure part are formed vertically through the exposure operation, the plating circuit part also has an advantage of being configured as a vertical column.

본 발명에서는 도금되는 금속의 대표적 소재는 구리를 들 수가 있으며, 그 외에도 금, 니켈, 크롬 등등의 다양한 금속을 들 수가 있다. 도금 회로부가 사용되어지는 특성과 용도에 따라서 얼마든지 도금되어지는 금속을 선택할 수가 있음은 물론이다.In the present invention, a representative material of the metal to be plated may be copper, and in addition, various metals such as gold, nickel, chromium, and the like may be mentioned. As a matter of course, the metal to be plated can be selected depending on the characteristics and uses of the plating circuit.

도금을 실시함에 있어서, 2종류 이상의 금속을 순차적으로 도금을 할 수가 있다. 이것은 일정시간 동안, 특정된 금속의 도금 조에서 먼저 도금을 진행한 후, 그리고 다시 다른 금속의 도금 조에서 계속하여 도금을 진행함으로서 가능하게 된다. 이와 같이 하게 되면, 2 종류 이상의 금속을 순차적으로 도금하여 다층구조의 회로부를 구성을 할 수가 있다. In plating, two or more kinds of metals can be plated sequentially. This can be done for a period of time by first plating in the plating bath of the specified metal and then continuing plating in the plating bath of the other metal. In this way, two or more kinds of metals can be plated in sequence to form a circuit portion having a multilayer structure.

도금 회로부의 강도를 증가시키기 위한 목적과 전기저항을 현격하게 줄이기 위한 목적 등으로 다층 금속층을 구성시킬 필요가 있게 된다. It is necessary to construct a multilayer metal layer for the purpose of increasing the strength of the plating circuit portion and for the purpose of significantly reducing the electrical resistance.

본 발명은 이러한 다층구조의 도금 회로부를 형성할 필요가 있을 경우에는 얼마든지 용이하게 다층 금속층으로 구성을 할 수가 있는 것이 본 발명의 또 다른 특징이라 하겠다.When the present invention needs to form such a multilayered circuit portion, it is another feature of the present invention that the multilayer metal layer can be easily configured.

본 발명의 또 다른 큰 특징 중의 하나는 노광부와 도금 회로부가 서로 맞물려서 극미세 회로가 견고히 기판에 결합된다는 점이다. Another great feature of the present invention is that the exposure portion and the plating circuit portion are meshed with each other so that the ultrafine circuit is firmly bonded to the substrate.

기존의 에칭 공법에 의하여 제작이 되는 회로기판은 금속 회로부만 존재하므로 외부의 스크레치에 의하여 회로가 파괴되는 일이 많다. 그러나 본 발명은 노광부와 도금 회로부가 서로 견고히 물고 있는 상태가 되므로 도금 회로부가 외부의 스크레치에 대하여 파괴되지 않게 된다. Since the circuit board manufactured by the conventional etching method has only a metal circuit part, the circuit is often destroyed by an external scratch. However, in the present invention, since the exposed portion and the plated circuit portion are firmly bited to each other, the plated circuit portion is not destroyed by external scratches.

또한 노광부와 도금 회로부가 맞물린 상태로 기판에 결합이 되어 있으므로, 기판과의 결합력도 훨씬 증대가 되는 큰 장점이 있게 된다. In addition, since the exposure portion and the plating circuit portion are coupled to the substrate in engagement, there is a great advantage that the bonding force with the substrate is further increased.

따라서 도금 회로부가 아무리 극미세화 되어 진다 하더라도, 측면에 있는 노광부와 견고히 결합이 되어져 있음으로 인하여, 도금 회로부의 결합력과 안정성은 보장이 된다.Therefore, no matter how extremely the plated circuit portion is made, the bonding force and stability of the plated circuit portion are ensured because it is firmly coupled to the exposed portion on the side.

본 발명의 실시예에서 도금 회로부의 피치는 극미세 피치가 많이 적용이 된다. 본 발명은 도금 회로부의 피치가 30 미크론 이하의 초정밀 피치도 얼마든지 용이하게 제작이 가능하다. In the embodiment of the present invention, the pitch of the plating circuit part is applied to a very fine pitch. The present invention can easily produce any number of ultra-precision pitches of 30 microns or less in the pitch of the plating circuit.

본 발명에서는 피치의 크기를 극히 미세하게 하는 것도 쉬운 작업이라 하겠다. 종래의 에칭법으로는 30 미크론 이하의 초정밀 피치를 가공하는 것이 어려웠으나, 본 발명은 이러한 초정밀 피치의 가공도 극히 용이하게 할 수가 있는 특징이 있으므로 이러한 영역에서 본 발명의 가치가 더욱더 현격하게 드러난다고 하겠다.In the present invention, it is also an easy task to make the size of the pitch extremely fine. Although it was difficult to process ultra-precision pitches of 30 microns or less by the conventional etching method, the present invention is characterized in that the processing of such ultra-precision pitches can be made extremely easy. would.

도금 회로부를 형성하기 위하여서는, 스파터링 금속층이 서로 연결이 되어져 있어야만 전류를 전체적으로 흐르게 할 수가 있고, 전류가 흘러야만 도금을 할 수가 있게 된다.In order to form the plating circuit portion, the sputtering metal layers must be connected to each other to allow the current to flow as a whole, and to form the plating circuit only when the current flows.

따라서 스파터링 금속층이 서로 서로 떨어져 있는 경우에는, 도금 작업을 하기 이전에 서로의 끝 단부를 연결하여 전류가 통할 수가 있는 구조로 하여야만 한다. 도금작업을 완료한 이후에는, 후 작업을 통하여 연결단부를 제거하기도 한다. 이러한 작업은 회로 설계 시에 미리 검토를 하고 작업을 진행하면 된다.
Therefore, when the spattering metal layers are separated from each other, the end portions of the sputtering metal layers must be connected to each other prior to the plating operation so that a current can flow therethrough. After the plating work is completed, the connecting end may be removed through post work. This work can be reviewed in advance during circuit design.

도 8은 감광재의 노광부를 제거한 실시예에 대한 설명도이다.8 is an explanatory diagram of an embodiment in which the exposed portion of the photosensitive material is removed.

노광부와 도금 회로부가 같이 맞물려 있지 않는 것이 필요할 경우에는, 추가로 감광재의 노광부를 화학적으로 녹여서 제거하면 된다. 이같이 하면 도금 회로부(8) 사이에는 공간부가 형성이 된다.
When it is necessary that the exposure part and the plating circuit part are not engaged together, the exposure part of the photosensitive material may be further chemically dissolved and removed. In this way, a space portion is formed between the plating circuit portions 8.

본 발명의 큰 특징 중의 하나는 노광부와 도금 회로부가 서로 맞물려서 극미세 회로가 견고히 기판에 결합이 되어지는 점이다. 기존의 에칭 공법에 의하여 제작이 되는 회로기판은 금속 회로부만 존재하므로 외부의 스크레치에 의하여 회로가 파괴되는 일이 많다. 그러나 본 발명은 노광부와 도금 회로부가 서로 견고히 물고 있는 상태가 되므로 도금 회로부가 외부의 스크레치에 대하여 파괴되지 않게 된다. 노광부와 도금 회로부가 맞물린 상태로 기판에 결합이 되어 있으므로, 기판과의 결합력도 훨씬 증대가 되는 큰 장점이 있게 된다. 도금 회로부가 아무리 극미세화 되어 진다 하더라도, 측면에 있는 노광부와 도금 회로부가 견고히 결합이 되어져 있음으로 인하여, 도금 회로부의 결합력과 안정성은 보장이 된다.One of the great features of the present invention is that the exposure portion and the plating circuit portion are engaged with each other so that the ultra fine circuit is firmly bonded to the substrate. Since the circuit board manufactured by the conventional etching method has only a metal circuit part, the circuit is often destroyed by an external scratch. However, in the present invention, since the exposed portion and the plated circuit portion are firmly bited to each other, the plated circuit portion is not destroyed by external scratches. Since the exposed portion and the plated circuit portion are coupled to the substrate in engagement, there is a great advantage that the bonding force with the substrate is further increased. No matter how extremely the plated circuit portion is made, since the exposed portion on the side and the plated circuit portion are tightly coupled, the bonding force and stability of the plated circuit portion are guaranteed.

기존의 에칭에 의하여 형성이 되어진 회로기판에도 노광부를 추가로 형성시켜서 회로부와 노광부를 결합시키는 것도 가능하다. 즉 기판 위에 회로부만 존재하는 기존의 에칭 기판에 다시 감광재를 도포하되, 상기 감광재가 에칭 되어진 회로부 사이 사이에 침투되도록 도포한다. 그 후, 에칭 되어진 회로부가 없는 곳에만 노광부를 형성하도록 노광작업을 실시한다. 그 후, 비노광부를 제거하게 되면 에칭 회로부와 노광부가 결합이 되어진 회로기판을 얻을 수가 있다. 이러한 결과물도 본 또다른 형태의 실시예로 하며, 이 역시 본 발명의 청구범위의 영역에 속한다 하겠다.It is also possible to combine the circuit portion and the exposure portion by additionally forming an exposed portion on the circuit board formed by conventional etching. That is, the photosensitive material is applied to the existing etching substrate having only the circuit part on the substrate again, and the photosensitive material is applied so as to penetrate between the etched circuit parts. Thereafter, the exposure operation is performed so that the exposure portion is formed only in a portion where there is no etched circuit portion. After that, if the non-exposed part is removed, the circuit board to which the etching circuit part and the exposure part are combined can be obtained. This result is also another embodiment of the present invention, which also belongs to the scope of the claims of the present invention.

본 발명은, 본 발명에 속하는 기술 분야에서 통상의 지식을 가진 자가, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환 변형이 가능하므로 전술한 실시 예 및 첨부된 도면에 한정되는 것은 아니다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

1 : 기판 2 : 감광재
3 : 노광부 4 : 비노광부
5 : 공간부 6 : 스파터링 금속층
7 : 충진재 8: 도금 회로부 1 substrate 2 photosensitive material
3: exposed part 4: non-exposed part
5: space part 6: sputtering metal layer
7: Filler 8: Plating Circuit

Claims (21)

도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판의 제조방법에 있어서,
기판(1) 상부에 균일하게 감광재(2)를 도포하고;
상기 감광재에 패턴이 형성된 필름을 통하여 빛을 조사시켜 노광부(3)와 비노광부(4)를 형성하고;
상기 비노광부는 화학적 반응을 통하여 제거하여 공간부(5)를 형성하고;
상기 노광부의 상부와, 상기 공간부의 저부에 얇은 도전층을 형성하기 위하여 스파터링 금속층(6)을 형성하고;
상기 노광부의 상부에 형성되어진 스파터링 금속층(6)을 제거하며;
상기 공간부의 저부에 형성되어진 스파터링 금속층(6)에 도금을 실시하여 도금 회로부(8)를 형성하는 것을 특징으로 하는 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판의 제조방법.In the method of manufacturing a substrate having an ultra-fine circuit coupled integrally with the exposure portion by the plating method,
The photosensitive material 2 is uniformly applied on the substrate 1;
Irradiating light through the film on which the photosensitive material is patterned to form an exposed portion (3) and a non-exposed portion (4);
The non-exposed part is removed through a chemical reaction to form a space part 5;
Forming a sputtering metal layer (6) to form a thin conductive layer on an upper portion of the exposure portion and a lower portion of the space portion;
Removing the sputtering metal layer (6) formed on the exposure part;
Plating circuit part 8 is formed by plating the spattering metal layer 6 formed in the bottom part of the space part. . 제 1항에 있어서,
상기 노광부의 상부에 형성되어진 스파터링 금속층(6)을 제거하는 방법으로는 노광부(3)의 상부에 있는 스파터링 금속층(6)을 표면연마를 통하여 제거하는 것을 특징으로 하는 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판의 제조방법.The method of claim 1,
As a method of removing the sputtering metal layer 6 formed on the upper part of the exposed part, the sputtering metal layer 6 on the upper part of the exposed part 3 is removed by surface polishing. A method of manufacturing a substrate having an ultrafine circuit integrally coupled with the light section. 제 1항에 있어서,
상기 노광부의 상부에 형성되어진 스파터링 금속층(6)을 제거하기 위하여, 공간부에 충진물(7)을 채운 후 에칭작업으로 상기 스파터링 금속층을 제거하고, 그 후 상기 충진물(7)을 제거하는 것을 특징으로 하는 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판의 제조방법.The method of claim 1,
In order to remove the sputtering metal layer 6 formed on the exposure part, the filling material 7 is filled in the space part, and then the spattering metal layer is removed by etching, and then the filling material 7 is removed. A method of manufacturing a substrate having an ultrafine circuit integrally coupled with the exposed portion by a plating method. 제 1항에서 제 3항의 어느 한 항에 있어서,
상기 기판(1)은 유연성의 폴리이미드인 것을 특징으로 하는 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판의 제조방법The method according to any one of claims 1 to 3, wherein
The substrate 1 is a method of manufacturing a substrate having an ultra fine circuit integrally coupled with the exposed portion by a plating method, characterized in that the flexible polyimide. 제 1항에서 제 3항의 어느 한 항에 있어서,
상기 기판(1)은 유리판인 것을 특징으로 하는 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판의 제조방법The method according to any one of claims 1 to 3, wherein
The substrate (1) is a method of manufacturing a substrate having an ultra-fine circuit coupled integrally with the exposure portion by a plating method, characterized in that the glass plate 제 1항에서 제 3항의 어느 한 항에 있어서,
상기 기판(1) 위에 형성되어지는 스파터링 금속층(6)은 구리소재인 것을 특징으로 하는 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판의 제조방법The method according to any one of claims 1 to 3, wherein
The sputtering metal layer 6 formed on the substrate 1 is a copper material, characterized in that the method of manufacturing a substrate having an ultrafine circuit integrally coupled with the exposure part by a plating method. 제 1항에서 제 3항의 어느 한 항에 있어서,
상기 노광부(3) 사이의 공간부에 2종류 이상의 금속을 순차적으로 도금하여 다층구조의 도금 회로부(8)를 형성하는 것을 특징으로 하는 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판의 제조방법The method according to any one of claims 1 to 3, wherein
The microcircuit circuit integrated integrally with the exposure part by the plating method, characterized in that the plating circuit part 8 of the multi-layer structure is formed by sequentially plating two or more kinds of metals in the space part between the exposure parts 3. Method of Manufacturing Substrates 제 1항에서 제 3항의 어느 한 항에 있어서,
상기 노광부(3)의 두께는 20 미크론에서 60 미크론 사이의 두께인 것을 특징으로 하는 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판의 제조방법The method according to any one of claims 1 to 3, wherein
The thickness of the exposed portion 3 is between 20 and 60 microns in thickness, the method of manufacturing a substrate having an ultra-fine circuit integrally coupled with the exposed portion by a plating method. 제 1항에서 제 3항의 어느 한 항에 있어서,
도금에 의하여 형성이 되는 상기 도금 회로부(8)의 피치는 30 미크론 이하인 것을 특징으로 하는 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판의 제조방법The method according to any one of claims 1 to 3, wherein
The pitch of the plated circuit portion 8 to be formed by plating is a method of manufacturing a substrate having an ultra-fine circuit integrated integrally with the exposed portion by a plating method, characterized in that less than 30 microns. 제 1항에서 제 3항의 어느 한 항에 있어서,
상기 도금 회로부(8) 공정 이후에, 상기 노광부(3)를 화학적으로 녹여 제거하는 것을 특징으로 하는 도금방법에 의한 극미세 회로기판의 제조방법.The method according to any one of claims 1 to 3, wherein
After the plating circuit portion (8) process, the method of manufacturing an ultra-fine circuit board by the plating method, characterized in that the exposure portion (3) is chemically dissolved. 기판(1) 상부에 균일하게 감광재(2)를 도포하고;
상기 감광재에 패턴이 형성된 필름을 통하여 빛을 조사시켜 노광부(3)와 비노광부(4)를 형성하고;
상기 비노광부는 화학적 반응을 통하여 제거하여 공간부(5)를 형성하고;
상기 노광부의 상부와, 상기 공간부의 저부에 얇은 도전층을 형성하기 위하여 스파터링 금속층(6)을 형성하고;
상기 노광부의 상부에 형성되어진 스파터링 금속층(6)을 제거하며;
상기 공간부의 저부에 형성되어진 스파터링 금속층(6)에 도금을 실시하여 도금 회로부(8)를 형성하는 방법으로 제작되는 것을 특징으로 하는 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판.The photosensitive material 2 is uniformly applied on the substrate 1;
Irradiating light through the film on which the photosensitive material is patterned to form an exposed portion (3) and a non-exposed portion (4);
The non-exposed part is removed through a chemical reaction to form a space part 5;
Forming a sputtering metal layer (6) to form a thin conductive layer on an upper portion of the exposure portion and a lower portion of the space portion;
Removing the sputtering metal layer (6) formed on the exposure part;
It is manufactured by a method of forming a plating circuit part 8 by plating the sputtering metal layer 6 formed at the bottom of the space part, and has a very fine circuit integrated with the exposure part by the plating method. Board. 제 11항에 있어서,
상기 노광부의 상부에 형성되어진 스파터링 금속층(6)을 제거하는 방법으로는 노광부(3)의 상부에 있는 스파터링 금속층(6)을 표면연마를 통하여 제거하는 것을 특징으로 하는 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판.12. The method of claim 11,
As a method of removing the sputtering metal layer 6 formed on the upper part of the exposed part, the sputtering metal layer 6 on the upper part of the exposed part 3 is removed by surface polishing. A substrate having an ultra fine circuit integrally coupled with a miner. 제 11항에 있어서,
상기 노광부의 상부에 형성되어진 스파터링 금속층(6)을 제거하기 위하여, 공간부에 충진물(7)을 채운 후 에칭작업으로 상기 스파터링 금속층을 제거하고, 그 후 상기 충진물(7)을 제거하는 것을 특징으로 하는 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판.12. The method of claim 11,
In order to remove the sputtering metal layer 6 formed on the exposure part, the filling material 7 is filled in the space part, and then the spattering metal layer is removed by etching, and then the filling material 7 is removed. A substrate having an ultrafine circuit integrally coupled with an exposed portion by a plating method. 제 11항에서 제 13항의 어느 한 항에 있어서,
상기 기판(1)은 유연성의 폴리이미드인 것을 특징으로 하는 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판.The method according to any one of claims 11 to 13,
The substrate (1) is a substrate having an ultrafine circuit integrally coupled with the exposed portion by the plating method, characterized in that the flexible polyimide. 제 11항에서 제 13항의 어느 한 항에 있어서,
상기 기판(1)은 유리판인 것을 특징으로 하는 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판.The method according to any one of claims 11 to 13,
The substrate (1) is a substrate having an ultra-fine circuit coupled integrally with the exposure portion by a plating method, characterized in that the glass plate. 제 11항에서 제 13항의 어느 한 항에 있어서,
상기 기판(1) 위에 형성되어지는 스파터링 금속층은 구리소재인 것을 특징으로 하는 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판The method according to any one of claims 11 to 13,
The sputtering metal layer formed on the substrate 1 is a substrate having an ultra fine circuit integrated with the exposure unit by a plating method, characterized in that the copper material. 제 11항에서 제 13항의 어느 한 항에 있어서,
상기 공간부에 2 종류 이상의 금속을 순차적으로 도금하여 다층구조의 도금 회로부(8)를 형성하는 것을 특징으로 하는 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판.The method according to any one of claims 11 to 13,
2. A substrate having an ultrafine circuit integrally coupled with an exposure portion by a plating method, characterized in that the plating circuit portion (8) having a multi-layer structure is formed by sequentially plating two or more kinds of metals in the space portion. 제 11항에서 제 13항의 어느 한 항에 있어서,
상기 노광부의 두께는 20 미크론에서 60 미크론 사이의 두께인 것을 특징으로 하는 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판.The method according to any one of claims 11 to 13,
And a thickness of the exposed portion is between 20 microns and 60 microns, the substrate having an ultrafine circuit integrally coupled with the exposed portion by a plating method. 제 11항에서 제 13항의 어느 한 항에 있어서,
상기 도금 회로부(8)의 피치는 30 미크론 이하인 것을 특징으로 하는 도금방법에 의하여 노광부와 일체로 결합된 극미세 회로를 가지는 기판.The method according to any one of claims 11 to 13,
A substrate having an extremely fine circuit integrally coupled with the exposed portion by a plating method, characterized in that the pitch of the plating circuit portion is less than 30 microns. 제 11항에서 제 13의 어느 한 항에 있어서,
상기 노광부(3)를 화학적으로 녹여서 제거하는 공정을 더 포함하는 것을 특징으로 하는 도금방법에 의하여 제작되는 극미세 회로 기판.The method according to any one of claims 11 to 13,
Ultrafine circuit board fabricated by a plating method, characterized in that it further comprises the step of chemically melting and removing the exposed portion (3). 기판에 에칭을 통하여 에칭 회로부를 형성하고;
상기 에칭 회로부의 회로 사이 사이에 감광재가 침투되도록 감광재를 도포하고;
상기 에칭 회로부의 사이 사이에 있는 감광재에는 노광부가 구성되고, 에칭 회로부 위에 있는 감광재에는 비노광부가 구성되도록 노광작업을 하며;
상기 비노광부를 화학적으로 제거하는 공정을 실시하여 제작되는 것을 특징으로 하는 에칭 회로부와 노광부가 결합된 회로기판.
Forming an etching circuit portion through the etching on the substrate;
Applying a photosensitive material such that the photosensitive material penetrates between the circuits of the etching circuit portion;
An exposure operation is performed on the photosensitive material between the etching circuit parts, and an exposure operation is performed on the photosensitive material on the etching circuit part so as to constitute a non-exposure part;
And a circuit board having an etching portion and an exposure portion, wherein the non-exposure portion is chemically removed.
KR1020120008247A 2012-01-27 2012-01-27 Manufacturing method of base board with extreme minute circuit combined with exposure part by plating method and extreme minute circuit base board manufactured by the said method KR20130087170A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120008247A KR20130087170A (en) 2012-01-27 2012-01-27 Manufacturing method of base board with extreme minute circuit combined with exposure part by plating method and extreme minute circuit base board manufactured by the said method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120008247A KR20130087170A (en) 2012-01-27 2012-01-27 Manufacturing method of base board with extreme minute circuit combined with exposure part by plating method and extreme minute circuit base board manufactured by the said method

Publications (1)

Publication Number Publication Date
KR20130087170A true KR20130087170A (en) 2013-08-06

Family

ID=49214071

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120008247A KR20130087170A (en) 2012-01-27 2012-01-27 Manufacturing method of base board with extreme minute circuit combined with exposure part by plating method and extreme minute circuit base board manufactured by the said method

Country Status (1)

Country Link
KR (1) KR20130087170A (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040084255A (en) * 2003-03-27 2004-10-06 삼성전자주식회사 Pattern forming method on board for semiconductor device
JP2005136007A (en) * 2003-10-28 2005-05-26 Kyocera Corp Composite sheet and manufacturing method for laminated part
KR20090121662A (en) * 2008-05-22 2009-11-26 주식회사 탑 엔지니어링 Forming method of thin film metal conductive lines and
JP2010267652A (en) * 2009-05-12 2010-11-25 Hitachi Cable Ltd Printed wiring board and method for manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040084255A (en) * 2003-03-27 2004-10-06 삼성전자주식회사 Pattern forming method on board for semiconductor device
JP2005136007A (en) * 2003-10-28 2005-05-26 Kyocera Corp Composite sheet and manufacturing method for laminated part
KR20090121662A (en) * 2008-05-22 2009-11-26 주식회사 탑 엔지니어링 Forming method of thin film metal conductive lines and
JP2010267652A (en) * 2009-05-12 2010-11-25 Hitachi Cable Ltd Printed wiring board and method for manufacturing the same

Similar Documents

Publication Publication Date Title
US8124880B2 (en) Circuit board and method for manufacturing thereof
JP5344667B2 (en) Circuit board, manufacturing method thereof, and circuit module
US20120138336A1 (en) Printed circuit board and method of manufacturing the same
US20200214145A1 (en) Circuit board structures and methods of fabricating the same
CN105992463A (en) Method for manufacturing step circuit board and step circuit board
US8161638B2 (en) Manufacturing method of circuit structure
JP2017098422A (en) Wiring board and manufacturing method of wiring board
CN104066280B (en) Preparation method without core plate and without core plate
CN107979920B (en) Circuit board processing method
KR20130087170A (en) Manufacturing method of base board with extreme minute circuit combined with exposure part by plating method and extreme minute circuit base board manufactured by the said method
KR102008985B1 (en) Circuit board produced filled with a conductive paste
KR20130086426A (en) Manufacturing method of extreme circuit board and the extreme circuit board manufactured by said the method
US20210057320A1 (en) Package structure and preparation method thereof
KR20130086831A (en) Manufacturing method of base board with extreme minute circuit by pre-plating and after-etching method and extreme minute circuit base board manufactured by the said method
US8927880B2 (en) Printed circuit board and method for manufacturing the same
JP2007067189A (en) Wiring board and its manufacturing method
JP2020068368A (en) Embedded type passive element structure
TW201043105A (en) Production method of printed circuit board with high-precision wiring lines
JPH115289A (en) Method and apparatus for producing print screen
US20230064497A1 (en) Resistor-embedded circuit board and method for processing the resistor-embedded circuit board
KR20100110454A (en) Method of fabricating a solder on pad for fine-pitch printed circuit board
US20230199957A1 (en) Multilayer substrate and manufacturing method therefor
CN112420522B (en) Packaging structure and preparation method thereof
JP7226973B2 (en) Substrate for forming via wiring, method for manufacturing substrate for forming via wiring, and method for mounting semiconductor chip
US20180160543A1 (en) Manufacturing method of circuit board and structure thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application