KR20130085124A - 이미지 센서 및 이를 포함하는 휴대용 장치 - Google Patents

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KR20130085124A
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심은섭
임무섭
김승식
안정착
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Abstract

이미지 센서는 입사 광선에 응답하여 전하를 축적하기 위한 광 검출기, 플로팅 디퓨전 노드, 전원 전압 노드와 상기 플로팅 디퓨전 노드 사이에 접속된 제1리셋 유닛, 상기 광 검출기에서 축전된 전하를 상기 플로팅 디퓨전 노드로 전송하기 위한 전송 유닛, 상기 플로팅 디퓨전 노드에 저장된 전하를 출력 전압으로 변환하기 위한 소스 팔로워 출력 유닛, 상기 출력 전압을 선택적으로 출력하기 위한 제1선택 유닛, 및 상기 플로팅 디퓨전 노드와 상기 소스 팔로워 출력 유닛 사이에 접속된 제2선택 유닛을 포함한다.

Description

이미지 센서 및 이를 포함하는 휴대용 장치{IMAGE SENSOR AND PORTABLE DEVICE HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 이미지 센서에 관한 것으로, 특히 암전류 (dark current)가 플로팅 디퓨전 영역(floating diffusion region)으로 유입되는 것을 방지할 수 있는 픽셀(pixel)을 포함하는 이미지 센서와 이를 포함하는 휴대용 장치에 관한 것이다.
이미지 센서는 광 이미지(optical image)를 전기적 신호로 변환하는 장치이다. 상기 이미지 센서는 디지털 카메라 또는 다른 이미지 처리 장치에 사용된다.
상기 이미지 센서는 라인 단위로 이미지를 읽는다. 따라서 라인과 라인 사이에는 시간 차가 있다. 상기 이미지 센서가 빠르게 움직이는 물체를 캡쳐할 때, 상기 시간 차에 의해 캡쳐된 이미지에 왜곡이 발생할 수 있다. 상기 왜곡을 방지하기 위해, 전기적 셔터(electronic shutter)가 사용된다. 상기 전기적 셔터는 기계적 셔터를 이용하지 않고 이미지 센서를 프레임 인터벌(frame interval)과 같거나 더 빠른 비율로 빛에 노출하는 과정을 의미한다.
상기 이미지 센서는 빛에 노출되지 않더라도 암 전류가 생성될 수 있다. 상기 이미지 센서에서 출력되는 이미지의 노이즈(noise)를 감소시키기 위해 상기 암 전류는 적절하게 관리되어야 한다.
본 발명이 이루고자 하는 기술적인 과제는 픽셀에서 출력되는 이미지의 노이즈를 감소시킬 수 있는 이미지 센서 및 이를 포함하는 휴대용 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 이미지 센서는 입사 광선에 응답하여 전하를 축적하기 위한 광 검출기, 플로팅 디퓨전 노드, 제1리셋 게이트 신호가 인가되며, 전원 전압 노드와 상기 플로팅 디퓨전 노드 사이에 접속된 제1리셋 유닛, 전송 게이트 신호에 응답하여 상기 광 검출기에서 축전된 전하를 상기 플로팅 디퓨전 노드로 전송하기 위한 전송 유닛, 상기 플로팅 디퓨전 노드에 저장된 전하를 출력 전압으로 변환하기 위한 소스 팔로워 출력 유닛, 제1선택 게이트 신호에 응답하여 상기 출력 전압을 선택적으로 출력하기 위한 제1선택 유닛, 및 제2선택 게이트 신호가 인가되며, 상기 플로팅 디퓨전 노드와 상기 소스 팔로워 출력 유닛 사이에 접속된 제2선택 유닛을 포함한다.
상기 이미지 센서는 상기 제1리셋 게이트 신호, 상기 전송 게이트 신호, 상기 제1선택 게이트 신호 및 상기 제2선택 게이트 신호를 출력하는 로우 드라이버를 더 포함한다.
상기 제1선택 게이트 신호의 위상과 상기 제2선택 게이트 신호의 위상은 같다.
실시 예에 따라 상기 제1선택 게이트 신호의 위상은 상기 제2선택 게이트 신호의 위상보다 앞선다.
실시 예에 따라 상기 이미지 센서는 상기 전원 전압 노드와 상기 소스 팔로워 출력 유닛 사이에 접속된 제2리셋 유닛을 더 포함할 수 있다.
상기 로우 드라이버는 상기 제1선택 게이트 신호와 상기 제2선택 게이트 신호 각각이 하이 레벨을 가질 때, 상기 제2리셋 유닛을 제어하기 위해 로우 레벨을 가지는 제2리셋 게이트 신호를 더 출력한다.
실시 예에 따라 상기 이미지 센서는 상기 광 검출기에서 상기 전하가 넘치는 것을 방지하기 위해 상기 전원 전압 노드와 상기 광 검출기 사이에 접속된 오버플로우 유닛을 더 포함할 수 있다.
상기 로우 드라이버는 상기 광 검출기에서 상기 전하가 넘치는 것을 방지하기 위해 하이 레벨을 가지는 오버플로우 게이트 신호를 더 출력한다.
본 발명의 실시 예에 따른 휴대용 장치는 상기 이미지 센서 및 상기 이미지 센서로부터 처리된 데이터를 디스플레이하는 디스플레이를 포함한다.
본 발명의 실시 예에 따른 이미지 센서 및 이를 포함하는 휴대용 장치는 암전류가 플로팅 디퓨전 영역으로 유입되는 것을 방지함으로써 픽셀에서 출력되는 이미지의 노이즈를 감소시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 이미지 처리 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 픽셀 어레이에 구현된 픽셀의 일 실시 예를 나타내는 회로도이다.
도 3은 도 2에 도시된 픽셀의 단면도이다.
도 4는 도 2에 도시된 픽셀의 평면도(top view)이다.
도 5는 도 2에 도시된 픽셀의 동작 방법의 일 실시 예를 설명하기 위한 제어 신호들의 타이밍 도이다.
도 6은 도 2에 도시된 픽셀의 동작 방법의 다른 실시 예를 설명하기 위한 제어 신호들의 타이밍 도이다.
도 7은 도 2에 도시된 픽셀의 동작 방법의 또 다른 실시 예를 설명하기 위한 제어 신호들의 타이밍 도이다.
도 8은 도 1에 도시된 픽셀 어레이에 구현된 픽셀의 다른 실시 예를 나타내는 회로도이다.
도 9는 도 8에 도시된 픽셀의 동작 방법의 일 실시 예를 설명하기 위한 제어 신호들의 타이밍 도이다.
도 10은 도 8에 도시된 픽셀의 동작 방법의 다른 실시 예를 설명하기 위한 제어 신호들의 타이밍 도이다.
도 11은 도 8에 도시된 픽셀의 동작 방법의 또 다른 실시 예를 설명하기 위한 제어 신호들의 타이밍 도이다.
도 12는 도 8에 도시된 픽셀의 동작 방법의 또 다른 실시 예를 설명하기 위한 제어 신호들의 타이밍 도이다.
도 13은 도 8에 도시된 픽셀의 동작 방법의 또 다른 실시 예를 설명하기 위한 제어 신호들의 타이밍 도이다.
도 14는 도 8에 도시된 픽셀의 동작 방법의 또 다른 실시 예를 설명하기 위한 제어 신호들의 타이밍 도이다.
도 15는 도 1에 도시된 픽셀 어레이에 구현된 픽셀의 또 다른 실시 예를 나타내는 회로도이다.
도 16은 도 15에 도시된 픽셀의 단면도이다.
도 17은 도 15에 도시된 픽셀의 평면도(top view)이다.
도 18은 도 15에 도시된 픽셀의 동작 방법의 일 실시 예를 설명하기 위한 제어 신호들의 타이밍 도이다.
도 19는 도 15에 도시된 픽셀의 동작 방법의 다른 실시 예를 설명하기 위한 제어 신호들의 타이밍 도이다.
도 20은 도 1에 도시된 픽셀 어레이에 구현된 픽셀의 또 다른 실시 예를 나타내는 회로도이다.
도 21은 도 20에 도시된 픽셀의 동작 방법의 일 실시 예를 설명하기 위한 제어 신호들의 타이밍 도이다.
도 22는 도 20에 도시된 픽셀의 동작 방법의 다른 실시 예를 설명하기 위한 제어 신호들의 타이밍 도이다.
도 23은 도 20에 도시된 픽셀의 동작 방법의 또 다른 실시 예를 설명하기 위한 제어 신호들의 타이밍 도이다.
도 24는 도 20에 도시된 픽셀의 또 다른 실시 예를 설명하기 위한 제어 신호들의 타이밍 도이다.
도 25는 도 2, 도 8, 도 15 또는 도 20에 도시된 픽셀을 포함하는 이미지 처리 장치의 다른 실시 예를 나타내는 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 도 1은 본 발명의 일 실시 예에 따른 이미지 처리 장치를 나타내는 블록도이다.
도 1을 참조하면, 이미지 처리 장치(100)는 휴대용 장치(portable device)로 구현될 수 있다. 상기 휴대용 장치는 디지털 카메라, 이동 전화기, 스마트폰(smart phone), 또는 태블릿 PC(tablet personal computer)로 구현될 수 있다.
이미지 처리 장치(100)는 광학 렌즈(103), 이미지 센서(110), 디지털 신호 프로세서(digital signal processor(DSP); 200), 및 디스플레이(300)를 포함한다.
이미지 센서(110)는 광학 렌즈(103)를 통하여 촬영된 또는 캡쳐된 피사체 (101)에 대한 이미지 데이터(IDATA)를 생성한다. 예컨대, 이미지 센서(110)는 CMOS 이미지 센서로 구현될 수 있다.
이미지 센서(110)는 픽셀 어레이(120), 로우 드라이버(130), 타이밍 생성기 (140), 상관 이중 샘플링(correlated double sampling(CDS)) 블록(150), 비교기 블록(152), 및 아날로그-디지털 변환 블록(analog-to-digital conversion(ADC) block; 154), 제어 레지스터 블록(160), 램프 신호 생성기(170), 및 버퍼(180)를 포함한다.
픽셀 어레이(120)는 매트릭스(matrix) 형태로 배열된 다수의 픽셀들(10)을 포함한다. 다수의 픽셀들(10) 각각의 구조와 동작은 도 2부터 도 24를 참조하여 상세히 설명될 것이다.
로우 드라이버(130)는 타이밍 생성기(140)의 제어에 따라 다수의 픽셀들(10) 각각의 동작을 제어하기 위한 다수의 제어 신호들을 픽셀 어레이(120)로 드라이빙한다.
타이밍 생성기(140)는 제어 레지스터 블록(160)의 제어에 따라 로우 드라이버(130), CDS 블록(150), ADC 블록(154), 및 램프 신호 생성기(170)의 동작을 제어한다.
CDS 블록(150)은 픽셀 어레이(120)에 구현된 다수의 컬럼 라인들 각각으로부터 출력된 각 픽셀 신호(P1~Pm; m은 자연수)에 대해 상관 이중 샘플링을 수행한다.
비교기 블록(152)은 CDS 블록(150)으로부터 출력된 다수의 상관 이중 샘플된 픽셀 신호들 각각과 램프 신호 생성기(170)로부터 출력된 램프 신호를 서로 비교하고 다수의 비교 신호들을 출력한다.
ADC 블록(154)은 비교기 블록(152)으로부터 출력된 다수의 비교 신호들 각각을 디지털 신호로 변환하고 다수의 디지털 신호들을 버퍼(180)로 출력한다.
제어 레지스터 블록(160)은 DSP(200)의 제어에 따라 타이밍 생성기(140), 램프 신호 생성기(170), 및 버퍼(180)의 동작을 제어한다.
버퍼(180)는 ADC 블록(154)으로부터 출력된 다수의 디지털 신호들에 대응되는 이미지 데이터(IDATA)를 DSP(200)로 전송한다.
DSP(200)는 이미지 신호 프로세서(210), 센서 컨트롤러(220), 및 인터페이스 (230)를 포함한다.
이미지 신호 프로세서(210)는 제어 레지스터 블록(160)을 제어하는 센서 컨트롤러(220)와 인터페이스(210)를 제어한다. 실시 예에 따라, 이미지 센서(110)와 DSP(200)는 하나의 패키지, 예컨대 멀티-칩 패키지(multi-chip package)로 구현될 수 있다. 다른 실시 예에 따라, 이미지 센서(110)와 이미지 신호 프로세서(210)는 하나의 패키지, 예컨대 멀티-칩 패키지로 구현될 수 있다.
이미지 신호 프로세서(210)는 버퍼(180)로부터 전송된 이미지 데이터(IDATA)를 처리하고 처리된 이미지 데이터를 인터페이스(230)로 전송한다.
센서 컨트롤러(220)는, 이미지 신호 프로세서(210)의 제어에 따라, 제어 레지스터 블록(160)을 제어하기 위한 다양한 제어 신호들을 생성한다.
인터페이스(230)는 이미지 신호 프로세서(210)에서 처리된 이미지 데이터를 디스플레이(300)로 전송한다. 디스플레이(300)는 인터페이스(230)로부터 출력된 이미지 데이터를 디스플레이한다. 디스플레이(300)는 FTF-LCD(thin film transistor-liq0id crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, 또는 AMOLED(active-matrix OLED) 디스플레이로 구현될 수 있다.
도 2는 도 1에 도시된 픽셀 어레이에 구현된 픽셀의 일 실시 예를 나타내는 회로도이다.
도 1과 도 2를 참조하면, 픽셀(10)의 일 실시 예에 따른 픽셀(10-1)은 광 검출기(photo detector; 11), 전송 트랜지스터(13), 리셋 트랜지스터(17), 소스 팔로워 출력(source follower output) 트랜지스터(21), 제1선택 트랜지스터(25), 제2선택 트랜지스터(29), 및 전류 원(current source; 34)을 포함한다.
광 검출기(11)는 입사 광선(incident light)에 응답하여 전하를 축적한다. 광 검출기(11)는 포토 다이오드, 포토 트랜지스터 또는 핀드 포토다이오드(pinned photodiode)로 구현될 수 있다.
전송 트랜지스터(13)는 광 검출기(11)와 플로팅 디퓨전 노드(floating diffusion node(FD)) 사이에 접속된다. 전송 트랜지스터(13)는 광 검출기(11)로부터 플로팅 디퓨전 노드(FD)로 상기 전하가 전송되는 것을 제어하는 전송 게이트(15)를 포함한다. 전송 트랜지스터(13)는 전송 게이트 신호(TG)에 의해 활성화된다. 예컨대, 전송 게이트 신호(TG)가 하이 레벨일 때, 전송 트랜지스터(13)는 광 검출기(11)에 의해 생성된 전하를 전송한다.
리셋 트랜지스터(17)는 전원 전압(VDD)을 공급하는 노드와 플로팅 디퓨전 노드(FD) 사이에 접속된다. 리셋 트랜지스터(17)는 광 검출기(11) 또는 플로팅 디퓨전 노드(FD)를 리셋하기 위한 리셋 게이트(19)를 포함한다. 리셋 트랜지스터(17)는 리셋 게이트 신호(RG)에 의해 활성화된다. 예컨대, 리셋 게이트 신호(RG)가 하이 레벨일 때, 리셋 트랜지스터(17)는 활성화될 수 있다.
소스 팔로워 출력 트랜지스터(21)는 소스 팔로워 게이트(23)를 포함한다. 소스 팔로워 출력 트랜지스터(21)는 소스 팔로워 게이트 신호(SF)에 의해 활성화된다. 소스 팔로워 출력 트랜지스터(21)는 플로팅 디퓨전 노드(FD)에 저장된 전하를 출력 전압(Vout)으로 변환한다.
제1선택 트랜지스터(25)는 소스 팔로워 출력 트랜지스터(21)와 전류 원(34) 사이에 접속된다. 제1선택 트랜지스터(25)는 제1선택 게이트(27)를 포함한다. 제1선택 게이트(27)는 제1선택 신호(SEL1)에 의해 응답하여 출력 전압(Vout)을 컬럼 라인(column line; 33)으로 출력하기 위해 사용된다. 예컨대, 제1선택 신호(SEL1)가 하이 레벨일 때, 제1선택 게이트(27)는 출력 전압(Vout)을 컬럼 라인(33)으로 픽셀 신호로서 출력한다.
제2선택 트랜지스터(29)는 플로팅 디퓨전 노드(FD)와 소스 팔로워 게이트 (23) 사이에 접속된다. 제2선택 트랜지스터(29)는 제2선택 게이트(31)를 포함한다. 제2선택 트랜지스터(29)는 제2선택 게이트 신호(SEL2)에 의해 활성화된다.
전류 원(34)은 액티브 로드(active load)로서 동작할 수 있다.
다수의 제어 신호들(TG, RG, SEL1, 및 SEL2)은 로우 드라이버(130)로부터 출력된다.
도 3은 도 2에 도시된 픽셀의 단면도이다.
도 2와 도 3을 참조하면, 반도체 기판(12) 위에 각 구성요소(element; 15, 19, 23, 27 및 31)가 배치될 수 있다. 반도체 기판(12)은 p-타입 에피텍셜 영역 (epitaxial region)일 수 있다.
광 검출기(11), 플로팅 디퓨전 영역(floating diffusion region; 14), 및 불순물 영역(impurity region; 30)은 반도체 기판(12)에 n-타입 불순물(dopant)을 주입(implanting)함으로써 형성될 수 있다.
광 검출기(11)는 n-타입 영역과 p-타입 에피텍셜 영역을 포함한다. 플로팅 디퓨전 영역(14)은 플로팅 디퓨전 노드(FD)의 전하 저장 영역을 의미한다. 플로팅 디퓨전 영역(14)은 n-타입 영역을 포함한다.
도 4는 도 2에 도시된 픽셀의 평면도(top view)이다.
도 4에 도시된 레이아웃(layout)을 참조하면, 불순물 영역(30)은 소스 팔로워 게이트(23)로 소스 팔로워 게이트 신호(SF)를 인가하기 위한 컨택(contact; 32)을 포함한다. 컨택(32)은 소스 팔로워 게이트(23)의 소스 팔로워 게이트 컨택(24)과 접속된다. 제2선택 게이트(31)는 컨택(32)에 의해 발생하는 암전류가 불순물 영역(30)으로부터 플로팅 디퓨전 영역(14)으로 유입되는 것을 방지한다.
전원 전압 영역(18)은 전원 전압(VDD)을 수신하기 위해 전원 전압 컨택(20)을 포함한다. 출력 전압(Vout)은 출력 전압 컨택(28)을 통해 출력된다.
도 5는 도 2에 도시된 픽셀의 동작 방법의 일 실시 예를 설명하기 위한 제어 신호들(RG, TG, SEL1 및 SEL2)의 타이밍 도이다.
도 2와 도 5를 참조하면, 제1시점(T1)에서 리셋 게이트 신호(RG)가 리셋 게이트(19)에 인가(apply)될 때, 플로팅 디퓨전 노드(FD)는 전원 전압(VDD)으로 리셋된다.
리셋 게이트 신호(RG)가 리셋 게이트(19)로 인가되고, 제2시점(T2)에서 전송 게이트 신호(TG)가 전송 게이트(15)로 인가될 때, 광 검출기(11)는 전원 전압(VDD)으로 리셋된다.
제3시점(T3)부터 제5시점(T5)까지 광 검출기(11)는 입사 광선에 응답하여 전하를 축적한다.
제4시점(T4)에서 리셋 게이트 신호(RG)가 리셋 게이트(19)로 인가될 때, 플로팅 디퓨전 노드(FD)는 전원 전압(VDD)으로 리셋된다.
제5시점(T5)에서 전송 게이트 신호(TG)가 전송 게이트(15)로 인가될 때, 축적된 전하(들)는 광 검출기(11)로부터 플로팅 디퓨전 노드(FD)로 전송된다.
제6시점(T6)에서 제1선택 신호(SEL1)가 제1선택 게이트(27)로 인가되며, 제2선택 신호(SEL2)가 제2선택 게이트(31)로 인가될 때, 소스 팔로워 출력 트랜지스터 (21)는 플로팅 디퓨전 노드(FD)에 저장된 전하(들)를 출력 전압(Vout)으로 변환한다.
제7시점(T7)에서 신호 레벨을 가지는 픽셀 신호(SAMP)는 컬럼 라인(33)으로 출력된다. 상기 신호 레벨은 출력 전압(Vout)의 레벨에 대응되는 레벨이다.
제8시점(T8)에서 하이 레벨을 가지는 리셋 게이트 신호(RG)가 리셋 게이트 (19)로 인가될 때, 소스 팔로워 출력 트랜지스터(21)는 전원 전압(VDD)을 출력 전압(Vout)으로 변환한다. 제9시점(T9)에서 리셋 레벨을 가지는 픽셀 신호(SAMP)는 컬럼 라인(33)으로 출력된다. 상기 리셋 레벨은 출력 전압(Vout)의 레벨에 대응되는 레벨이다.
픽셀 신호(SAMP)가 출력될 때를 글로벌 셔터 모드(global shutter mode)라고 한다. 제1시기(P1)과 제2시기(P2) 사이에 휴식 시간(breaktime; TB1)이 있다.
도 6은 도 2에 도시된 픽셀의 다른 실시 예를 설명하기 위한 제어 신호들 (RG, TG, SEL1 및 SEL2)의 타이밍 도이다.
도 2와 도 6을 참조하면, 제1시점(T1)에서 리셋 게이트 신호(RG)가 리셋 게이트(19)로 인가될 때, 플로팅 디퓨전 노드(FD)는 전원 전압(VDD)으로 리셋된다.
리셋 게이트 신호(RG)가 리셋 게이트(19)로 인가되고, 제2시점(T2)에서 전송 게이트 신호(TG)가 전송 게이트(15)로 인가될 때, 광 검출기(11)는 전원 전압(VDD)으로 리셋된다.
제3시점(T3)부터 제7시점(T7)까지 광 검출기(11)는 입사 광선에 응답하여 전하(들)를 축적한다.
제4시점(T4)에서 하이 레벨을 가지는 리셋 게이트 신호(RG)가 리셋 게이트(19)로 인가되고, 제5시점(T5)에서 제1선택 신호(SEL1)가 제1선택 게이트(27)로 인가되며, 제2선택 신호(SEL2)가 제2선택 게이트(31)로 인가될 때, 소스 팔로워 출력 트랜지스터(21)는 전원 전압(VDD)을 출력 전압(Vout)으로 변환한다.
제6시점(T6)에서 선택 게이트(27)는 리셋 레벨을 가지는 픽셀 신호(SAMP)를 컬럼 라인(33)으로 출력한다.
제7시점(T7)에서 전송 게이트 신호(TG)가 전송 게이트(15)로 인가될 때, 축적된 전하(들)는 광 검출기(11)에서 플로팅 디퓨전 노드(FD)로 전송된다. 소스 팔로워 출력 트랜지스터(21)는 플로팅 디퓨전 노드(FD)에 저장된 전하(들)를 출력 전압(Vout)으로 변환한다. 제8시점(T8)에서 제1선택 게이트(27)는 신호 레벨을 가지는 픽셀 신호(SAMP)를 컬럼 라인(33)으로 출력한다.
도 5에서는 제1시기(P1)와 제2시기(P2) 사이에 휴식 시간(TB1)이 존재하고, 도 6에서는 제3시기(P3)와 제4시기(P4) 사이에는 휴식 시간이 존재하지 않는다. 도 6에서 도시된 바와 같이 픽셀 신호(SAMP)가 출력될 때를 롤링 셔터 모드(rolling shutter mode)라고 한다.
도 7은 도 2에 도시된 픽셀의 다른 실시 예를 설명하기 위한 제어 신호들 (RG, TG, SEL1 및 SEL2)의 타이밍 도이다.
도 7의 제3시기(P5)에서 각 신호의 레벨(RG, TG, 및 SEL1)은 도 5의 제1시기(P1)에서 각 신호(RG, TG, 및 SEL1)의 레벨과 동일하므로 이에 대한 설명은 생략한다.
도 1, 도 2, 도 4, 및 도 7을 참조하면, 제6시점(T6)에서 하이 레벨을 가지는 제1선택 신호(SEL1)가 제1선택 게이트(27)로 인가될 때, 제7시점(T7)에서 컨택 (32)에 의해 유발되는 암 전류 레벨을 가지는 픽셀 신호(SAMP)가 출력된다.
제8시점(T8)에서 하이 레벨을 가지는 제2선택 신호(SEL2)가 제2선택 게이트 (31)로 인가될 때, 제9시점(T9)에서 상기 암 전류 레벨과 신호 레벨을 가지는 픽셀 신호(SAMP)가 출력된다.
제10시점(T10)에서 하이 레벨을 가지는 리셋 게이트 신호(RG)가 리셋 게이트(19)로 인가될 때, 플로팅 디퓨전 노드(FD)는 전원 전압(VDD)으로 리셋된다.
제11시점(T11)에서는 제9시점(T9)에서 출력된 픽셀 신호(SAMP)에 대한 리셋 레벨을 가지는 픽셀 신호(SAMP)가 출력된다.
제12시점(T12)에서는 제7시점(T7)에서 출력된 픽셀 신호(SAMP)에 대한 리셋 레벨을 가지는 픽셀 신호(SAMP)가 출력된다.
도 1을 참조하면, CDS 블록(150)은 수학식 1과 같은 동작을 수행할 수 있다.
[수학식 1]
E=ABS[(B-C)-(A-D)]
여기서, 'A'는 제7시점(T7)에서 출력되는 픽셀 신호(SAMP)를, 'B'는 제8시점(T8)에서 출력되는 픽셀 신호(SAMP)를, 'C'는 제11시점(T11)에서 출력되는 픽셀 신호(SAMP)를, 'D'는 제12시점(T12)에서 출력되는 픽셀 신호(SAMP)를, 그리고 'E'는 CDS 블록(150)에서 출력되는 신호를 의미한다. 'ABS[]'는 신호의 절대값을 의미한다.
도 8은 도 1에 도시된 픽셀 어레이에 구현된 픽셀의 다른 실시 예를 나타내는 회로도이다.
도 1과 도 8을 참조하면, 픽셀(10)의 다른 실시 예에 따른 픽셀(10-2)은 광 검출기(11-1), 전송 트랜지스터(13-1), 리셋 트랜지스터(17-1), 소스 팔로워 출력 트랜지스터(21-1), 제1선택 트랜지스터(25-1), 제2선택 트랜지스터(29-1), 전류 원 (current source; 34-1), 및 오버플로우(overflow) 트랜지스터(35)를 포함한다.
오버플로우 트랜지스터(35)를 제외한 픽셀(10-2)의 각 구성 요소는 도 2에 도시된 픽셀(10-1)의 각 구성 요소와 동작 및 기능이 유사하므로 이에 대한 상세한 설명은 생략한다.
오버플로우 트랜지스터(35)는 전원 전압(VDD)을 공급하는 노드와 광 검출기 (11-1) 사이에 접속된다. 오버플로우 트랜지스터(35)는 오버플로우 게이트(37)를 포함한다. 오버플로우 게이트(37)는 광 검출기(11-1)에서 전하(들)가 넘치는 것을 방지하기 위해 사용된다. 오버플로우 트랜지스터(35)는 오버플로우 게이트 신호 (OG)에 의해 활성화된다.
도 9는 도 8에 도시된 픽셀의 동작 방법의 일 실시 예를 설명하기 위한 제어 신호들(RG, TG, SEL1, SEL2, 및 OG)의 타이밍 도이다.
도 8과 도 9를 참조하면, 광 검출기(11-1)가 입사 광선에 응답하여 전하(들)를 축적한 후, 하이 레벨을 가지는 오버플로우 게이트 신호(OG)가 오버플로우 게이트(37)로 인가된다. 따라서 광 검출기(11-1)에서 축적된 전하(들)가 넘치는 것이 방지된다.
오버플로우 게이트 신호(OG)를 제외한 도 9의 각 신호(RG, TG, SEL1, 및 SEL2)의 레벨은 도 5의 각 신호의 레벨과 유사하므로 이들에 대한 상세한 설명은 생략한다.
도 10은 도 8에 도시된 픽셀의 동작 방법의 다른 실시 예를 설명하기 위한 제어 신호들(RG, TG, SEL1, SEL2, 및 OG)의 타이밍 도이다.
도 8과 도 10을 참조하면, 광 검출기(11-1)에서 축적된 전하(들)가 넘치는 것을 방지하기 위해 하이 레벨을 가지는 오버플로우 게이트 신호(OG)가 오버플로우 게이트(37)로 인가된다.
오버플로우 게이트 신호(OG)를 제외한 도 10의 각 신호((RG, TG, SEL1, 및 SEL2)의 레벨은 도 6의 각 신호의 레벨과 유사하므로 이들에 대한 상세한 설명은 생략한다.
도 11은 도 8에 도시된 픽셀의 동작 방법의 또 다른 실시 예를 설명하기 위한 제어 신호들(RG, TG, SEL1, SEL2, 및 OG)의 타이밍 도이다.
도 8, 및 도 11을 참조하면, 제1시점(T1)부터 제3시점(T3)까지 광 검출기(11-1)는 입사 광선에 응답하여 전하를 축적한다.
제2시점(T2)에서 리셋 게이트 신호(RG)가 리셋 게이트(19-1)로 인가될 때, 플로팅 디퓨전 노드(FD)는 전원 전압(VDD)으로 리셋된다.
제3시점(T3)에서 축적된 전하는 광 검출기(11-1)에서 플로팅 디퓨전 노드 (FD)로 전송된다.
제4시점(T4)에서 하이 레벨을 가지는 오버플로우 게이트 신호(OG)가 오버플로우 게이트(37)로 인가된다.
제5시점(T5)에서 제1선택 신호(SEL1)가 제1선택 게이트(27-1)로 인가되며, 제2선택 신호(SEL2)가 제2선택 게이트(31-1)로 인가될 때, 소스 팔로워 출력 트랜지스터(21-1)는 플로팅 디퓨전 노드(FD)에 저장된 전하를 출력 전압(Vout)으로 변환한다. 제6시점(T6)에서 신호 레벨을 가지는 픽셀 신호(SAMP)는 컬럼 라인(33-1)으로 출력된다.
제7시점(T7)에서 하이 레벨을 가지는 리셋 게이트 신호(RG)가 리셋 게이트 (19-1)로 인가될 때, 소스 팔로워 출력 트랜지스터(21-1)는 전원 전압(VDD)을 출력 전압(Vout)으로 변환한다. 제8시점(T8)에서 리셋 레벨을 가지는 픽셀 신호(SAMP)는 컬럼 라인(33-1)으로 출력된다.
도 12는 도 8에 도시된 픽셀의 동작 방법의 또 다른 실시 예를 설명하기 위한 제어 신호들(RG, TG, SEL1, SEL2, 및 OG)의 타이밍 도이다.
도 8과 도 12를 참조하면, 제1시점(T1)부터 제4시점(T4)까지 광 검출기(11-1)는 입사 광선에 응답하여 전하를 축적한다.
제2시점(T2)에서 리셋 게이트 신호(RG)가 리셋 게이트(19-1)에 인가될 때, 플로팅 디퓨전 노드(FD)는 전원 전압으로 리셋된다.
제3시점(T3)에서 제1선택 신호(SEL1)가 제1선택 게이트(27-1)에 인가되며, 제2선택 신호(SEL2)가 제2선택 게이트(31-1)에 인가될 때, 소스 팔로워 출력 트랜지스터(21-1)는 상기 전원 전압을 출력 전압(Vout)으로 변환하고, 선택 게이트(27-1)는 제4시점(T4)에서 리셋 레벨을 가지는 픽셀 신호(SAMP)를 컬럼 라인(33-1)으로 출력한다.
제1선택 신호(SEL1)가 제1선택 게이트(27-1)에 인가되며, 제2선택 신호 (SEL2)가 제2선택 게이트(31-1)에 인가되며, 제5시점(T5)에서 전송 게이트 신호 (TG)가 전송 게이트(15-1)에 인가될 때, 축적된 전하는 광 검출기(11-1)에서 플로팅 디퓨전 노드(FD)로 전송된다. 소스 팔로워 출력 트랜지스터(21-1)는 플로팅 디퓨전 노드(FD)에 저장된 전하를 출력 전압(Vout)으로 변환한다. 제1선택 게이트 (27-1)는 제6시점(T6)에서 신호 레벨을 가지는 픽셀 신호(SAMP)를 컬럼 라인(33-1)으로 출력한다.
제7시점(T7)에서 하이 레벨을 가지는 오버플로우 게이트 신호(OG)가 오버플로우 게이트(37)에 인가된다.
도 13은 도 8에 도시된 픽셀의 동작 방법의 또 다른 실시 예를 설명하기 위한 제어 신호들(RG, TG, SEL1, SEL2, 및 OG)의 타이밍 도이다.
도 1, 도 8, 및 도 13을 참조하면, 제1시점(T1)에서 리셋 게이트 신호(RG)가 리셋 게이트(19-1)에 인가될 때, 플로팅 디퓨전 노드(FD)는 전원 전압(VDD)으로 리셋된다.
제2시점(T2)에서 전송 게이트 신호(TG)가 전송 게이트(15-1)에 인가될 때, 광 검출기(11-1)는 전원 전압으로 리셋된다.
제3시점(T3)부터 제5시점(T5)까지 광 검출기(11-1)는 입사 광선에 응답하여 전하를 축적한다.
제4시점(T4)에서 리셋 게이트 신호(RG)가 리셋 게이트(19-1)에 인가될 때, 플로팅 디퓨전 노드(FD)는 전원 전압으로 리셋된다.
제5시점(T5)에서 전송 게이트 신호(TG)가 전송 게이트(15-1)에 인가될 때, 축적된 전하는 광 검출기(11-1)에서 플로팅 디퓨전 노드(FD)로 전송된다.
제6시점(T6)에서 하이 레벨을 가지는 오버플로우 게이트 신호(OG)가 오버플로우 게이트(37)에 인가된다.
제7시점(T7)에서 하이 레벨을 가지는 제1선택 신호(SEL1)가 제1선택 게이트(27-1)에 인가될 때, 제8시점(T8)에서 암 전류 레벨을 가지는 픽셀 신호(SAMP)가 출력된다.
제9시점(T9)에서 하이 레벨을 가지는 제2선택 신호(SEL2)가 제2선택 게이트(31-1)에 인가될 때, 제10시점(T10)에서 상기 암 전류 레벨과 신호 레벨을 가지는 픽셀 신호(SAMP)가 출력된다.
제11시점(T11)에서 하이 레벨을 가지는 리셋 게이트 신호(RG)가 리셋 게이트(19-1)에 인가될 때, 플로팅 디퓨전 노드(FD)는 상기 전원 전압으로 리셋된다.
제12시점(T12)에서는 제10시점(T10)에서 출력된 픽셀 신호(SAMP)에 대한 리셋 레벨을 가지는 픽셀 신호(SAMP)가 출력된다.
제13시점(T13)에서는 제8시점(T8)에서 출력된 픽셀 신호(SAMP)에 대한 리셋 레벨을 가지는 픽셀 신호(SAMP)가 출력된다.
CDS 블록(150)은 도 7을 참조하여 설명한 수학식 1을 이용하여 신호를 출력한다.
도 14는 도 8에 도시된 픽셀의 동작 방법의 또 다른 실시 예를 설명하기 위한 제어 신호들(RG, TG, SEL1, SEL2, 및 OG)의 타이밍 도이다.
도 1, 도 8, 및 도 14를 참조하면, 제1시점(T1)부터 제3시점(T3)까지 광 검출기(11-1)는 입사 광선에 응답하여 전하를 축적한다.
제2시점(T2)에서 리셋 게이트 신호(RG)가 리셋 게이트(19-1)에 인가될 때, 플로팅 디퓨전 노드(FD)는 전원 전압으로 리셋된다.
제3시점(T3)에서 전송 게이트 신호(TG)가 전송 게이트(15-1)에 인가될 때, 축적된 전하는 광 검출기(11-1)에서 플로팅 디퓨전 노드(FD)로 전송된다.
제4시점(T4)에서 하이 레벨을 가지는 오버플로우 게이트 신호(OG)가 오버플로우 게이트(37)에 인가된다.
제5시점(T5)에서 하이 레벨을 가지는 제1선택 신호(SEL1)가 제1선택 게이트 (27-1)에 인가될 때, 제6시점(T6)에서 암 전류 레벨을 가지는 픽셀 신호(SAMP)가 출력된다.
제7시점(T7)에서 하이 레벨을 가지는 제2선택 신호(SEL2)가 제2선택 게이트(31-1)에 인가될 때, 제8시점(T8)에서 상기 암 전류 레벨과 신호 레벨을 가지는 픽셀 신호(SAMP)가 출력된다.
제9시점(T9)에서 하이 레벨을 가지는 리셋 게이트 신호(RG)가 리셋 게이트(19-1)에 인가될 때, 플로팅 디퓨전 노드(FD)는 상기 전원 전압으로 리셋된다.
제10시점(T10)에서는 제8시점(T8)에서 출력된 픽셀 신호(SAMP)에 대한 리셋 레벨을 가지는 픽셀 신호(SAMP)가 출력된다.
제11시점(T11)에서는 제6시점(T6)에서 출력된 픽셀 신호(SAMP)에 대한 리셋 레벨을 가지는 픽셀 신호(SAMP)가 출력된다.
CDS 블록(150)은 도 7을 참조하여 설명한 수학식 1을 이용하여 신호를 출력한다.
도 15는 도 1에 도시된 픽셀 어레이에 구현된 픽셀의 또 다른 실시 예를 나타내는 회로도이다.
도 1과 도 15를 참조하면, 픽셀(10)의 또 다른 실시 예에 따른 픽셀(10-3)은 광 검출기(11-2), 전송 트랜지스터(13-2), 제1리셋 트랜지스터(17-2), 제2리셋 트랜지스터(39), 소스 팔로워 출력 트랜지스터(21-2), 제1선택 트랜지스터(25-2), 제2선택 트랜지스터(29-2) 및 전류 소스(34-2)를 포함한다.
제2리셋 트랜지스터(39)를 제외한 픽셀(10-3)의 각 구성요소는 도 2에 도시된 픽셀(10-1)의 구성요소와 동작 및 기능이 유사하므로 이에 대한 설명은 생략한다.
제2리셋 트랜지스터(39)는 전원 전압 노드(VDD)와 소스 팔로워 게이트(23-2) 사이에 접속된다. 제2리셋 트랜지스터(39)는 제2리셋 게이트(41)를 포함한다. 제2리셋 트랜지스터(39)는 제2리셋 게이트 신호(RG2)에 의해 활성화된다. 예컨대, 제2리셋 게이트 신호(RG2)가 하이 레벨일 때, 제2리셋 트랜지스터(39)는 활성화될 수 있다.
도 16은 도 15에 도시된 픽셀의 단면도이다.
도 15와 도 16을 참조하면, 기판(12-1) 위에 각 구성요소(15-2, 19-2, 23-2, 27-2, 31-2 및 41)가 배치될 수 있다. 기판(12-1)은 p-타입 에피텍셜 영역 (epitaxial region)일 수 있다. 실시 예에 따라 기판(12-1)은 절연체(미도시)를 더 포함할 수 있다. 광 검출기(11-2), 플로팅 디퓨전 영역(floating diffusion region; 14-2), 제1불순물 영역(impurity region; 30-2) 및 제2불순물 영역(40-2)은 기판(12-1)에 n-타입 불순물(dopant)을 주입(implanting)함으로써 형성된다. 광 검출기(11-2)는 n-타입 영역과 p-타입 에피텍셜 영역을 포함한다. 플로팅 디퓨전 영역(14-2)은 플로팅 디퓨전 노드(FD)의 전하 저장 영역을 의미한다. 플로팅 디퓨전 영역(14-2)은 n-타입 영역을 포함한다.
도 17은 도 15에 도시된 픽셀의 평면도(top view)이다.
도 15 내지 도 17를 참조하면, 제1불순물 영역(30-2)은 소스 팔로워 게이트(23-2)에 소스 팔로워 게이트 신호(SF)를 인가하기 위해 컨택(32-2)을 포함한다. 컨택(32-2)은 소스 팔로워 게이트(23-2)의 소스 팔로워 게이트 컨택(24-2)과 접속된다. 제2선택 게이트(31-2)는 컨택(32-2)에 의해 발생되는 암전류가 불순물 영역(30)에서 플로팅 디퓨전 영역(14-2)으로 유입되는 것을 방지한다.
제2불순물 영역(40-2)은 전원 전압을 인가받기 위해 전원 전압 컨택(20-2)을 포함한다. 출력 전압(Vout)은 출력 전압 컨택(28-2)을 통해 출력된다.
도 18은 도 15에 도시된 픽셀의 동작 방법의 일 실시 예를 설명하기 위한 제어 신호들(RG1, TG, SEL1, SEL2, 및 RG2)을 나타내는 타이밍 도이다.
도 15와 도 18을 참조하면, 제1시점(T1)에서 제1리셋 게이트 신호(RG1)가 제1리셋 게이트(19-2)에 인가될 때, 플로팅 디퓨전 노드(FD)는 전원 전압으로 리셋된다.
제1리셋 게이트 신호(RG1)가 제1리셋 게이트(19-2)에 인가되고, 제2시점(T2)에서 전송 게이트 신호(TG)가 전송 게이트(15-2)에 인가될 때, 광 검출기(11-2)는 상기 전원 전압으로 리셋된다.
제3시점(T3)부터 제5시점(T5)까지 광 검출기(11-2)는 입사 광선에 응답하여 전하를 축적한다.
제4시점(T4)에서 제1리셋 게이트 신호(RG1)가 제1리셋 게이트(19-2)에 인가될 때, 플로팅 디퓨전 노드(FD)는 상기 전원 전압으로 리셋된다.
제5시점(T5)에서 전송 게이트 신호(TG)가 전송 게이트(15-2)에 인가될 때, 축적된 전하는 광 검출기(11-2)에서 플로팅 디퓨전 노드(FD)로 전송된다.
제6시점(T6)에서 로우 레벨을 가지는 제2리셋 게이트 신호(RG2)가 제2리셋 게이트(41)에 인가된다.
제7시점(T7)에서 제1선택 신호(SEL1)가 제1선택 게이트(27-2)에 인가되며, 제2선택 신호(SEL2)가 제2선택 게이트(31-2)에 인가될 때, 소스 팔로워 출력 트랜지스터(21-2)는 플로팅 디퓨전 노드(FD)에 저장된 전하를 출력 전압(Vout)으로 변환한다. 제8시점(T8)에서 신호 레벨을 가지는 픽셀 신호(SAMP)는 컬럼 라인(33-2)으로 출력된다. 상기 신호 레벨은 상기 출력 전압(Vout)의 레벨에 대응되는 레벨이다.
제9시점(T9)에서 하이 레벨을 가지는 제1리셋 게이트 신호(RG1)가 제1리셋 게이트(19-2)에 인가될 때, 소스 팔로워 출력 트랜지스터(21-2)는 전원 전압(VDD)에 대응하는 출력 전압(Vout)을 출력한다. 제10시점(T10)에서 리셋 레벨을 가지는 픽셀 신호(SAMP)는 컬럼 라인(33-2)으로 출력된다. 상기 리셋 레벨은 상기 출력 전압(Vout)의 레벨에 대응되는 레벨이다.
제11시점(T11)에서 하이 레벨을 가지는 제2리셋 게이트 신호(RG2)가 제2리셋 게이트(41)에 인가된다.
도 19는 도 15에 도시된 픽셀의 동작 방법의 다른 실시 예를 설명하기 위한 제어 신호들(RG1, TG, SEL1, SEL2, 및 RG2)을 나타내는 타이밍 도이다.
도 15와 도 19를 참조하면, 제1시점(T1)에서 제1리셋 게이트 신호(RG1)가 제1리셋 게이트(19-2)에 인가될 때, 플로팅 디퓨전 노드(FD)는 전원 전압으로 리셋된다.
제1리셋 게이트 신호(RG1)가 제1리셋 게이트(19-2)에 인가되고, 제2시점(T2)에서 전송 게이트 신호(TG)가 전송 게이트(15-2)에 인가될 때, 광 검출기(11-2)는 상기 전원 전압으로 리셋된다.
제3시점(T3)부터 제8시점(T8)까지 광 검출기(11-2)는 입사 광선에 응답하여 전하를 축적한다.
제4시점(T4)에서 하이 레벨을 가지는 제1리셋 게이트 신호(RG1)가 제1리셋 게이트(19-2)에 인가된다.
제5시점(T5)에서 로우 레벨을 가지는 제2리셋 게이트 신호(RG2)가 제2리셋 게이트(41)에 인가된다.
제6시점(T6)에서 제1선택 신호(SEL1)가 제1선택 게이트(27-2)에 인가되며, 제2선택 신호(SEL2)가 제2선택 게이트(31-2)에 인가된다.
제7시점(T7)에서 리셋 레벨을 가지는 픽셀 신호(SAMP)는 컬럼 라인(33-2)으로 출력된다. 상기 리셋 레벨은 상기 출력 전압(Vout)의 레벨에 대응되는 레벨이다.
제8시점(T8)에서 전송 게이트 신호(TG)가 전송 게이트(15-2)에 인가될 때, 축적된 전하는 광 검출기(11-2)에서 플로팅 디퓨전 노드(FD)로 전송된다.
제9시점(T9)에서 소스 팔로워 출력 트랜지스터(21-2)는 플로팅 디퓨전 노드(FD)에 저장된 전하를 출력 전압(Vout)으로 변환한다. 제9시점(T9)에서 신호 레벨을 가지는 픽셀 신호(SAMP)는 컬럼 라인(33-2)으로 출력된다. 상기 신호 레벨은 상기 출력 전압(Vout)의 레벨에 대응되는 레벨이다.
제10시점(T10)에서 하이 레벨을 가지는 제2리셋 게이트 신호(RG2)가 제2리셋 게이트(41)에 인가된다.
도 20은 도 1에 도시된 픽셀 어레이에 구현된 픽셀의 또 다른 실시 예를 나타내는 회로도이다.
도 1과 도 20을 참조하면, 픽셀(10)의 또 다른 실시 예에 따른 픽셀(10-4)은 광 검출기(11-3), 전송 트랜지스터(13-3), 제1리셋 트랜지스터(17-3), 제2리셋 트랜지스터(39-3), 소스 팔로워 출력 트랜지스터(21-3), 제1선택 트랜지스터(25-3), 제2선택 트랜지스터(29-3), 전류 소스(34-3) 및 오버플로우 트랜지스터(43-3)를 포함한다.
오버플로우 트랜지스터(43)를 제외한 픽셀(10-4)의 각 구성요소는 도 15에 도시된 픽셀(10-3)의 구성요소와 동작 및 기능이 유사하므로 이에 대한 설명은 생략한다.
오버플로우(overflow) 트랜지스터(43)는 전원 전압 노드(VDD)와 광 검출기(11-3) 사이에 접속된다. 오버플로우 트랜지스터(43)는 오버플로우 게이트(45)를 포함한다. 오버플로우 게이트(45)는 광 검출기(11-3)에서 전하가 넘치는 것을 방지하기 위해 사용된다. 오버플로우 트랜지스터(43)는 오버플로우 게이트 신호(OG)에 의해 활성화된다.
도 21은 도 20에 도시된 픽셀의 동작 방법의 일 실시 예를 설명하기 위한 제어 신호들(RG1, TG, SEL1, SEL2, RG2, 및 OG)을 나타내는 타이밍 도이다.
도 20과 도 21을 참조하면, 광 검출기(11-3)에서 축적된 전하가 넘치는 것을 방지하기 위해 하이 레벨을 가지는 오버플로우 게이트 신호(OG)가 오버플로우 게이트(45)에 인가된다.
오버플로우 게이트 신호(OG)를 제외한 도 21의 각 신호(RG1, TG, SEL1, SEL2, 및 RG2)의 레벨은 도 18의 각 신호의 레벨과 유사하다. 따라서 각 신호에 대한 설명은 생략한다.
도 22는 도 20에 도시된 픽셀의 동작 방법의 다른 실시 예를 설명하기 위한 제어 신호들(RG1, TG, SEL1, SEL2, RG2, 및 OG)을 나타내는 타이밍 도이다.
도 20과 도 22를 참조하면, 광 검출기(11-3)에서 축적된 전하가 넘치는 것을 방지하기 위해 하이 레벨을 가지는 오버플로우 게이트 신호(OG)가 오버플로우 게이트(45)에 인가된다.
오버플로우 게이트 신호(OG)를 제외한 도 22의 각 신호(RG1, TG, SEL1, SEL2, 및 RG2)의 레벨은 도 19의 각 신호의 레벨과 유사하다. 따라서 각 신호에 대한 설명은 생략한다.
도 23은 도 20에 도시된 픽셀의 동작 방법의 다른 실시 예를 설명하기 위한 제어 신호들(RG1, TG, SEL1, SEL2, RG2, 및 OG)을 나타내는 타이밍 도이다.
도 20과 도 23을 참조하면, 제1시점(T1)부터 제3시점(T3)까지 광 검출기(11-3)는 입사 광선에 응답하여 전하를 축적한다.
제2시점(T2)에서 리셋 게이트 신호(RG)가 리셋 게이트(19-3)에 인가될 때, 플로팅 디퓨전 노드(FD)는 전원 전압(VDD)으로 리셋된다.
제3시점(T3)에서 축적된 전하는 광 검출기(11-3)에서 플로팅 디퓨전 노드(FD)로 전송된다.
제4시점(T4)에서 하이 레벨을 가지는 오버플로우 게이트 신호(OG)가 오버플로우 게이트(45)에 인가된다.
제5시점(T5)에서 로우 레벨을 가지는 제2리셋 게이트 신호(RG2)가 제2리셋 게이트(41-3)에 인가된다.
제6시점(T6)에서 제1선택 신호(SEL1)가 제1선택 게이트(27-3)에 인가되며, 제2선택 신호(SEL2)가 제2선택 게이트(31-3)에 인가될 때, 소스 팔로워 출력 트랜지스터(21-3)는 플로팅 디퓨전 노드(FD)에 저장된 전하를 출력 전압(Vout)으로 변환한다. 제7시점(T7)에서 신호 레벨을 가지는 픽셀 신호(SAMP)는 컬럼 라인(33-3)으로 출력된다.
제8시점(T8)에서 하이 레벨을 가지는 리셋 게이트 신호(RG)가 리셋 게이트(19-3)에 인가될 때, 소스 팔로워 출력 트랜지스터(21-3)는 상기 전원 전압에 대응하는 출력 전압(Vout)을 출력한다. 제9시점(T9)에서 리셋 레벨을 가지는 픽셀 신호(SAMP)는 컬럼 라인(33-3)으로 출력된다.
도 24는 도 20에 도시된 픽셀의 동작 방법의 또 다른 실시 예를 설명하기 위한 제어 신호들(RG1, TG, SEL1, SEL2, RG2, 및 OG)을 나타내는 타이밍 도이다.
도 20과 도 24를 참조하면, 제1시점(T1)부터 제6시점(T6)까지 광 검출기(11-3)는 입사 광선에 응답하여 전하를 축적한다.
제2시점(T2)에서 제1리셋 게이트 신호(RG1)가 제1리셋 게이트(19-3)에 인가될 때, 플로팅 디퓨전 노드(FD)는 전원 전압(VDD)으로 리셋된다.
제3시점(T3)에서 로우 레벨을 가지는 제2리셋 게이트 신호(RG2)가 제2리셋 게이트(41-3)에 인가된다.
제4시점(T4)에서 제1선택 신호(SEL1)가 제1선택 게이트(27-3)에 인가되며, 제2선택 신호(SEL2)가 제2선택 게이트(31-3)에 인가될 때, 소스 팔로워 출력 트랜지스터(21-3)는 상기 전원 전압에 대응하는 출력 전압(Vout)으로 변환하고, 제5시점(T5)에서 제1선택 게이트(27-3)는 리셋 레벨을 가지는 픽셀 신호(SAMP)를 컬럼 라인(33-1)으로 출력한다.
제6시점(T6)에서 전송 게이트 신호(TG)가 전송 게이트(15-3)에 인가될 때, 축적된 전하는 광 검출기(11-3)에서 플로팅 디퓨전 노드(FD)로 전송된다. 소스 팔로워 출력 트랜지스터(21-3)는 플로팅 디퓨전 노드(FD)에 저장된 전하를 출력 전압 (Vout)으로 변환한다. 제7시점(T7)에서 제1선택 게이트(27-3)는 신호 레벨을 가지는 픽셀 신호(SAMP)를 컬럼 라인(33-3)으로 출력한다.
제8시점(T8)에서 하이 레벨을 가지는 오버플로우 게이트 신호(OG)가 오버플로우 게이트(45)에 인가된다.
도 25는 도 2, 도 8, 도 15 또는 도 20에 도시된 픽셀을 포함하는 이미지 처리 장치의 다른 실시 예를 나타내는 블록도이다.
도 25를 참조하면, 이미지 처리 장치(1200)는 MIPI®(mobile industry processor interface)를 사용 또는 지원할 수 있는 이미지 처리 장치, 예컨대 PDA (personal digital assistant), PMP(portable media player), 이동 전화기, 스마트폰(smartphone), 또는 태블릿 PC(tablet computer)와 같은 휴대용 장치(portable device)로 구현될 수 있다.
이미지 처리 장치(1200)는 애플리케이션 프로세서(1210), 이미지 센서(1220), 및 디스플레이(1230)를 포함한다.
애플리케이션 프로세서(1210)에 구현된 CSI(camera serial interface) 호스트(1212)는 카메라 시리얼 인터페이스(CSI)를 통하여 이미지 센서(1220)의 CSI 장치(1221)와 시리얼 통신할 수 있다. 실시 예에 따라, CSI 호스트(1212)에는 디시리얼라이저(DES)가 구현될 수 있고, CSI 장치(1221)에는 시리얼라이저(SER)가 구현될 수 있다.
이미지 센서(1220)는 도 2, 도 8, 도 15 또는 도 20에 도시된 픽셀(10-1, 10-2, 10-3 또는 10-4)를 포함하는 이미지 센서를 의미할 수 있다.
애플리케이션 프로세서(1210)에 구현된 DSI(display serial interface(DSI)) 호스트(1211)는 디스플레이 시리얼 인터페이스를 통하여 디스플레이(1230)의 DSI 장치(1231)와 시리얼 통신할 수 있다. 실시 예에 따라, DSI 호스트(1211)에는 시리얼라이저(SER)가 구현될 수 있고, DSI 장치(1231)에는 디시리얼라이저(DES)가 구현될 수 있다.
이미지 처리 장치(1200)는 애플리케이션 프로세서(1210)와 통신할 수 있는 RF 칩(1240)을 더 포함할 수 있다. 이미지 처리 장치(1200)의 PHY(1213)와 RF 칩(1240)의 PHY(1241)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
이미지 처리 장치(1200)는 GPS 수신기(1250), DRAM(dynamic random access memory)과 같은 메모리(1252), NAND 플래시 메모리와 같은 불휘발성 메모리로 구현된 데이터 저장 장치(1254), 마이크(1256), 또는 스피커(1258)를 포함할 수 있다.
또한, 이미지 처리 장치(1200)는 적어도 하나의 통신 프로토콜(또는 통신 표준), 예컨대, UWB(ultra-wideband; 1260), WLAN(Wireless LAN; 1262), WiMAX (worldwide interoperability for microwave access; 1264), 또는 LTETM(long term evolution; 미도시) 등을 이용하여 외부 장치와 통신할 수 있다.
본 명세서에 트랜지스터는 유닛(unit)으로 불릴 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10-1; 픽셀
11; 광 검출기
13; 전송 트랜지스터
17; 리셋 트랜지스터
21; 소스 팔로워 출력 트랜지스터
25; 제1선택 트랜지스터
29; 제2선택 트랜지스터
35; 오버플로우 트랜지스터
39; 제2리셋 트랜지스터

Claims (10)

  1. 입사 광선에 응답하여 전하를 축적하기 위한 광 검출기;
    플로팅 디퓨전 노드;
    제1리셋 게이트 신호가 인가되며, 전원 전압 노드와 상기 플로팅 디퓨전 노드 사이에 접속된 제1리셋 유닛;
    전송 게이트 신호에 응답하여 상기 광 검출기에서 축전된 전하를 상기 플로팅 디퓨전 노드로 전송하기 위한 전송 유닛;
    상기 플로팅 디퓨전 노드에 저장된 전하를 출력 전압으로 변환하기 위한 소스 팔로워 출력 유닛;
    제1선택 게이트 신호에 응답하여 상기 출력 전압을 출력하기 위한 제1선택 유닛; 및
    제2선택 게이트 신호가 인가되며, 상기 플로팅 디퓨전 노드와 상기 소스 팔로워 출력 유닛 사이에 접속된 제2선택 유닛을 포함하는 이미지 센서.
  2. 제1항에 있어서, 상기 이미지 센서는,
    상기 제1리셋 게이트 신호, 상기 전송 게이트 신호, 상기 제1선택 게이트 신호 및 상기 제2선택 게이트 신호를 출력하는 로우 드라이버를 더 포함하는 이미지 센서.
  3. 제2항에 있어서,
    상기 제1선택 게이트 신호의 위상과 상기 제2선택 게이트 신호의 위상은 서로 같은 이미지 센서.
  4. 제2항에 있어서,
    상기 제1선택 게이트 신호의 위상은 상기 제2선택 게이트 신호의 위상보다 앞서는 이미지 센서.
  5. 제2항에 있어서, 상기 이미지 센서는,
    상기 전원 전압 노드와 상기 소스 팔로워 출력 유닛 사이에 접속된 제2리셋 유닛을 더 포함하는 이미지 센서.
  6. 제5항에 있어서, 상기 로우 드라이버는,
    상기 제1선택 게이트 신호와 상기 제2선택 게이트 신호 각각이 하이 레벨을 가질 때,
    상기 제2리셋 유닛을 제어하기 위해 로우 레벨을 가지는 제2리셋 게이트 신호를 더 출력하는 이미지 센서.
  7. 제2항에 있어서, 상기 이미지 센서는,
    상기 광 검출기에서 상기 전하가 넘치는 것을 방지하기 위해 상기 전원 전압 노드와 상기 광 검출기 사이에 접속된 오버플로우(overflow) 유닛을 더 포함하는 이미지 센서.
  8. 제7항에 있어서, 상기 로우 드라이버는,
    상기 광 검출기에서 상기 전하가 넘치는 것을 방지하기 위해 하이 레벨을 가지는 오버플로우 게이트 신호를 더 출력하는 이미지 센서.
  9. 이미지 센서; 및
    상기 이미지 센서로부터 처리된 이미지 데이터를 디스플레이하는 디스플레이를 포함하며,
    상기 이미지 센서는,
    입사 광선에 응답하여 전하를 축적하기 위한 광 검출기;
    플로팅 디퓨전 노드;
    제1리셋 게이트 신호에 응답하여 전원 전압 노드와 상기 플로팅 디퓨전 노드 사이에 접속된 제1리셋 유닛;
    전송 게이트 신호에 응답하여 상기 광 검출기에서 축전된 전하를 상기 플로팅 디퓨전 노드로 전송하기 위한 전송 유닛;
    상기 플로팅 디퓨전 노드에 저장된 전하를 출력 전압으로 변환하기 위한 소스 팔로워 출력 유닛;
    제1선택 게이트 신호에 응답하여 상기 출력 전압을 선택적으로 출력하기 위한 제1선택 유닛; 및
    제2선택 게이트 신호에 응답하여 상기 플로팅 디퓨전 노드와 상기 소스 팔로워 출력 유닛 사이에 접속된 제2선택 유닛을 포함하는 휴대용 장치.
  10. 제9항에 있어서, 상기 이미지 센서는,
    상기 제1리셋 게이트 신호, 상기 전송 게이트 신호, 상기 제1선택 게이트 신호 및 상기 제2선택 게이트 신호를 출력하는 로우 드라이버를 더 포함하는 휴대용 장치.
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