KR20130083198A - 질화물계 반도체 이종접합 반도체 소자 - Google Patents

질화물계 반도체 이종접합 반도체 소자 Download PDF

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KR20130083198A
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김재무
장태훈
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조성무
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엘지전자 주식회사
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Abstract

본 발명은 반도체 소자에 관한 것으로 특히, 질화물계 반도체 이종접합 반도체 소자에 관한 것이다. 이러한 본 발명은, 실리콘 반도체를 포함하는 기판; 상기 기판 상에 위치하는 핵 생성층; 상기 핵 생성층 상에 위치하고, 적어도 두 층 이상으로 이루어진 버퍼층과 적어도 한 층 이상의 삽입층을 포함하는 결함완화층; 상기 결함완화층 상에 위치하며, 상부에 2DEG 층을 포함하는 질화물계 반도체 채널층; 상기 채널층 상에 위치하는 장벽층; 상기 장벽층 상에 위치하는 소스 및 드레인 전극; 및 상기 소스 및 드레인 전극 사이에 위치하는 게이트 전극을 포함하여 구성된다.

Description

질화물계 반도체 이종접합 반도체 소자 {Nitride-based heterojuction semiconductor device}
본 발명은 반도체 소자에 관한 것으로 특히, 질화물계 반도체 이종접합 반도체 소자에 관한 것이다.
질화물 반도체는 광대역 밴드갭 화합물 반도체로, 가시광선 범위와 넓게는 자외선 범위까지 광을 방출하는 것이 가능하다. 청자색 레이저 다이오드 및 청색 발광 다이오드는 이미 개발이 완료되어 광픽업 장치, 신호등, 퍼블릭 디스플레이, 액정의 백라이트, 조명까지 넓은 분야에서 사용되고 있다. 최근에는 실리콘에 비해 높은 임계전계, 낮은 온 저항 특성이 주목되어, 차세대 반도체 소자의 재료로 선행 연구되고 있다.
고출력 전력 소자에는 최근에 주류로, 크게 MOSFET와 IGBT가 주목받고 있고, 이러한 질화물 반도체를 이용한 HEMT, MOSFET 등의 소자들이 연구되고 있다. 이 중에서 HEMT는 높은 전자의 이동도를 이용하여 고주파 특성의 통신소자 등에 이용되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 박막 스트레스를 제어하고 결함이 완화된 고품질의 박막을 포함하는 질화물계 반도체 이종접합 반도체 소자를 제공하고자 한다.
상기 기술적 과제를 이루기 위하여 본 발명은, 실리콘 반도체를 포함하는 기판; 상기 기판 상에 위치하는 핵 생성층; 상기 핵 생성층 상에 위치하고, 적어도 두 층 이상으로 이루어진 버퍼층과 적어도 한 층 이상의 삽입층을 포함하는 결함완화층; 상기 결함완화층 상에 위치하며, 상부에 2DEG 층을 포함하는 질화물계 반도체 채널층; 상기 채널층 상에 위치하는 장벽층; 상기 장벽층 상에 위치하는 소스 및 드레인 전극; 및 상기 소스 및 드레인 전극 사이에 위치하는 게이트 전극을 포함하여 구성된다.
본 발명은 다음과 같은 효과가 있는 것이다.
본 발명은 실리콘 기판 위에 형성된 전력소자의 제작 과정에서 기판과 채널층 사이의 결함완화층을 이용하여 박막 스트레스를 제어할 수 있고 결함이 없는 고품질의 박막을 형성할 수 있다.
이와 같은 결함완화층을 구비하는 경우, 고온의 성장 환경과 물질간 격자 상수 차이로 인한 박막 스트레스를 보상해줄 수 있어, 이를 통하여 막 형성 공정의 최종 단계에서 스트레스로 인한 크랙 또는 기판 휘어짐이 발생하지 않도록 할 수 있는 효과가 있다.
도 1은 질화물계 반도체 이종접합 반도체 소자의 일례를 나타내는 단면도이다.
도 2는 결함완화층의 제 1예를 나타내는 단면도이다.
도 3은 결함완화층의 제 2예를 나타내는 단면도이다.
도 4는 결함완화층의 제 3예를 나타내는 단면도이다.
도 5는 결함완화층의 제 4예를 나타내는 단면도이다.
도 6은 질화물계 반도체 이종접합 반도체 소자의 다른 예를 나타내는 단면도이다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
도 1에서 도시하는 바와 같이, 질화물계 반도체 이종접합 반도체 소자는, 기판(10) 상에 핵 생성층(20)이 위치하고, 이 핵 생성층(20) 상에는 결함완화층(30)이 위치한다.
이러한 결함완화층(30) 상에는 상부에 2DEG(2-dimensional electron gas) 층(41)을 포함하는 질화물 반도체 채널층(40)이 위치하고, 이 채널층(40) 상에는 장벽층(50)이 위치한다.
이와 같은 장벽층(50) 상에는 소스 전극(60) 및 드레인 전극(70)이 위치한다. 이러한 소스 전극(60) 및 드레인 전극(70)은 장벽층(50) 상에서 서로 대향하는 위치, 즉 서로 반대되는 단부측 위치에 위치한다.
그리고, 이러한 소스 전극(60)과 드레인 전극(70) 사이에는 게이트 전극(80)이 위치하게 된다.
질화물 반도체 채널층(40)은 질화 갈륨(GaN) 반도체를 포함할 수 있고, 장벽층(50)은 알루미늄 질화 갈륨(AlGaN) 물질을 포함하여 이루어질 수 있다. 이때, AlGaN의 알루미늄(Al) 조성은 갈륨(Ga) 대비 10% 내지 50%(AlxGa1 - xN(0.1 ≤ x ≤ 0.5)일 수 있다.
2DEG 층(41)은 채널층(40)의 장벽층(50)과 접하는 부분에 위치하는 매우 얇은 부분으로서, 이 부분의 두께는 대략 1 nm 정도일 수 있다.
소스 전극(60) 및 드레인 전극(70)은 장벽층(50)과 오믹 접촉(ohmic contact)을 이룰 수 있다.
또한, 게이트 전극(80)은 니켈(Ni), 이리듐(Ir), 팔라듐(Pd), 및 백금(Pt)과 같은 일함수가 높은 금속이나, 티타늄(Ti)과 같은 접착성이 우수한 금속을 포함할 수 있다.
이와 같은 채널층(40)과 장벽층(50)을 이루는 질화 갈륨(GaN) 계열 반도체는 밴드갭 에너지가 크고 높은 전자 포화 속도 및 열전도도를 가지는 등의 특성으로 인해 고출력, 고주파 응용 분야에서 우수한 특성을 구현할 수 있다.
이러한 질화 갈륨 반도체의 성장에는 동종의 GaN 기판 또는 이종 기판이 성장 기판으로 이용될 수 있다.
이종 기판으로는 탄화 실리콘(SiC), 사파이어(Sapphire), 및 실리콘(Si) 등이 이용될 수 있으며, 이 중에서 실리콘 기판은 경제성이 높을 뿐 아니라, 메모리 반도체나 기타 실리콘 소재의 반도체에 적용된 공정이 적용 가능한 등의 장점이 있어 크게 주목받고 있다.
이러한 이종 기판을 이용할 경우에는 기판과 질화 갈륨 사이의 격자 상수 및 열팽창 계수의 차이로 인한 박막의 스트레스 및 결정 결함을 제어하는 것이 요구될 수 있다.
이를 위한 구성 중 하나는 이종의 기판(10) 상에 핵 생성층(20)을 구비하는 것이다. 실리콘을 기판(10)으로 이용할 경우, 이러한 핵 생성층(20)은 질화 알루미늄(AlN) 층을 이용할 수 있다. 또한, 이러한 핵 생성층(20) 상에 결함완화층(30)이 더 구비될 수 있다.
이러한 결함완화층(30)은 도 2에서 도시하는 바와 같이, 핵 생성층(20) 상에 위치하는 제 1버퍼층(31)과 제 2버퍼층(33), 및 이들 제 1버퍼층(31)과 제 2버퍼층(33) 사이에 위치하는 제 1삽입층(32)을 포함할 수 있다.
또한, 제 2버퍼층(33) 상에 제 2삽입층(34)이 더 위치할 수 있으며, 이러한 제 2삽입층(34)은 제 2버퍼층(33)과 채널층(40) 사이에 위치하게 된다.
이때, 제 1버퍼층(31) 및 제 2버퍼층(33)은 AlGaN 물질을 포함할 수 있으며, 이러한 AlGaN 물질의 Al 성분은 제 1버퍼층(31)보다 제 2버퍼층(33)이 적게 함유할 수 있다. 그리고 Al 성분은 제 1버퍼층(31) 또는 제 2버퍼층(33) 내에서도 변화할 수 있다.
한편, 제 1버퍼층(31)과 제 2버퍼층(33)은 동일한 Al 성분비를 가질 수 있으며, 이때, 제 2버퍼층(33)의 두께가 제 1버퍼층(31)보다 얇게 구성될 수 있다.
이와 같은 제 1삽입층(31) 또는 제 2삽입층(34)은 상기 핵 생성층(20)과 동일 물질을 포함할 수 있다. 즉, AlN로 형성될 수 있다.
도 3에서 도시하는 바와 같이, 제 2삽입층(34) 상에는 제 3버퍼층(35) 및 제 3삽입층(36)이 더 구비될 수 있다.
한편, 도 4에서와 같이, 다수의 버퍼층(31, 33, 35)들은 기판(10)에서 멀어질수록 그리고 채널층(40)에 가까워질수록 그 두께가 점점 감소할 수 있다. 이때, 버퍼층(31, 33, 35)의 Al 성분비는 모두 동일할 수도 있다.
이러한 버퍼층(31, 33, 35)의 두께가 너무 작으면 AlN 물질에 의한 스트레스 이완 효과가 나타나기 어렵고, 너무 두꺼우면 스트레스가 이완된 AlN 물질에 의해 채널층(40)을 이루는 GaN의 박막 품질이 저하될 수 있으므로, 버퍼층의 두께는 100 nm 이하일 수 있으며, 2 내지 10 nm의 두께를 이루는 것이 보다 유리하다.
도 5에서와 같이, 이러한 제 3삽입층(36) 상에는 다수의 버퍼층과 삽입층이 쌍을 이루어 구비될 수 있으며, n 번째의 버퍼층(37)과 n 번째의 삽입층(38)까지 구비될 수 있는 것이다. 이때, 경우에 따라, 삽입층(32, 34, 36, 38) 중 적어도 어느 하나는 생략될 수도 있다.
이와 같은 버퍼층(31, 33, 35, 37) 중 적어도 어느 하나 이상은 AlGaN 물질을 포함할 수 있다. 즉, 버퍼층(31, 33, 35, 37)이 모두 AlGaN으로 형성될 수 있다.
이때, 다수의 버퍼층(31, 33, 35, 37)은 기판(10)에서 멀어질수록 그리고 채널층(40)에 가까워질수록 Al 성분이 점점 감소할 수 있다.
예를 들어, 제 1버퍼층(31)의 Al 성분은 Ga 대비 90%(AlxGa1 - xN, x ≥ 0.9)일 수 있고, 제 2버퍼층(33)과 제 3버퍼층(35)은 제 1버퍼층(31)보다 순차적으로 적은 Al 성분비를 가질 수 있다. 이때, 마지막에 위치하는 버퍼층(37), 즉, 채널층(40)과 가장 가까운 버퍼층(37)의 Al 성분은 Ga 대비 10%가 될 수 있다.
즉, 버퍼층(31, 33, 35, 37)을 이루는 AlGaN 물질(AlxGa1 - xN)의 몰 분율 x는 10 내지 90% 범위에서 이루어질 수 있으며, 각 층간의 몰 분율 차이가 　50%를 넘지 않는 것이 유리하다.
그러나, 이러한 전체 버퍼층(31, 33, 35, 37)의 Al 성분비는 Ga 대비 10 내지 50%의 범위를 가지는 것이 보다 유리하다.
또한, 버퍼층(31, 33, 35, 37)은 삽입층(32, 34, 36, 38)보다 두께가 두껍게 형성될 수 있다.
이러한 사항은 버퍼층의 개수와 관계없이 동일하게 적용될 수 있다. 즉, 도 2와 같은 버퍼층이 두 개인 경우, 도 3과 같이 버퍼층이 세 개인 경우, 및 도 5와 같이 버퍼층이 n 개인 경우에 동일하게 적용될 수 있다.
또한, 도 4에서와 같은 사항, 즉, 다수의 버퍼층 들이 기판(10)에서 멀어질수록 그리고 채널층(40)에 가까워질수록 그 두께가 점점 감소할 수 있는 사항도 버퍼층의 개수와 관계없이 적용될 수 있다.
한편, 도 6에서와 같이, 결함완화층(30) 상에 채널층(40)이 위치하고, 이 채널층(40) 상에는 장벽층(50)이 위치하며, 이러한 장벽층(50) 상에는 캡층(90)이 더 위치할 수도 있다.
캡층(90)은, 질화 알루미늄 갈륨(AlGaN) 물질을 포함하여 이루어질 수 있다. 여기서 알루미늄의 조성은 갈륨 대비 0 내지 100%(AlyGa1 - yN(0 ≤ y ≤ 1) 일 수 있다. 즉, 경우에 따라 AlN 및 GaN 물질도 이용될 수 있다.
이러한 캡층(90)에 의하여 게이트 전극(80)과 채널층인 2DEG 층(41)과의 거리가 증가하여 낮은 누설 전류를 가지도록 할 수 있다.
이와 같은 캡층(30)의 두께는 0 내지 10 nm로 구성될 수 있으며, 1 내지 5 nm인 것이 보다 유리하다.
이하, 도 1 내지 도 6을 참고하여 질화물계 반도체 이종접합 반도체 소자의 제조 과정을 설명한다.
우선, 도 2에서와 같이, GaN 물질을 성장하기 위한 기판(10)을 준비한다. 이 기판(10)은 사파이어, 실리콘(Si), 실리콘 카바이드(SiC), 또는 질화 갈륨(GaN) 기판 중 어느 하나가 이용될 수도 있다. 이하에서는 실리콘 기판을 이용하는 경우를 설명한다.
이후, GaN 물질 등으로 이루어지는 박막을 성장하는 공정은 MOCVD(Metalorganic chemical vapor deposition)을 이용할 수 있으며, TMGa, TMAl, NH3를 각각 갈륨(Ga), 알루미늄(Al), 및 질소(N)층을 형성하기 위한 소스 가스로 사용할 수 있다.
기판(10) 상에 GaN 물질을 포함하는 채널층(40)을 형성하기 위하여 AlN 물질로 핵 생성층(20)을 형성한다. 이때, 핵 생성층(20)은 700 ℃ 이하의 저온에서 성장될 수 있고, 이어 1000 ℃ 이상의 고온에서의 성장 과정이 추가될 수 있다.
이러한 핵 생성층(20) 상에 채널층(40)과의 격자 상수 등의 물리적 특성의 급격한 차이에서 기인하는 결정 결함을 감소시키기 위해 결함완화층(30)을 형성한다.
결함완화층(30)은 버퍼층과 삽입층이 쌍을 이루어 형성될 수 있으며, 경우에 따라 삽입층이 생략될 수도 있다.
이러한 결함완화층(30)은 도 2와 같이, 두 쌍의 버퍼층(31, 33)과 삽입층(32, 34)이 구비될 수 있으며, 도 3에서와 같이, 세 쌍의 버퍼층(31, 33, 35)과 삽입층(32, 34, 36)이 구비될 수도 있다.
위에서 설명한 바와 같이, 버퍼층(31, 33, 35)은 AlxGa1 - xN 물질로 형성될 수 있고, x의 값은 0.01 내지 1 사이에서 단계적으로 감소하는 형태의 여러 층으로 이루어질 수 있다.
이와 같이 단계적으로 AlxGa1 - xN을 형성할 때, 고온의 성장 환경과 물질간 격자상수 차이로 인한 박막 스트레스가 증가하며 이를 보상해주기 위해 충분히 이완된 AlN 삽입층(32, 34, 36)을 1 내지 10 nm의 두께로 각각의 AlxGa1 - xN 버퍼층(31, 33, 35) 사이에 형성한다.
AlN 삽입층(32, 34, 36)은 AlxGa1 - xN층이 형성하는 박막 스트레스와 반대의 스트레스를 형성하여 에피층 간에 형성되는 스트레스를 보상해주며, 이를 통해 에피텍셜 공정의 최종 단계에서 스트레스로 인한 크랙이 발생하지 않도록 하는 역할을 한다.
경우에 따라, AlN 삽입층(32, 34, 36)을 상기 모든 버퍼층(31, 33, 35) 사이가 아니라 필요한 부분에만 형성할 수도 있다.
AlGaN은 Al의 조성비에 따라서 AlN과 GaN 사이의 격자 상수를 가지게 된다. 이러한 성질에 따라 Al의 조성을 단계적으로 또는 연속적으로 변화시킨 AlGaN 버퍼층(31, 33, 35)을 AlN 핵생성층(20)과 GaN 채널층(40)사이에 위치시키면 각 층간의 격자상수 차이를 완화하는 역할을 하게 된다.
따라서 결함완화층(30)을 이루는 주 물질은 AlGaN이며, Al의 조성비가 기판쪽에서 GaN쪽으로 가면서 단계적 또는 선형적으로 감소하는 형태로 다층으로 형성한다. 이때, AlGaN의 Al 조성은 성장 목적에 따라서 달라질 수 있다.
한편, AlN의 격자 상수는 3.11, GaN의 격자 상수는 3.19이며 AlGaN은 Al 조성비에 따라서 그 사이의 격자 상수를 가지게 된다.
삽입층(32, 34, 36)이 없는 경우에는 격자 상수가 작은 AlN 위에 점점 더 큰 물질을 성장하게 되므로 압축 응력(Compressive stress)만 발생하여 최종적으로는 convex(볼록)한 형태의 기판 휘어짐(wafer bow)가 얻어진다.
반면, AlGaN 버퍼층(31, 33, 35) 사이에 AlN 삽입층(32, 34, 36)이 형성되면 격자 상수가 큰 물질 위에 작은 물질이 올라가는 형태이므로 인장 응력(tensile stress)을 형성하게 되어, 위에서 설명한 압축 응력(Compressive stress)에 대하여 반대 방향의 스트레스로 보상을 해주는 역할을 하여 최종적으로는 기판 휘어짐을 감소시키는 역할을 하게 된다.
또한, 도 4에서와 같이, 버퍼층(31, 33, 35)의 두께가 핵 생성층(20)에서 멀어질수록 감소할 수도 있다. 이와 같이, 두께가 감소하는 버퍼층(31, 33, 35) 또한 스트레스를 보상할 수 있어, 기판 휘어짐이나 박막층의 결함을 완화시켜줄 수 있다. 이때, 각 버퍼층(31, 33, 35)에서 스트레스는 점차 감소할 수 있으므로, 채널층(40)에 가까워질수록 그 두께는 점차 감소될 수 있는 것이다.
이와 같은 버퍼층(31, 33, 35, 37)과 삽입층(32, 34, 36, 38)을 포함하는 결함완화층(30)은, 도 5에서와 같이, n 개의 쌍을 포함하여 이루어질 수 있다.
이상에서 설명한 바와 같이, 결함완화층(30)을 구비하는 경우, 고온의 성장 환경과 물질간 격자 상수 차이로 인한 박막 스트레스를 보상해줄 수 있으며, 이를 위하여 단계적으로 위치하는 버퍼층(31, 33, 35, 37) 사이에 충분히 이완된 AlN 삽입층(32, 34, 36, 38)을 형성하는 것이다.
이러한 AlN 삽입층(32, 34, 36, 38)은 버퍼층(31, 33, 35, 37)의 AlGaN 물질이 형성하는 박막 스트레스와 반대의 스트레스를 형성하여 각 층간에 형성되는 스트레스를 보상해줄 수 있으며, 이를 통하여 막 형성 공정의 최종 단계에서 스트레스로 인한 크랙이나 기판 휘어짐이 발생하지 않도록 할 수 있다.
이와 같이, 결함완화층(30)에 의하여 실리콘 기판(10)으로부터 물리적 특성의 차이가 크게 감소된 상황에서 결함완화층(30) 상에 GaN 물질을 포함하는 채널층(40)이 형성될 수 있고, 그 위에 AlGaN 물질을 포함하는 장벽층(50)이 형성될 수 있다.
이와 같은 스트레스가 이완된 기판(10) 위에 고품질의 GaN 채널층(40)을 0.5 내지 10 ㎛의 두께로, 바람직하게는 0.6 내지 3 ㎛ 두께로 형성한 후, 2DEG 형성을 위한 AlxGa1 - xN 장벽층(50)을 형성한다. AlxGa1 - xN의 x값은 0.01 내지 1, 바람직하게는 0.1 내지 0.5를 가지도록 형성하고, 그 두께는 0 내지 100 nm 바람직하게는 0 내지 10 nm로 형성한다.
장벽층(50) 상에는 소스 전극(60), 드레인 전극(70), 및 게이트 전극(80)이 형성되며, 경우에 따라, 장벽층(50) 상에 캡층(90)을 더 형성할 수 있는 것이다. 그러면 도 1 또는 도 6과 같은 소자의 구조가 이루어진다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
10: 기판 20: 핵 생성층
30: 결함완화층 31,33,35,37: 버퍼층
32,34,36,38: 삽입층 40: 채널층
50: 장벽층 60: 소스 전극
70: 드레인 전극 80: 게이트 전극
90: 캡층

Claims (10)

  1. 실리콘 반도체를 포함하는 기판;
    상기 기판 상에 위치하는 핵 생성층;
    상기 핵 생성층 상에 위치하고, 적어도 두 층 이상으로 이루어진 버퍼층과 적어도 한 층 이상의 삽입층을 포함하는 결함완화층;
    상기 결함완화층 상에 위치하며, 상부에 2DEG 층을 포함하는 질화물계 반도체 채널층;
    상기 채널층 상에 위치하는 장벽층;
    상기 장벽층 상에 위치하는 소스 및 드레인 전극; 및
    상기 소스 및 드레인 전극 사이에 위치하는 게이트 전극을 포함하는 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자.
  2. 제 1항에 있어서, 상기 삽입층은 상기 두 층 이상의 버퍼층 사이에 위치하는 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자.
  3. 제 1항에 있어서, 상기 삽입층은, 상기 결함완화층과 채널층 사이에 위치하는 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자.
  4. 제 1항에 있어서, 상기 버퍼층 중 적어도 어느 하나는 AlGaN 물질을 포함하는 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자.
  5. 제 4항에 있어서, 상기 버퍼층의 Al 성분은 Ga 대비 50% 이상(AlxGa1 - xN, x ≥ 0.5)인 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자.
  6. 제 5항에 있어서, 상기 Al 성분은 상기 채널층에 가까운 버퍼층으로 갈수록 단계적으로 또는 연속적으로 적어지는 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자.
  7. 제 4항에 있어서, 상기 채널층에 가까운 버퍼층으로 갈수록 두께가 단계적으로 또는 연속적으로 작아지는 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자.
  8. 제 1항에 있어서, 상기 핵 생성층은 AlN 물질을 포함하는 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자.
  9. 제 1항에 있어서, 상기 장벽층 상에는 캡층을 더 포함하는 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자.
  10. 제 1항에 있어서, 상기 삽입층의 두께는 1 내지 10 nm인 것을 특징으로 하는 질화물계 반도체 이종접합 반도체 소자.
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KR20210153337A (ko) 2020-06-10 2021-12-17 한국세라믹기술원 2d박막 삽입층을 이용한 이종접합 다이오드 및 이의 제조방법

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