KR20130073347A - Manufacturing method for the solar cell - Google Patents

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Abstract

PURPOSE: A method for manufacturing a solar cell is provided to prevent channeling phenomenon, by forming an amorphous layer on the front of an emitter impurity layer. CONSTITUTION: A semiconductor substrate is prepared (S210). A second conduction type impurity is ion-implanted into the front of the semiconductor substrate. An emitter impurity layer and a first amorphous layer are formed on the front of the semiconductor substrate (S220). The emitter impurity layer and the first amorphous layer are thermally annealed (S240). An emitter layer is formed by thermal treatment. [Reference numerals] (S210) Semiconductor substrate is prepared; (S220) Form a first amorphous layer and an emitter impurity layer by injecting a second conduction type impurity; (S230) Form a second amorphous layer and an emitter impurity layer by injecting a first conduction type impurity; (S240) Perform thermal treatment; (S250) Form a reflection preventing layer and a passivation layer; (S260) Form electrodes

Description

태양전지의 제조방법{Manufacturing method for the solar cell}Manufacturing method for the solar cell

본 발명은 태양전지의 제조방법에 관한 것으로서, 좀더 상세하게는 이온 주입법을 사용하는 태양전지의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a solar cell, and more particularly to a method for manufacturing a solar cell using the ion implantation method.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. With the recent depletion of existing energy sources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells are in the spotlight as next generation cells that convert solar energy into electrical energy.

이러한 태양전지는 반도체 pn접합을 기본구조로 하고 있으며, 이러한 pn접합을 만드는 방법에는 크게 열 확산법과 이온주입법이 있다. 이들 방법을 p형 반도체 기판에 대해서 n형 반도체층을 형성하는 방법으로 설명하면, 열 확산법의 경우, 기판을 가열하여 불순물을 기판의 표면으로부터 스며들게 함으로써 표면층을 n형화하여 pn접합을 만들 수 있고, 이온 주입법의 경우, 불순물을 진공 중에서 이온화한 뒤에 불순물 이온을 전기장에 의해 가속하여 p형 반도체 기판 표면에 넣음으로써 표면층을 n형화하여 pn접합을 만들 수 있다.The solar cell has a semiconductor pn junction as a basic structure, and there are largely a thermal diffusion method and an ion implantation method for making such a pn junction. When these methods are described as a method of forming an n-type semiconductor layer for a p-type semiconductor substrate, in the case of the thermal diffusion method, the surface layer can be n-typed to form a pn junction by heating the substrate to infiltrate impurities from the surface of the substrate, In the ion implantation method, after the ion is ionized in a vacuum, the impurity ions are accelerated by an electric field and placed on the surface of the p-type semiconductor substrate, whereby the surface layer is n-typed to form a pn junction.

불순물 이온을 기판 표면에 주입하는 이온 주입법의 경우, 이온 주입방향과 반도체를 구성하는 원자 배열의 방향에 따라 일반적인 주입깊이보다 더 깊게 주입되는 채널링(channeling)현상이 발생할 수 있다. 또한, 반도체 기판에 주입한 불순물 이온이 열처리 과정에서 반도체 기판 외부로 확산되는 현상(out-diffusion)이 발생할 수 있다.In the ion implantation method in which impurity ions are implanted into the surface of a substrate, channeling may be performed deeper than a general implantation depth depending on the direction of ion implantation and the direction of atomic arrangement constituting the semiconductor. In addition, out-diffusion may occur when impurity ions implanted into the semiconductor substrate are diffused to the outside of the semiconductor substrate during the heat treatment process.

따라서, 상기와 같은 현상들로 인하여 태양 전지의 도핑 프로파일을 제어하기 어려워 태양전지의 특성이 저하되는 문제점이 발생하게 된다. Therefore, due to the above phenomena, it is difficult to control the doping profile of the solar cell, which causes a problem of deterioration of the characteristics of the solar cell.

본 발명의 실시예는 불순물이 과도하게 주입되는 채널링 현상을 방지하고, 주입된 불순물이 기판 외부로 확산되는 현상을 방지할 수 있는 태양전지의 제조방법을 제공하고자 한다.An embodiment of the present invention is to provide a method of manufacturing a solar cell that can prevent the channeling phenomenon in which impurities are excessively injected, and the phenomenon that the injected impurities are diffused out of the substrate.

본 발명의 실시예에 따른 태양전지의 제조방법은 제1 도전형 불순물을 포함하는 반도체 기판을 준비하는 단계, 상기 반도체 기판의 전면에 제2 도전형 불순물을 이온 주입하여, 상기 제2 도전형 불순물을 포함하는 에미터 불순물층 및 제1 비정질층을 형성하는 단계 및 상기 에미터 불순물층 및 상기 제1 비정질층을 열처리하여, 에미터층을 형성하는 단계를 포함하고, 상기 에미터 불순물층 및 상기 제1 비정질층을 형성하는 단계에서, 상기 에미터 불순물층은 상기 반도체 기판 내부로 상기 제2 도전형 불순물이 주입되어 형성되고, 상기 제1 비정질층은 상기 반도체 기판 내부로 주입되지 않고 상기 에미터 불순물층의 전면에 위치하는 상기 제2 도전형 불순물로 구성된다.In a method of manufacturing a solar cell according to an embodiment of the present invention, preparing a semiconductor substrate including a first conductivity type impurity, ion-implanting a second conductivity type impurity on the entire surface of the semiconductor substrate, the second conductivity type impurity Forming an emitter impurity layer and a first amorphous layer, and heat treating the emitter impurity layer and the first amorphous layer to form an emitter layer, wherein the emitter impurity layer and the first In the forming of the amorphous layer, the emitter impurity layer is formed by implanting the second conductivity type impurity into the semiconductor substrate, and the first amorphous layer is not implanted into the semiconductor substrate, but the emitter impurity It is composed of the second conductivity type impurities located in front of the layer.

본 발명의 실시예에서는 불순물을 이온 주입하여, 에미터 불순물층의 전면 또는 후면 전계 불순물층의 후면에 비정질층을 형성시킴으로써, 채널링 현상을 방지할 수 있다.In an embodiment of the present invention, channeling may be prevented by ion implantation of impurities to form an amorphous layer on the front surface of the emitter impurity layer or the rear surface of the field impurity layer.

또한, 열처리 공정시 주입된 불순물이 기판 외부로 확산되는 현상을 방지할 수 있다.In addition, it is possible to prevent the impurities injected during the heat treatment process from being diffused to the outside of the substrate.

따라서, 태양전지의 도핑 프로파일을 충분히 제어하여 태양전지의 특성을 향상시킬 수 있다.Therefore, the doping profile of the solar cell can be sufficiently controlled to improve the characteristics of the solar cell.

도 1은 본 발명의 실시예에 따른 태양전지를 도시한 도이다.
도 2는 본 발명의 실시예에 따른 태양전지의 제조방법을 도시한 흐름도이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 태양전지의 제조방법을 도시한 단면도들이다.
도 4는 본 발명의 실시예에 따른 태양전지의 불순물층 및 비정질층을 나타내는 사진이다.1 is a view showing a solar cell according to an embodiment of the present invention.
2 is a flowchart illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
3A to 3F are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
4 is a photograph showing an impurity layer and an amorphous layer of a solar cell according to an embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; However, it is needless to say that the present invention is not limited to these embodiments and can be modified into various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, illustrations of parts not related to the description are omitted in order to clearly and briefly describe the present invention, and the same reference numerals are used for the same or extremely similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to clarify the description. The thickness, the width, and the like of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. Wherever certain parts of the specification are referred to as "comprising ", the description does not exclude other parts and may include other parts, unless specifically stated otherwise. Also, when a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it also includes the case where another portion is located in the middle as well as the other portion. When a portion of a layer, film, region, plate, or the like is referred to as being "directly on" another portion, it means that no other portion is located in the middle.

도 1은 본 발명의 실시예에 따른 태양전지를 도시한 도이다.1 is a view showing a solar cell according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 태양전지(100)는, 반도체 기판(110), 반도체 기판(110)의 전면에 위치하는 에미터층(120), 반도체 기판(110)의 후면에 위치하는 후면 전계층(130), 에미터층(120)의 전면에 위치하는 반사 방지막(140), 전면 전극(160), 후면 전계층(130)의 후면에 위치하는 패시베이션 막(150) 및 후면 전극(170)을 포함할 수 있다.Referring to FIG. 1, a solar cell 100 according to an embodiment of the present invention may include a semiconductor substrate 110, an emitter layer 120 disposed on a front surface of the semiconductor substrate 110, and a rear surface of the semiconductor substrate 110. An antireflection film 140 located on the front of the emitter layer 120, a front electrode 160, a passivation film 150 located on the rear of the rear electric field layer 130, and a rear electrode located on the front of the emitter layer 120. And may include 170.

반도체 기판(110)은 다양한 반도체 물질을 포함할 수 있으며, 제1 도전형 불순물을 포함할 수 있다. 예를 들어, 반도체 기판(110)은 실리콘 기판일 수 있다. 실리콘으로는 단결정 실리콘 또는 다결정 실리콘이 사용될 수 있다. The semiconductor substrate 110 may include various semiconductor materials and may include first conductivity type impurities. For example, the semiconductor substrate 110 may be a silicon substrate. As silicon, monocrystalline silicon or polycrystalline silicon may be used.

반도체 기판(110)은 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등과 같은 n형 불순물을 포함하여, n형 반도체 기판일 수 있으며, 보론(B), 갈륨(Ga)과 같은 p형 불순물을 포함하여, p형 반도체 기판일 수 있다. The semiconductor substrate 110 may be an n-type semiconductor substrate including n-type impurities such as phosphorus (P), arsenic (As), bismuth (Bi), antimony (Sb), and the like, and may be boron (B) or gallium (Ga). It may be a p-type semiconductor substrate, including p-type impurities such as).

예를 들어, 상기와 같이 n형 불순물을 가지는 n형 반도체 기판을 사용하면, 반도체 기판(110)의 전면에 p형 불순물을 가지는 에미터층(120)이 형성되어 pn 접합(junction)을 이루게 된다. For example, when the n-type semiconductor substrate having the n-type impurity is used as described above, the emitter layer 120 having the p-type impurity is formed on the entire surface of the semiconductor substrate 110 to form a pn junction.

태양전지(100)는 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 후면 쪽으로 이동하여 후면 전극(170)에 의하여 수집되고, 정공은 반도체 기판(110)의 전면 쪽으로 이동하여 전면 전극(160)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다.In the solar cell 100, when light is irradiated to the pn junction, electrons generated by the photoelectric effect move toward the rear side of the semiconductor substrate 110 and are collected by the rear electrode 170, and holes are collected in the semiconductor substrate 110. It is moved toward the front side and collected by the front electrode 160. Thereby, electric energy is generated.

반면에, p형 불순물을 가지는 p형 반도체 기판을 사용하면, 반도체 기판(110)의 전면에 n형 불순물을 가지는 에미터층(120)이 형성되어 pn 접합을 이루게 되며, 광전 효과에 의해 생성된 전자는 전면 전극(160)에 의하여 수집되고, 정공은 후면 전극(170)에 의하여 수집된다.On the other hand, when using a p-type semiconductor substrate having a p-type impurity, an emitter layer 120 having an n-type impurity is formed on the entire surface of the semiconductor substrate 110 to form a pn junction, the electron generated by the photoelectric effect Is collected by the front electrode 160, holes are collected by the back electrode 170.

이러한 반도체 기판(110)의 전면 및 후면을 텍스쳐링(texturing)하게 되면, 전면 및 후면에 피라미드 형태의 요철을 형성할 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(110)과 에미터층(120)의 계면에 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. When the front and rear surfaces of the semiconductor substrate 110 are textured, pyramidal irregularities may be formed on the front and rear surfaces. If the surface roughness of the semiconductor substrate 110 is increased due to such irregularities formed on the front surface of the semiconductor substrate 110, the reflectance of light incident through the front surface of the semiconductor substrate 110 can be reduced. Therefore, the amount of light reaching the pn junction formed at the interface between the semiconductor substrate 110 and the emitter layer 120 can be increased, thereby minimizing light loss.

상술한 바와 같이, 반도체 기판(110)의 전면 쪽에는 제2 도전형 불순물을 가지는 에미터층(120)이 형성될 수 있으며, 제2 도전형 불순물은 반도체 기판(110)의 타입에 따라 정해질 수 있다. 예를 들어, 반도체 기판(110)이 n형 반도체 기판인 경우, 보론(B), 알루미늄(Al), 갈륨(Ga) 등의 p형 불순물일 수 있으며, 반도체 기판(110)이 p형 반도체 기판인 경우, 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물일 수 있다.As described above, the emitter layer 120 having the second conductivity type impurities may be formed on the front side of the semiconductor substrate 110, and the second conductivity type impurities may be determined according to the type of the semiconductor substrate 110. have. For example, when the semiconductor substrate 110 is an n-type semiconductor substrate, it may be p-type impurities such as boron (B), aluminum (Al), gallium (Ga), and the like, and the semiconductor substrate 110 may be a p-type semiconductor substrate. In the case of phosphorus, it may be n-type impurities such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb).

반도체 기판(110)의 전면에서 에미터층(120) 상에 반사 방지막(140) 및 전면 전극(160)이 형성된다. The anti-reflection film 140 and the front electrode 160 are formed on the emitter layer 120 in front of the semiconductor substrate 110.

반사 방지막(140)은 전면 전극(160)이 형성된 부분을 제외하고 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다. 반사 방지막(140)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시키고, 에미터층(120)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. The anti-reflection film 140 may be formed on substantially the entire front surface of the semiconductor substrate 110 except for a portion where the front electrode 160 is formed. The anti-reflection film 140 reduces the reflectance of light incident on the entire surface of the semiconductor substrate 110 and immobilizes defects existing in the surface or bulk of the emitter layer 120.

반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 반도체 기판(110)과 에미터층(120)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있으며, 이에 따라 태양전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 그리고 에미터층(120)에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 이와 같이 반사 방지막(140)에 의해 태양전지(100)의 개방 전압과 단락 전류를 증가시켜 태양전지(100)의 변환 효율을 향상할 수 있다.By lowering the reflectance of light incident through the front surface of the semiconductor substrate 110, the amount of light reaching the pn junction formed at the interface between the semiconductor substrate 110 and the emitter layer 120 may be increased, and thus the solar cell 100 may be increased. May increase the short circuit current Is. In addition, the open voltage Voc of the solar cell 100 may be increased by immobilizing defects in the emitter layer 120 to remove recombination sites of minority carriers. As described above, the conversion voltage of the solar cell 100 may be improved by increasing the open voltage and the short circuit current of the solar cell 100 by the anti-reflection film 140.

이러한 방사 방지막(140)은 다양한 물질로 형성될 수 있다. 예를 들어, 반사 방지막(140)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 다만, 이에 한정되는 것은 아니며 반사 방지막(140)이 다양한 물질을 포함할 수 있음은 물론이다.The anti-reflection film 140 may be formed of various materials. For example, the anti-reflection film 140 may be a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxide nitride film, any one single film selected from the group consisting of MgF 2 , ZnS, TiO 2, and CeO 2 or two or more. The membrane may have a combined multilayer structure. However, the present invention is not limited thereto, and the anti-reflection film 140 may include various materials.

전면 전극(160)은 반사 방지막(140)이 형성되지 않은 에미터층(120) 영역에 위치하여, 에미터층(120)과 전기적 및 물리적으로 연결된다. 예를 들어, 반사 방지막(140)은 에미터층(120)의 일부를 노출하는 개구부를 포함하며, 전면 전극(160)은 상기 개구부를 통해 노출된 에미터층(120)에 접촉한다. The front electrode 160 is positioned in the region of the emitter layer 120 where the anti-reflection film 140 is not formed, and is electrically and physically connected to the emitter layer 120. For example, the anti-reflection film 140 includes an opening that exposes a portion of the emitter layer 120, and the front electrode 160 contacts the exposed emitter layer 120 through the opening.

전면 전극(160)은 전기 전도성이 우수한 다양한 금속 등을 포함할 수 있다. 전면 전극(160)은 알루미늄(Al), 니켈(Ni), 구리(Cu), 은(Ag), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti) 및 금(Au)로 이루어진 군에서 선택된 어느 하나의 도전성 물질을 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 투명 전도성 물질을 포함하는 단일층으로 이루어지거나, 투명 전도성 물질층 위에 금속 물질층(일명 "버스바" 또는 "핑거전극")이 적층된 형태를 가질 수도 있다. The front electrode 160 may include various metals having excellent electrical conductivity. The front electrode 160 includes aluminum (Al), nickel (Ni), copper (Cu), silver (Ag), tin (Sn), zinc (Zn), indium (In), titanium (Ti), and gold (Au). It may include any one conductive material selected from the group consisting of. However, the present invention is not limited thereto, and may be formed of a single layer including a transparent conductive material, or may have a form in which a metal material layer (called a “bus bar” or a “finger electrode”) is stacked on the transparent conductive material layer.

반도체 기판(110)의 후면 쪽에는 반도체 기판(110)보다 높은 도핑 농도로 제1 도전형 불순물을 포함하는 후면 전계층(130)이 형성된다. 후면 전계층(130)은 전자와 정공의 후면 재결합을 최소화하여 태양전지의 효율 향상에 기여할 수 있다. The back surface field layer 130 including the first conductivity type impurities is formed on the back side of the semiconductor substrate 110 at a higher doping concentration than the semiconductor substrate 110. The rear electric field layer 130 may contribute to improving efficiency of the solar cell by minimizing rear recombination of electrons and holes.

반도체 기판(110)의 후면에는 패시베이션 막(150)과 후면 전극(170)이 형성될 수 있다. The passivation film 150 and the back electrode 170 may be formed on the rear surface of the semiconductor substrate 110.

패시베이션 막(150)은 후면 전극(170)이 형성된 부분을 제외하고 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다. 이러한 패시베이션 막(150)은 반도체 기판(110)의 후면에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거할 수 있다. 이에 의하여 태양전지(100)의 개방 전압(Voc)을 증가시킬 수 있다.The passivation layer 150 may be formed on substantially the entire rear surface of the semiconductor substrate 110 except for the portion where the rear electrode 170 is formed. The passivation film 150 may remove defects on the back surface of the semiconductor substrate 110 to remove recombination sites of minority carriers. As a result, the open voltage Voc of the solar cell 100 may be increased.

이러한 패시베이션 막(150)은 광이 투과될 수 있도록 투명한 절연 물질로 이루어질 수 있다. 따라서, 이러한 패시베이션 막(150)을 통하여 반도체 기판(110)의 후면을 통해서도 광이 입사될 수 있도록 하여 태양전지(100)의 효율을 향상할 수 있다. 예를 들어, 패시베이션 막(150)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 다만, 이에 한정되는 것은 아니며 패시베이션 막(150)이 다양한 물질을 포함할 수 있음은 물론이다.The passivation film 150 may be made of a transparent insulating material to transmit light. Therefore, light may be incident through the back surface of the semiconductor substrate 110 through the passivation layer 150, thereby improving efficiency of the solar cell 100. For example, the passivation film 150 may be a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, any one single film selected from the group consisting of MgF 2 , ZnS, TiO 2, and CeO 2 or two or more. The membrane may have a combined multilayer structure. However, the present invention is not limited thereto, and the passivation film 150 may include various materials.

후면 전극(170)은 패시베이션 막(150)이 형성되지 않은 후면 전계층(130) 영역에 위치하여, 후면 전계층(130)과 전기적 및 물리적으로 연결된다. 예를 들어, 패시베이션 막(150)은 후면 전계층(130)의 일부를 노출하는 개구부를 포함하며, 후면 전극(170)은 상기 개구부를 통해 노출된 후면 전계층(130)에 접촉한다.The rear electrode 170 is positioned in the region of the rear field layer 130 on which the passivation layer 150 is not formed, and is electrically and physically connected to the rear field layer 130. For example, the passivation film 150 may include an opening that exposes a portion of the back surface layer 130, and the back electrode 170 may contact the exposed back surface layer 130 through the opening.

후면 전극(170)은 전기 전도성이 우수한 다양한 금속 등을 포함할 수 있다. 후면 전극(170)은 전기 전도성이 우수한 다양한 금속 등을 포함할 수 있다. 후면 전극(170)은 알루미늄(Al), 니켈(Ni), 구리(Cu), 은(Ag), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti) 및 금(Au)로 이루어진 군에서 선택된 어느 하나의 도전성 물질을 포함할 수 있다. 특히, 후면 전극(170)으로 반사율이 높은 (Ag)은을 사용하면, 반도체 기판(110)의 후면으로 빠져나가는 광을 반사하여 다시 반도체 기판(110) 내부로 향하게 하여, 광의 사용량을 증가시킬 수 있다. The back electrode 170 may include various metals having excellent electrical conductivity. The back electrode 170 may include various metals having excellent electrical conductivity. The rear electrode 170 includes aluminum (Al), nickel (Ni), copper (Cu), silver (Ag), tin (Sn), zinc (Zn), indium (In), titanium (Ti), and gold (Au). It may include any one conductive material selected from the group consisting of. In particular, when a high reflectance (Ag) is used as the back electrode 170, the light reflected from the back surface of the semiconductor substrate 110 may be reflected and directed back into the semiconductor substrate 110, thereby increasing the amount of light used. have.

이러한 후면 전극(170)은 광이 입사되는 면이 아닌 면에 형성되는바, 전면 전극(160)보다 더 큰 폭을 가지면서 형성될 수 있다. 이러한 후면 전극(170)은 다양한 평면 형상을 가질 수 있다. The back electrode 170 is formed on a surface other than the light incident surface, it may be formed having a larger width than the front electrode 160. The back electrode 170 may have various planar shapes.

이하에서 본 발명의 실시예에 따른 태양전지의 제조방법에 대해 구체적으로 설명하고자 한다. 이하의 설명에서는 이미 설명한 부분에 대해서는 상세한 설명을 생략하고 설명되지 않은 부분에 대해서만 상세하게 설명한다.Hereinafter, a method of manufacturing the solar cell according to the embodiment of the present invention will be described in detail. In the following description, detailed descriptions of the parts which have already been described will be omitted and only the parts not described will be described in detail.

도 2는 본 발명의 실시예에 따른 태양전지의 제조방법을 도시한 흐름도이고, 도 3a 내지 도 3f는 본 발명의 실시예에 따른 태양전지의 제조방법을 도시한 단면도들이다. 도 4는 본 발명의 실시예에 따른 태양전지의 불순물층 및 비정질층을 나타내는 사진이다.2 is a flowchart illustrating a method of manufacturing a solar cell according to an exemplary embodiment of the present invention, and FIGS. 3A to 3F are cross-sectional views illustrating a method of manufacturing a solar cell according to an exemplary embodiment of the present invention. 4 is a photograph showing an impurity layer and an amorphous layer of a solar cell according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따른 태양전지의 제조방법은, 반도체 기판을 준비하는 단계(S210), 반도체 기판에 제2 도전형 불순물 이온을 주입하여, 에미터 불순물층 및 제1 비정질층을 형성하는 단계(S220), 반도체 기판에 제1 도전형 불순물 이온을 주입하여, 후면 전계 불순물층 및 제2 비정질층을 형성하는 단계(S230), 열처리 공정 단계(S240), 반사방지막 및 패시베이션 막을 형성하는 단계(S250) 및 전극을 형성하는 단계(S260)를 포함한다.Referring to FIG. 2, in the method of manufacturing a solar cell according to an embodiment of the present invention, preparing a semiconductor substrate (S210), and implanting a second conductivity type impurity ion into the semiconductor substrate, emitter impurity layer and the first Forming an amorphous layer (S220), implanting a first conductivity type impurity ion into a semiconductor substrate, forming a back surface impurity layer and a second amorphous layer (S230), an annealing process step (S240), an antireflection film, Forming a passivation film (S250) and forming an electrode (S260).

먼저, 도 3a에 도시한 바와 같이, 반도체 기판을 준비하는 단계(S210)에서는 제1 도전형 불순물을 포함하는 반도체 기판(110)을 준비한다. 반도체 기판(110)의 전면 및 후면은 텍스처링에 의하여 요철이 형성될 수 있다. 텍스처링 방법으로는 습식 식각 방법 또는 건식 식각 방법을 사용할 수 있다. 습식 식각은 텍스처링 용액에 반도체 기판(110)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 식각 방법은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(110)의 표면을 깎는 것으로, 요철을 균일하게 형성할 수 있는 반면, 공정 시간이 길고 반도체 기판(110)에 손상이 발생할 수 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(110)을 텍스처링할 수 있다.First, as shown in FIG. 3A, in the preparing of the semiconductor substrate (S210), the semiconductor substrate 110 including the first conductivity type impurities is prepared. The front and rear surfaces of the semiconductor substrate 110 may have irregularities formed by texturing. The texturing method may be a wet etching method or a dry etching method. The wet etching may be performed by immersing the semiconductor substrate 110 in the texturing solution, which has an advantage of short process time. In the dry etching method, the surface of the semiconductor substrate 110 is cut by using a diamond grill or a laser, and the like may be uniformly formed, while the process time may be long and the semiconductor substrate 110 may be damaged. As described above, the semiconductor substrate 110 may be textured by various methods.

도 3b 및 도 4를 참조하면, 반도체 기판(110)에 제2 도전형 불순물을 이온 주입하여, 에미터 불순물층(121) 및 제1 비정질층(122)을 형성하는 단계(S220)에서는, 제1 도전형 불순물을 포함하고 텍스처링된 반도체 기판(110)의 전면에 제2 도전형 불순물을 이온 주입한다. 이에 의하여 반도체 기판(110)의 전면에는 에미터 불순물층(120) 및 제1 비정질층(125)이 형성된다.Referring to FIGS. 3B and 4, in operation S220 of forming a emitter impurity layer 121 and a first amorphous layer 122 by ion implanting a second conductivity type impurity into the semiconductor substrate 110. A second conductivity type impurity is ion-implanted on the entire surface of the textured semiconductor substrate 110 including the one conductivity type impurity. As a result, the emitter impurity layer 120 and the first amorphous layer 125 are formed on the entire surface of the semiconductor substrate 110.

제2 도전형 불순물은 보론(B) 또는 인(P)을 포함할 수 있으며, 예를 들어, 제1 도전형 반도체 기판(110)이 n형 반도체 기판인 경우, 제2 도전형 불순물은 보론(B)을 포함하고, 제1 도전형 반도체 기판(110)이 p형 반도체 기판인 경우, 제2 도전형 불순물은 인(P)를 포함할 수 있다.The second conductivity type impurity may include boron (B) or phosphorus (P). For example, when the first conductivity type semiconductor substrate 110 is an n type semiconductor substrate, the second conductivity type impurity is boron ( B), and when the first conductivity-type semiconductor substrate 110 is a p-type semiconductor substrate, the second conductivity-type impurity may include phosphorus (P).

제2 도전형 불순물은 반도체 기판(110) 내부로 주입되어 에미터 불순물층(121)을 형성하고, 반도체 기판(110) 내부로 주입되지 않고 에미터 불순물층(121)의 전면에 위치하여 제1 비정질층(122)을 형성한다. 제2 도전형 불순물 중 일부는 반도체 기판(110)을 구성하는 원자들과 충돌하여, 내부로 주입되지 못하고 반도체 기판(110)의 전면에 남아 제1 비정질층(122)을 형성하게 된다. 따라서, 제1 비정질층(122)은 에미터 불순물층(121)의 전면에 형성된다.The second conductivity type impurity is implanted into the semiconductor substrate 110 to form the emitter impurity layer 121, and is not implanted into the semiconductor substrate 110, but is located on the entire surface of the emitter impurity layer 121 to form the first impurity layer 121. An amorphous layer 122 is formed. Some of the second conductivity type impurities may collide with atoms constituting the semiconductor substrate 110, and thus may not be injected into the semiconductor substrate 110, but remain on the front surface of the semiconductor substrate 110 to form the first amorphous layer 122. Therefore, the first amorphous layer 122 is formed on the entire surface of the emitter impurity layer 121.

제1 비정질층(122)이 형성되면, 제2 도전형 불순물이 반도체 기판(110)으로 주입될 때, 반도체 기판(110)에 과도하게 주입되는 채널링 현상을 방지할 수 있다.When the first amorphous layer 122 is formed, when the second conductivity type impurities are injected into the semiconductor substrate 110, a channeling phenomenon that is excessively injected into the semiconductor substrate 110 may be prevented.

제1 비정질층(122)의 두께는 제2 도전형 불순물의 주입량(dose)과 이온 빔 전류(beam current)에 의해 정해진다.The thickness of the first amorphous layer 122 is determined by the dose and the ion beam current of the second conductivity type impurity.

이때, 제2 도전형 불순물의 주입량(dose)과 이온 빔 전류(beam current)를 너무 작게 하면, 제1 비정질층(122)이 얇게 형성되어, 채널링 현상을 효과적으로 방지할 수 없다. 반면에, 제2 도전형 불순물의 주입량(dose)과 이온 빔 전류(beam current)를 너무 크게 하면, 제1 비정질층(122)이 두껍게 형성되어 채널링 현상을 효과적으로 방지할 수는 있으나, 제2 불순물에 의해 반도체 기판이 손상되어, 반도체 기판의 수명(life time)이 짧아질 수 있다.At this time, if the dose and the ion beam current of the second conductivity type impurities are made too small, the first amorphous layer 122 is formed thin, and thus, the channeling phenomenon cannot be effectively prevented. On the other hand, if the dose of the second conductivity type impurity and the ion beam current are too large, the first amorphous layer 122 may be formed thick to effectively prevent the channeling phenomenon, but the second impurity As a result, the semiconductor substrate may be damaged and the life time of the semiconductor substrate may be shortened.

따라서, 도 4의 사진에서도 나타나듯이, 제1 비정질층(122)의 두께는 10nm 내지 20nm인 것이 바람직하다.Therefore, as shown in the photograph of FIG. 4, the thickness of the first amorphous layer 122 is preferably 10 nm to 20 nm.

또한, 상기와 같은 두께의 제1 비정질층(122)을 형성하기 위해서는 제2 도전형 불순물의 주입량(dose)은 1×1015/cm2 내지 1×1015/cm2일 수 있으며, 제2 도전형 불순물의 이온 빔 전류(beam current)는 10mA 내지 80mA일 수 있다.In addition, in order to form the first amorphous layer 122 having the above thickness, the dose of the second conductivity type impurities is 1 × 10 15 / cm 2 To 1 × 10 15 / cm 2 , and an ion beam current of the second conductivity type impurity may be 10 mA to 80 mA.

제2 도전형 불순물의 가속에너지가 작으면, 제2 도전형 불순물이 반도체 기판(110)의 얕은 위치까지 주입되고, 제2 도전형 불순물의 주입 깊이가 너무 얕으면, 후술하는 열처리 공정 수행시, 제2 도전형 불순물이 외부로 확산될 확률이 커지게 된다. 반면에, 가속에너지가 너무 크면, 반도체 기판(110)에 손상을 주게 된다. If the acceleration energy of the second conductivity type impurity is small, the second conductivity type impurity is implanted to a shallow position of the semiconductor substrate 110, and if the implantation depth of the second conductivity type impurity is too shallow, The probability that the second conductivity type impurities are diffused to the outside becomes large. On the other hand, if the acceleration energy is too large, the semiconductor substrate 110 is damaged.

따라서, 제2 도전형 불순물의 가속에너지는 10KeV 내지 15KeV일 수 있다.Therefore, the acceleration energy of the second conductivity type impurity may be 10 KeV to 15 KeV.

이어서, 도 3c를 참조하면, 반도체 기판(110)에 제1 도전형 불순물 이온을 주입하여 후면 전계 불순물층(131) 및 제2 비정질층(132)을 형성하는 단계(S230)에 있어서는, 반도체 기판(110)의 후면에 제1 도전형 불순물을 이온 주입한다. 이에 의하여 반도체 기판(110)의 후면에는 후면전계층(130) 및 제2 비정질층(135)이 형성된다.Subsequently, referring to FIG. 3C, in operation S230 of forming a back surface impurity layer 131 and a second amorphous layer 132 by implanting first conductivity type impurity ions into the semiconductor substrate 110, the semiconductor substrate may be formed. Ion implantation of the first conductivity type impurity is performed on the back surface of 110. As a result, the back surface layer 130 and the second amorphous layer 135 are formed on the back surface of the semiconductor substrate 110.

제1 도전형 불순물은 보론(B) 또는 인(P)을 포함할 수 있으며, 예를 들어, 상술한 제2 도전형 불순물이 보론(B)을 포함하면, 제1 도전형 불순물은 인(P)을 포함하고, 제2 도전형 불순물이 인(P)을 포함하면, 제1 도전형 불순물은 보론(B)을 포함할 수 있다.The first conductivity type impurity may include boron (B) or phosphorus (P). For example, when the second conductivity type impurity includes boron (B), the first conductivity type impurity may be phosphorus (P). ) And the second conductivity type impurity includes phosphorus (P), the first conductivity type impurity may include boron (B).

도 3b에서 설명한 바와 동일한 과정으로, 제1 도전형 불순물은 반도체 기판(110) 내부로 주입되어 후면 전계 불순물층(131)을 형성하고, 일부는 반도체 기판(110) 내부로 주입되지 않고 후면 전계 불순물층(131)의 후면에 위치하여 제2 비정질층(132)을 형성한다. 제1 도전형 불순물 중 일부는 반도체 기판(110)을 구성하는 원자들과 충돌하여, 내부로 주입되지 못하고 반도체 기판(110)의 전면에 남아 제2 비정질층(132)을 형성하게 된다. 따라서, 제2 비정질층(132)은 후면 전계 불순물층(131)의 전면에 형성된다.In the same process as described with reference to FIG. 3B, the first conductivity type impurity is implanted into the semiconductor substrate 110 to form the back surface impurity layer 131, and part of the first conductivity type impurity is not injected into the semiconductor substrate 110. The second amorphous layer 132 is formed on the rear surface of the layer 131. Some of the first conductivity type impurities may collide with atoms constituting the semiconductor substrate 110, and may not be injected into the semiconductor substrate 110, but remain on the entire surface of the semiconductor substrate 110 to form the second amorphous layer 132. Accordingly, the second amorphous layer 132 is formed on the entire surface of the rear field impurity layer 131.

제2 비정질층(132)이 형성되면, 제1 도전형 불순물이 반도체 기판(110)으로 주입될 때, 반도체 기판(110)에 과도하게 주입되는 채널링 현상을 방지할 수 있다.When the second amorphous layer 132 is formed, when the first conductivity type impurities are injected into the semiconductor substrate 110, the channeling phenomenon that is excessively injected into the semiconductor substrate 110 may be prevented.

제2 비정질층(132)의 두께도 제1 비정질층(122)과 마찬가지로, 제1 도전형 불순물의 주입량(dose)과 이온 빔 전류(beam current)에 의해 정해진다.Like the first amorphous layer 122, the thickness of the second amorphous layer 132 is also determined by the dose and the ion beam current of the first conductivity type impurity.

이때, 제1 도전형 불순물의 주입량(dose)과 이온 빔 전류(beam current)를 너무 작게 하면, 제2 비정질층(122)이 얇게 형성되어, 채널링 현상을 효과적으로 방지할 수 없다. 반면에, 제2 도전형 불순물의 주입량(dose)과 이온 빔 전류(beam current)를 너무 크게 하면, 제2 비정질층(122)이 두껍게 형성되어 채널링 현상을 효과적으로 방지할 수는 있으나, 제1 불순물에 의해 반도체 기판이 손상되어, 반도체 기판의 수명(life time)이 짧아질 수 있다.At this time, if the dose and ion beam current of the first conductivity type impurity are made too small, the second amorphous layer 122 is thinly formed, and thus the channeling phenomenon cannot be effectively prevented. On the other hand, if the dose of the second conductivity type impurity and the ion beam current are too large, the second amorphous layer 122 is formed to be thick, thereby effectively preventing the channeling phenomenon, but the first impurity As a result, the semiconductor substrate may be damaged and the life time of the semiconductor substrate may be shortened.

따라서, 제2 비정질층(132)의 두께도 제1 비정질층(122)과 동일하게 10nm 내지 20nm인 것이 바람직하다.Therefore, the thickness of the second amorphous layer 132 is also preferably 10 nm to 20 nm, similarly to the first amorphous layer 122.

또한, 상기와 같은 두께의 제2 비정질층(122)을 형성하기 위해서는 제1 도전형 불순물의 주입량(dose)은 1×1015/cm2 내지 1×1015/cm2일 수 있으며, 제1 도전형 불순물의 이온 빔 전류(beam current)는 10mA 내지 80mA일 수 있다.In addition, in order to form the second amorphous layer 122 having the above thickness, the dose of the first conductivity type impurities is 1 × 10 15 / cm 2 To 1 × 10 15 / cm 2 , and an ion beam current of the first conductivity type impurity may be 10 mA to 80 mA.

제1 도전형 불순물의 가속에너지가 작으면, 제1 도전형 불순물이 반도체 기판(110)의 얕은 위치까지 주입되고, 제1 도전형 불순물의 주입 깊이가 너무 얕으면, 후술하는 열처리 공정 수행시, 제1 도전형 불순물이 외부로 확산될 확률이 커지게 된다. 반면에, 가속에너지가 너무 크면, 반도체 기판(110)에 손상을 주게 된다. If the acceleration energy of the first conductivity type impurity is small, the first conductivity type impurity is implanted to a shallow position of the semiconductor substrate 110, and if the implantation depth of the first conductivity type impurity is too shallow, The probability that the first conductivity type impurities are diffused to the outside becomes large. On the other hand, if the acceleration energy is too large, the semiconductor substrate 110 is damaged.

따라서, 제1 도전형 불순물의 가속에너지는 10KeV 내지 15KeV일 수 있다.Therefore, the acceleration energy of the first conductivity type impurity may be 10 KeV to 15 KeV.

도 3d를 참조하면, 열처리 공정 단계(S240)에서는, 에미터 불순물층(121), 제1 비정질층(122), 후면 전계 불순물층(131) 및 제2 비정질층(132)을 함께 열처리하여, 반도체 기판(110)에 이온 주입된 제2 도전형 불순물과 제1 도전형 불순물을 활성화시킨다.Referring to FIG. 3D, in the heat treatment process step (S240), the emitter impurity layer 121, the first amorphous layer 122, the back surface field impurity layer 131, and the second amorphous layer 132 are heat treated together. The second conductive impurity and the first conductive impurity implanted into the semiconductor substrate 110 are activated.

열처리 공정을 수행하면, 제1 비정질층(122)에 포함된 제1 도전형 불순물은 에미터 불순물층(121)쪽으로 확산되어 반도체 기판(110) 내부로 주입되고, 제2 비정질층(132)에 포함된 제2 도전형 불순물은 후면 전계 불순물층(131)쪽으로 확산되어 반도체 기판(110) 내부로 주입되게 된다. 따라서, 제1 비정질층(122) 및 제2 비정질층(132)이 사라지게 된다.When the heat treatment process is performed, the first conductivity type impurities included in the first amorphous layer 122 are diffused toward the emitter impurity layer 121 and injected into the semiconductor substrate 110, and the second amorphous layer 132 is formed on the second amorphous layer 132. The included second conductivity type impurities are diffused toward the back surface impurity layer 131 and injected into the semiconductor substrate 110. Thus, the first amorphous layer 122 and the second amorphous layer 132 disappear.

또한, 에미터 불순물층(121)에 포함된 제1 도전형 불순물, 후면 전계 불순물층(131)에 포함된 제2 도전형 불순물이 반도체 기판(110)의 내부로 확산 되어 더 깊게 위치하여, 에미터층(120) 및 후면 전계층(130)이 형성된다.In addition, the first conductivity type impurity included in the emitter impurity layer 121 and the second conductivity type impurity included in the back surface impurity layer 131 are diffused into the semiconductor substrate 110 to be located deeper. A terminator layer 120 and a rear electric field layer 130 are formed.

이때, 제2 도전형 불순물 및 제1 도전형 불순물이 반도체 기판(110) 내부뿐만 아니라 외부로도 확산되는데, 도 3b에서 상술했던 바와 같이, 제2 도전형 불순물의 가속에너지 및 제1 도전형 불순물의 가속에너지를 10KeV 내지 15KeV로 하여 불순물을 깊게 주입하면, 불순물이 외부로 확산되는 것을 방지할 수 있다.At this time, the second conductivity type impurity and the first conductivity type impurity diffuse not only into the semiconductor substrate 110 but also to the outside. As described above with reference to FIG. 3B, the acceleration energy and the first conductivity type impurity of the second conductivity type impurity are described. If the impurity is deeply implanted with the acceleration energy of 10 KeV to 15 KeV, the impurity can be prevented from diffusing to the outside.

또한, 제1 비정질층(122)은 에미터 불순물층(121)의 전면에 형성되어, 에미터 불순물층(121)에 주입된 제2 도전형 불순물이 외부로 확산되는 것을 방지할 수 있으며, 제2 비정질층(132)은 후면 전계 불순물층(131)의 후면에 형성되어, 후면 전계 불순물층(131)에 주입된 제1 도전형 불순물이 외부로 확산되는 것을 방지할 수 있다.In addition, the first amorphous layer 122 may be formed on the entire surface of the emitter impurity layer 121 to prevent the diffusion of the second conductivity type impurities injected into the emitter impurity layer 121 to the outside. The second amorphous layer 132 may be formed on the rear surface of the rear field impurity layer 131 to prevent the first conductivity type impurities injected into the rear field impurity layer 131 from being diffused to the outside.

열처리 온도는 1000℃ 내지 1100℃일 수 있다.The heat treatment temperature may be 1000 ° C to 1100 ° C.

열처리 온도가 1000℃보다 낮으면, 제2 도전형 불순물과 제1 도전형 불순물 중 어느 하나가 충분히 활성화되지 않을 수 있으며, 열처리 온도가 1100℃보다 높으면, 반도체 기판(110)이 열화되는 등의 문제가 있을 수 있다.If the heat treatment temperature is lower than 1000 ° C., one of the second conductivity type impurity and the first conductivity type impurity may not be sufficiently activated. If the heat treatment temperature is higher than 1100 ° C., the semiconductor substrate 110 may be deteriorated. There can be.

또한, 상기와 같은 온도로 에미터 불순물층(121), 제1 비정질층(122), 후면 전계 불순물층(131) 및 제2 비정질층(132)을 함께 열처리함으로써, 공정을 간소화할 수 있어 생산성이 좋아진다.In addition, by heat-treating the emitter impurity layer 121, the first amorphous layer 122, the back field impurity layer 131 and the second amorphous layer 132 at the same temperature as above, the process can be simplified and productivity This gets better.

도 3e를 참조하면, 반사 방지막(140) 및 패시베이션 막(150)을 형성하는 단계(S250)에서는 반사 방지막(140) 및 패시베이션 막(150)을 각각 반도체 기판(110)의 전면 및 후면에 형성한다. 이러한 반사 방지막(140) 및 패시베이션 막(150)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.Referring to FIG. 3E, in the forming of the anti-reflection film 140 and the passivation film 150, the anti-reflection film 140 and the passivation film 150 are formed on the front and rear surfaces of the semiconductor substrate 110, respectively. . The anti-reflection film 140 and the passivation film 150 may be formed by various methods such as vacuum deposition, chemical vapor deposition, spin coating, screen printing, or spray coating.

도 3f를 참조하면, 전극을 형성하는 단계(S260)에서는, 전면 전극층 및 후면 전극층을 각각 반도체 기판(110)의 전면 및 후면에 형성하고, 이를 소성하면 전면전극(160) 및 후면 전극(170)을 형성할 수 있다.Referring to FIG. 3F, in the forming of the electrode (S260), the front electrode layer and the rear electrode layer are formed on the front and rear surfaces of the semiconductor substrate 110, respectively, and the front electrode 160 and the rear electrode 170 are fired. Can be formed.

전면 및 후면 전극층은 우수한 전기적 특성을 가지는 금속(예를 들어, 은)과 함께, 유리 프릿, 바인더, 용매 등을 포함하는 페이스트를 도포하여 형성될 수 있다. 이러한 전면 및 후면 전극층은 인쇄법 등에 의하여 반도체 기판(110)에 형성될 수 있다. 이러한 전면 및 후면 전극층을 소성하면, 파이어 스루(fire through)에 의하여 전면 전극(160)이 반사 방지막(140)을 뚫고 에미터층(120)과 접촉하여 형성되고 후면 전극(170)이 패시베이션 막(150)을 뚫고 후면 전계층(130)과 접촉하여 형성된다. 또한, 전면 전극(160) 및 후면 전극(170)은 도금 공정을 이용하여 형성할 수도 있으며, 도금 공정에 의해 형성하는 경우, 시드층, 확산방지층 및 도전층을 포함할 수 있다. 이에 의하여 태양 전지(100)가 제조될 수 있다. The front and rear electrode layers may be formed by applying a paste including a glass frit, a binder, a solvent, and the like together with a metal (eg, silver) having excellent electrical properties. The front and rear electrode layers may be formed on the semiconductor substrate 110 by a printing method or the like. When the front and rear electrode layers are fired, the front electrode 160 penetrates the antireflection film 140 and contacts the emitter layer 120 by fire through, and the rear electrode 170 is the passivation film 150. ) Is formed in contact with the rear electric field layer 130. In addition, the front electrode 160 and the rear electrode 170 may be formed using a plating process, and when formed by the plating process, may include a seed layer, a diffusion barrier layer, and a conductive layer. As a result, the solar cell 100 may be manufactured.

이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 않는다. 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.As mentioned above, although the preferred embodiment of this invention was shown and demonstrated, this invention is not limited to the specific embodiment mentioned above. Various modifications can be made by those skilled in the art without departing from the gist of the invention as claimed in the claims, and these modifications can be made individually from the technical spirit or outlook of the invention. It should not be understood.

110: 반도체 기판 120: 에미터층
121: 에미터 불순물층 122: 제1 비정질층
130: 후면 전계층 131: 후면 전계 불순물층
132: 제2 비정질층 140: 반사방지막
150: 패시베이션 막 160: 전면 전극
170: 후면 전극110: semiconductor substrate 120: emitter layer
121: emitter impurity layer 122: first amorphous layer
130: rear electric field layer 131: rear electric field impurity layer
132: second amorphous layer 140: antireflection film
150: passivation film 160: front electrode
170: rear electrode

Claims (11)

제1 도전형 불순물을 포함하는 반도체 기판을 준비하는 단계;
상기 반도체 기판의 전면에 제2 도전형 불순물을 이온 주입하여, 상기 제2 도전형 불순물을 포함하는 에미터 불순물층 및 제1 비정질층을 형성하는 단계; 및
상기 에미터 불순물층 및 상기 제1 비정질층을 열처리하여, 에미터층을 형성하는 단계를 포함하고,
상기 에미터 불순물층 및 상기 제1 비정질층을 형성하는 단계에서,
상기 에미터 불순물층은 상기 반도체 기판 내부로 상기 제2 도전형 불순물이 주입되어 형성되고, 상기 제1 비정질층은 상기 반도체 기판 내부로 주입되지 않고 상기 에미터 불순물층의 전면에 위치하는 상기 제2 도전형 불순물로 구성되는 태양전지의 제조방법.Preparing a semiconductor substrate including a first conductivity type impurity;
Ion implanting a second conductivity type impurity onto the entire surface of the semiconductor substrate to form an emitter impurity layer and a first amorphous layer including the second conductivity type impurity; And
Heat treating the emitter impurity layer and the first amorphous layer to form an emitter layer,
In the forming of the emitter impurity layer and the first amorphous layer,
The emitter impurity layer is formed by implanting the second conductivity type impurity into the semiconductor substrate, and the first amorphous layer is located on the entire surface of the emitter impurity layer without being injected into the semiconductor substrate. A method of manufacturing a solar cell composed of conductive impurities. 제1항에 있어서,
상기 제2 도전형 불순물은 보론(B) 또는 인(P)을 포함하는 태양전지의 제조 방법. The method of claim 1,
The second conductivity type impurity is a manufacturing method of a solar cell containing boron (B) or phosphorus (P). 제1항에 있어서,
상기 제2 도전형 불순물의 주입량은 1×1015/cm2 내지 4×1015/cm2이고, 상기 제2 도전형 불순물의 이온 빔 전류(beam current)는 10mA 내지 80mA인 태양전지의 제조방법.The method of claim 1,
The implantation amount of the second conductivity type impurities is 1 × 10 15 / cm 2 to 4 × 10 15 / cm 2 , and the ion beam current of the second conductivity type impurities is 10mA to 80mA. . 제1항에 있어서,
상기 제1 비정질층의 두께는 10nm 내지 20nm인 태양전지의 제조방법.The method of claim 1,
The thickness of the first amorphous layer is a manufacturing method of the solar cell 10nm to 20nm. 제1항에 있어서,
상기 제2 도전형 불순물의 가속 에너지는 10KeV 내지 15KeV인 태양전지의 제조방법.The method of claim 1,
The accelerating energy of the second conductivity type impurity is 10KeV to 15KeV manufacturing method of a solar cell. 제1항에 있어서,
상기 반도체 기판을 준비하는 단계와 상기 에미터 불순물층 및 제1 비정질층을 형성하는 단계 사이 또는 상기 에미터 불순물층 및 제1 비정질층을 형성하는 단계와 상기 열처리하여, 에미터층을 형성하는 단계 사이에,
상기 반도체 기판의 후면에 제1 도전형 불순물을 이온 주입하여, 상기 제1 도전형 불순물을 포함하는 후면 전계 불순물층 및 제2 비정질층을 형성하는 단계를 더 포함하고,
상기 후면 전계 불순물층 및 상기 제2 비정질층을 형성하는 단계에서,
상기 후면 전계 불순물층은 상기 반도체 기판 내부로 상기 제1 도전형 불순물이 주입되어 형성되고, 상기 제2 비정질층은 상기 반도체 기판 내부로 주입되지 않고 상기 후면 전계 불순물층의 후면에 위치하는 상기 제1 도전형 불순물로 구성되는 태양전지의 제조방법.The method of claim 1,
Between preparing the semiconductor substrate and forming the emitter impurity layer and the first amorphous layer, or forming the emitter impurity layer and the first amorphous layer, and performing the heat treatment to form the emitter layer. on,
Ion-implanting a first conductivity type impurity on a back surface of the semiconductor substrate to form a back surface impurity layer and a second amorphous layer including the first conductivity type impurity;
In the forming of the back surface impurity layer and the second amorphous layer,
The back field impurity layer is formed by implanting the first conductivity type impurity into the semiconductor substrate, and the second amorphous layer is located on the back surface of the back field impurity layer without being injected into the semiconductor substrate. A method of manufacturing a solar cell composed of conductive impurities. 제6항에 있어서,
상기 제1 도전형 불순물의 주입량은 1×1015/cm2 내지 4×1015/cm2이고, 상기 제1 도전형 불순물의 이온 빔 전류(beam current)는 10mA 내지 80mA인 태양전지의 제조방법.The method according to claim 6,
The implantation amount of the first conductivity type impurity is 1 × 10 15 / cm 2 to 4 × 10 15 / cm 2 , The ion beam current of the first conductivity type impurity (beam current) is 10mA to 80mA manufacturing method of a solar cell . 제6항에 있어서,
상기 제2 비정질층의 두께는 10nm 내지 20nm인 태양전지의 제조방법.The method according to claim 6,
The thickness of the second amorphous layer is a manufacturing method of the solar cell 10nm to 20nm. 제6항에 있어서,
상기 제2 도전형 불순물의 가속 에너지는 10KeV 내지 15KeV인 태양전지의 제조방법.The method according to claim 6,
The accelerating energy of the second conductivity type impurity is 10KeV to 15KeV manufacturing method of a solar cell. 제6항에 있어서,
상기 에미터 불순물층 및 상기 제1 비정질층을 열처리하는 단계에서,
상기 후면 전계 불순물층 및 상기 제2 비정질층을 함께 열처리하며,
상기 열처리에 의하여, 상기 제1 도전형 불순물 및 상기 제2 도전형 불순물이 확산하여 상기 반도체 기판의 내부로 더 깊게 위치하는 태양전지의 제조방법. The method according to claim 6,
In the heat treatment of the emitter impurity layer and the first amorphous layer,
Heat treating the back surface impurity layer and the second amorphous layer together,
The first conductive impurity and the second conductive impurity are diffused by the heat treatment, and thus the solar cell is disposed deeper in the semiconductor substrate. 제10항에 있어서,
상기 열처리 온도는 1000℃ 내지 1100℃인 태양전지의 제조방법.The method of claim 10,
The heat treatment temperature is 1000 ℃ to 1100 ℃ manufacturing method of a solar cell.
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