KR20130068962A - Solar cell and method for manufacturing the same - Google Patents

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Abstract

PURPOSE: A solar cell and a manufacturing method thereof are provided to prevent damage to first and second conductive areas formed on the lower part of a protective film by forming a transparent electrode layer on the protective film, etching the transparent electrode layer, and forming an electrode. CONSTITUTION: A semiconductor substrate(10) with a first side(12) and a second side(14) is prepared. A first conductive area(22) and a second conductive area(24) with different conductive impurities are formed on the first side of the semiconductor substrate. A protective film(30) with a pattern is formed on the first conductive area and the second conductive area. An electrode layer is formed on the first side of the semiconductor substrate and the protective film. An electrode including a first electrode(42) and a second electrode(44) is formed by etching a part of the electrode layer formed on the protective film.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME

본 발명은 태양 전지 및 이의 제조 방법에 관한 것이다. The present invention relates to a solar cell and a method of manufacturing the same.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. With the recent depletion of existing energy sources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells are attracting attention as a next-generation battery that converts solar energy into electric energy.

이러한 태양 전지에서는 다양한 층을 적층 형성하고, 이들을 설계에 따라 식각하여 패터닝하는 것에 의하여 제조될 수 있다. 그런데, 하나의 층을 식각할 때 식각되지 않아야 할 하부층이 함께 식각되어 태양 전지의 특성을 저하시킬 수 있다. 특히, 전극층을 패터닝할 때 도펀트가 포함된 도전형 영역이 손상되면 태양 전지의 특성 및 효율이 크게 저하될 수 있다. In such a solar cell, a variety of layers may be laminated and fabricated by etching and patterning them according to a design. However, when etching one layer, the lower layer, which should not be etched, may be etched together to deteriorate the characteristics of the solar cell. In particular, when the conductive region including the dopant is damaged when the electrode layer is patterned, the characteristics and the efficiency of the solar cell may be greatly reduced.

본 발명의 실시예는 특성 및 효율을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다. Embodiment of the present invention is to provide a solar cell and a method for manufacturing the same that can improve the characteristics and efficiency.

본 발명의 실시예에 따른 태양 전지는, 제1 면과 제2 면을 가지며 상기 제1 면 쪽에 서로 다른 도전형 불순물을 가지는 제1 도전형 영역 및 제2 도전형 영역이 형성되는 반도체 기판; 상기 제1 도전형 영역 및 상기 제2 도전형 영역 상에 위치하며 패턴을 가지는 보호막; 및 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극 및 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 포함하는 전극들을 포함한다. According to an exemplary embodiment of the present invention, a solar cell includes: a semiconductor substrate having a first surface and a second surface, and a first conductive region and a second conductive region having different conductivity type impurities on the first surface side; A passivation layer on the first conductivity type region and the second conductivity type region and having a pattern; And electrodes including a first electrode electrically connected to the first conductivity type region and a second electrode electrically connected to the second conductivity type region.

한편, 본 발명의 실시예에 따른 태양 전지의 제조 방법은, 제1 면과 제2 면을 가지는 반도체 기판을 준비하는 단계; 상기 반도체 기판의 상기 제1 면 쪽에 서로 다른 도전형 불순물을 가지는 제1 도전형 영역 및 제2 도전형 영역을 형성하는 단계; 상기 제1 도전형 영역 및 상기 제2 도전형 영역 상에 패턴을 가지는 보호막을 형성하는 단계; 상기 반도체 기판의 상기 제1 면 및 상기 보호막 상에 전극층을 형성하는 단계; 및 상기 보호막 상에 형성된 상기 전극층의 부분을 식각하여, 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극 및 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 포함하는 전극들을 형성하는 단계를 포함한다. On the other hand, the solar cell manufacturing method according to an embodiment of the present invention, preparing a semiconductor substrate having a first surface and a second surface; Forming a first conductivity type region and a second conductivity type region having different conductivity type impurities on the first surface side of the semiconductor substrate; Forming a protective film having a pattern on the first conductivity type region and the second conductivity type region; Forming an electrode layer on the first surface and the passivation layer of the semiconductor substrate; And etching a portion of the electrode layer formed on the passivation layer to form electrodes including a first electrode electrically connected to the first conductivity type region and a second electrode electrically connected to the second conductivity type region. Steps.

본 실시예에 따르면, 패턴을 가지는 보호막 상에 전체적으로 투명 전극층을 형성한 다음 이 투명 전극층을 식각하여 전극을 형성한다. 이에 따라, 투명 전극층에서 식각되는 부분이 보호막 상에 위치하여 전극층을 식각할 때 제1 및 제2 도전형 영역이 손상되는 것을 방지할 수 있다. 즉, 종래에는 전극층을 식각할 때 제1 및 제2 도전형 영역이 노출되어 광전 변환 작용에 실질적으로 관여하는 제1 및 제2 도전형 영역이 손상되는 문제가 있었으나, 본 실시예에 의하면 이를 방지할 수 있다. 이에 의하여 패시베이션 특성을 향상시킬 수 있으며 태양 전지의 효율을 향상시킬 수 있다.According to the present embodiment, the transparent electrode layer is formed on the protective film having the pattern as a whole, and then the transparent electrode layer is etched to form the electrode. Accordingly, when the portion to be etched in the transparent electrode layer is disposed on the protective layer, the first and second conductivity-type regions may be prevented from being damaged when the electrode layer is etched. That is, in the related art, when the electrode layer is etched, the first and second conductivity-type regions are exposed to damage the first and second conductivity-type regions substantially involved in the photoelectric conversion action. can do. Thereby, the passivation characteristic can be improved and the efficiency of the solar cell can be improved.

도 1은 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 태양 전지에서 제1 및 제2 도전형 영역, 보호막 및 전극들의 배치를 도시한 배면 평면도이다.
도 3는 본 발명의 실시예에 따른 태양 전지의 제조 방법의 흐름도이다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5c는 본 발명의 변형예에 따른 태양 전지의 제조 방법에서 전극들을 형성하는 단계를 도시한 단면도이다. 1 is a cross-sectional view showing a solar cell according to an embodiment of the present invention.
FIG. 2 is a rear plan view illustrating the arrangement of the first and second conductivity-type regions, the passivation layer, and the electrodes in the solar cell according to the exemplary embodiment of the present invention.
3 is a flowchart of a method of manufacturing a solar cell according to an embodiment of the present invention.
4A to 4G are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
5A to 5C are cross-sectional views illustrating steps of forming electrodes in a method of manufacturing a solar cell according to a modification of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; However, it is needless to say that the present invention is not limited to these embodiments and can be modified into various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 설명을 좀더 명확하게 하기 위하여 도면에서는 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, the same reference numerals are used for the same or similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to clarify the description. The thickness, the width, and the like of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. Wherever certain parts of the specification are referred to as "comprising ", the description does not exclude other parts and may include other parts, unless specifically stated otherwise. Also, when a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it also includes the case where another portion is located in the middle as well as the other portion. When a portion of a layer, film, region, plate, or the like is referred to as being "directly on" another portion, it means that no other portion is located in the middle.

도 1은 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이다.1 is a cross-sectional view showing a solar cell according to an embodiment of the present invention.

도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 이 반도체 기판(10)의 제1 면(이하 "배면")(12) 쪽에 형성되는 제1 및 제2 도전형 영역(22, 24), 보호막(30) 및 전극들(42, 46, 44, 48)을 포함한다. 그리고 반도체 기판(10)의 제2 면(이하 "전면")(14) 쪽에 형성되는 전면 전계층(52) 및 반사 방지막(54)을 포함할 수 있다. 이를 좀더 상세하게 설명한다. Referring to FIG. 1, the solar cell 100 according to the present embodiment includes a semiconductor substrate 10 and first and second surfaces formed on the first surface (hereinafter referred to as “back side”) 12 of the semiconductor substrate 10. The second conductivity type regions 22 and 24, the passivation layer 30, and the electrodes 42, 46, 44, and 48 are included. The front surface field layer 52 and the anti-reflection film 54 formed on the second surface (hereinafter, “front surface”) 14 of the semiconductor substrate 10 may be included. This will be explained in more detail.

반도체 기판(10)은 다양한 반도체 기판이 사용될 수 있는데, 일례로 결정질 실리콘으로 이루어질 수 있다. 이러한 반도체 기판(10)은 n형의 제1 도전형 불순물을 가질 수 있다. 이 경우 제1 도전형 불순물로 5족 원소(P, As, Sb 등) 등을 사용할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 도전형 불순물이 p형일 수 있으며, 이 경우 3족 원소(B, Ga, In 등)을 제1 도전형 불순물로 사용할 수 있다.As the semiconductor substrate 10, various semiconductor substrates may be used. For example, the semiconductor substrate 10 may be made of crystalline silicon. The semiconductor substrate 10 may have an n-type first conductivity type impurity. In this case, Group 5 elements (P, As, Sb, etc.) may be used as the first conductivity type impurity. However, the present invention is not limited thereto, and the first conductivity type impurity may be p type, and in this case, Group 3 elements (B, Ga, In, etc.) may be used as the first conductivity type impurity.

반도체 기판(10)의 표면은, 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(10)과 에미터층(20)의 계면에 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 도면에서는 반도체 기판(10)의 전면(14)만 텍스쳐링된 구조가 일례로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 반도체 기판(10)의 전면(14) 및 후면(12) 중 적어도 하나만이 텍스쳐링 될 수도 있고, 반도체 기판(10)의 표면에 텍스쳐링 되지 않는 것도 가능하다.The surface of the semiconductor substrate 10 may be textured to have irregularities in the form of a pyramid or the like. If unevenness is formed on the front surface of the semiconductor substrate 10 by such texturing and the surface roughness is increased, the reflectance of light incident through the front surface of the semiconductor substrate 10 may be lowered. Therefore, the amount of light reaching the pn junction formed at the interface between the semiconductor substrate 10 and the emitter layer 20 can be increased, thereby minimizing the optical loss. In the drawings, a structure in which only the front surface 14 of the semiconductor substrate 10 is textured is illustrated as an example, but the present invention is not limited thereto. Accordingly, only at least one of the front surface 14 and the rear surface 12 of the semiconductor substrate 10 may be textured, or may not be textured on the surface of the semiconductor substrate 10.

반도체 기판(10)의 전면(14)에는 전면 전계층(52)이 형성될 수 있다. 전면 전계층(52)은 제1 도전형 불순물을 반도체 기판(10)보다 높은 농도로 가지는 층으로서, 입사되는 광에 의해 분리된 전자와 정공이 반도체 기판(10)의 전면(14)에서 재결합되는 것을 방지하는 여역할을 한다. 본 실시예에서 전면 전계층(52)은 제1 도전형 불순물을 가지는 비정질 실리콘층으로 구성될 수 있다. 그러면, 전면 전계층(52) 형성 시 반도체 기판(10)에 결함이 발생하는 것을 방지할 수 있으며 전면(14)의 패시베이션 특성을 좀더 향상할 수 있다. The front surface electric field layer 52 may be formed on the front surface 14 of the semiconductor substrate 10. The front surface field layer 52 is a layer having a first conductivity type impurity at a higher concentration than that of the semiconductor substrate 10, wherein electrons and holes separated by incident light are recombined at the front surface 14 of the semiconductor substrate 10. It plays a role in preventing things. In the present exemplary embodiment, the front surface field layer 52 may be formed of an amorphous silicon layer having a first conductivity type impurity. As a result, defects may be prevented from occurring in the semiconductor substrate 10 when the front surface layer 52 is formed, and passivation characteristics of the front surface 14 may be further improved.

전면 전계층(52) 위에 반사 방지막(54)이 형성될 수 있다. 반사 방지막(54)은 전면 전극(24)이 형성된 부분을 제외하고 실질적으로 반도체 기판(10)의 전면 전체에 형성될 수 있다. 반사 방지막(54)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시키고, 에미터층(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. An anti-reflection film 54 may be formed on the front field layer 52. The anti-reflection film 54 may be formed on substantially the entire front surface of the semiconductor substrate 10 except for the portion where the front electrode 24 is formed. The anti-reflection film 54 reduces the reflectance of light incident on the front surface of the semiconductor substrate 10 and immobilizes defects existing in the surface or bulk of the emitter layer 20.

반도체 기판(10)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 반도체 기판(10)과 에미터층(20)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가할 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 그리고 에미터층(20)에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 이와 같이 반사 방지막(54)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양전지(100)의 변환 효율을 향상할 수 있다.By decreasing the reflectance of light incident through the front surface of the semiconductor substrate 10, the amount of light reaching the pn junction formed at the interface between the semiconductor substrate 10 and the emitter layer 20 may be increased. Accordingly, the short circuit current Isc of the solar cell 100 can be increased. In addition, the defects in the emitter layer 20 may be immobilized to remove recombination sites of the minority carriers, thereby increasing the open voltage Voc of the solar cell 100. As described above, the conversion voltage of the solar cell 100 may be improved by increasing the open voltage and the short circuit current of the solar cell 100 by the anti-reflection film 54.

이러한 방사 방지막(22)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(54)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반사 방지막(54)이 다양한 물질을 포함할 수 있음은 물론이다.The anti-reflection film 22 may be formed of various materials. For example, the anti-reflection film 54 may be formed of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxide nitride film, a single film selected from the group consisting of MgF 2 , ZnS, TiO 2, and CeO 2 , or two or more films. It can have a combined multilayer structure. However, the present invention is not limited thereto, and the anti-reflection film 54 may include various materials.

그리고 반도체 기판(10)의 배면(12) 쪽에 서로 다른 도전형 불순물을 가지는 제1 도전형 영역(22) 및 제2 도전형 영역(24)이 형성된다. The first conductive region 22 and the second conductive region 24 having different conductivity type impurities are formed on the rear surface 12 of the semiconductor substrate 10.

이때, 제1 도전형 불순물을 가지는 비정질 실리콘으로 구성된 층을 반도체 기판(10)의 배면(12) 상에 형성하여 제1 도전형 영역(22)을 형성하고, 제1 도전형 영역(22) 사이에서 제2 도전형 불순물을 가지는 비정질 실리콘으로 구성된 층을 반도체 기판(10)의 배면(12) 상에 형성하여 제2 도전형 영역(24)을 형성할 수 있다. 이때, 제1 도전형 불순물의 농도는 반도체 기판(10)에서보다 제1 도전형 영역(22)에서 더 클 수 있다.At this time, a layer made of amorphous silicon having a first conductivity type impurity is formed on the back surface 12 of the semiconductor substrate 10 to form the first conductivity type region 22, and between the first conductivity type regions 22. The second conductive region 24 may be formed by forming a layer of amorphous silicon having a second conductivity type impurity on the back surface 12 of the semiconductor substrate 10. In this case, the concentration of the first conductivity type impurity may be greater in the first conductivity type region 22 than in the semiconductor substrate 10.

이와 같이 제1 및 제2 도전형 영역(22, 24)을 비정질 실리콘으로 구성하면, 반도체 기판(10)의 손상 없이 제1 및 제2 도전형 영역(22, 24)을 형성할 수 있으며, 제1 및 제2 도전형 영역(22, 24)이 반도체 기판(10)을 패시베이션하는 효과도 가질 수 있다. 제1 및 제2 도전형 불순물로는, p형 도펀트로 3족 원소(B, Ga, In 등)을 사용할 수 있고, n형 도펀트로 5족 원소(P, As, Sb 등) 등을 사용할 수 있다. As such, when the first and second conductivity-type regions 22 and 24 are made of amorphous silicon, the first and second conductivity-type regions 22 and 24 may be formed without damaging the semiconductor substrate 10. The first and second conductivity-type regions 22 and 24 may also have an effect of passivating the semiconductor substrate 10. Group 1 elements (B, Ga, In, etc.) may be used as the p-type dopants, and group 5 elements (P, As, Sb, etc.) may be used as the n-type dopants. have.

본 실시예에서는 일례로, 제1 및 제2 도전형 영역(22, 24)이 서로 인접하여 형성되어 실질적으로 반도체 기판(10)의 배면(12)에 전체적으로 형성된다. 이에 의하여 반도체 기판(10)의 배면(12)을 전체적으로 패시베이션하고, 단차 없이 균일한 층을 이루도록 형성된다. 그러나 본 발명이 이에 한정되는 것은 아니다. In this embodiment, for example, the first and second conductivity-type regions 22 and 24 are formed adjacent to each other and substantially formed entirely on the rear surface 12 of the semiconductor substrate 10. As a result, the back surface 12 of the semiconductor substrate 10 is passivated as a whole and is formed to form a uniform layer without a step. However, the present invention is not limited thereto.

그러나 본 발명이 제1 및 제2 도전형 영역(22, 24)이 별도의 층으로 구성된 것으로 한정되는 것은 아니다. 따라서, 반도체 기판(10)의 배면(12) 쪽 일부에 확산 또는 이온 주입 등에 의하여 제1 및 제2 도전형 불순물을 도핑하여 제1 및 제2 도전형 영역(22, 24)을 형성하는 것도 가능함은 물론이다. However, the present invention is not limited to the first and second conductivity-type regions 22 and 24 configured as separate layers. Accordingly, the first and second conductivity type regions 22 and 24 may be formed by doping the first and second conductivity type impurities to a part of the back surface 12 of the semiconductor substrate 10 by diffusion or ion implantation. Of course.

제1 및 제2 도전형 영역(22, 24)의 상에는 패턴을 가지는 보호막(30)이 형성된다. 그리고 전극들(42, 44)은, 제1 도전형 영역(22)에 전기적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(24)에 전기적으로 연결되는 제2 전극(44)을 포함한다. A passivation layer 30 having a pattern is formed on the first and second conductivity-type regions 22 and 24. The electrodes 42 and 44 may include a first electrode 42 electrically connected to the first conductivity type region 22 and a second electrode 44 electrically connected to the second conductivity type region 24. It includes.

좀더 구체적으로, 보호막(30)은 제1 및 제2 도전형 영역(22, 24)과 전극들(42, 44) 사이에 위치하게 된다. 이때, 보호막(30)은 서로 이웃한 제1 및 제2 도전형 영역(22, 24)에 걸쳐서 형성된다. 즉, 도 2에 도시된 바와 같이, 평면으로 볼 때 전극들(42, 44)은 보호막(30)이 형성된 부분과 일부 중첩되어 형성된다. 이에 따라 보호막(30)은 평면으로 볼 때 제1 전극(42)과 제2 전극(44)의 사이(즉, 전극들(42, 44) 사이)를 메우면서 형성될 수 있다. More specifically, the passivation layer 30 is positioned between the first and second conductivity-type regions 22 and 24 and the electrodes 42 and 44. In this case, the passivation layer 30 is formed over the first and second conductivity-type regions 22 and 24 adjacent to each other. That is, as shown in FIG. 2, in plan view, the electrodes 42 and 44 overlap with a portion where the passivation layer 30 is formed. Accordingly, the passivation layer 30 may be formed while filling the gap between the first electrode 42 and the second electrode 44 (that is, between the electrodes 42 and 44) in plan view.

즉, 보호막(30)은, 제1 도전형 영역(22)과 제1 전극(42) 사이에 위치하는 제1 부분(301), 제2 도전형 영역(24)과 제2 전극(44) 사이에 위치하는 제2 부분(302), 그리고 제1 부분(301)과 제2 부분(302)을 연결하면서 평면으로 볼 때 제1 전극(42)과 제2 전극(44)을 메우는 제3 부분(303)을 포함할 수 있다. In other words, the passivation layer 30 is formed between the first portion 301 and the second conductivity type region 24 and the second electrode 44 positioned between the first conductivity type region 22 and the first electrode 42. A second portion 302 positioned at the third portion and a third portion filling the first electrode 42 and the second electrode 44 in plan view, connecting the first portion 301 and the second portion 302 ( 303).

이와 같이 보호막(30)이 제1 및 제2 도전형 영역(22, 24)과 제1 및 제2 전극(44) 사이에 위치하여, 제1 및 제2 전극(42, 44)을 형성하기 위하여 전극층을 식각할 때 제1 및 제2 도전형 영역(22, 24)이 손상되는 것을 방지할 수 있다. 또한 제1 및 제2 그리드 전극(46, 48) 형성 시에 제1 및 제2 도전형 영역(22, 24)이 손상되는 것도 방지할 수 있다. 이에 대해서는 추후에 다시 상세하게 설명한다. As such, the passivation layer 30 is positioned between the first and second conductivity-type regions 22 and 24 and the first and second electrodes 44 to form the first and second electrodes 42 and 44. When the electrode layer is etched, the first and second conductivity-type regions 22 and 24 may be prevented from being damaged. In addition, damage to the first and second conductivity-type regions 22 and 24 may be prevented when the first and second grid electrodes 46 and 48 are formed. This will be described in detail later.

보호막(30)은 제1 전극(42)과 제2 전극(44) 사이를 절연할 수 있도록 절연 물질로 형성될 수 있다. 일례로, 보호막(30)이 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 알루미늄 산화물, MgF2, ZnS, TiO2 및 CeO2 등을 포함하는 단일막 또는 2 이상의 막일 수 있다. 이때, 보호막(30)이 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물과 같이 등과 같이 실리콘을 포함하는 물질로 형성되면, 실리콘을 포함하는 제1 및 제2 도전형 영역(22, 24) 상에 좀더 쉽게 형성될 수 있다. The passivation layer 30 may be formed of an insulating material to insulate the first electrode 42 from the second electrode 44. For example, the passivation layer 30 may be a single layer or two or more layers including silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, MgF 2 , ZnS, TiO 2 , CeO 2 , and the like. In this case, when the passivation layer 30 is formed of a material containing silicon, such as silicon oxide, silicon nitride, silicon oxynitride, or the like, the protective film 30 may be more easily formed on the first and second conductivity-type regions 22 and 24 including silicon. Can be formed.

보호막(30)은 3~500nm의 두께를 가질 수 있다. 보호막(30)의 두께가 500nm를 초과하면 보호막(30)의 단차에 의하여 제1 및 제2 전극(42, 44) 등이 안정적으로 형성되지 않을 수 있다. 보호막(30)의 두께가 3nm 미만이면 식각 시 보호막(30)이 함께 식각되어 제1 및 제2 도전형 영역(22, 24)을 보호하기 어려울 수 있다. 좀더 정확하게는, 보호막(30)이 5~50nm의 두께를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 식각 속도 등을 고려하여 다양한 두께를 가질 수 있음은 물론이다. The passivation layer 30 may have a thickness of 3 to 500 nm. When the thickness of the passivation layer 30 exceeds 500 nm, the first and second electrodes 42 and 44 may not be stably formed due to the step of the passivation layer 30. When the thickness of the passivation layer 30 is less than 3 nm, the passivation layer 30 may be etched together during the etching, so that it may be difficult to protect the first and second conductivity-type regions 22 and 24. More precisely, the protective film 30 may have a thickness of 5 to 50 nm. However, the present invention is not limited thereto and may have various thicknesses in consideration of an etching rate and the like.

이러한 보호막(30)은 다양한 패턴을 가질 수 있는데, 일례로, 도면에 표시된 것과 같은 스트라이프 형상을 가질 수 있다. 이에 의하면 보호막(30)이 간단한 패턴을 가지므로 보호막(30)을 간단한 공정에 의하여 쉽게 형성할 수 있다. The passivation layer 30 may have various patterns. For example, the passivation layer 30 may have a stripe shape as shown in the drawing. According to this, since the protective film 30 has a simple pattern, the protective film 30 can be easily formed by a simple process.

제1 전극(42)과 제2 전극(44)은 투명 전도성 물질을 포함할 수 있다. 일례로, 투명 전도성 물질은 인듐-틴 산화물(indium tin oxide, ITO), 인듐-징크 산화물(indium zinc oxide, IZO), 알루미늄-징크 산화물(aluminum zinc oxide, AZO), 알루미늄-틴 산화물(aluminum-tin oxide, ATO), 불소 도핑된 틴 산화물(F-doped tin oxide) 등일 수 있다.The first electrode 42 and the second electrode 44 may include a transparent conductive material. In one example, the transparent conductive material is indium tin oxide (ITO), indium zinc oxide (IZO), aluminum zinc oxide (AZO), aluminum-tin oxide (aluminum- tin oxide, ATO), fluorine-doped tin oxide, and the like.

제1 전극(42) 위에 제1 그리드 전극(46)이 형성되고, 제2 전극(44) 위로 제2 그리드 전극(48)이 형성될 수 있다. 이러한 제1 및 제2 그리드 전극(46, 48)은 전기 전도성이 제1 및 제2 전극(42, 44)보다 우수한 금속 물질을 포함할 수 있다. 일례로, 제1 및 제2 그리드 전극(44, 48)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 또는 이들의 합금을 포함하는 단일막 또는 다층막일 수 있다. The first grid electrode 46 may be formed on the first electrode 42, and the second grid electrode 48 may be formed on the second electrode 44. The first and second grid electrodes 46 and 48 may include a metal material having better electrical conductivity than the first and second electrodes 42 and 44. For example, the first and second grid electrodes 44 and 48 may be a single layer or a multilayer layer including silver (Ag), gold (Au), copper (Cu), aluminum (Al), or an alloy thereof. .

투명 전도성 물질을 포함하는 제1 및 제2 전극(42, 44)은 제1 및 제2 전도형 영역(22, 24)과 제1 및 제2 그리드 전극(46, 48) 사이에 각기 위치하여, 이들 사이의 접촉 저항을 낮추는 역할을 한다. 제1 및 제2 그리드 전극(46, 68)은 높은 전기 전도도에 의하여 정공 및 전하가 효율적으로 이동할 수 있도록 하고, 전면(14) 쪽에서 입사된 광을 배면(12)쪽에서 반사시켜 태양 전지(100) 내부에 다시 입사되도록 하여 광 이용률을 향상할 수 있다. The first and second electrodes 42, 44 comprising a transparent conductive material are positioned between the first and second conductive regions 22, 24 and the first and second grid electrodes 46, 48, respectively. It serves to lower the contact resistance between them. The first and second grid electrodes 46 and 68 allow the hole and the charge to be efficiently moved by the high electrical conductivity, and reflect the light incident from the front surface 14 toward the rear surface 12 to provide a solar cell 100. The light utilization can be improved by allowing the light to be incident again inside.

이때, 제1 전극(42)과 제2 전극(44)은 동일한 층을 식각에 의하여 패터닝하여 형성된 것이므로(이에 대해서는 후술함), 제1 전극(42)과 제2 전극(44)이 동일한 층에서 동일한 물질로 이루어질 수 있다. In this case, since the first electrode 42 and the second electrode 44 are formed by patterning the same layer by etching (to be described later), the first electrode 42 and the second electrode 44 are formed on the same layer. It may be made of the same material.

본 실시예에서는 반도체 기판(10)의 배면(12) 쪽에 제1 및 제2 도전형 영역(22, 24)과 제1 및 제2 전극(42, 44)을 형성하여, 반도체 기판(10)의 전면(14)으로 입사되는 태양광을 손실 없이 태양 전지(100)의 광전 변환 작용에 사용할 수 있다.  In the present exemplary embodiment, the first and second conductivity-type regions 22 and 24 and the first and second electrodes 42 and 44 are formed on the rear surface 12 of the semiconductor substrate 10 to form the semiconductor substrate 10. The sunlight incident on the front surface 14 can be used for photoelectric conversion of the solar cell 100 without loss.

그리고 본 실시예에서는 결정질 실리콘으로 구성되는 반도체 기판(10) 상에 비정질 실리콘층으로 구성된 제1 및 제2 도전형 영역(24, 24)을 형성한 이종 접합 구조를 가진다. 이에 의하여 기존 결정질 실리콘 태양전지에 비하여 낮은 온도 및 간단한 공정으로 제조가 가능하다. In the present embodiment, a heterojunction structure is formed in which first and second conductivity-type regions 24 and 24 made of an amorphous silicon layer are formed on a semiconductor substrate 10 made of crystalline silicon. As a result, it is possible to manufacture at a lower temperature and a simple process than conventional crystalline silicon solar cells.

또한, 제1 및 제2 도전형 영역(22, 24)과 제1 및 제2 전극(42, 44)의 사이에 보호막(30)을 형성하여, 제1 및 제2 전극(42, 44)의 형성 또는 그 이후의 후속 공정에서 제1 및 제2 도전형 영역(22, 24)이 손상되는 것을 방지할 수 있다. 이에 따라 패시베이션 특성을 향상시켜 태양 전지(100)의 효율을 향상시킬 수 있다. 이에 대하여 도 3와, 도 4a 내지 도 4g을 참조하여 좀더 상세하게 설명한다. In addition, a protective film 30 is formed between the first and second conductivity-type regions 22 and 24 and the first and second electrodes 42 and 44 to form the first and second electrodes 42 and 44. Damage to the first and second conductivity-type regions 22 and 24 can be prevented in the formation or subsequent subsequent steps. Accordingly, it is possible to improve the efficiency of the solar cell 100 by improving the passivation characteristics. This will be described in more detail with reference to FIGS. 3 and 4A to 4G.

도 3는 본 발명의 실시예에 따른 태양 전지의 제조 방법의 흐름도이고, 도 4a 내지 도 4g는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 설명하기 위한 단면도들이다. 도 4a 내지 도 4g에서는 좀더 명확한 이해를 위하여 반도체 기판(10)의 배면(12)을 도면의 상면으로 하여, 즉, 도 1과는 상하를 반전하여 도시하였다. 그리고 이하에서는 태양 전지(100)와 관련하여 앞서 설명한 부분에 대해서는 상세한 설명을 생략하고, 제조 방법과 관련된 부분만을 상세하게 설명한다. 3 is a flowchart illustrating a method of manufacturing a solar cell according to an embodiment of the present invention, and FIGS. 4A to 4G are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention. 4A to 4G, the back surface 12 of the semiconductor substrate 10 is illustrated as an upper surface of the drawing, that is, the upper and lower sides are inverted from FIG. 1 for better understanding. In the following description, the detailed description of the above-described parts related to the solar cell 100 will be omitted, and only the parts related to the manufacturing method will be described in detail.

도 3를 참조하면, 본 실시예에 따른 제조 방법은, 반도체 기판을 준비하는 단계(ST10), 도전형 영역을 형성하는 단계(ST20), 보호막을 형성하는 단계(ST30), 전극층을 형성하는 단계(ST40) 및 전극들을 형성하는 단계(ST50)를 포함한다. Referring to FIG. 3, the manufacturing method according to the present embodiment includes preparing a semiconductor substrate (ST10), forming a conductive region (ST20), forming a protective film (ST30), and forming an electrode layer. ST40 and forming the electrodes ST50.

먼저, 도 4a에 도시한 바와 같이, 반도체 기판을 준비하는 단계(ST10)에서는, 배면(12)과 전면(14)을 가지는 반도체 기판(10)을 준비한다. 앞서 설명한 바와 같이 반도체 기판(10)은 일례로 결정질 실리콘일 수 있다. First, as shown in FIG. 4A, in the step ST10 of preparing a semiconductor substrate, the semiconductor substrate 10 having the back surface 12 and the front surface 14 is prepared. As described above, the semiconductor substrate 10 may be, for example, crystalline silicon.

도면과 같이 전면(14)만 텍스쳐링된 반도체 기판(10)은, 반도체 기판(10)의 후면(12)에 식각 보호막(도시하지 않음, 이하 동일)을 형성한 후에 반도체 기판(10)을 식각하고, 그 다음 식각 보호막을 제거하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 단면 에칭 등의 방법에 의하여 전면(14)만 텍스쳐링된 반도체 기판(10)이 형성될 수도 있다.As shown in the drawing, the semiconductor substrate 10 having only the front surface 14 textured is formed by etching the semiconductor substrate 10 after forming an etch protective film (not shown in the following) on the rear surface 12 of the semiconductor substrate 10. Then, it may be formed by removing the etch protection film. However, the present invention is not limited thereto, and the semiconductor substrate 10 in which only the front surface 14 is textured may be formed by a method such as a single-sided etching.

이어서, 도 4b에 도시한 바와 같이, 도전형 영역을 형성하는 단계(ST20)에서는, 반도체 기판(10)의 배면(12) 쪽에 제1 도전형 영역(22) 및 제2 도전형 영역(24)을 형성한다. 앞서 설명한 바와 같이 제1 및 제2 도전형 영역(22, 24)은 제1 및 제2 도전형 불순물을 가지는 비정질 실리콘층으로 이루어질 수 있다. 이때, 이러한 비정질 실리콘층은 다양한 방법에 의하여 형성될 수 있는데, 일례로 화학 기상 증착(CVD)에 의하여 형성될 수 있다. 그러나 앞서 설명한 바와 같이 본 발명에서는 제1 및 제2 도전형 영역(22, 24)을 별도의 층으로 형성하지 않고 반도체 기판(10)의 일부를 도핑하여 형성할 수도 있다. Subsequently, as shown in FIG. 4B, in the step ST20 of forming the conductive region, the first conductive region 22 and the second conductive region 24 are formed on the back surface 12 of the semiconductor substrate 10. To form. As described above, the first and second conductivity type regions 22 and 24 may be formed of an amorphous silicon layer having the first and second conductivity type impurities. In this case, the amorphous silicon layer may be formed by various methods, for example, by chemical vapor deposition (CVD). However, as described above, in the present invention, the first and second conductivity-type regions 22 and 24 may be formed by doping a part of the semiconductor substrate 10 without forming a separate layer.

이때, 반도체 기판(10)의 전면(14) 쪽에 제1 도전형 불순물을 가지는 전면 전계층(52)을 형성할 수 있다. 이와 같이 제1 도전형 영역(22)을 형성하는 공정에서 전면 전계층(52)을 함께 형성하면, 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 및/또는 제2 도전형 영역(22, 24)을 형성하는 공정과 전면 전계층(52)을 형성하는 공정을 서로 분리하여 수행할 수도 있다. 이어서, 도 4c에 도시한 바와 같이, 보호막을 형성하는 단계(ST30)에서는, 제1 및 제2 도전형 영역(22, 24) 상에 패턴을 가지는 보호막(30)을 형성할 수 있다. 이러한 보호막(30)은 제1 및 제2 도전형 영역(22, 24)의 경계 부분에서 이들에 걸쳐서 형성될 수 있다. In this case, the front surface electric field layer 52 having the first conductivity type impurities may be formed on the front surface 14 of the semiconductor substrate 10. As such, when the front field layer 52 is formed together in the process of forming the first conductivity type region 22, the process may be simplified. However, the present invention is not limited thereto, and the process of forming the first and / or second conductivity type regions 22 and 24 and the process of forming the front surface field layer 52 may be performed separately from each other. Subsequently, as shown in FIG. 4C, in the forming of the protective film (ST30), the protective film 30 having a pattern may be formed on the first and second conductivity-type regions 22 and 24. The passivation layer 30 may be formed over the boundary portions of the first and second conductivity-type regions 22 and 24.

앞서 설명한 바와 같이, 보호막(30)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 알루미늄 산화물, MgF2, ZnS, TiO2 및 CeO2 등과 같은 절연 물질로 이루어질 수 있다. 이러한 보호막(30)은 마스크(310)를 이용한 화학 기상 증착, 스퍼터링, 스크린 인쇄법 등에 의하여 패턴을 가진 상태로 제1 및 제2 도전형 영역(22, 24) 상에 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법으로 보호막(30)을 형성할 수 있음은 물론이다. As described above, the passivation layer 30 may be made of an insulating material such as silicon nitride, silicon oxide, silicon oxynitride, aluminum oxide, MgF 2 , ZnS, TiO 2 , CeO 2, or the like. The passivation layer 30 may be formed on the first and second conductivity-type regions 22 and 24 with a pattern by chemical vapor deposition, sputtering, screen printing, etc. using the mask 310. However, the present invention is not limited thereto, and the protective film 30 may be formed in various ways.

이때, 반도체 기판(10)의 전면(14) 쪽에 패시베이션 막(54)을 형성할 수 있다. 이와 같이 보호막(30)을 형성하는 공정에서 패시베이션 막(54)을 함께 형성하면, 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것이 아니며 보호막(30)을 형성하는 공정과 패시베이션 막(54)을 형성하는 공정을 서로 분리하여 수행할 수도 있다. 일례로, 반도체 기판(10)의 전면(14) 쪽에 전면 전계층(52) 및 반사 방지막(54)을 모두 형성한 후에, 반도체 기판(10)의 배면(12) 쪽에 제1 및 제2 도전형 영역(22, 24) 및 보호막(30)을 형성할 수도 있다. In this case, the passivation film 54 may be formed on the front surface 14 side of the semiconductor substrate 10. If the passivation film 54 is formed together in the process of forming the protective film 30 in this way, the process can be simplified. However, the present invention is not limited thereto, and the process of forming the passivation film 54 and the process of forming the passivation film 54 may be performed separately from each other. For example, after forming both the front surface field layer 52 and the anti-reflection film 54 on the front surface 14 side of the semiconductor substrate 10, the first and second conductivity types on the back surface 12 side of the semiconductor substrate 10. The regions 22 and 24 and the protective film 30 may be formed.

이어서, 도 4d에 도시한 바와 같이, 전극층을 형성하는 단계(ST40)에서는, 제1 및 제2 도전형 영역(22, 24)과 보호막(30) 상에 전체적으로 투명 전극층(401)을 형성한다. 앞서 설명한 바와 같이 투명 전극층(401)은 투명 전도성 물질을 포함할 수 있는데, 이러한 투명 전극층(401)은 화학 기상 증착 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법으로 투명 전극층(401)을 형성할 수 있음은 물론이다.Subsequently, as shown in FIG. 4D, in the forming of the electrode layer (ST40), the transparent electrode layer 401 is entirely formed on the first and second conductivity-type regions 22 and 24 and the passivation layer 30. As described above, the transparent electrode layer 401 may include a transparent conductive material. The transparent electrode layer 401 may be formed by chemical vapor deposition or the like. However, the present invention is not limited thereto, and the transparent electrode layer 401 may be formed in various ways.

이어서, 도 4e에 도시한 바와 같이, 전극들을 형성하는 단계(ST50)에서는, 전극층(401)을 상에 에칭 페이스트(50)를 형성한다. 이때, 투명 전극층(401)에서 식각되는 부분(즉, 에칭 페이스트(50)이 형성된 부분)은 보호막(30)보다 작은 평면적을 가질 수 있다. Subsequently, as shown in FIG. 4E, in forming the electrodes ST50, the etching paste 50 is formed on the electrode layer 401. In this case, the portion to be etched from the transparent electrode layer 401 (that is, the portion where the etching paste 50 is formed) may have a smaller planar area than the passivation layer 30.

본 실시예에서는 투명 전극층(401)을 식각하기 위하여, 보호막(30) 상에 형성된 투명 전극층(401)에 식각 페이스트(50)를 도포하여 투명 전극층(401)을 식각한 후에 식각 페이스트(50)를 제거할 수 있다. In the present embodiment, in order to etch the transparent electrode layer 401, the etching paste 50 is applied to the transparent electrode layer 401 formed on the passivation layer 30 to etch the transparent electrode layer 401, and then the etching paste 50 is etched. Can be removed.

좀더 상세하게 설명하면, 식각 페이스트(50)는 투명 전극층(401)을 식각할 수 있는 다양한 물질을 사용할 수 있다. 일례로, 식각 페이스트(50)는, 용매, 산성 물질, 증점제, 그 외 첨가제 등을 포함할 수 있다. In more detail, the etching paste 50 may use various materials capable of etching the transparent electrode layer 401. For example, the etching paste 50 may include a solvent, an acidic substance, a thickener, other additives, and the like.

용매로는 물, 글리세린, 에틸렌글리콜, 이소프로필알콜, 폴리에틸렌글리콜 등을 사용할 수 있다. Water, glycerin, ethylene glycol, isopropyl alcohol, polyethylene glycol, etc. can be used as a solvent.

산성 물질로는 인산 등을 사용할 수 있다. 이러한 산성 물질은 전체 100 중량부에 대하여 20~55 중량부만큼 포함될 수 있다. 산성 물질이 20 중량부 미만이면 식각 효과가 떨어질 수 있고, 55 중량부를 초과하면 식각 속도의 조절이 어려워 과에칭될 수 있기 때문이다.Phosphoric acid or the like can be used as the acidic substance. The acidic material may be included by 20 to 55 parts by weight based on 100 parts by weight of the total. If the acidic material is less than 20 parts by weight may reduce the etching effect, if it exceeds 55 parts by weight it is difficult to control the etching rate may be overetched.

증점제로는 흑연, 카본 블랙, 실리카 등을 포함할 수 있다. 이러한 증점제는 점도를 조절하고 칙소성을 향상할 수 있다. 이러한 증점제는 점도를 적절히 조절할 수 있도록 전체 100 중량부에 대하여 2~15 중량부만큼 포함될 수 있다. 특히, 증점제로 실리카를 사용하면 친수성이므로 식각 후에 물로 세정하여 쉽게 제거할 수 있다. Thickeners may include graphite, carbon black, silica, and the like. Such thickeners can control viscosity and improve thixotropy. Such thickeners may be included in an amount of 2 to 15 parts by weight based on 100 parts by weight in order to properly adjust the viscosity. In particular, the use of silica as a thickener is hydrophilic and can be easily removed by washing with water after etching.

그 외 첨가제로는 소포제 등을 들 수 있다. 소포제로는, 예를 들어, 시판 중인 테고(TEGO, 등록상표), 포멕스(Roamex), D65(다우코닝) 등을 사용할 수 있다. 소포제는 전체 100 중량부에 대하여 10 중량부 이하로 포함될 수 있다. 10 중량부를 초과하여 포함되면 식각 특성 등을 저하될 수 있다. Other additives include antifoaming agents and the like. As the antifoaming agent, commercially available TEGO (registered trademark), Roamex, D65 (Dow Corning), or the like can be used. Antifoaming agent may be included up to 10 parts by weight based on 100 parts by weight of the total. When included in excess of 10 parts by weight may reduce the etching characteristics and the like.

이러한 식각 페이스트(50)는 다양한 방법(일례로, 스크린 인쇄법, 스탬프 인쇄법)에 의하여 투명 전극층(401) 상에 형성될 수 있다. The etching paste 50 may be formed on the transparent electrode layer 401 by various methods (for example, screen printing and stamp printing).

이어서, 도 4f에 도시한 바와 같이, 열처리를 하여 식각 페이스트(50)에 의하여 투명 전극층(401)을 식각한다. 즉, 핫 플레이트, 오븐 등을 이용하여 300℃ 이하(일례로, 150~300℃)의 온도에서 열처리하면, 식각 페이스트(50)가 형성된 부분의 투명 전극층(401)이 식각되어 제1 및 제2 전극(42, 44)이 형성된다. 온도가 300℃를 초과하면 공정 비용이 증가하고 과에칭 등이 발생할 수 있고, 150℃ 미만이면 식각이 잘 일어나지 않을 수 있다.Subsequently, as illustrated in FIG. 4F, the transparent electrode layer 401 is etched by the etching paste 50 by performing heat treatment. That is, when the heat treatment is performed at a temperature of 300 ° C. or less (for example, 150 to 300 ° C.) using a hot plate or an oven, the transparent electrode layer 401 of the portion where the etching paste 50 is formed is etched to form the first and second portions. Electrodes 42 and 44 are formed. If the temperature exceeds 300 ℃ process cost may increase and over-etching may occur, if less than 150 ℃ etching may not occur well.

이어서, 도 4g에 도시된 바와 같이, 물 등을 이용하여 식각 페이스트(50)를 세정하여 식각 페이스트(50)를 제거한 후에 제1 및 제2 전극(42, 44) 위에 제1 및 제2 그리드 전극(46, 48)을 형성할 수 있다. 이러한 제1 및 제2 그리드 전극(46, 48)은 금속 물질을 스크린 인쇄법 등으로 도포한 후에 소성하여 형성될 수 있다. 또는 도금 등에 의하여 제1 및 제2 그리드 전극(46, 48)을 형성할 수 있다.Subsequently, as shown in FIG. 4G, the etching paste 50 is washed with water or the like to remove the etching paste 50, and then the first and second grid electrodes are disposed on the first and second electrodes 42 and 44. (46, 48) can be formed. The first and second grid electrodes 46 and 48 may be formed by applying a metal material by screen printing or the like and then baking the same. Alternatively, the first and second grid electrodes 46 and 48 may be formed by plating or the like.

상술한 실시예에서는 식각 페이스트(50)를 이용하여 투명 전극층(401)을 식각하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 변형예로, 도 4e 내지 도 4g에 도시한 공정 대신 도 5a 내지 도 5c에 도시한 공정을 수행할 수 있다. 상술한 실시예와 동일 또는 유사한 부분에 대해서는 상세한 설명을 생략한다. In the above-described embodiment, the etching of the transparent electrode layer 401 using the etching paste 50 is illustrated. However, the present invention is not limited thereto. Alternatively, the process illustrated in FIGS. 5A to 5C may be performed instead of the process illustrated in FIGS. 4E to 4G. Detailed description of the same or similar parts as the above-described embodiment will be omitted.

즉, 도 5a에 도시한 바와 같이, 보호막(30) 상에 형성된 전극층(401)의 부분을 개구하는 개구부(522)를 구비하는 식각 레지스트(51)를 형성한다. 이러한 식각 레지스트(51)는 다양한 물질을 사용하여 다양한 방법에 의하여 형성될 수 있다. 식각 레지스트(51)는 감광막 패턴으로 이루어질 수 있고, 개구부(522)는 노광 및 현상 공정에 의하여 형성될 수 있다. 또는, 페이스트 형태의 식각 레지스트(51)를 스크린 인쇄법 등으로 도포한 후에 열처리하여 소성하여 형성할 수도 있는데, 이에 의하면 공정을 단순화할 수 있다. That is, as shown in FIG. 5A, an etching resist 51 having an opening 522 that opens a portion of the electrode layer 401 formed on the protective film 30 is formed. The etching resist 51 may be formed by various methods using various materials. The etching resist 51 may be formed of a photoresist pattern, and the opening 522 may be formed by an exposure and development process. Alternatively, the paste-type etching resist 51 may be formed by applying heat treatment followed by screen printing, etc., thereby simplifying the process.

개구부(522)를 통하여 노출된 투명 전극층(401)을 식각하여, 도 5b에 도시한 바와 같이, 제1 전극(42) 및 제2 전극(44)을 형성할 수 있다. 그리고 투명 전극층(401)의 식각은 습식 식각 또는 건식 식각 등에 의하여 다양한 식각 방법에 의하여 식각될 수 있다. The transparent electrode layer 401 exposed through the opening 522 may be etched to form the first electrode 42 and the second electrode 44, as shown in FIG. 5B. The transparent electrode layer 401 may be etched by various etching methods by wet etching or dry etching.

이어서, 도 5c에 도시한 바와 같이, 식각 레지스트(51)를 제거한 다음 제1 및 제2 전극(42, 44) 상에 제1 및 제2 그리드 전극(46, 48)을 형성할 수 있다. 식각 레지스트(51)는 다양한 식각법, 또는 스프레이법 등에 의하여 별도의 공정으로 제거될 수도 있고, 또는 투명 전극층(401)을 건식 식각하는 공정에서 함께 식각될 수도 있다. Subsequently, as shown in FIG. 5C, the etching resist 51 may be removed, and then the first and second grid electrodes 46 and 48 may be formed on the first and second electrodes 42 and 44. The etching resist 51 may be removed in a separate process by various etching methods, spray methods, or the like, or may be etched together in a process of dry etching the transparent electrode layer 401.

이와 같이 본 실시예에 따르면, 투명 전극층(401)에서 식각되는 부분이 보호막(30) 상에 위치하여 투명 전극층(401)을 식각할 때, 식각 레지스트(51)를 형성 또는 제거할 때, 또는 제1 및 제2 그리드 전극(46, 48)을 형성할 때 제1 및 제2 도전형 영역(22, 24)이 손상되는 것을 방지할 수 있다. 즉, 종래에는 제1 및 제2 도전형 영역(22, 24)(특히, 제1 및 제2 도전형 영역(22, 24)의 경계 부분)이 후속 공정에서 손상되는 문제가 있었으나, 본 실시예에서는 보호막(30)이 제1 및 제2 도전형 영역(22, 24)의 경계에 형성되어 제1 및 제2 도전형 영역(22, 24)의 손상을 방지할 수 있다. 이에 의하여 패시베이션 특성을 향상시켜 태양 전지(100)의 효율을 향상시킬 수 있다.As described above, according to the present exemplary embodiment, when the portion etched from the transparent electrode layer 401 is disposed on the protective layer 30 to etch the transparent electrode layer 401, or when the etching resist 51 is formed or removed, When forming the first and second grid electrodes 46 and 48, it is possible to prevent the first and second conductivity-type regions 22 and 24 from being damaged. That is, in the related art, the first and second conductivity-type regions 22 and 24 (particularly, boundary portions of the first and second conductivity-type regions 22 and 24) have been damaged in a subsequent process, but this embodiment In this case, the passivation layer 30 may be formed at the boundary between the first and second conductivity-type regions 22 and 24 to prevent damage to the first and second conductivity-type regions 22 and 24. As a result, the passivation characteristics may be improved to improve the efficiency of the solar cell 100.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범상에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects and the like according to the above-described embodiments are included in at least one embodiment of the present invention, and the present invention is not limited to only one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified in other embodiments by those skilled in the art to which the embodiments belong. Therefore, contents related to such combinations and modifications should be interpreted as being included in the scope of the present invention.

10: 반도체 기판
22: 제1 도전형 영역
24: 제2 도전형 영역
30: 보호막
42: 제1 전극
44: 제2 전극10: semiconductor substrate
22: first conductivity type region
24: second conductivity type region
30: Shield
42: first electrode
44: Second electrode

Claims (16)

제1 면과 제2 면을 가지는 반도체 기판을 준비하는 단계;
상기 반도체 기판의 상기 제1 면 쪽에 서로 다른 도전형 불순물을 가지는 제1 도전형 영역 및 제2 도전형 영역을 형성하는 단계;
상기 제1 도전형 영역 및 상기 제2 도전형 영역 상에 패턴을 가지는 보호막을 형성하는 단계;
상기 반도체 기판의 상기 제1 면 및 상기 보호막 상에 전체적으로 전극층을 형성하는 단계; 및
상기 보호막 상에 형성된 상기 전극층의 부분을 식각하여, 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극 및 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 포함하는 전극들을 형성하는 단계
를 포함하는 태양 전지의 제조 방법. Preparing a semiconductor substrate having a first side and a second side;
Forming a first conductivity type region and a second conductivity type region having different conductivity type impurities on the first surface side of the semiconductor substrate;
Forming a protective film having a pattern on the first conductivity type region and the second conductivity type region;
Forming an electrode layer on the first surface and the passivation layer of the semiconductor substrate as a whole; And
Etching a portion of the electrode layer formed on the passivation layer to form electrodes including a first electrode electrically connected to the first conductivity type region and a second electrode electrically connected to the second conductivity type region;
Wherein the method comprises the steps of: 제1항에 있어서,
상기 반도체 기판은 결정질 실리콘을 포함하고,
상기 제1 도전형 영역은 제1 도전형 불순물을 포함하는 비정질 실리콘층으로 구성되고,
상기 제2 도전형 영역은 제2 도전형 불순물을 포함하는 비정질 실리콘층으로 구성되는 태양 전지의 제조 방법.The method of claim 1,
Wherein the semiconductor substrate comprises crystalline silicon,
The first conductivity type region is composed of an amorphous silicon layer containing a first conductivity type impurity,
And the second conductivity type region is formed of an amorphous silicon layer containing a second conductivity type impurity. 제1항에 있어서,
상기 보호막이 서로 이웃한 상기 제1 도전형 영역과 상기 제2 도전형 영역에 걸쳐서 형성되는 태양 전지의 제조 방법. The method of claim 1,
And a passivation film formed over the first conductivity type region and the second conductivity type region adjacent to each other. 제1항에 있어서,
상기 전극들을 형성하는 단계에서는, 상기 보호막보다 작은 면적으로 상기 전극층의 부분을 식각하는 태양 전지의 제조 방법. The method of claim 1,
In the forming of the electrodes, a portion of the electrode layer is etched by a smaller area than the protective film. 제1항에 있어서,
상기 전극들을 형성하는 단계는,
상기 보호막 상에 형성된 상기 전극층의 부분 상에 식각 페이스트를 형성하는 단계;
상기 식각 페이스트를 열처리하여 상기 전극층을 식각하는 단계;
상기 식각 페이스트를 제거하는 단계
를 포함하는 태양 전지의 제조 방법. The method of claim 1,
Forming the electrodes,
Forming an etching paste on a portion of the electrode layer formed on the protective film;
Heat-treating the etching paste to etch the electrode layer;
Removing the etching paste
Wherein the method comprises the steps of: 제1항에 있어서,
상기 전극들을 형성하는 단계는,
상기 보호막 상에 형성된 상기 전극층의 부분을 개구하는 개구부를 구비하는 식각 레지스트를 형성하는 단계;
상기 개구부를 통하여 노출된 상기 전극층을 식각하는 단계; 및
상기 식각 레지스트를 제거하는 단계
를 포함하는 태양 전지의 제조 방법. The method of claim 1,
Forming the electrodes,
Forming an etch resist having an opening that opens a portion of the electrode layer formed on the passivation layer;
Etching the electrode layer exposed through the opening; And
Removing the etch resist
Wherein the method comprises the steps of: 제1항에 있어서,
상기 보호막이 절연 물질을 포함하는 태양 전지의 제조 방법. The method of claim 1,
The protective film includes a solar cell manufacturing method. 제7항에 있어서,
상기 보호막이 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 알루미늄 산화물, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 물질을 적어도 하나 포함하는 태양 전지의 제조 방법. The method of claim 7, wherein
The protective film includes at least one material selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, MgF 2 , ZnS, TiO 2 and CeO 2 . 제1항에 있어서,
상기 보호막이 스트라이프 형상을 가지는 태양 전지의 제조 방법. The method of claim 1,
The manufacturing method of the solar cell in which the said protective film has stripe shape. 제1 면과 제2 면을 가지며, 상기 제1 면 쪽에 서로 다른 도전형 불순물을 가지는 제1 도전형 영역 및 제2 도전형 영역이 형성되는 반도체 기판;
상기 제1 도전형 영역 및 상기 제2 도전형 영역 상에 위치하며 패턴을 가지는 보호막; 및
상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극 및 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 포함하는 전극들
을 포함하고,
상기 반도체 기판은 결정질 실리콘을 포함하고,
상기 제1 도전형 영역은 제1 도전형 불순물을 포함하는 비정질 실리콘층으로 구성되고,
상기 제2 도전형 영역은 제2 도전형 불순물을 포함하는 비정질 실리콘층으로 구성되며,
상기 제1 투명 전극과 상기 제2 투명 전극이 동일한 층에서 동일한 물질로 이루어지고,
상기 제1 투명 전극과 상기 제2 투명 전극이 투명 전도성 물질을 포함하는 태양 전지. A semiconductor substrate having a first surface and a second surface and having a first conductivity type region and a second conductivity type region having different conductivity type impurities on the first surface side;
A passivation layer on the first conductivity type region and the second conductivity type region and having a pattern; And
Electrodes comprising a first electrode electrically connected to the first conductivity type region and a second electrode electrically connected to the second conductivity type region
/ RTI >
Wherein the semiconductor substrate comprises crystalline silicon,
The first conductivity type region is composed of an amorphous silicon layer containing a first conductivity type impurity,
The second conductivity type region is composed of an amorphous silicon layer including a second conductivity type impurity,
The first transparent electrode and the second transparent electrode are made of the same material in the same layer,
The solar cell of claim 1, wherein the first transparent electrode and the second transparent electrode comprises a transparent conductive material. 제10항에 있어서,
상기 보호막이 상기 제1 및 제2 도전형 영역과 상기 전극들 사이에 위치하는 태양 전지. The method of claim 10,
And the passivation layer is positioned between the first and second conductivity-type regions and the electrodes. 제10항에 있어서,
상기 보호막이 서로 이웃한 상기 제1 도전형 영역과 상기 제2 도전형 영역에 걸쳐서 형성되는 태양 전지. The method of claim 10,
And the passivation layer is formed over the first conductivity type region and the second conductivity type region adjacent to each other. 제10항에 있어서,
평면으로 볼 때, 상기 보호막이 상기 전극들 사이를 메우는 태양 전지. The method of claim 10,
The solar cell, when viewed in plan view, fills the gap between the electrodes. 제10항에 있어서,
상기 제1 전극과 상기 제2 전극이 서로 이웃하고,
상기 보호막은, 상기 제1 도전형 영역과 상기 제1 전극의 사이에 위치하는 제1 부분, 상기 제2 도전형 영역과 상기 제2 전극의 사이에 위치하는 제2 부분, 그리고 상기 제1 부분과 상기 제2 부분을 연결하면서 평면으로 볼 때 상기 제1 전극과 상기 제2 전극 사이를 메우는 제3 부분을 포함하는 태양 전지. The method of claim 10,
The first electrode and the second electrode are adjacent to each other,
The passivation layer may include a first portion located between the first conductivity type region and the first electrode, a second portion located between the second conductivity type region and the second electrode, and the first portion. And a third portion filling the gap between the first electrode and the second electrode in plan view while connecting the second portion. 제10항에 있어서,
상기 보호막이 절연 물질을 포함하는 태양 전지. The method of claim 10,
The solar cell comprises an insulating material. 제15항에 있어서,
상기 보호막이 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 알루미늄 산화물, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 물질을 적어도 하나 포함하는 태양 전지. 16. The method of claim 15,
The solar cell comprises at least one material selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, MgF 2 , ZnS, TiO 2 and CeO 2 .
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