KR20130062775A - 태양 전지 및 이의 제조 방법 - Google Patents

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이성은
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Abstract

본 발명의 실시예에 따른 태양 전지의 제조 방법은, 제1 도전형의 반도체 기판을 준비하는 단계; 상기 반도체 기판의 전면에 비정질층을 형성하도록 상기 반도체 기판을 구성하는 원소보다 더 큰 원소 기호를 가지는 선비정질화(pre-amorphization) 원소를 이온 주입하는 단계; 및 상기 반도체 기판의 전면에 상기 선비정질화 원소보다 작은 원소 기호를 가지는 제2 도전형 불순물을 이온 주입하여 에미터층을 형성하는 단계를 포함한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는 이온 주입법을 사용하여 제조되는 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층을 형성하고, 이들을 설계에 따라 식각하여 패터닝하는 것에 의하여 제조될 수 있다. 이때, 다양한 공정 방법, 공정 순서 등을 사용할 수 있다.
일례로, 반도체 기판을 특정한 도전형의 불순물로 도핑할 때에 이온 주입법을 사용할 수 있다. 이온 주입법은 이온 빔 상태로 반도체 기판에 불순물을 주입하는 방법으로, 불순물이 반도체 기판 내부의 격자 구조를 깨면서 주입되므로 이를 회복하기 위한 열처리가 필요하다. 이때, 반도체 기판의 전면 및 후면을 서로 다른 불순물로 도핑하면, 서로 다른 불순물 특성에 맞는 열처리의 온도가 서로 달라지게 된다. 일반적으로는 가장 높은 열처리 온도로 열처리가 수행되는데, 상대적으로 낮은 열처리 온도로 열처리 되어야 할 불순물은 반도체 기판 내부로 지나치게 많이 확산되어 태양 전지의 특성을 저하시킬 수 있다. 또한, 고온 공정에 의한 비용 및 공정 상의 부담이 발생하게 된다.
본 발명의 실시예는 서로 다른 불순물의 특성에 적합하도록 서로 다른 불순물을 낮은 온도에서 함께 열처리할 수 있는 태양 전지의 제조 방법 및 이에 의해 제조된 태양 전지를 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 제1 도전형의 반도체 기판을 준비하는 단계; 상기 반도체 기판의 전면에 비정질층을 형성하도록 상기 반도체 기판을 구성하는 원소보다 더 큰 원소 기호를 가지는 선비정질화(pre-amorphization) 원소를 이온 주입하는 단계; 및 상기 반도체 기판의 전면에 상기 선비정질화 원소보다 작은 원소 기호를 가지는 제2 도전형 불순물을 이온 주입하여 에미터층을 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 태양 전지는, 제1 도전형 불순물을 가지는 반도체 기판; 상기 반도체 기판의 전면에 형성되며, 제2 도전형 불순물과 상기 반도체 기판을 구성하는 원소보다 더 큰 원소 기호를 가지는 선비정질화(pre-amorphization) 원소를 가지는 에미터층; 상기 반도체 기판의 후면에 형성되며 상기 제1 도전형 불순물을 가지는 후면 전계층; 상기 에미터층에 전기적으로 연결되는 제1 전극; 및 상기 후면 전계층에 전기적으로 연결되는 제2 전극을 포함한다.
본 실시예에서는 선비정질화 원소에 의하여 제1 도전형 불순물에 적합한 열처리 온도를 제2 도전형 불순물에 적합한 열처리 온도와 비슷하게 함으로써, 제1 및 제2 도전형 불순물을 함께 열처리할 수 있게 됐다. 이에 의하여 제1 및 제2 도전형 불순물의 동시 활성화(co-activation)가 가능하여 공정을 단순화할 수 있으며, 도핑 프로파일을 충분히 제어하여 태양 전지의 특성을 향상할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 흐름도이다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 보론, 비소, 인의 에너지에 따른 전자 저지 및 핵 저지에 의한 에너지 손실을 나타낸 그래프이다.
도 5는 다양한 제1 및 제2 도전형 불순물의 실리콘 내의 고체 용해도를 나타내는 그래프이다.
도 6은 보론 및 인의 주입량에 따른 활성화 열처리를 온도를 나타내는 그래프이다.
도 7은 실리콘을 포함하는 반도체 기판에서 <110> 방향으로 형성된 채널을 보여주는 도면이다.
도 8은 본 발명의 변형예에 따른 태양 전지를 도시한 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10), 반도체 기판(10)의 제1 면(이하 "전면") 쪽에 위치하는 에미터층(20), 반도체 기판(10)의 제2 면(이하 "후면") 쪽에 위치하는 후면 전계층(30), 반도체 기판(10)의 전면에 형성되는 반사 방지막(22) 및 전면 전극(24), 반도체 기판(10)의 후면에 위치하는 패시베이션 막(32) 및 후면 전극(34)을 포함할 수 있다. 이를 좀더 상세하게 설명하면 다음과 같다.
반도체 기판(10)은 다양한 반도체 물질을 포함할 수 있는데, 일례로 제1 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘 또는 다결정 실리콘이 사용될 수 있으며, 제1 도전형은 일례로 n형일 수 있다. 즉, 반도체 기판(10)은 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 포함하는 단결정 또는 다결정 실리콘으로 이루어질 수 있다.
이와 같이 n형의 불순물을 가지는 반도체 기판(10)을 사용하면, 반도체 기판(10)의 전면에 p형의 불순물을 가지는 에미터층(20)이 형성되어 pn 접합(junction)을 이루게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(10)의 후면 쪽으로 이동하여 후면 전극(34)에 의하여 수집되고, 정공이 반도체 기판(10)의 전면 쪽으로 이동하여 전면 전극(24)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다.
이때, 전자보다 이동 속도가 느린 정공이 반도체 기판(10)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다.
이러한 반도체 기판(10)의 전면 및 후면은, 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(10)과 에미터층(20)의 계면에 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
반도체 기판(10)의 후면 쪽에는 반도체 기판(10)보다 높은 도핑 농도로 제1 도전형 불순물을 포함하는 후면 전계층(30)이 형성된다. 후면 전계층(30)은 전자와 정공의 후면 재결합을 최소화하여 태양전지의 효율 향상에 기여할 수 있다. 이러한 후면 전계층(30)은 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등을 포함할 수 있는데, 일례로 인(P)을 포함할 수 있다. 인은 비소 등에 비하여 원소 기호가 작아 이온 주입 시 에너지 손실을 줄일 수 있기 때문인데, 이에 대해서는 나중에 좀더 상세하게 설명한다.
일례로, 후면 전계층(30)은 저항 값이 50~100 ohm/square이고, 정션 깊이가 500nm ~ 1㎛일때, 표면에서의 제1 도전형의 불순물 농도가 10X1020~10X1022/cm3 일 수 있다.
이와 함께 반도체 기판(10)의 후면(14)에는 패시베이션 막(32)과 후면 전극(34)이 형성될 수 있다.
패시베이션 막(32)은 후면 전극(34)이 형성된 부분을 제외하고 실질적으로 반도체 기판(10)의 전면 전체에 형성될 수 있다. 이러한 패시베이션 막(32)은 반도체 기판(10)의 후면에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다.
이러한 패시베이션 막(32)은 광이 투과될 수 있도록 투명한 절연 물질로 이루어질 수 있다. 따라서, 이러한 패시베이션 막(32)을 통하여 반도체 기판(10)의 후면을 통해서도 광이 입사될 수 있도록 하여 태양 전지(100)의 효율을 향상할 수 있다. 일례로, 패시베이션 막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션 막(32)이 다양한 물질을 포함할 수 있음은 물론이다.
후면 전극(34)은 전기 전도성이 우수한 다양한 금속 등을 포함할 수 있다. 일례로, 후면 전극(34)으로는 전기 전도성이 우수하며 높은 반사율을 가지는 은(Ag)을 포함할 수 있다. 후면 전극(34)으로 반사율이 높은 은을 사용하면, 반도체 기판(10)의 후면(14)으로 빠져나가는 광을 반사하여 다시 반도체 기판(10) 내부로 향하게 하여, 광의 사용량을 증가시킬 수 있다.
이러한 후면 전극(34)은 광이 입사되는 면이 아닌 면에 형성되는바, 전면 전극(24)보다 더 큰 폭을 가지면서 형성될 수 있다. 이러한 후면 전극(34)은 다양한 평면 형상을 가질 수 있다.
반도체 기판(10)의 전면(12) 쪽에는 제2 도전형 불순물을 가지는 에미터층(20)이 형성될 수 있다. 본 실시예에서 에미터층(20)은 제2 도전형 불순물로 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga) 등의 p형 불순물을 가질 수 있는데, 원소 기호가 작고 가벼우며 이온 주입이 용이한 보론, 갈륨 등이 바람직하다. 이때, 본 실시예에서는 에미터층(20)이 제2 도전형 불순물과 함께, 반도체 기판(10)을 구성하는 원소보다 더 큰 원소 기호를 가지는 선비정질화(pre-amorphization) 원소를 포함할 수 있다.
이러한 반도체 기판(10)의 비정질화를 위해서는, 선비정질화 원소가 반도체 기판(10)을 구성하는 원소보다 큰 원소 기호를 가져야 하며, 반도체 기판(10)의 전기적 특성 등에 다른 영향을 미치지 않도록 반도체 기판(10)과 유사한 특성을 가지거나 반도체 기판(10)과 반응하지 않는 불활성 원소일 수 있다.
반도체 기판(10)과 유사한 특성을 가지는 원소로는, 반도체 기판(10)을 구성하는 실리콘과 동일한 14족 원소(예를 들어, 게르마늄(Ge) 등)을 들 수 있다. 불활성 원소로는 아르곤(Ar) 등과 같은 18족 원소를 들 수 있다.
에미터층(20)이 반도체 기판(10)의 전면에 인접하여 형성되며 선비정질화 원소 및 제2 도전형의 불순물을 함께 포함하는 제1 층(201)과, 이 제1 층(201)보다 반도체 기판(10)의 내부에 위치하며 선비정질화 원소 없이 제2 도전형의 불순물만을 포함하는 제2 층(202)를 포함한다.
이는 선비정질화 원소를 먼저 반도체 기판(10)에 주입하여 반도체 기판(10)의 전면부를 비정질화한 다음에, 제2 도전형의 불순물을 비정질화된 부분에 주입한 후에, 활성화 열처리에 의하여 제2 도전형의 불순물을 반도체 기판(10)의 내부로 좀더 확산시켰기 때문이다. 구체적인 제조 방법 및 비정질화 원소의 역할 등은 제조 방법에서 좀더 상세하게 설명한다.
이때, 에미터층(20)의 전체 두께(즉, 정션 깊이(junction depth))에 대한 제1 층(201)의 두께의 비율은 0.05~0.15일 수 있다. 상기 두께 비율이 0.05 미만이면 비정질화에 따른 효과를 나타내기에 힘들 수 있다. 상기 두께 비율이 0.15를 초과하면 활성화 열처리 후에 정션 깊이가 커져서 프로파일을 제어하는 데 어려움이 있을 수 있다.
일례로, 에미터층(20)은 저항 값이 50~100 ohm/square이고, 정션 깊이가 500nm ~ 1㎛일때, 표면에서의 제2 도전형의 불순물 농도가 10X1020~10X1022/cm3 일 수 있다.
반도체 기판(10)의 전면에서 에미터층(20) 상에 반사 방지막(22) 및 전면 전극(24)이 형성된다.
반사 방지막(22)은 전면 전극(24)이 형성된 부분을 제외하고 실질적으로 반도체 기판(10)의 전면 전체에 형성될 수 있다. 반사 방지막(22)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시키고, 에미터층(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다.
반도체 기판(10)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 반도체 기판(10)과 에미터층(20)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가할 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 그리고 에미터층(20)에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 이와 같이 반사 방지막(22)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양전지(100)의 변환 효율을 향상할 수 있다.
이러한 방사 방지막(22)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반사 방지막(22)이 다양한 물질을 포함할 수 있음은 물론이다.
전면 전극(24)은 전기 전도성이 우수한 다양한 금속 등을 포함할 수 있다. 일례로, 전면 전극(24)으로는 전기 전도성이 우수한 은(Ag)을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 투명 전도성 물질을 포함하는 단일층으로 이루어지거나, 투명 전도성 물질층 위에 금속 물질층(일명 "버스바" 또는 "핑거전극")이 적층된 형태를 가질 수도 있다.
본 실시예에서 에미터층(20)은 선비정질화 원소와 제2 도전형의 불순물이 차례로 이온 주입되어 형성되고, 후면 전계층(30)은 제1 도전형의 불순물을 이온 주입하여 형성될 수 있다. 이에 의하여 에미터층(20) 및 후면 전계층(30)이 형성될 부분을 비정질화할 수 있으며, 이에 따라 고체 상태 에피택시(solid phase epitaxy)에 의하여 낮은 활성화 열처리 온도에서도 좀더 많은 양의 불순물이 활성화될 수 있다. 일례로, 고체 상태 에피택시에 의한 활성화 양에 대한 일반적인 활성화 열처리에 의한 활성화 양의 비율은 0.5~0.8 정도에 불과하여, 고체 상태 에피택시에 의한 활성화 양이 매우 많은 것을 알 수 있다. 이에 대해서는 이하에서 본 발명의 실시예에 따른 태양 전지의 제조 방법을 설명하면서 구체적으로 설명하고자 한다. 이하의 설명에서는 이미 설명한 부분에 대해서는 상세한 설명을 생략하고 설명되지 않은 부분에 대해서만 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 흐름도이고, 도 3a 내지 도 3g는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 2를 참조하면, 본 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판을 준비하는 단계(ST10), 선비정질화 원소를 이온 주입하는 단계(ST20), 제2 도전형 불순물을 이온 주입하여 에미터층을 형성하는 단계(ST30), 후면 전계층을 형성하는 단계(ST40), 활성화 열처리하는 단계(ST50), 반사 방지막 및 패시베이션 막을 형성하는 단계(ST60) 및 전극을 형성하는 단계(ST70)을 포함한다.
먼저, 도 3a에 도시한 바와 같이, 반도체 기판을 준비하는 단계(ST10)에서는 제1 도전형 불순물을 구비하는 반도체 기판(10)을 준비한다. 반도체 기판(10)의 전면 및 후면은 텍스쳐링에 의하여 요철을 가질 수 있다. 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
이어서, 도 3b에 도시한 바와 같이, 선비정질화 원소를 이온 주입하는 단계(ST20)에서는, 반도체 기판(10)을 구성하는 원소(일례로, 실리콘)보다 큰 원소 기호를 가지는 14족 원소(일례로, 아르곤) 또는 18족 원소(일례로, 게르마늄)를 반도체 기판(10)의 전면에 이온 주입한다. 이에 의하여 반도체 기판(10)의 전면부에 비정질화 부분(또는 비정질층)(211)이 형성된다.
이때, 선비정질화 원소의 주입량(dose)은 1X1014/cm2~3X1015/cm2일 수 있다. 이는 반도체 기판(10)의 전면부를 효과적으로 비정질화할 수 있는 농도로 결정된 것이다. 선비정질화 원소의 주입량은 추후에 형성될 후면 전계층(30)에서의 제1 도전형 불순물의 주입량보다 작은데, 이는 선비정질화 원소가 제1 도전형 불순물보다 더 크고 무거우므로 좀더 작은 양만으로 선비정질화가 가능하기 때문이다.
이어서, 도 3c에 도시한 바와 같이, 제2 도전형 불순물을 이온 주입하여 에미터층을 형성하는 단계(ST30)에서는, 제2 도전형 불순물인 보론, 갈륨 등을 반도체 기판(10)의 전면에 이온 주입한다. 그러면, 비정질화 부분(211a)에만 제2 도전형 불순물이 주입되게 된다.
이와 같이, 선비정질화 원소의 주입 깊이를 조절하는 것에 의하여 제2 도전형 불순물이 주입되는 깊이도 쉽게 조절이 가능하며, 이에 의하여 얕은 에미터(shallow emitter)를 형성하기에 좀더 적합하다. 반면, 종래와 같이 선비정질화 원소의 주입 없이 제2 도전형 불순물을 도핑하면 채널링(channeling) 현상에 의하여 제2 도전형 불순물의 주입 깊이를 조절하는 데 어려움이 있었다. 이에 대해서는 후술한다.
이때, 제2 도전형의 불순물의 주입량은 2X1015/cm2 ~ 4X1015/cm2일 수 있다. 4X1015/cm2를 초과하면 이미 선비정질화 원소에 의하여 이미 격자 손상이 일어난 반도체 기판(10)에 격자 손상을 더욱 일으킬 수 있다. 또한, 상술한 범위는 에미터층(20)의 저항 등을 고려하여 결정된 것이다.
이어서, 도 3d에 도시된 바와 같이, 후면 전계층을 형성하는 단계(ST40)에서는, 제1 도전형 불순물인 인 등을 반도체 기판(10)의 후면에 이온 주입한다. 인 등의 제1 도전형 불순물은 반도체 기판(10)을 구성하는 실리콘보다 크고 무거우므로 제1 도전형 불순물이 주입된 부분(311)이 비정질화된다.
이때, 제1 도전형 불순물(일례로, 인)의 주입량은 선비정질화 원소 및 제2 도전형 불순물의 주입량보다 큰 범위 내에서 결정될 수 있으며, 일례로 3X1015/cm2 ~ 8X1015/cm2일 수 있다. 이는 활성화 열처리 시 온도를 낮추면서도 활성화되는 불순물 양을 증가시킬 수 있는 도핑 농도로 결정된 것이다.
이어서, 도 3e에 도시된 바와 같이, 활성화 열처리하는 단계(ST50)에서는, 반도체 기판(10)에 이온 주입된 제2 도전형 불순물과 제1 도전형 불순물을 함께 활성화한다. 즉, 반도체 기판(10)의 전면은 선비정질화 원소에 의하여 비정질화되어 있고 후면은 제1 도전형 불순물에 의하여 비정질화 되어있으므로, 열처리를 하게 되면 반도체 기판(10)의 전면 및 후면에서 고체 상태 에피택시 성장이 일어나게 된다. 이에 따라 기존보다 낮은 온도(일례로, 400~700?의 온도)에서 제1 도전형 불순물 및 제2 도전형 불순물을 활성화할 수 있다.
이때, 활성화 열처리 온도가 700?를 초과하면 고온 공정에 의한 문제가 발생할 수 있고, 활성화 열처리 온도가 400? 미만이면 활성화 및 고체 상태 에피택시가 충분하게 일어나지 않을 수 있다.
이에 의하면 상대적으로 낮은 온도로 활성화 열처리를 수행하므로 고온 공정에 의하여 반도체 기판(10)이 열화되는 등의 문제를 최소화할 수 있다. 또한, 고체 상태 에피택시 성장을 이용하여 제1 도전형 불순물과 제2 도전형 불순물의 활성화 열처리 온도가 비슷한 수준을 가지도록 할 수 있다.
종래에는 제2 도전형 불순물의 활성화 열처리 온도가 제1 도전형 불순물에 적합한 활성화 온도보다 높은 수준(일례로, 900? 이상)에서 이루어져서, 제1 도전형 불순물이 반도체 기판(10) 내부로 지나치게 많이 확산되었다. 이에 의하여 도핑 프로파일을 조절하기 어려웠다.
반면, 본 실시예에서는 선비정질화 원소에 의하여 제1 도전형 불순물에 적합한 열처리 온도를 제2 도전형 불순물에 적합한 열처리 온도와 비슷하게 함으로써, 제1 및 제2 도전형 불순물을 함께 열처리할 수 있게 됐다. 이에 의하여 제1 및 제2 도전형 불순물의 동시 활성화(co-activation)가 가능하여 공정을 단순화할 수 있으며, 도핑 프로파일을 충분히 제어하여 태양 전지의 특성을 향상할 수 있다.
이때, 에미터층(20) 쪽에서는 활성화 열처리에 의하여 제2 도전형 불순물이 반도체 기판(10)의 내부로 좀더 확산되고, 반도체 기판(10)을 구성하는 원소보다 큰 비정질화 원소는 비정질화 부분(도 3d의 211a)에 잔류하게 된다. 이에 따라 제2 도전형 불순물이 비정질화 원소보다 반도체 기판(10)의 내부로 더 깊게 위치하게 된다. 이에 따라 에미터층(20)은 선비정질화 원소와 제2 도전형 불순물을 모두 구비하는 제1 층(201), 제2 도전형 불순물만이 포함되는 제2 층(202)을 구비하게 된다.
에미터층(20)으로 보론, 갈륨 등을 이온 주입하는 이유, 후면 전계층(30)으로 인을 이온 주입하는 이유, 선비정질화에 의한 효과 등을 도 4 내지 도 7을 참조하여 좀더 상세하게 설명하면 다음과 같다.
도 4는 보론, 비소, 인의 에너지에 따른 전자 저지 및 핵 저지에 의한 에너지 손실을 나타낸 그래프이다. 도 5는 다양한 제1 및 제2 도전형 불순물의 실리콘 내의 고체 용해도를 나타내는 그래프이다. 도 6은 보론 및 인의 주입량에 따른 활성화 열처리를 온도를 나타내는 그래프이다. 도 7은 실리콘을 포함하는 반도체 기판에서 <110> 방향으로 형성된 채널을 보여주는 도면이다.
이온 주입 시 이온은 반도체 기판(10) 내에서 핵 저지(nuclei stopping)과 전자 저지(electronic stopping)에 의해 정지된다.
핵 저지는 주입된 이온과 반도체 기판(10)의 핵과의 물리적 충돌에 의하여 일어나는 것으로, 반도체 기판(10)의 원소가 격자 내에서 이동이 발생하여 주입 손상(implant damage)이 발생한다. 이러한 핵 저지는 낮은 에너지 영역에서는 초기 에너지가 클수록 선형적으로 커지지만, 높은 에너지 영역에서는 초기 에너지가 클수록 작아지는 경향을 가진다. 이는 두 원자의 충돌 과정에서 에너지 전달에 필요한 시간이 줄어들기 때문에 에너지가 100% 전달되지 않았기 때문이다. 즉, 이온 가속 에너지가 어느 이상 커지면 핵 저지에 의한 에너지 손실이 줄어들고 이온 주입 깊이(projection range, Rp)는 커지게 된다. 그리고 주입되는 이온의 질량이 커질수록 핵 저지에 의한 에너지 손실도 커진다.
전자 저지는 주입된 이온과 반도체 기판(10)의 전자와의 인력에 의한 충돌에 의하여 반도체 기판(10)을 구성하는 원자의 이온화(ionization)에 의하여 발생한다. 전자 저지능(electronic stopping power)는 주입되는 이온의 질량과 관계 없이 속도에만 비례하므로, 이온 가속 에너지가 클수록 커지게 된다.
보론은 교차 에너지가 약 10 keV이어서, 약 10keV 이상에서는 핵 저지가 거의 일어나지 않고 전자 저지만이 일어나는 것을 알 수 있다. 즉, 실제 사용하는 약 30~300 keV의 에너지 구간에서는 반도체 기판(10)에 손상을 주지 않고 전자 저지에 의하여 에너지가 손실되는 것을 알 수 있다. 따라서 보론은 5~20keV 이상의 에너지를 사용하여 반도체 기판(10)에 손상을 주지 않고 이온을 주입하는 것이 바람직하다.
상술한 바와 같이 에미터층(20)을 형성하기 위하여 보론 등과 같이 작고 가벼운 원소를 사용하여 핵 저지에 의한 주입 손상이 일어나지 않으면, 활성화 열처리를 하여도 확산에 의해서만 활성화가 되므로 효과적인 활성화가 되지 않을 수 있다. 더욱이, 도 5를 참조하면, 보론, 갈륨 등의 제2 도전형 불순물은 반도체 기판(10)을 구성하는 실리콘 내에서의 용해도가 매우 낮으므로 매우 높은 온도(일례로, 900? 이상)에서 활성화 열처리를 하여야만 한다.
더욱이, 도 6을 참조하면, 제2 도전형 불순물인 보론의 주입량이 높아질수록 활성화 열처리의 온도가 상승하는 것을 알 수 있다. 이는 보론의 용해도가 낮기 때문에, 보론의 활성화 열처리 온도는 보론의 주입량이 증가함에 따라 커지기 때문이다. 따라서, 보론은 최대한 적은 양을 넣어 격자 손상을 일으키지 않으면서 확산에 의하여 활성화를 시킬 수 있다.
또한, 보론 등과 같이 작고 가벼운 이온 등은 이온 주입 방향과 원자 배열 방향에 따라 일반적인 주입 깊이보다 더 깊게 주입되는 채널링 현상이 발생하여 도핑 프로파일을 조절하기 더 어려울 수 있다. 즉, 도 7에 도시한 바와 같이, 실리콘을 포함하는 반도체 기판(10)에서는 <110> 방향을 따라 채널이 발생하므로 이 채널 방향으로 주입된 보론 등의 이온은 일반적인 주입 깊이보다 더 깊게 주입될 수 있다. 특히, 보론 등과 같이 작고 가벼운 이온 등은 핵 저지가 거의 일어나지 않고 주로 전자 저지가 일어나므로 낮은 에너지에서 채널링 현상이 잘 일어나게 된다.
이에 따라 본 실시예에서는 에미터층(20)을 형성할 때 보론 등의 이온을 주입하기 전에 반도체 기판(10)을 선비정질화하고, 이에 의해 비정질화된 부분까지만 보론 등의 제2 도전형 불순물을 주입한 다음, 활성화 열처리한다. 그러면, 활성화 열처리 시 반도체 기판(10)을 구성하는 실리콘을 시드(seed)로 하여 고체 상태 에피택시 성장이 일어나서 상대적으로 저온에서 활성화가 일어날 수 있다.
한편, 후면 전계층(30)과 관련하여 비소는 원소 기호가 75이며 매우 무거운 원소이다. 그래서, 도 4에 도시한 바와 같이, 비소는 주로 핵 저지에 의한 에너지 손실이 많이 발생하고, 교차 에너지가 약 700 keV에 달해 실제 사용하는 약 30~300 keV의 에너지 구간에서는 핵 저지에 의하여 큰 에너지 손실이 발생하는 것을 알 수 있다. 인은 원소 기호가 34로 중간 정도의 질량을 가지는 원소이다. 이러한 인은 교차 에너지가 약 130 eV로서, 약 130 eV 이하에서는 핵 저지에 의하여 에너지 손실이 발생하고 약 130 eV 이상에서는 전자 저지에 의하여 에너지 손실이 발생함을 알 수 있다. 따라서 에너지 손실 양이 큰 비소보다는 인을 후면 전계층(30)을 형성하기 위한 제1 도전형 불순물로 사용하는 것이 바람직함을 알 수 있다.
그리고 도 6을 참조하면, 인은 1X1015/cm2 이상의 주입량에서 급격히 활성화 열처리 온도가 저하되는 것을 알 수 있다. 이는 이러한 농도에서는 인에 의하여 반도체 기판(10)의 후면이 비정질화되고, 활성화 열처리 시 반도체 기판(10)의 실리콘을 시드로 하여 고체 상태 에피택시 성장이 일어나기 때문이다.
즉, 인과 같은 제1 도전형 불순물은 약 130 eV 이하의 에너지(일례로, 10~50eV)를 이용하여 (일례로, 3X1015/cm2 ~ 3X1015/cm2)의 주입량으로 반도체 기판(10)의 후면에 주입하여 격자 손상을 최대한 발생하도록 하는 것이 바람직하다. 이러한 격자 손상에 의하여 활성화 열처리 시 고체 상태 에피택시 성장을 유도할 수 있기 때문이다.
이어서, 도 3f에 도시한 바와 같이, 반사 방지막 및 패시베이션 막을 형성하는 단계(ST60)에서 반사 방지막(22) 및 패시베이션 막(32)을 각기 반도체 기판(10)의 전면 및 후면에 형성한다. 이러한 반사 방지막(22) 및 패시베이션 막(32)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
이어서, 전극을 형성하는 단계(ST70)에서는, 전면 전극층(240) 및 후면 전극층(340)을 각기 반도체 기판(10)의 전면 및 후면에 형성하고, 이를 소성하여 전면 전극(도 1의 참조부호 24, 이하 동일) 및 후면 전극(도 1의 참조부호 34, 이하 동일)을 형성한다.
전면 및 후면 전극층(240, 340)은 우수한 전기적 특성을 가지는 금속(일례로, 은)과 함께, 유리 프릿, 바인더, 용매 등을 포함하는 페이스트를 도포하여 형성될 수 있다. 이러한 전면 및 후면 전극층(240, 340)은 인쇄법 등에 의하여 반도체 기판(10)에 형성될 수 있다. 이러한 전면 및 후면 전극층(240, 340)을 소성하면, 파이어 스루(fire through)에 의하여 전면 전극(24)이 반사 방지막(22)을 뚫고 에미터층(20)과 접촉하여 형성되고 후면 전극(34)이 패시베이션 막(32)을 뚫고 후면 전계층(30)과 접촉하여 형성된다. 이에 의하여 태양 전지(도 1의 참조부호, 100)가 제조될 수 있다.
상술한 실시예에서는 에미터층(20) 및 후면 전계층(30)이 균일한 도핑 농도로 도핑되어 균일한 저항을 가지는 경우를 일례로 하여 설명하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 도 8에 도시된 바와 같이, 에미터층(20)이 선택적 에미터(selective emitter) 구조를 가지고, 후면 전계층(30)이 선택적 후면 전계(selective back surface field) 구조를 가질 수도 있다.
좀더 상세하게는, 에미터층(20)이, 전면 전극들(24) 사이의 반사 방지막(22)에 인접하여 형성되는 제1 부분(20a)과, 전면 전극(24)과 접촉 형성되며 제1 부분(20a)보다 높은 도핑 농도로 도핑되어 제1 부분(20a)보다 낮은 저항을 가지는 제2 부분(20b)을 포함할 수 있다.
그러면, 광이 입사되는 제1 부분(20a)에서는 얕은 에미터(shallow emitter)를 구현함으로써 태양 전지(100a)의 효율을 향상할 수 있다. 이와 함께 전면 전극(24)과 접촉하는 제2 부분(20b)에서는 전면 전극(24)과의 접촉 저항을 저감시킬 수 있다. 즉, 에미터층(20)이 선택적 에미터 구조를 가지면 태양 전지(100a)의 효율을 최대화할 수 있다.
이러한 에미터층(20)을 형성하기 위해서는, 제2 도전형 불순물을 이온 주입하여 에미터층을 형성하는 단계(도 2의 참조부호 ST20)(도 3c 참조)에서 빗 형상의 마스크(comb mask) 등을 이용하여 제2 도전형 불순물을 이온 주입할 수 있다. 이에 의하여 제2 부분(20b)에 해당하는 부분에 좀더 도핑 농도로 제2 도전형 불순물을 이온 주입한 다음, 활성화 열처리하는 단계(ST50)에서 활성화 열처리 하면 낮은 저항을 가지는 제2 부분(20b)이 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법으로 선택적 에미터 구조를 가지는 에미터층(20)을 형성할 수 있음은 물론이다.
그리고 후면 전계층(30)은, 후면 전극들(24) 사이에 대응하여 형성되는 제1 부분(30a)과, 후면 전극(34)과 접촉 형성되며 제1 부분(30a)보다 높은 도핑 농도로 도핑되어 제1 부분(30a)보다 낮은 저항을 가지는 제2 부분(30b)을 포함할 수 있다.
그러면, 후면 전계층(30)의 제1 부분(30a)에서 전자와 정공의 재결합을 효과적으로 방지하면서, 제2 부분(30b)이 상대적으로 작은 저항을 가져 후면 전극(34)과의 접촉 저항을 줄일 수 있다. 따라서, 전자와 정공의 재결합에 따른 손실이 감소하고, 동시에 광전효과에 의해 생성된 전자 또는 정공을 후면 전극(34)으로 전달하는 능력은 더욱 향상되므로, 태양전지(100a)의 효율을 더욱 향상할 수 있다.
이러한 후면 전계층(30)을 형성하기 위해서는, 제1 도전형 불순물을 이온 주입하여 후면 전계층을 형성하는 단계(도 2의 참조부호 ST40)(도 3d 참조)에서 빗 형상의 마스크 등을 이용하여 제1 도전형 불순물을 이온 주입할 수 있다. 이에 의하여 제2 부분(30b)에 해당하는 부분에 좀더 도핑 농도로 제1 도전형 불순물을 이온 주입한 다음, 활성화 열처리하는 단계(ST50)에서 활성화 열처리 하면 낮은 저항을 가지는 제2 부분(30b)이 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법으로 선택적 에미터 구조를 가지는 후면 전계층(30)을 형성할 수 있음은 물론이다.
본 변형예에서는 에미터층(20)이 선택적 에미터 구조를 가지고 후면 전계층(30)이 선택적 후면 전계 구조를 가지는 것을 예시하였다. 그러나 에미터층(20) 및 후면 전계층(30) 중 어느 하나만 선택적 구조를 가지는 것도 가능하며, 이 또한 본 발명의 범위에 속한다.
즉, 상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 에미터층
201: 제1 층
202: 제2 층
30: 후면 전계층

Claims (20)

  1. 제1 도전형의 반도체 기판을 준비하는 단계;
    상기 반도체 기판의 전면에 비정질층을 형성하도록 상기 반도체 기판을 구성하는 원소보다 더 큰 원소 기호를 가지는 선비정질화(pre-amorphization) 원소를 이온 주입하는 단계; 및
    상기 반도체 기판의 전면에 상기 선비정질화 원소보다 작은 원소 기호를 가지는 제2 도전형 불순물을 이온 주입하여 에미터층을 형성하는 단계
    를 포함하는 태양 전지의 제조 방법.
  2. 제1항에 있어서,
    상기 선비정질화 원소는, 14족 원소 및 18족 원소 중 적어도 하나를 포함하는 태양 전지의 제조 방법.
  3. 제2항에 있어서,
    상기 선비정질화 원소는 아르곤(Ar) 및 게르마늄(Ge) 중 적어도 하나를 포함하는 태양 전지의 제조 방법.
  4. 제1항에 있어서,
    상기 반도체 기판은 n형이고,
    상기 제2 도전형 불순물이 보론(B) 및 갈륨(Ga) 중 적어도 하나를 포함하는 태양 전지의 제조 방법.
  5. 제1항에 있어서,
    상기 선비정질화 원소를 이온 주입하는 단계에서, 상기 선비정질화 원소의 주입량(dose)이 1X1014/cm2~3X1015/cm2이고,
    상기 에미터층을 형성하는 단계에서 상기 제2 도전형의 불순물의 주입량이 2X1015/cm2 ~ 2X1015/cm2인 태양 전지의 제조 방법.
  6. 제1항에 있어서,
    상기 에미터층을 형성하는 단계 이후에,
    상기 제2 도전형 불순물을 활성화하는 활성화 열처리 단계를 더 포함하고,
    상기 활성화 열처리 단계에 의하여 상기 제2 도전형 불순물이 확산하여 상기 선비정질화 원소보다 상기 제2 도전형 불순물이 상기 반도체 기판의 내부로 더 깊게 위치하는 태양 전지의 제조 방법.
  7. 제6항에 있어서,
    상기 선비정질화 원소과 상기 제2 도전형 불순물이 혼합된 층을 제1 층, 상기 제2 도전형 불순물만이 포함되는 층을 제2 층이라 할 때,
    상기 에미터층에 대한 상기 제1 층의 두께 비율이 0.05~0.15인 태양 전지의 제조 방법.
  8. 제6항에 있어서,
    상기 활성화 열처리 단계는 400~700?의 온도에서 수행되는 태양 전지의 제조 방법.
  9. 제6항에 있어서,
    상기 반도체 기판을 준비하는 단계와 상기 에미터층을 형성하는 단계 사이 또는 상기 에미터층을 형성하는 단계와 상기 활성화 열처리 단계 사이에, 상기 반도체 기판의 후면에 상기 제1 도전형의 불순물을 도핑하여 후면 전계층을 형성하는 단계를 더 포함하고,
    상기 활성화 열처리 단계에서 상기 에미터층과 상기 후면 전계층을 함께 활성화하는 태양 전지의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 도전형의 불순물이 인(P)를 포함하는 태양 전지의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 도전형의 불순물은 이온 주입에 의하여 상기 반도체 기판의 후면에 도핑되는 태양 전지의 제조 방법.
  12. 제10항에 있어서,
    상기 후면 전계층에서 상기 제1 도전형 불순물의 주입량이 3X1015/cm2 ~ 8X1015/cm2이고,
    상기 제1 도전형 불순물의 도핑에 의하여 상기 반도체 기판의 후면이 비정질화되는 태양 전지의 제조 방법.
  13. 제1 도전형 불순물을 가지는 반도체 기판;
    상기 반도체 기판의 전면에 형성되며, 제2 도전형 불순물과 상기 반도체 기판을 구성하는 원소보다 더 큰 원소 기호를 가지는 선비정질화(pre-amorphization) 원소를 가지는 에미터층;
    상기 반도체 기판의 후면에 형성되며 상기 제1 도전형 불순물을 가지는 후면 전계층;
    상기 에미터층에 전기적으로 연결되는 제1 전극; 및
    상기 후면 전계층에 전기적으로 연결되는 제2 전극
    을 포함하는 태양 전지.
  14. 제13항에 있어서,
    상기 에미터층은,
    상기 반도체 기판의 전면에 인접하여 형성되며, 상기 선비정질화 원소 및 제2 도전형의 불순물을 포함하는 제1 층; 및
    상기 제1 층보다 상기 반도체 기판의 내부에 위치하며, 상기 제2 도전형의 불순물을 포함하는 제2 층
    을 포함하는 태양 전지.
  15. 제13항에 있어서,
    상기 선비정질화 원소는, 14족 원소 및 18족 원소 중 적어도 하나를 포함하는 태양 전지.
  16. 제15항에 있어서,
    상기 선비정질화 원소는 아르곤(Ar) 및 게르마늄(Ge) 중 적어도 하나를 포함하는 태양 전지.
  17. 제13항에 있어서,
    상기 반도체 기판은 n형이고,
    상기 제2 도전형 불순물이 보론(B) 및 갈륨(Ga) 중 적어도 하나를 포함하는 태양 전지.
  18. 제13항에 있어서,
    상기 제1 층보다 상기 제2 층의 두께가 더 두꺼운 태양 전지.
  19. 제18항에 있어서,
    상기 에미터층에 대한 상기 제1 층의 두께 비율이 0.05~0.15인 태양 전지.
  20. 제13항에 있어서,
    상기 제1 도전형의 불순물이 인(P)를 포함하는 태양 전지.
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