KR20130045217A - 반도체 장치 - Google Patents

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KR20130045217A
KR20130045217A KR1020120118898A KR20120118898A KR20130045217A KR 20130045217 A KR20130045217 A KR 20130045217A KR 1020120118898 A KR1020120118898 A KR 1020120118898A KR 20120118898 A KR20120118898 A KR 20120118898A KR 20130045217 A KR20130045217 A KR 20130045217A
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히데오 나까네
게이스께 기무라
다까야 야마모또
다쯔지 마쯔우라
류이찌 우지이에
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

수신 특성에 악영향을 미치지 않고, 수신 동작 중에 백그라운드 캘리브레이션을 실시 가능하게 하는 반도체 장치를 제공한다. 수신 동작 중에, 이득이나 수신 채널의 절환에 수반하여 무효의 수신 신호가 발생하는 타이밍을 검출하고, 이 타이밍에 맞추어 백그라운드 캘리브레이션을 행한다. 이때, 수신 신호는 원래 무효이므로 캘리브레이션에 수반되는 한층 더한 수신 정밀도의 악화는 표면화되지 않는다. 또한, 백그라운드 캘리브레이션을 일정한 주기로 행할 때에 발생하는 불요 신호 성분도, 백그라운드 캘리브레이션을 램덤한 타이밍에서 행하면 발생하지 않는다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치와, 이 반도체 장치의 조정 방법에 관한 것이며, 특히, 무선 통신에 이용되는 반도체 장치와, 이 반도체 장치의 조정 방법에 관한 것이다.
무선 통신용 LSI(Large Scale Integration : 대규모 집적 회로) 등의RF(Radio Frequency : 고주파) IC(Integrated Circuit : 집적 회로)에서도, 미세 CMOS(Complementary Metal Oxide Semiconductor : 상보형 금속 산화막 반도체) 프로세스의 이용이 증가되고 있다. 이 미세 CMOS 프로세스에서는, 보다 고정밀도의 신호 처리가 요구되는 한편, 종래의 반도체 제조 프로세스와 비교하여 아날로그 특성이 열화되고 있다. 그 때문에, 제조 후의 캘리브레이션 등에서 반도체 장치의 특성을 개선하는 방법이 중요시되고 있다.
최근의 RFIC에서는, 베이스밴드 처리를 행하는 LSI와의 통신을 행하는 인터페이스가 디지털화되고 있다. 그 때문에, RFIC는, 안테나로부터 수신한 아날로그 신호를 디지털화하는 ADC(Analog Digital Converter : 아날로그 디지털 변환기)를 내장하고 있다. 이 ADC에 관해서도, 원하는 특성 조건을 만족시키기 위해서, 캘리브레이션이 필요로 된다.
그러나, W-CDMA(Wideband Code Division Multiple Access : 광대역 부호 분할 다중 액세스)나 LTE(Long Term Evolution : 장기적 에볼루션) 등 일부의 통신 방식에서는, 수신 회로는 연속적으로 동작할 필요가 있다. 따라서, 동작하지 않는 기간에 행하는 오프라인 캘리브레이션의 실시는 불가능하다. 또한, 동작 중에 행하는 백그라운드 캘리브레이션을 정기적으로 실시하면, 그 주기에 대응하는 주파수를 갖는 불필요한 신호 성분이 발생하여, 수신 신호의 정밀도가 열화되게 된다.
상기와 관련하여, 특허문헌 1(미국 특허 제7046179호 명세서)에는, 아날로그 디지털 변환 회로에 관련되는 기재가 개시되어 있다. 이 아날로그 디지털 변환 회로는, 멀티플렉서를 갖고, 입력 신호와, 레퍼런스 신호를 절환함으로써, 포어그라운드 캘리브레이션을 행한다. 보다 상세하게는, 이 아날로그 디지털 변환 회로는, 캘리브레이션 기준 회로와, 변환 회로를 포함한다. 이 캘리브레이션 기준 회로는, 집적 회로의 내부에 형성되어 있고, 캘리브레이션 기준 신호를 제공한다. 이 변환 회로는, 집적 회로의 내부에 형성되어 있고, 비교 기준 회로와, 비교 회로를 포함한다. 이 비교 기준 회로는, 복수의 기준 신호를 제공한다. 이 비교 회로는, 복수의 기준 신호에 응답하는 복수의 비교기 출력 신호와, 비교기 입력 신호를 제공한다. 이 비교기 입력 신호는, 캘리브레이션 신호가 나타나 있는 경우에, 캘리브레이션 기준 신호로부터 생성된다. 이 캘리브레이션 기준 회로는, 이하와 같이 형성되어 있다. 즉, 캘리브레이션 신호가 나타나 있는 경우에는, 캘리브레이션 기준 회로는 유효하고, 캘리브레이션 신호가 나타나 있지 않은 경우에는, 캘리브레이션 기준 회로는 무효이며 실질적으로 전력을 소비하지 않는다.
또한, 특허문헌 2(미국 특허 제7623050호 명세서)에는, 아날로그 디지털 변환 회로에 관련되는 기재가 개시되어 있다. 이 아날로그 디지털 변환 회로는, 레퍼런스 전압을 미세 조정함으로써, 아날로그 디지털 변환기에 이용되는 비교기의 오프셋 전압의 포어그라운드 캘리브레이션을 행한다. 보다 상세하게는, 이 아날로그 디지털 변환 회로는, 아날로그 디지털 변환기와, 멀티플렉서와, 가변 전압원과, 캘리브레이션 회로를 갖는다. 이 아날로그 디지털 변환기는, 제1 입력부와, 제2 입력부와, 출력부를 갖는다. 이 멀티플렉서는, 아날로그 디지털 변환기의 제1 입력부에 결합되어 있다. 이 가변 전압원은, 아날로그 디지털 변환기의 제2 입력부에 결합되어 있다. 이 캘리브레이션 회로는, 가변 전압원을 제어하고, 가변 전압원과, 아날로그 디지털 변환기의 출력부 사이에 결합되어 있다. 이 아날로그 디지털 변환기는, 멀티플렉서를 통하여 공급되는 고정 전압과, 가변 전압원으로부터 공급되는 가변 전압을 비교한다.
또한, 특허문헌 3(일본 특허 출원 공개 제2009-159415호 공보)에는, 아날로그 디지털 변환기에 관련되는 기재가 개시되어 있다. 이 아날로그 디지털 변환기는, 송신 회로를 이용하여 수신계의 포어그라운드 캘리브레이션을 행한다. 보다 상세하게는, 이 아날로그 디지털 변환기는, 통신 장치의 수신 회로에 이용되고, 디지털 신호를 이용하여 캘리브레이션을 행한다. 이 아날로그 디지털 변환기는, 아날로그 디지털 변환 유닛과, 캘리브레이션부와, 디지털 출력 생성부와, 절환 스위치를 구비하여 이루어진다. 이 아날로그 디지털 변환 유닛은, 입력된 아날로그 신호를 디지털 신호로 변환한다. 이 캘리브레이션부는, 아날로그 디지털 변환 유닛의 출력측에 접속되어 있다. 이 디지털 출력 생성부는, 아날로그 디지털 변환 유닛의 출력이 입력된다. 이 절환 스위치는, 아날로그 디지털 변환 유닛의 입력측에 설치되어 있다. 절환 스위치는, 수신 회로에 입력된 아날로그 신호 또는 캘리브레이션용의 디지털 신호를 통신 장치의 송신 회로의 디지털/아날로그 변환기에서 디지털/아날로그 변환하여 얻어지는 캘리브레이션용의 아날로그 신호 중 어느 하나를 아날로그 디지털 변환 유닛에 입력하는 기능을 갖고 있다. 캘리브레이션부는, 디지털 출력 생성부의 출력과 아날로그 디지털 변환 유닛의 출력과 디지털/아날로그 변환기의 입력에 접속되어 있다. 캘리브레이션부는, 캘리브레이션용의 디지털 신호와, 캘리브레이션용의 아날로그 신호를 아날로그 디지털 변환 유닛에 입력하여 얻어지는 디지털 신호를 이용하여, 아날로그 디지털 변환 유닛의 출력을 캘리브레이션하기 위한 파라미터를 취득하는 기능을 갖고 있다.
또한, 특허문헌 4(일본 특허 출원 공개 제2010-004373호 공보)에는, 아날로그 디지털 변환기에 관련되는 기재가 개시되어 있다. 이 아날로그 디지털 변환기는, 직병렬형(serial-parallel)이고, 백그라운드 캘리브레이션을 행한다. 보다 상세하게는, 이 아날로그 디지털 변환기는, 참조 전압 생성 회로와, 상위 비트 비교기와, 복수의 앰프와, 복수의 제1 셀렉터와, 복수의 제2 셀렉터와, 복수의 하위 비트 비교기와, 제3 셀렉터와, 인코더를 갖는 것을 특징으로 한다. 여기서, 참조 전압 생성 회로는, 복수의 참조 전압을 생성한다. 상위 비트 비교기는, 복수의 참조 전압을 복수 영역으로 분할하고, 분할한 복수 영역 중, 입력 아날로그 전압이 속하는 영역을 판정하기 위해서 입력 아날로그 전압과 영역 경계 전압의 비교를 행한다. 복수의 앰프는, 복수의 참조 전압과 입력 아날로그 전압의 차분 전압을 출력한다. 복수의 제1 셀렉터는, 복수의 앰프에 입력되는 참조 전압을 선택한다. 복수의 제2 셀렉터는, 분할된 복수 영역수의 복수의 앰프의 출력 신호 중, 상위 비트 비교기에 의해 판정된 영역에 따라서 복수의 앰프의 출력 신호를 선택한다. 복수의 하위 비트 비교기는, 복수의 제2 셀렉터에 의해 선택된 신호 중의 2개의 신호의 크기를 비교하여 비교 결과 신호를 출력한다. 제3 셀렉터는, 복수의 하위 비트 비교기 중, 아날로그 디지털 변환을 행하기 위한 하위 비트 비교기의 출력 신호를 선택하고, 캘리브레이션을 행하기 위한 하위 비트 비교기의 출력 신호를 선택하지 않는다. 인코더는, 제3 셀렉터에 의해 선택된 하위 비트 비교기의 출력 신호와 상위 비트 비교기에 의해 판정된 영역에 따라서, 디지털 신호를 생성한다.
또한, 특허문헌 5(일본 특허 출원 공개 제2010-226236호 공보)에는, 무선 수신기의 소비 전력 제어 방법에 관련되는 기재가 개시되어 있다. 이 소비 전력 제어 방법은, 고주파부에서 다운 컨버트된 수신 신호를 디지털화하여 베이스밴드부에 입력하는 아날로그 디지털 변환부가 바이어스 전류를 설정 가능하게 구성되어 있는 무선 수신기에서, 이하의 제1, 제2 공정을 포함한다. 제1 공정에서는, 아날로그 디지털 변환부가 출력하는 디지털 신호에 기초하여 통신 신호의 수신 상태로부터 대기 상태로 변화하는 제1 변화인지, 대기 상태로부터 수신 상태로 변화하는 제2 변화 중 어느 것인지를 판단한다. 제2 공정에서는, 이 판단 결과에 따라서, 제1 변화의 경우에는 바이어스 전류를 상기 제2 변화의 경우보다도 작은 값으로 설정하고, 제2 변화의 경우에는 바이어스 전류를 제1 변화의 경우보다도 큰 값으로 설정한다.
또한, 특허문헌 6(일본 특허 출원 공개 제2010-035140호 공보)에는, 아날로그 디지털 변환기에 관련되는 기재가 개시되어 있다. 이 아날로그 디지털 변환기는, 2개의 비교기를 이용하여, 변환값을 비교하고, 오프셋을 갱신함으로써 캘리브레이션을 행한다. 보다 상세하게는, 이 아날로그 디지털 변환기는, 기준 전압 생성 회로와, 제1, 제2 비교기와, 캘리브레이션 회로를 갖는다. 여기서, 기준 전압 생성 회로는, 기준 전압을 출력한다. 제1, 제2 비교기는, 기준 전압과 입력 신호의 전압을 비교하고, 제1 논리값 또는 제2 논리값을 나타내는 디지털 신호를 출력한다. 캘리브레이션 회로는, 제1 비교기의 출력과 제2 비교기의 출력을 비교하고, 제1, 제2 오프셋 제어 신호를 출력한다. 제1 비교기는, 제1 오프셋 제어 신호에 기초하여, 출력 반전 임계값 레벨에 플러스 또는 마이너스의 오프셋량을 설정한다. 제2 비교기는, 제2 오프셋 제어 신호에 기초하여, 출력 반전 임계값 레벨에 제1, 제2 비교기와 역의 극성의 오프셋량을 설정한다.
미국 특허 제7046179호 명세서 미국 특허 제7623050호 명세서 일본 특허 출원 공개 제2009-159415호 공보 일본 특허 출원 공개 제2010-004373호 공보 일본 특허 출원 공개 제2010-226236호 공보 일본 특허 출원 공개 제2010-035140호 공보
종래의 AD(Analog Digital : 아날로그 디지털) 변환 방식에서는, ADC로서의 동작과, 백그라운드 캘리브레이션을 평행하여 동작할 수 없거나, 할 수 있었다고 해도 통신 용도에는 적합하지 않았다. 이것은, 수신 시스템을 내장한 회로에서 캘리브레이션을 주기적으로 행하면, 수신 정밀도가 열화되는 문제가 발생하기 때문이다. 이 문제는, 특히, W-CDMA와 같이 수신 상태가 계속되는 통신 방식에서 현저하게 나타난다. 콤퍼레이터를 주기적으로 캘리브레이션하면, 그 절환 주기를 기본파로서 갖는 고조파에 의한 불필요한 스퓨리어스 신호가 발생하여, 수신 특성의 열화가 발생하기 때문이다.
또한, 용장성을 갖게 한 AD 변환 등의, 캘리브레이션을 이용하지 않는 방법에서는, 캘리브레이션이 불필요한 대신에 AD 변환의 속도가 저하되게 되는 것이, 고속 동작이 필요한 통신 용도에서는 문제로 된다. 이 속도 저하가 발생하는 이유는, 예를 들면 축차 비교 AD 변환의 경우에는 변환에 요하는 비교 횟수가 증가하기 때문이며, 또한, 파이프라인 AD 변환의 경우에는 파이프라인의 단수가 증가하기 때문이다.
이하에, (발명을 실시하기 위한 형태)에서 사용되는 번호를 이용하여, 과제를 해결하기 위한 수단을 설명한다. 이들 번호는, (특허 청구 범위)의 기재와 (발명을 실시하기 위한 형태)의 대응 관계를 명백하게 하기 위해서 부가된 것이다. 단, 그들 번호를, (특허 청구 범위)에 기재되어 있는 발명의 기술적 범위의 해석에 이용해서는 안된다.
본 발명에 의한 반도체 장치(1 등)는, 통신 회로부(10, 20, 30, 40 등)와, 검출 회로부(64 등)와, 조정 회로부(300 등)를 구비한다. 여기서, 통신 회로부(10, 20, 30, 40 등)는 수신 동작을 행한다. 검출 회로부(64 등)는, 수신 동작이 한창일 때의 무효 수신 신호의 발생을 검출한다. 조정 회로부(300 등)는, 통신 회로부(10, 20, 30, 40 등)의 특성을 조정한다. 조정 회로부(300 등)는, 조정을, 무효 수신 신호가 발생하는 타이밍에 맞추어 행한다.
본 발명에 따른 반도체 장치의 조정 방법은, 통신 회로부(10, 20, 30, 40 등)에서 수신 동작을 행하는 스텝과, 수신이 한창일 때의 무효 수신 신호의 발생을 검출하는 스텝과, 통신 회로부(10, 20, 30, 40 등)의 특성을 조정하는 스텝을 구비한다. 조정하는 스텝은, 조정을, 무효 수신 신호가 발생하는 타이밍에 맞추어 행하는 스텝을 구비한다.
본 발명의 반도체 장치와, 이 반도체 장치의 조정 방법에 의하면, 반도체 장치의 아날로그 특성을 캘리브레이션에 의해 보정하여, 양호한 수신 특성을 얻을 수 있다.
도 1a는 본 발명의 제1 실시 형태에 의한 반도체 장치의 전체적인 구성을 도시하는 블록 회로도.
도 1b는 도 1a에 도시한 반도체 장치의 구성 요소의 동작의 일례를 도시하는 타이밍차트.
도 2a는 본 발명의 제1 실시 형태에 의한 ADC부의 구성의 일례를 도시하는 블록 회로도.
도 2b는 본 발명의 제1 실시 형태에 의한 비교 회로부 및 캘리브레이션 논리 회로부의 구성의 일례를 도시하는 블록 회로도.
도 2c는 도 2a 및 도 2b에 도시한 반도체 장치의 구성 요소의 동작의 일례를 도시하는 타임차트.
도 3은 본 발명의 제2 실시 형태에 의한 ADC의 구성을 도시하는 블록 회로도.
도 4는 본 발명의 제2 실시 형태에 의한 ADC의 구성 요소의 동작의 일례를 도시하는 타임차트.
도 5는 본 발명의 제4 실시 형태에 의한 무선 통신 시스템의 구성을 도시하는 블록 회로도.
도 6a는 본 발명의 제5 실시 형태에 의한 플래시 ADC의 구성을 도시하는 블록 회로도.
도 6b는 본 발명의 제5 실시 형태에 의한 플래시 ADC에서 캘리브레이션 대상으로 되는 비교기의 절환 동작의 일례를 도시하는 타임차트.
도 7a는 본 발명의 제6 실시 형태에 의한 반도체 장치의 구성 요소의 동작의 일례를 도시하는 타이밍차트.
도 7b는 본 발명의 제6 실시 형태에 의한 반도체의 구성 요소의 동작의 다른 일례를 도시하는 타이밍차트.
첨부 도면을 참조하여, 본 발명에 의한 반도체 장치와, 이 반도체 장치의 조정 방법을 실시하기 위한 형태를 이하에 설명한다.
(제1 실시 형태)
도 1a는 본 발명의 제1 실시 형태에 의한 반도체 장치(1)의 전체적인 구성을 도시하는 블록 회로도이다. 도 1a에 도시한 반도체 장치(1)의 구성 요소에 대하여 설명한다. 도 1a에 도시한 반도체 장치(1)는, LNA(Low Noise Amplifier : 저잡음 증폭 회로)부(10)와, 믹서(20)와, 필터부(30)와, ADC부(40)와, 백 엔드 논리 회로부(50)와, 제어 논리 회로부(60)와, 인터페이스부(70)를 포함하고 있다.
LNA부(10)는, 제1, 제2 LNA(11, 12)를 포함하고 있다. 필터부(30)는, 제1, 제2 필터 회로(31, 32)를 포함하고 있다. 제1 필터 회로(31)는, 제1 PGA(Programmable Gain Amplifier : 프로그래머블 이득 증폭기)(33)와, 제1 필터(35)를 포함하고 있다. 제2 필터 회로(32)는, 제2 PGA(34)와, 제2 필터(36)를 포함하고 있다. ADC부(40)는, 제1, 제2 ADC(41, 42)를 포함하고 있다. 또한, 이들 PGA와 필터 회로는 원하는 특성을 만족시키기 위해서, 복수개 접속되어도 된다. 제어 논리 회로부(60)는, 진폭 검출기(61)와, 셀렉터(62)와, 이득 제어 논리 회로부(63)과, 이득 갱신 신호 생성 논리 회로부(64)를 포함하고 있다.
도 1a에 도시한 반도체 장치(1)의 구성 요소의 접속 관계에 대하여 설명한다. 제1 LNA(11)의 입력부는, 반도체 장치(1) 외부의 안테나부(80)에 포함되는 제1 안테나(81)에 접속되어 있다. 제2 LNA(12)의 입력부는, 안테나부(80)에 포함되는 제2 안테나(82)에 접속되어 있다. 제1 LNA(11)의 출력부와, 제2 LNA(12)의 출력부는, 믹서(20)의 입력부에 접속되어 있다. 믹서(20)의 제1 출력부는, 제1 PGA(33)의 제1 입력부에 접속되어 있다. 믹서(20)의 제2 출력부는, 제2 PGA(34)의 제1 입력부에 접속되어 있다. 제1 PGA(33)의 출력부는, 제1 필터(35)의 입력부에 접속되어 있다. 제2 PGA(34)의 출력부는, 제2 필터(36)의 입력부에 접속되어 있다. 제1 필터(35)의 후단에는, 제1 ADC(41)의 제1 입력부가 접속되어 있다. 제2 필터(36)의 후단에는, 제2 ADC(42)의 제1 입력부가 접속되어 있다. 제1 ADC(41)의 출력부는, 백 엔드 논리 회로부(50)의 제1 입력부에 접속되어 있다. 제2 ADC(42)의 출력부는, 백 엔드 논리 회로부(50)의 제2 입력부에 접속되어 있다. 이득 제어 논리 회로부(63)의 제1 출력부는, 제1 PGA(33)의 제2 입력부에 접속되어 있다. 이득 제어 논리 회로부(63)의 제2 출력부는, 제2 PGA(34)의 제2 입력부에 접속되어 있다. 이득 제어 논리 회로부(63)의 제3 출력부는, 이득 갱신 신호 생성 논리 회로부(64)의 입력부에 접속되어 있다. 이득 갱신 신호 생성 논리 회로부(64)의 제1 출력부는, 제1 ADC(41)의 제2 입력부에 접속되어 있다. 이득 갱신 신호 생성 논리 회로부(64)의 제2 출력부는, 제2 ADC(42)의 제2 입력부에 접속되어 있다. 백 엔드 논리 회로부(50)의 제1 출력부는, 진폭 검출기(61)의 입력부에 접속되어 있다. 백 엔드 논리 회로부(50)의 제2 출력부는, 인터페이스부(70)의 제1 입력부에 접속되어 있다. 진폭 검출기(61)의 출력부는, 셀렉터(62)의 제1 입력부에 접속되어 있다. 인터페이스부(70)의 제1 출력부는, 셀렉터(62)의 제2 입력부에 접속되어 있다. 셀렉터(62)의 출력부는, 이득 제어 논리 회로부(63)의 입력부에 접속되어 있다. 인터페이스부(70)의 제2 출력부는, 반도체 장치(1) 외부의 베이스밴드 LSI(90)의 입력부에 접속되어 있다. 베이스밴드 LSI(90)의 출력부는, 인터페이스부(70)의 제2 입력부에 접속되어 있다.
도 1a에 도시한 반도체 장치(1)의 동작, 즉 본 발명의 제1 실시 형태에 의한 반도체 장치(1)의 조정 방법에 대하여 설명한다. 우선, 안테나부(80)로부터 베이스밴드 LSI(90)까지의 신호의 흐름에 대하여 설명한다. 안테나부(80)가 무선 신호를 연속적으로 수신한다. LNA부(10)는, 수신된 신호를 증폭하여, 믹서(20)를 향하여 출력한다. 믹서(20)는, 증폭된 신호와, 도시되지 않은 로컬 신호 생성부에서 생성되어 원하는 주파수를 갖는 로컬 신호를 합성하여, 필터부(30)를 향하여 출력한다. 필터부(30)는, 합성된 신호를, 소정의 특성을 갖는 아날로그 신호로 변환하여, 후단을 향하여 출력한다. 필터부(30)의 후단에 접속된 ADC부(40)는, 아날로그 신호를 디지털 신호로 변환하여, 백 엔드 논리 회로부(50)를 향하여 출력한다. 백 엔드 논리 회로부(50)는, 디지털 신호에 임의의 백 엔드 처리를 실시하고 나서, 인터페이스부(70) 및 디지털 인터페이스(71)를 통하여, 반도체 장치(1) 외부의 베이스밴드 LSI(90)를 향하여 출력한다. 베이스밴드 LSI(90)는, 디지털 입력한 신호에 대하여 임의의 베이스밴드 처리를 행한다. 또한, 이들 백 엔드 처리 및 베이스밴드 처리에 대해서는, 본 발명에 직접적으로 관계되지 않으므로, 한층 더한 상세한 설명을 생략한다.
다음으로, 제1 및 제2 PGA(33, 34)에 대한 피드백에 대하여 설명한다. 안테나부(80)에서의 수신 레벨이 변동하면, AGC(Automatic Gain Control : 자동 이득 제어) 기능이 작동한다. AGC 기능에서는, ADC의 입력 신호 레벨이 적절한 범위에 들어가도록, PGA의 이득을 변경하는 제어가 행해진다. 따라서, 백 엔드 논리 회로부(50)는, 후술하는 바와 같이, 디지털 신호의 진폭에 관련되는 정보를 더 생성하여, 진폭 검출기(61)를 향하여 출력해도 된다. 이 경우, 진폭 검출기(61)는, 수신 레벨을 나타내는 제1 수신 레벨 신호를 생성하여 셀렉터(62)를 향하여 출력한다. 또한, 베이스밴드 LSI(90)는, 후술하는 바와 같이, 수신 레벨을 나타내는 제2 수신 레벨 신호를 더 생성하여, 디지털 인터페이스(71) 및 인터페이스부(70)를 통하여 셀렉터(62)를 향하여 출력해도 된다. 셀렉터(62)는, 제1 수신 레벨 신호와, 제2 수신 레벨 신호 중, 어느 한쪽을 선택하여, 이득 제어 논리 회로부(63)를 향하여 출력한다. 여기서, 제1 수신 레벨 신호가 선택된 경우의, 반도체 장치(1)의 동작을, 내부 AGC 모드 또는 진폭 검출기 모드라 칭한다. 또한, 제2 수신 레벨 신호가 선택된 경우의, 반도체 장치(1)의 동작을, 베이스밴드 직접 제어 모드라 칭한다. 이들 2종류의 동작 모드는, 셀렉터(62)의 절환에 의해 선택할 수 있는 것으로 한다.
이득 제어 논리 회로부(63)는, 제1 또는 제2 수신 레벨 신호에 기초하여, 제1 및 제2 PGA(33, 34)의 이득을 변경할 필요성에 대하여 판단한다. 그 필요가 있는 경우, 이득 제어 논리 회로부(63)는, 이득 설정 신호 GS를 생성하여, 제1 및 제2 PGA(33, 34)를 향하여 출력한다. 제1 및 제2 PGA(33, 34)는, 이득 설정 신호 GS에 따라서 이득을 설정한다. 예를 들면, 수신 레벨이 미리 설정된 최대값보다 큰 경우는, 제1 및 제2 PGA(33, 34)의 이득은 보다 낮게 설정된다. 반대로, 수신 레벨이 미리 설정된 최소값보다 작은 경우는, 제1 및 제2 PGA(33, 34)의 이득은 보다 높게 설정된다. 여기서, 이득 설정 신호 GS가 설정해야 할 이득의 값을 전달하는 구체적인 방법은, 값을 직접적으로 나타내도 되고, 현재의 이득과의 차분을 나타내도 되고, 어떻든간에 본원 발명을 한정하는 것은 아니다.
다음으로, ADC부(40)에 대한 피드백에 대하여 설명한다. 이득 제어 논리 회로부(63)는, 필요에 따라서 이득 설정 신호 GS를 생성 출력할 때에, 제1 및 제2 PGA(33, 34)에서 이득의 변화가 발생하는 것을, 이득 갱신 신호 생성 논리 회로부(64)에 통지한다. 이득 갱신 신호 생성 논리 회로부(64)는, 이 통지에 따라서, 이득 갱신 신호 GU를 생성하여, ADC부(40)를 향하여 출력한다. 여기서, 이득 갱신 신호 GU는, 제1 및 제2 PGA(33, 34)의 이득이 변경되는 타이밍을 전달하는 것이 중요하고, 그 신호의 구체적인 내용은 본원 발명을 한정하는 것은 아니다. ADC부(40)가 이득 갱신 신호 GU를 수신하면, 제1 및 제2 ADC(41, 42)는, 캘리브레이션을 실시한다.
여기서, 도 1b를 참조하여 ADC부(40)에 대한 캘리브레이션을 행하는 타이밍에 대하여 설명한다. 도 1b는 도 1a에 도시한 반도체 장치(1)의 구성 요소의 동작의 일례를 도시하는 타이밍차트이다. 도 1b의 타이밍차트는, 제1 및 제2 타이밍차트 a 및 b를 포함하고 있다. 제1 타이밍차트 a는, 이득 설정 신호 GS의 시간 변화의 일례를 나타내고 있다. 제2 타이밍차트 b는, 이득 갱신 신호 GU의 시간 변화의 일례를 나타내고 있다. 도 1b의 타이밍차트 a 및 b에서, 횡축은 시간 경과를 나타내고, 종축은 각 신호의 강도를 나타내고 있다.
도 1b의 횡축에서, 제1～제3 시각 T1～T3을 나타낸다. 도 1b의 예에서는, 제1～제3 시각 T1～T3의 각각에서, 이득 설정 신호 GS의 내용이 변경되어 있고, 동시에 이득 갱신 신호 GU가 생성되어 있고, 천이 시간 TT가 개시되어 있다. 이 천이 시간 TT는, 제1 및 제2 PGA(33, 34)에서, 이득이 절환되고 나서 출력 신호가 안정될 때까지 요하는 시간을 나타내고 있다. 바꿔 말하면, 제1 및 제2 PGA(33, 34)에서, 이득이 절환되고 나서, 소정의 천이 시간 TT 동안은, 출력 신호가 불안정하여 후단 회로부에서의 각종 처리에 적합하지 않다. 따라서, 천이 시간 TT 동안에 ADC부(40)의 상태를 변경해도, 반도체 장치(1)로서의 수신 특성에는 큰 영향을 미칠 우려가 없다. 따라서, 본원 발명에서는, 제1 및 제2 PGA(33, 34)에서 이득을 변경할 때마다, ADC부(40)의 캘리브레이션을 행하는 것을 가능하게 한다.
다음으로, 상기의 타이밍에서 ADC부(40)의 캘리브레이션을 행하는 제어에 대하여 설명한다. 도 2a는 본 발명의 제1 실시 형태에 의한 ADC부(100)의 구성의 일례를 도시하는 블록 회로도이다. 도 2a의 ADC부(100)는 도 1a의 제1 또는 제2의 참조 부호 41, 42에 대응한다.
도 2a의 ADC부(100)의 구성 요소에 대하여 설명한다. 도 2a의 ADC부(100)는 입력부(101)와, 샘플 홀드 회로부(102)와, 비교 회로부(103)와, 제어 논리 회로부(104)와, DAC(Digital Analog Converter : 디지털/아날로그 변환기)(105)와, 출력부(106)를 포함하고 있다.
도 2a의 ADC부(100)의 구성 요소의 접속 관계에 대하여 설명한다. 입력부(101)는, 샘플 홀드 회로부(102)의 입력부에 접속되어 있다. 샘플 홀드 회로부(102)의 출력부는, 비교 회로부(103)의 제1 입력부에 접속되어 있다. 비교 회로부(103)의 출력부는, 제어 논리 회로부(104)의 입력부에 접속되어 있다. 제어 논리 회로부(104)의 제1 출력부는, 출력부(106)에 접속되어 있다. 제어 논리 회로부(104)의 제2 출력부는, DAC의 입력부에 접속되어 있다. DAC의 출력부는, 비교 회로부(103)의 제2 입력부에 접속되어 있다.
도 2b는 본 발명의 제1 실시 형태에 의한 비교 회로부(200) 및 캘리브레이션 논리 회로부(300)의 구성의 일례를 도시하는 블록 회로도이다. 도 2b의 비교 회로부(200)는, 도 2a의 비교 회로부(103)에 대응한다. 도 2b의 캘리브레이션 논리 회로부(300)는, 도 1a의 반도체 장치(1)에 포함되어 있어도 되고, 도 2a의 비교 회로부(103)에 포함되어 있어도 된다.
도 2b의 비교 회로부(200)의 구성 요소에 대하여 설명한다. 도 2b의 비교 회로부(200)는, 제1 비교 신호 입력부(201)와, 제2 비교 신호 입력부(202)와, 참조 전압 입력부(203)와, 클럭 신호 입력부(204)와, 캘리브레이션 클럭 신호 입력부(205)와, 제1 비교기(211)와, 제2 비교기(212)와, 인버터(213)와, 제1 클럭 신호 스위치(221)와, 제2 클럭 신호 스위치(222)와, 제1 캘리브레이션 클럭 신호 스위치(223)와, 제2 캘리브레이션 클럭 신호 스위치(224)와, 제1 쌍극쌍투 스위치(double-pole double-throw)(225)와, 제2 쌍극쌍투 스위치(226)와, 제1 비교 결과 스위치(227)와, 제2 비교 결과 스위치(228)와, 제1 비교 결과 신호(231)와, 제2 비교 결과 신호(232)와, 비교 결과 출력부(241)를 포함하고 있다.
제1 및 제2 비교기(211, 212)는, 각각, 제1 신호 입력부와, 제2 신호 입력부와, 클럭 신호 입력부와, 캘리브레이션 클럭 신호 입력부와, 캘리브레이션 신호 입력부와, 비교 결과 출력부를 갖는다. 인버터(213)는, 입력부와, 출력부를 갖는다. 제1 및 제2 쌍극쌍투 스위치(225, 226)는, 각각, 제1 공통 단부와, 제2 공통 단부와, 제1～제4 단부와, 제어 신호 입력부를 갖는다.
도 2b의 캘리브레이션 논리 회로부(300)의 구성 요소에 대하여 설명한다. 도 2b의 캘리브레이션 논리 회로부(300)는, 제1～제4 입력부와, 제1～제3 출력부를 갖는다.
도 2b의 비교 회로부(200) 및 캘리브레이션 논리 회로부(300)의 구성 요소의 접속 관계에 대하여 설명한다. 우선, 제1 비교기(211)의 제1 신호 입력부는, 제1 쌍극쌍투 스위치(225)의 제1 공통 단부에 접속되어 있다. 제1 비교기(211)의 제2 신호 입력부는, 제1 쌍극쌍투 스위치(225)의 제2 공통 단부에 접속되어 있다. 제1 쌍극쌍투 스위치(225)의 제1 단부는, 제1 비교 신호 입력부(201)에 접속되어 있다. 제1 쌍극쌍투 스위치(225)의 제2 단부는, 제2 비교 신호 입력부(202)에 접속되어 있다. 제1 쌍극쌍투 스위치(225)의 제3 및 제4 단부는, 참조 전압 입력부(203)에 접속되어 있다. 제1 비교기(211)의 클럭 신호 입력부는, 제1 클럭 신호 스위치(221)를 통하여, 클럭 신호 입력부(204)에 접속되어 있다. 제1 비교기(211)의 캘리브레이션 클럭 신호 입력부는, 제1 캘리브레이션 클럭 신호 스위치(223)를 통하여, 캘리브레이션 클럭 신호 입력부(205)에 접속되어 있다. 제1 비교기(211)의 캘리브레이션 신호 입력부는, 캘리브레이션 논리 회로부(300)의 제1 출력부에 접속되어 있다. 제1 비교기(211)의 비교 결과 출력부는, 캘리브레이션 논리 회로부(300)의 제1 입력부에 접속되어 있다. 제1 비교기(211)의 비교 결과 출력부는, 또한, 제1 비교 결과 스위치(227)를 통하여 비교 결과 출력부(241)에도 접속되어 있다.
마찬가지로, 제2 비교기(212)의 제1 신호 입력부는, 제2 쌍극쌍투 스위치(226)의 제1 공통 단부에 접속되어 있다. 제1 비교기(212)의 제2 신호 입력부는, 제2 쌍극쌍투 스위치(226)의 제2 공통 단부에 접속되어 있다. 제2 쌍극쌍투 스위치(226)의 제1 단부는, 제1 비교 신호 입력부(201)에 접속되어 있다. 제2 쌍극쌍투 스위치(226)의 제2 단부는, 제2 비교 신호 입력부(202)에 접속되어 있다. 제2 쌍극쌍투 스위치(226)의 제3 및 제4 단부는, 참조 전압 입력부(203)에 접속되어 있다. 제2 비교기(212)의 클럭 신호 입력부는, 제2 클럭 신호 스위치(222)를 통하여, 클럭 신호 입력부(204)에 접속되어 있다. 제2 비교기(212)의 캘리브레이션 클럭 신호 입력부는, 제2 캘리브레이션 클럭 신호 스위치(224)를 통하여, 캘리브레이션 클럭 신호 입력부(205)에 접속되어 있다. 제2 비교기(212)의 캘리브레이션 신호 입력부는, 캘리브레이션 논리 회로부(300)의 제2 출력부에 접속되어 있다. 제2 비교기(212)의 비교 결과 출력부는, 캘리브레이션 논리 회로부(300)의 제2 입력부에 접속되어 있다. 제2 비교기(212)의 비교 결과 출력부는, 또한, 제2 비교 결과 스위치(228)를 통하여 비교 결과 출력부(241)에도 접속되어 있다.
또한, 캘리브레이션 논리 회로부(300)의 제3 입력부는, 캘리브레이션 클럭 신호 입력부(205)에 접속되어 있다. 캘리브레이션 논리 회로부(300)의 제3 출력부는, 제1 쌍극쌍투 스위치(225)의 제어 신호 입력부에 접속되어 있다. 캘리브레이션 논리 회로부(300)의 제3 출력부는, 또한, 인버터(213)를 통하여, 제2 쌍극쌍투 스위치(226)의 제어 신호 입력부에도 접속되어 있다.
다음으로, 본 실시 형태에 의한 반도체 장치(1)의 동작에 대하여 설명한다. 도 2c는 도 2a 및 도 2b에 도시한 반도체 장치의 구성 요소의 동작의 일례를 도시하는 타임차트이다. 도 2c는 제1～제7 타임차트 c～i를 포함하고 있다. 제1 타임차트 c는, 캘리브레이션 상태의 시간 변화의 일례를 나타내고 있다. 제2 타임차트 d는, 이득 갱신 신호 GU의 시간 변화의 일례를 나타내고 있다. 제3 타임차트 e는, 셀렉터 신호(313)의 시간 변화의 일례를 나타내고 있다. 제4 타임차트 f는, 캘리브레이션 클럭 신호의 시간 변화의 일례를 나타내고 있다. 제5 타임차트 g는, 비교 결과 출력 신호, 즉 제1 또는 제2 비교 결과 신호(231, 232)의 시간 변화의 일례를 나타내고 있다. 제6 타임차트 h는, 제1 캘리브레이션 제어 신호(311)의 시간 변화의 일례를 나타내고 있다. 제7 타임차트 i는, 제2 캘리브레이션 제어 신호(312)의 시간 변화의 일례를 나타내고 있다.
전술한 바와 같이, 도 1a에 도시한 제1 또는 제2 ADC(41, 42)와, 도 2a에 도시한 ADC(100)는 대응 관계에 있다. 또한, 도 2a에 도시한 비교 회로부(103)와, 도 2b에 도시한 비교 회로부(200)는 대응 관계에 있다. 따라서, 제1 ADC(41)는, 도 2b에 도시한 제1 및 제2 비교기(211, 212)의 양방을 갖고 있다. 제1 ADC(41)에서, 제1 비교기(211)와, 제2 비교기(212)는, AD 변환과, 캘리브레이션을, 교대로 행한다.
도 2c의 예에서는, 제1 타임차트 c에서의 영역 c1은, 제1 비교기(211)가 캘리브레이션 중인 것을 나타내고 있고, 따라서 이 기간 중에는 제2 비교기(212)가 AD 변환을 행하고 있다. 단, 영역 c1이 나타내는 기간이 종료되기 전에 제1 비교기(211)의 캘리브레이션이 완료되어도 무방하다. 이 경우, 다음의 이득 갱신까지의 남은 기간은, 제1 비교기(211)가 예를 들면 휴지 상태이어도 무방하다.
마찬가지로, 그 후의 영역 c2는, 제2 비교기(212)가 캘리브레이션 중인 것을 나타내고 있고, 따라서 이 기간 중에는 제1 비교기(211)가 AD 변환을 행하고 있다. 단, 영역 c2가 나타내는 기간이 종료되기 전에 제2 비교기(212)의 캘리브레이션이 완료되어도 무방하다. 이 경우, 다음의 이득 갱신까지의 남은 기간은, 제2 비교기(212)가 예를 들면 휴지 상태이어도 무방하다.
이상은, 제2 ADC(42)에 대해서도 마찬가지이다.
비교 회로부(103, 200)는, 이득 갱신 신호 GU를 수취하면, 제1 및 제2 비교기(211, 212)의 접속 관계를 절환하여, AD 변환과 캘리브레이션의 동작을 교체한다. 보다 구체적으로는, 캘리브레이션 논리 회로부(300)가 이득 갱신 신호 입력부(301)로부터 이득 갱신 신호 GU를 수신하면, 셀렉터 신호(313)의 온 상태 및 오프 상태를 적절하게 절환한다. 도 2c에 도시한 제3 타임차트 e의 예에서는, 셀렉터 신호(313)가 온 상태일 때에는 제2 비교기(212)가 AD 변환 중으로 되어 있고, 셀렉터 신호(313)가 오프 상태일 때에는 제1 비교기(211)가 AD 변환 중으로 되어 있다.
단, 제1 또는 제2 비교기(211, 212) 중 어느 쪽인가가 한창 캘리브레이션되고 있는 중에 이득 갱신 신호 GU가 수신되어도, 이것은 무시하거나, 캘리브레이션이 종료되고 나서 접속 관계의 절환 및 동작의 교체를 실시하는 것으로 한다.
이 셀렉터 신호(313)는, 제1 쌍극쌍투 스위치(225)의 접속 상태를 절환한다. 또한, 이 셀렉터 신호(313)는, 인버터(213)에 의해 온 상태 및 오프 상태가 반전되고 나서, 제2 쌍극쌍투 스위치(226)의 접속 상태도 동시에 절환한다. 또한, 제1 및 제2 클럭 신호 스위치(221, 222)와, 제1 및 제2 캘리브레이션 클럭 신호 스위치(223, 224)와, 제1 및 제2 비교 결과 스위치(227, 228)에 대해서도, 그들의 접속 상태는 셀렉터 신호(313)에 제어되어 적절하게 절환되는 것으로 한다.
비교 회로부(103, 200)의 접속 상태가, 셀렉터 신호(313)에 의해 절환되는 것에 대하여 설명한다. 우선, 영역 c1의 기간에서, 제1 쌍극쌍투 스위치(225)에서는, 셀렉터 신호(313)에 제어되어, 제1 공통 접점이, 제3 단부에 접속되고, 제3 단부를 통하여 또한 참조 전압 입력부(203)에 접속되고, 제2 공통 접점이, 제4 단부에 접속되고, 제4 단부를 통하여 또한 참조 전압 입력부(203)에 접속되어, 제1 및 제2 단부는 개방 상태로 된다.
또한, 영역 c1의 기간에서, 제2 쌍극쌍투 스위치(226)에서는, 셀렉터 신호(313)에 제어되어, 제1 공통 접점이, 제1 단부에 접속되고, 제1 단부를 통하여 또한 제1 비교 신호 입력부(201)에 접속되고, 제2 공통 접점이, 제2 단부에 접속되고, 제2 단부를 통하여 또한 제2 비교 신호 입력부(202)에 접속되어, 제3 및 제4 단부는 개방 상태로 된다.
또한, 영역 c1의 기간에서, 제2 클럭 신호 스위치(222)와, 제1 캘리브레이션 클럭 신호 스위치(223)와, 제2 비교 결과 스위치(228)가, 셀렉터 신호(313)에 제어되어 단락 상태로 된다. 또한, 영역 c1의 기간에서, 제2 클럭 신호 스위치(222)와, 제2 캘리브레이션 클럭 신호 스위치(224)와, 제1 비교 결과 스위치(227)가, 셀렉터 신호(313)에 제어되어 개방 상태로 된다.
영역 c2의 기간에서는, 셀렉터 신호(313)에 제어되는 모든 스위치의 접속 상태가, 상기의 설명과는 반전된 상태로 되므로, 한층 더한 상세한 설명을 생략한다.
여기서, 캘리브레이션에 관련되는 동작에 대하여, 상세하게 설명한다. 각 스위치의 접속 상태가, 상기한 바와 같이 제어됨으로써, 캘리브레이션 중의 비교기는, AD 변환에 영향을 주지 않도록 제1 및 제2 비교 신호 입력부로부터 격리되고, 또한, 제1 및 제2 입력부에 동일한 참조 전압이 인가된 제로 입력 상태에서, 캘리브레이션 클럭 신호 및 캘리브레이션 제어 신호(311, 312)를 수신한다.
이하, 제1 비교기(211)를 캘리브레이션하는 경우에 대하여 설명한다. 캘리브레이션에서는, 제로 입력 상태의 제1 비교기(211)가 출력하는 신호(231)를, 캘리브레이션 논리 회로부(300)에서 처리한다. 캘리브레이션 논리 회로부(300)는, 제1 비교기(211)가 출력하는 신호(231)가, 제로 입력 부근에서 판정 임계값을 갖도록, 제1 캘리브레이션 제어 신호(311)에 적절한 값을 설정한다.
캘리브레이션 논리 회로부(300)가, 제1 캘리브레이션 제어 신호(311)의 적절한 값을 선택하기 위한 알고리즘으로서는, 예를 들면 2분 탐색법 등의 집속 알고리즘을 이용하면 된다. 2분 탐색법에서는, 제1 캘리브레이션 제어 신호(311)가 임의의 값을 나타낼 때에, 캘리브레이션 대상의 비교기의 출력 신호를, 임의의 정수 k회 샘플링하여 누적한다. 여기서, 비교기의 출력 신호는 0 또는 1이다. 이 누적값이 k/2보다도 높은 경우는, 제1 비교기(211)의 콤퍼레이터 오프셋이 작아지는 방향으로, 제1 캘리브레이션 제어 신호(311)의 값을 조정한다. 이와 같은 조정을 임의의 정수 i스텝 반복함으로써, i비트의 2분 탐색에서 얻어지는 정밀도로 캘리브레이션을 행할 수 있다.
이상의 설명을 도 2c의 제5 타임차트 g에 적용하면, 이하와 같이 된다. 영역 g1은, 제1 스텝의 제1 샘플링의 출력 신호를 나타낸다. 영역 g2는, 제1 스텝의 제k 샘플링의 출력 신호를 나타낸다. 영역 g3은, 제2 스텝의 제1 샘플링의 출력 신호를 나타낸다. 영역 g4는, 제i 스텝의 제k-1 샘플링 출력 신호를 나타낸다. 영역 g5는, 제i 스텝의 제k 샘플링 출력 신호를 나타낸다. 영역 g6은, 캘리브레이션 대상인 비교기의 휴지 상태를 나타낸다. 또한, 영역 g7～g12는, 제2 비교기(212)가 캘리브레이션 대상인 경우의, 영역 g1～g6과 동일한 내용을 나타낸다.
마찬가지로, 이상의 설명을 도 2c의 제7 타임차트 i에 적용하면, 이하와 같이 된다. 영역 i1은, 제1 스텝의 제1 캘리브레이션 제어 신호(311)를 나타낸다. 영역 i2는, 제2 스텝의 제1 캘리브레이션 제어 신호(311)를 나타낸다. 영역 i3은, 제i 스텝의 제1 캘리브레이션 제어 신호(311)를 나타낸다.
마찬가지로, 이상의 설명을 도 2c의 제6 타임차트 h에 적용하면, 이하와 같이 된다. 영역 i1은, 제1 스텝의 제2 캘리브레이션 제어 신호(312)를 나타낸다. 영역 i2는, 제2 스텝의 제2 캘리브레이션 제어 신호(312)를 나타낸다. 영역 i3은, 제i 스텝의 제2 캘리브레이션 제어 신호(312)를 나타낸다.
이상에 설명한 바와 같은 캘리브레이션을 실시함으로써, ADC(100)의 특성이 열화되는 일없이, 비교기의 오프셋을 조정하는 것이 가능하게 된다. 실제로 실장되는 비교기 및 오프셋 캔슬 기능에도 의하지만, 전형적인 예에서는, 수㎷ 이하의 오프셋까지 조정하는 것이 가능하다.
또한, PGA의 이득 변경이 빈발하는 경우 등에서는, 이득 갱신 신호 GU를 이득 설정 신호 GS가 변화할 때마다 반드시 생성할 필요는 없다. 예를 들면, 연속하는 이득 갱신 신호 GU를 생성하는 조건으로서, 소정의 인터벌을 설정해도 된다. 이것은, 온도나 전원 전압 등의 환경 변동이, 1초에 1회 이하 정도의 적은 빈도로 발생하는 것이 일반적이고, 수백 마이크로초 정도마다 행해지는 이득 제어의 빈도에 비하면 충분히 적어, 인터벌을 설정해도 내부 회로의 추종 속도로서는 충분하기 때문이다.
(제2 실시 형태)
본 발명의 제1 실시 형태로서, ADC 내의 비교기를 대상으로 한 캘리브레이션의 예를 나타냈다. 이 밖의 응용예로서, ADC의 변환 속도나 정밀도를 최적화하는 방법을, 본 발명의 제2 실시 형태에 나타낸다.
일반적으로, 제조 프로세스나 사용시 온도 등의 변동에 의해, 반도체 집적 회로에 이용하고 있는 각종 소자의 동작 속도가 변동된다. 따라서, 종래의 설계에서는, 회로 설계의 단계에서 충분한 동작 마진을 확보하는 방법이 주로 이용되었다. 이것은, 최악의 조건에서도 확실하게 동작하도록 고안되었지만, 표준적인 동작 조건에서는 낭비가 되는 불필요한 전력을 소비하는 것으로 이어지고, 또한, 회로 면적의 증대로도 이어졌다.
회로의 동작 속도나, 신호의 변환 정밀도 등을 조정하기 위해서는, 오피 앰프 등의 아날로그 회로에서는 바이어스 전류를 변화시키는 방법이 있고, 로직 회로에서는 내부 레귤레이터 등으로부터 생성되는 전원 전압을 변화시키는 방법이 있다. 그러나, 이들 변화는, 그 응답 속도가 ADC의 동작 속도보다도 훨씬 느리기 때문에, 회로 동작 중에 변동시키고자 하면, ADC 변환의 정밀도의 열화를 초래하게 된다.
따라서, 본 실시 형태에서는, 본 발명의 제1 실시 형태의 경우와 마찬가지로, 이득의 절환과 동일한 타이밍에서 전원 전압이나 바이어스 전류의 변경을 실행한다. 이렇게 함으로써, 사실상, 변환 정밀도의 열화가 수신 정밀도에 영향을 주지 않아, 그 동작에 의한 정밀도 열화 등의 부작용을 은폐할 수 있다.
도 3은 본 발명의 제2 실시 형태에 의한 ADC(500)의 구성을 도시하는 블록 회로도이다. 도 3에 도시한 ADC(500)의 구성 요소에 대하여 설명한다. 도 3에 도시한 ADC(500)는, ADC 입력부(501)와, 참조 전압 제어 회로부(510)와, 레귤레이터 회로부(520)와, 내부 ADC 회로부(530)와, ADC 출력부(506)를 포함하고 있다.
레귤레이터 회로부(520)는, 증폭기(521)와, 트랜지스터(522)를 포함하고 있다. 이 예에서는, 트랜지스터(522)로서 P채널형 FET(Field Effect Transistor : 전계 효과 트랜지스터)를 이용하는 것으로 한다. 내부 ADC 회로부(530)는, 증폭기(531)와, 제1 바이어스 전류원(532)과, 비교기(533)와, 제2 바이어스 전류원(534)과, 내부 논리 회로부(535)를 포함하고 있다.
도 3에 도시한 ADC(500)의 구성 요소의 접속 관계에 대하여 설명한다. 우선, ADC(500)의 외부에서, 모니터 회로부(410)의 출력부가, 제어 논리 회로부(420)의 제1 입력부에 접속되어 있다. 제어 논리 회로부(420)의 제2 입력부는, 도 1에 도시한 본 발명의 제1 실시 형태의 이득 갱신 신호 생성 논리 회로부(64)의 출력부 등에 접속되어 있는 것으로 한다. 다음으로, 제어 논리 회로부(420)의 제1 출력부는, 참조 전압 제어 회로부(510)의 입력부에 접속되어 있다. 제어 논리 회로부(420)의 제2 출력부는, 제1 바이어스 전류원(532)의 제어 신호 입력부에 접속되어 있다. 제어 논리 회로부(420)의 제3 출력부는, 제2 바이어스 전류원(534)의 제어 신호 입력부에 접속되어 있다. 참조 전압 제어 회로부(510)의 출력부는, 증폭기(521)의 반전측 입력부에 접속되어 있다. 증폭기(521)의 제1 전원 입력부는, 제1 전원(503)에 접속되어 있다. 증폭기(521)의 도시되지 않은 제2 전원 입력부는, 제2 전원(505)에 접속되어 있는 것으로 한다. 트랜지스터(522)의 소스는, 제1 전원(503)에 접속되어 있다. 트랜지스터(522)의 게이트는, 증폭기(521)의 출력부에 접속되어 있다. 트랜지스터(522)의 드레인은, 증폭기(521)의 비반전측 입력부와, 증폭기(531)의 제1 전원 입력부와, 비교기(533)의 제1 전원 입력부와, 내부 논리 회로부(535)의 제1 전원 입력부에 공통 접속되어 있다. 증폭기(531)의 제2 전원 입력부는, 제1 바이어스 전류원(532)을 통하여, 제2 전원(505)에 접속되어 있다. 비교기(533)의 제2 전원 입력부는, 제2 바이어스 전류원(534)을 통하여, 제2 전원(505)에 접속되어 있다. 내부 논리 회로부(535)의 제2 전원 입력부는, 제2 전원(505)에 접속되어 있다. 증폭기(531)의 입력부에는, ADC 입력부(501)가 접속되어 있다. 증폭기(531)의 출력부 후단에는, 비교기(533)의 입력부가 접속되어 있다. 비교기(533)의 출력부는, 내부 논리 회로부(535)의 입력부에 접속되어 있다. 내부 논리 회로부(535)의 출력부는, ADC 출력부(506)에 접속되어 있다.
도 3에 도시한 ADC(500), 모니터 회로부(410) 및 제어 논리 회로부(420)의 동작에 대하여 설명한다. 모니터 회로부(410)는, 제조 프로세스, 전원 전압, 온도 등의 특성을 검출하고, 그 검출 결과를 나타내는 특성 신호(411)를 생성하여, 제어 논리 회로부(420)를 향하여 출력한다. 제어 논리 회로부(420)는, 특성 신호(411)와, 이득 갱신 신호(421)에 기초하여, 참조 전압 제어 신호(422)와, 제1 및 제2 바이어스 전류 제어 신호(423, 424)를 생성한다. 제어 논리 회로부(420)는, 참조 전압 제어 신호(422)를 참조 전압 제어 회로부(510)를 향하여 출력함으로써, 참조 전압 제어 회로부(510)의 동작을 제어한다. 제어 논리 회로부(420)는, 제1 바이어스 전류 제어 신호(423)를 제1 바이어스 전류원(532)을 향하여 출력함으로써, 제1 바이어스 전류원(532)의 동작을 제어한다. 제어 논리 회로부(420)는, 제2 바이어스 전류 제어 신호(424)를 제2 바이어스 전류원(533)을 향하여 출력함으로써, 제2 바이어스 전류원(533)의 동작을 제어한다. 참조 전압 제어 회로부(510)는, 참조 전압(502)을 생성하여, 레귤레이터 회로부(520)를 향하여 출력함으로써, 레귤레이터 회로부(520)의 동작을 제어한다. 레귤레이터 회로부(520)는, 참조 전압(502)에 기초하여, 내부 전원 전압(504)을 생성한다. 내부 ADC 회로부(530)는, 내부 전원 전압(504)을 받아, AD 변환을 행한다.
도 4는 본 발명의 제2 실시 형태에 의한 ADC(500)의 구성 요소의 동작의 일례를 도시하는 타임차트이다. 도 4는 제1～제5 타임차트 j～n을 포함하고 있다. 제1 타임차트 j는, 이득 설정 신호 GS의 시간 변화의 일례를 나타내고 있다. 제2 타임차트 k는, 이득 갱신 신호(421)의 시간 변화의 일례를 나타내고 있다. 제3 타임차트 l은, ADC 입력 신호의 시간 변화의 일례를 나타내고 있다. 제4 타임차트 m은, 내부 전원 전압(504)의 시간 변화의 일례를 나타내고 있다. 제5 타임차트 n은, 제1 또는 제2 바이어스 전류원(532, 534)을 흐르는 바이어스 전류의 시간 변화의 일례를 나타내고 있다. 제1～제5 타임차트 j～n에서, 횡축은 시간 경과를 나타내고, 종축은 각종 신호의 강도를 나타내고 있다.
설명을 위해서, 도 4의 타임차트에서, 시간이 경과하는 방향을 향하여, 제1～제3 시각 T1～T3을 설정한다. 또한, 제1 시각 T1 이전의 기간을 제1 기간 D1이라 칭하고, 제1 시각 T1부터 제2 시각 T2까지의 기간을 제2 기간 D2라 칭하고, 제2 시각 T2부터 제3 시각 T3까지의 기간을 제3 기간 D3이라 칭하고, 제3 시각 T3 이후의 기간을 제4 기간 D4라 칭한다.
본 발명의 제1 실시 형태의 경우와 마찬가지로, 제1 기간 D1에서, ADC 입력 신호의 진폭이 지나치게 작은 것이 검출되면, 제1 시각 T1에 이득 설정 신호 GS가 변경되어, 이득 갱신 신호(421)가 생성된다. 그 결과, 천이 시간 TT 동안에, ADC 입력 신호의 진폭이 원하는 범위 내로 조정된다. 본 실시 형태에서는 또한, 제1 시각 T1에서, 내부 전원 전압(504) 및 바이어스 전류가 적절하게 조정된다.
제2 기간 D2의 후반에서, ADC 입력 신호의 진폭이 지나치게 커진 것이 검출되면, 제2 시각 T2에 이득 설정 신호 GS가 변경되어, 이득 갱신 신호(421)가 생성된다. 그 결과, 천이 시간 TT 동안에, ADC 입력 신호의 진폭이 원하는 범위 내로 조정된다. 또한, 바이어스 전류가 적절하게 조정되지만, 내부 전원 전압(504)은 반드시 변경되지 않아도 된다.
제3 시각 T3 이후도, 내부 전원 전압(504)이나 바이어스 전류의 조정이 계속되지만, 어느 경우도, 이들 조정은, 본 발명의 제1 실시 형태의 경우와 마찬가지로, PGA의 이득이 갱신되는 타이밍에 맞추어 행해진다.
사용되는 ADC의 방식에 의거하지만, 일반적인 ADC는, 내부에 아날로그 증폭기, 비교기, 내부 논리 회로부 등을 포함하여 구성되어 있다. 이들 구성 요소는, 제조 프로세스나 동작시 주변 온도 등에 변동이 발생해도 충분히 동작할 수 있도록, 내부 전원 전압(504)이나 바이어스 전류에 여유를 갖게 하여 설계된다.
ADC의 소비 전력이나 점유 면적을 최소화하기 위해서는, 제조 프로세스나 주변 온도의 변동에 따라서, 내부 전원 전압(504)이나 바이어스 전류를 적절하게 조정하는 기구가 필요하다. 이들 조정에는, 회로 구성에 따른 소정의 천이 시간을 요한다. 따라서, 본 발명의 제1 실시 형태와 마찬가지로, PGA의 이득을 절환하는 타이밍에 맞추어 이들 조정을 행함으로써, 그 응답을 은폐하는 것이 가능하다.
(제3 실시 형태)
본 발명의 기구는, ADC의 캘리브레이션이나 성능 조정에 한하지 않고, 연속 수신 동작이 필요로 되는 RFIC의 내부 회로에서의 캘리브레이션이나 특성 조정에도 이용할 수 있다. 이들의 내부 회로에서의 캘리브레이션 대상의 구체예로서는, LNA의 이득, 믹서의 왜곡, PGA의 DC(Direct Current : 직류) 오프셋, 필터의 컷오프 주파수, ADC 후단의 디지털 필터의 필터링 특성 등을 들 수 있다.
특히, 다이렉트 컨버전 방식의 수신 회로에서는, DC 오프셋이 존재하면, PGA나 디지털 필터 등에서 신호가 증폭된 경우에, 회로의 다이내믹 레인지를 초과할 가능성이 있어, DC 오프셋을 제거할 필요가 있다. 이때, DC 오프셋의 제거는, 설정된 이득에 따라서 행해지기 때문에, 각 서브블록에서 DC 오프셋의 캘리브레이션을 실시하는 경우가 있다. 이와 같은 경우라도, 이득 갱신 신호 GU를 트리거로서 이용하여 캘리브레이션 동작을 개시함으로써, 수신 정밀도의 열화를 피하는 것이 가능하게 된다.
(제4 실시 형태)
본 발명의 제4 실시 형태로서, 휴대 전화 등의 무선 통신 시스템에의 응용에 대하여 설명한다. 현재의 무선 통신 시스템은, 통신 방식의 다양화나, 광대역 통신의 실현 등을 위해서, 매우 대규모이며 또한 복잡해지고 있다. 이들 변화에 대응하기 위해서, RFIC의 내부에서도 고집적화나 고기능화가 진행되고 있다. 본 실시 형태에서는, 실장 면적의 삭감을 위해서, 종래는 외장되어 있던 소자의 기능을 내부에 도입한 RFIC를 예로 든다. 구체적으로는, 밸룬이나 인덕터 등의 수동 소자, SAW(Surface Acoustic Wave : 표면 탄성파) 필터 등이 기능적으로 RFIC에 내장되어 있다. 본 실시 형태에 의한 무선 통신 시스템은, 이와 같은 RFIC와, 그 외부에 접속된 프론트 엔드 모듈, 송신용 전력 증폭기, 듀플렉서, RFIC, 전원 관리 IC 및 디지털 베이스밴드 프로세서를 포함하는 것으로 한다.
도 5는 본 발명의 제4 실시 형태에 의한 무선 통신 시스템의 구성을 도시하는 블록 회로도이다. 도 5에 도시한 무선 통신 시스템의 구성 요소에 대하여 설명한다. 도 5에 도시한 무선 통신 시스템은, 프론트 엔드 모듈(600)과, 송신용 전력 증폭기(610)와, 안테나(620)와, 반도체 장치(700)와, 디지털 베이스밴드 프로세서(800)와, 전력 관리 IC(900)를 포함하고 있다.
반도체 장치(700)는, LNA(711)와, 수신측 로컬 주파수 생성부(712)와, 수신측 분주기(713)와, 수신측 믹서(714)와, N 스테이지(720)와, ADC(731)와, 디지털 필터(732)와, 인터페이스부(740)와, 송신측 논리 회로부(751)와, DAC(752)와, 송신측 필터(753)와, 송신측 로컬 주파수 생성부(754)와, 송신측 분주기(755)와, 송신측 믹서(756)와, 송신측 PGA(757)와, 밸룬(758)을 포함하고 있다. 또한, 여기서는 듀플렉서를 도시하지 않는다.
N 스테이지(720)는, 수신측 PGA(721)와, 수신측 필터(722)를 포함하고 있다.
도 5에 도시한 무선 통신 시스템의 구성 요소의 접속 관계에 대하여 설명한다. 안테나(620)는, 프론트 엔드 모듈(600)의 입출력부에 접속되어 있다. 프론트 엔드 모듈(600)의 출력부는, LNA(711)의 입력부에 접속되어 있다. LNA(711)의 출력부는, 수신측 믹서(714)의 제1 입력부에 접속되어 있다. 수신측 로컬 주파수 생성부(712)의 출력부는, 수신측 분주기(713)의 입력부에 접속되어 있다. 수신측 분주기(713)의 출력부는, 수신측 믹서(714)의 제2 입력부에 접속되어 있다. 수신측 믹서(714)의 출력부는, 수신측 PGA(721)의 입력부에 접속되어 있다. 수신측 PGA(721)의 출력부는, 수신측 필터(722)의 입력부에 접속되어 있다. 수신측 필터(722)의 출력부는, ADC(731)의 입력부에 접속되어 있다. ADC(731)의 출력부는, 디지털 필터(732)의 입력부에 접속되어 있다. 디지털 필터(732)의 출력부는, 인터페이스부(740)의 입력부에 접속되어 있다. 인터페이스부(740)의 입출력부는, 디지털 베이스밴드 프로세서(800)의 입출력부에 접속되어 있다. 인터페이스부(740)의 출력부는, 송신측 논리 회로부(751)의 입력부에 접속되어 있다. 송신측 논리 회로부(751)의 출력부는, DAC(752)의 입력부에 접속되어 있다. DAC(752)의 출력부는, 송신측 필터(753)의 입력부에 접속되어 있다. 송신측 필터(753)의 출력부는, 송신측 믹서(756)의 제1 입력부에 접속되어 있다. 송신측 로컬 주파수 생성부(754)의 출력부는, 송신측 분주기(755)의 입력부에 접속되어 있다. 송신측 분주기(755)의 출력부는, 송신측 믹서(756)의 제2 입력부에 접속되어 있다. 송신측 믹서(756)의 출력부는, 송신측 PGA의 입력부에 접속되어 있다. 송신측 PGA의 출력부는, 밸룬(758)의 입력부에 접속되어 있다. 밸룬(758)의 출력부는, 송신용 전력 증폭기(610)의 입력부에 접속되어 있다. 송신용 전력 증폭기(610)의 출력부는, 프론트 엔드 모듈(600)의 입력부에 접속되어 있다. 전원 관리(900)는, 반도체 장치(700) 및 디지털 베이스밴드 프로세서(800)에 접속되어 있다.
도 5에 도시한 무선 통신 시스템은, 1개의 안테나(620)와, 1계통의 수신계와, 1계통의 송신계를 포함하고 있다. 1개의 안테나와, 1계통의 수신계를 포함하는 본 발명의 제1 실시 형태의 경우와 마찬가지로, 본 발명은, 송신계의 동작에 대해서도 적용 가능하다. 또한, 복수의 안테나 및 복수의 송수신계를 포함하는 MIMO(Multi Input Multi Output : 다입력 다출력)형의 무선 통신 시스템 등의, 일반적인 무선 통신 시스템에 대해서도 마찬가지로 적용 가능하다.
(제5 실시 형태)
본 발명의 제5 실시 형태로서, 도 1의 ADC(41, 42)를, 플래시 ADC를 이용하여 구성한 경우에의 적용에 대하여 설명한다. 통상의 플래시 ADC에서는, n레벨의 ADC 출력을 얻기 위해서, n-1개의 비교기를 이용한다. 이들 n-1개의 비교기는, 입력 전압 VIN과, n-1개의 비교 전압 V0～Vn-2의 비교 동작을 행하여, n-1개의 출력 신호 CO0～COn -2를 얻는다. 이들 n-1개의 출력 신호 CO0～COn -2는, 온도계 코드라고도 불린다.
이들 n-1개의 비교기에, 여분의 비교기를 1개 이상 추가함으로써, 비교기의 백그라운드 캘리브레이션을, 교대로 실시할 수 있다. 이때, 비교 동작과 캘리브레이션 동작의 절환을 일정 주기로 행하면, 본 발명의 제1 실시 형태에서도 설명한 대로, 그 주기에 대응하는 주파수를 갖는 불요 신호 성분이 발생하게 된다.
본 실시 형태에서는, 이득 갱신 신호 GU를 이용하여, 캘리브레이션 대상으로 되는 비교기의 절환을 이득의 변경이 발생하는 타이밍에 맞추어 행함으로써, 이와 같은 불요 신호 성분의 발생을 피하는 것이 가능하게 된다. 즉, 연속 동작을 행하는 수신 방식에 플래시 ADC를 이용하는 것이 바람직하게 된다.
도 6a는 본 발명의 제5 실시 형태에 의한 플래시 ADC의 구성을 도시하는 블록 회로도이다. 도 6a에 도시한 플래시 ADC의 구성 요소에 대하여 설명한다. 도 6a에 도시한 플래시 ADC는, N+1개의 비교기 C0～CN과, N-1개의 노드 N0～Nn-1과, N-2개의 저항 R1～Rn-2와, 스위치군 S를 포함하고 있다.
도 6a에 도시한 플래시 ADC의 구성 요소의 접속 관계에 대하여 설명한다. N-1의 저항 R1～Rn-2는 직렬로 접속되어 있다. 이들 N-1의 저항 R1～Rn-2의 단부 및 접속부를, N-1개의 노드 N0～Nn-1이라 칭한다. N개의 비교기 C0～CN의 각각은, 한쪽의 입력부에 입력 전압 VIN의 입력부가 접속되어 있고, 다른 쪽의 입력부에는, 스위치군 S를 통하여, N-1개의 노드 N0～Nn-1 중 어느 하나가 접속되어 있다.
도 6a에 도시한 플래시 ADC의 동작에 대하여 설명한다. 직렬로 접속된 N-2개의 저항 R1～Rn-2는, 그 양단부에 제1 및 제2 참조 전압 Vref_p 및 Vref_m이 인가되고, 그 전위차를 분압하여 N-1개의 노드 N0～Nn-1로부터 출력한다. 비교기는, 2개가 여분으로 준비되어 있고, 그 중 N-1개가, 오프셋 제어 신호 OC0～OCn에 기초하여 입력 신호의 AD 변환 동작을 행하고, 1개가 백그라운드 캘리브레이션을 행한다. 이 백그라운드 캘리브레이션은, 본 발명의 제1 실시 형태와 마찬가지로, 이득 변경의 타이밍에 맞추어 행해진다. 비교기 C0은, 비교기 C1이 캘리브레이션 중인 경우에만 AD 변환에 사용되고, 그 밖의 비교기 C2～CN이 캘리브레이션 중인 경우에는 사용되지 않는 것으로 한다.
또한, 비교기의 절환 순서에 대해서는, 특별히 제한은 없고, 본 발명을 한정하는 것은 아니다. 일례로서, 오름차순으로 절환하는 경우에 대하여 설명한다. 도 6b는 본 발명의 제5 실시 형태에 의한 플래시 ADC에서 캘리브레이션 대상으로 되는 비교기의 절환 동작의 일례를 도시하는 타임차트이다. 도 6b의 타임차트는, 제1 타임차트 o와, 제2 타임차트 p를 포함하고 있다. 제1 타임차트 o는, 캘리브레이션 대상의 비교기의 시간 변화를 나타내고 있다. 제2 타임차트 p는, 이득 갱신 신호 GU의 시간 변화를 나타내고 있다. 도 6b에서, 횡축은 시간의 경과를 나타내고 있다.
도 6b의 예에서는, 우선, 제1 시각 T1에서, 제0 비교기 C0의 캘리브레이션이 개시되고 있다. 이때, 이득 갱신 신호 GU는 생성되어 있지 않지만, 이것은 회로의 초기 동작에 포함되는 캘리브레이션이다. 다음으로, 제2 시각 T2에서, 이득 갱신 신호 GU의 생성에 수반하여, 제1 비교기 C1의 캘리브레이션이 개시되고 있다. 다음으로, 제3 시각 T3에서, 동일하게 이득 갱신 신호 GU의 생성에 수반하여, 제2 비교기 C2의 캘리브레이션이 개시되고 있다. 마찬가지로, 이득 갱신 신호 GU의 생성에 수반하여 캘리브레이션 대상으로 되는 비교기가 계속해서 절환되는 것으로 한다. 그 후, 제4 시각 T4에서, 최후의 비교기 Cn의 다음에는 제0 비교기 C0이 캘리브레이션되어, 이하 반복된다.
(제6 실시 형태)
본 발명의 제1～제5 실시 형태에서는, PGA의 이득 절환에 동기하여, 다른 회로부의 캘리브레이션을 실시하는 방법에 대하여 설명하였다. 본 발명의 제6 실시 형태에서는, PGA의 이득 절환과 마찬가지로, 수신 채널의 절환에 동기한 경우에도, 마찬가지의 효과가 얻어지는 것을 설명한다.
본 발명의 제1 실시 형태에서는, 복조하는 원하는 채널에 맞추어 로컬 신호의 주파수를 변화시킨 후에, 도 1에 도시한 믹서(20)가, 안테나부(80)로부터 수신한 RF 신호와, 이 로컬 신호의 승산을 행한다. 이 로컬 신호는, RFIC에 내장된, 도시되지 않은 PLL(Phase Locked Loop : 위상 동기) 회로에서 생성되는 것으로 한다. 로컬 신호의 주파수를 절환할 때에, 절환 전의 주파수로부터 절환 후의 주파수로 천이할 때까지는, 일반적으로 수십～수백 마이크로초 등의, 비교적 오랜 시간을 요한다. 이 천이 시간은, PLL 회로의 로크 업을 수반하므로, 그 동안의 통신 상태는 정상이라고는 할 수 없어, 유의한 정보 전송은 행해지지 않는다. 따라서, 로컬 신호의 주파수를 천이하는 동안에, 본 발명의 제1～제5 실시 형태에서 설명한 바와 같은 캘리브레이션 대상 회로부의 교체를 실시해도, 연속 수신에 관련되는 문제는 발생하지 않는다.
도 7a는 본 발명의 제6 실시 형태에 의한 반도체 장치의 구성 요소의 동작의 일례를 도시하는 타이밍차트이다. 도 7a의 타이밍차트는, 제1～제3 타이밍차트 q～s를 포함하고 있다. 제1 타이밍차트 q는, 수신 채널의 절환을 나타내고 있다. 제2 타이밍차트 r은, PLL 회로의 상태를 나타내고 있다. 제3 타이밍차트 s는, 캘리브레이션의 상태를 나타내고 있다. 도 7a에서, 횡축은 시간의 경과를 나타내고 있고, 이 순서로 제1～제6 시각 T1～T6이 배치되어 있다.
제1 타이밍차트 q에서, 제1 시각 T1부터 제4 시각 T4까지의 영역 q1은, 제1 수신 채널이 선택되어 있는 것을 나타내고 있다. 또한, 제4 시각 T4 이후의 영역 q2는, 제2 수신 채널이 선택되어 있는 것을 나타내고 있다. 제2 타이밍차트 r에서, 제1 시각 T1부터 제3 시각 T3까지의 기간 R1과, 제4 시각 T4부터 제6 시각 T6까지의 기간 R2는, 각각, PLL 회로가 로크 업 상태인 것을 나타내고 있다. 또한, 제3 시각 T3부터 제4 시각 T4까지의 영역 r1은, PLL 회로가 로크 상태인 것을 나타내고 있다. 제3 타이밍차트 s에서, 제1 시각 T1부터 제2 시각 T3까지의 기간 S1과, 제4 시각 T4부터 제5 시각 T5까지의 기간 S2는, 각각, 수신 채널이 절환 중이고, 또한, 원하는 회로부가 캘리브레이션 상태인 것을 나타내고 있다.
또한, 통상, 수신 채널의 절환 후에는, 이득의 제어도 아울러 실시되는 경우가 많다. 이 경우는, 본 발명의 제1～제5 실시 형태에서 이용한 이득 갱신 신호 GU를 트리거로서 이용함으로써, 수신 동작에 영향을 미치지 않는 캘리브레이션을 행할 수 있다.
도 7b는 본 발명의 제6 실시 형태에 의한 반도체의 구성 요소의 동작의 다른 일례를 도시하는 타이밍차트이다. 도 7b의 타이밍차트는, 제1～제4 타이밍차트 t～w를 포함하고 있다. 제1 타이밍차트 t는, 수신 채널의 절환을 나타내고 있다. 제2 타이밍차트 u는, PLL 회로의 상태를 나타내고 있다. 제3 타이밍차트 v는, 이득 갱신 신호 GU의 시간 변화를 나타내고 있다. 제4 타이밍차트 w는, 캘리브레이션의 상태를 나타내고 있다. 도 7b에서, 횡축은 시간의 경과를 나타내고 있고, 이 순서로 제1～제8 시각 T1～T8이 배치되어 있다.
제1 타이밍차트 t에서, 제1 시각 T1부터 제5 시각 T5까지의 영역 t1은, 제1 수신 채널이 선택되어 있는 것을 나타내고 있다. 또한, 제5 시각 T5 이후의 영역 t2는, 제2 수신 채널이 선택되어 있는 것을 나타내고 있다. 제2 타이밍차트 u에서, 제1 시각 T1부터 제2 시각 T2까지의 기간 U1과, 제5 시각 T5부터 제6 시각 T6까지의 영역 U2는, 각각, PLL 회로가 로크 업 상태인 것을 나타내고 있다. 또한, 제2 시각 T2부터 제5 시각 T5까지의 영역 u1은, PLL 회로가 로크 상태인 것을 나타내고 있다. 제3 타이밍차트 v에서, 제2 시각 T2부터 제3 시각 T3까지의 기간과, 제6 시각 T6부터 제7 시각 T7까지의 기간은, 이득 갱신 신호 GU가 생성 출력되고 있는 것을 나타내고 있다. 제4 타이밍차트 w에서, 제3 시각 T3부터 제4 시각 T4까지의 기간 W1과, 제7 시각 T7부터 제8 시각 T8까지의 기간 W2는, 원하는 회로부가 캘리브레이션 상태인 것을 나타내고 있다.
이상에 설명한 본 발명의 제1～제6 실시 형태에 의한 각각의 회로부는, 기술적으로 모순되지 않는 범위 내에서, 자유롭게 조합하는 것이 가능하다.
1 : 반도체 장치
10 : LNA부
11 : 제1 LNA
12 : 제2 LNA
20 : 믹서
30 : 필터부
31 : 제1 필터 회로
32 : 제2 필터 회로
33 : 제1 PGA
34 : 제2 PGA
35 : 제1 필터
36 : 제2 필터
40 : ADC부
41 : 제1 ADC
42 : 제2 ADC
50 : 백 엔드 논리 회로부
60 : 제어 논리 회로부
61 : 진폭 검출기
62 : 셀렉터
63 : 이득 제어 논리 회로부
64 : 이득 갱신 신호 생성 논리 회로부
70 : 인터페이스부
71 : 디지털 인터페이스
80 : 안테나부
81 : 제1 안테나
82 : 제2 안테나
90 : 베이스밴드 LSI
100 : ADC
101 : 입력부
102 : 샘플 홀드 회로부
103 : 비교 회로부
104 : 제어 논리 회로부
105 : DAC
106 : 출력부
200 : 비교 회로부
201 : 제1 비교 신호 입력부
202 : 제2 비교 신호 입력부
203 : 참조 전압 입력부
204 : 클럭 신호 입력부
205 : 캘리브레이션 클럭 신호 입력부
211 : 제1 비교기
212 : 제2 비교기
213 : 인버터
221 : 제1 클럭 신호 스위치
222 : 제2 클럭 신호 스위치
223 : 제1 캘리브레이션 클럭 신호 스위치
224 : 제2 캘리브레이션 클럭 신호 스위치
225 : 제1 쌍극쌍투 스위치
226 : 제2 쌍극쌍투 스위치
227 : 제1 비교 결과 스위치
228 : 제2 비교 결과 스위치
231 : 제1 비교 결과 신호
232 : 제2 비교 결과 신호
241 : 비교 결과 출력부
300 : 캘리브레이션 논리 회로부
301 : 이득 갱신 신호 입력부
311 : 제1 캘리브레이션 제어 신호
312 : 제2 캘리브레이션 제어 신호
313 : 셀렉터 신호
410 : 모니터 회로부
411 : 특성 신호
420 : 제어 논리 회로부
421 : 이득 갱신 신호
422 : 참조 전압 제어 신호
423 : 제1 바이어스 전류 제어 신호
424 : 제2 바이어스 전류 제어 신호
500 : ADC
501 : ADC 입력부
502 : 참조 전압
503 : 제1 전원 전압
504 : 내부 전원 전압
505 : 제2 전원 전압
506 : ADC 출력부
510 : 참조 전압 제어 회로부
520 : 레귤레이터 회로부
521 : 증폭기
522 : 트랜지스터
530 : 내부 ADC 회로부
531 : 증폭기
532 : 제1 바이어스 전류원
533 : 비교기
534 : 제2 바이어스 전류원
535 : 내부 논리 회로부
600 : 프론트 엔드 모듈
610 : 송신용 전력 증폭기
620 : 안테나
700 : 반도체 장치
711 : LNA
712 : 수신측 로컬 주파수 생성부
713 : 수신측 분주기
714 : 수신측 믹서
720 : N 스테이지
721 : 수신측 PGA
722 : 수신측 필터
731 : ADC
732 : 디지털 필터
740 : 인터페이스부
751 : 송신측 논리 회로부
752 : DAC
753 : 송신측 필터
754 : 송신측 로컬 주파수 생성부
755 : 송신측 분주기
756 : 송신측 믹서
757 : 송신측 PGA
758 : 밸룬
800 : 디지털 베이스밴드 프로세서
900 : 전력 관리 IC

Claims (15)

  1. 수신 동작을 행하는 통신 회로부와,
    상기 수신 동작이 한창일 때의 무효 수신 신호의 발생을 검출하는 검출 회로부와,
    상기 통신 회로부의 특성을 조정하는 조정 회로부를 구비하고,
    상기 조정 회로부는, 상기 조정을, 상기 무효 수신 신호가 발생하는 타이밍에 맞추어 행하는 반도체 장치.
  2. 제1항에 있어서,
    상기 통신 회로부는, 수신 이득 설정 신호에 의해 수신 이득이 설정되는 가변 이득 증폭기를 구비하고,
    상기 검출 회로부는, 상기 무효 수신 신호의 발생을, 상기 가변 이득 증폭기의 수신 이득의 변경으로부터 검출하여 상기 조정 회로부에 전달하는 반도체 장치.
  3. 제1항에 있어서,
    상기 통신 회로부는, 수신 채널에 따라서 발진 주파수를 변경하는 가변 주파수 발진기를 구비하고,
    상기 검출 회로부는, 상기 무효 수신 신호의 발생을, 상기 가변 주파수 발신기의 발진 주파수의 변경으로부터 검출하여 상기 조정 회로부에 전달하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 통신 회로부는,
    상기 특성을 조정하는 제1 비교기와,
    상기 수신 동작을 행하는 제2 비교기와,
    상기 제1 및 상기 제2 비교기를 상기 발생의 타이밍에 맞추어 절환하는 제어 회로부를 구비하고,
    상기 조정 회로부는, 상기 특성의 조정으로서 상기 제1 또는 상기 제2 비교기의 오프셋 캘리브레이션을 행하는 캘리브레이션 논리 회로를 구비하는 반도체 장치.
  5. 제4항에 있어서
    상기 통신 회로부는, 상기 제1 및 상기 제2 비교기를 포함하는 차지 셰어형 축차 비교 ADC(Analog Digital Converter : 아날로그 디지털 변환기)를 구비하는 반도체 장치.
  6. 제4항에 있어서,
    상기 통신 회로부는, 상기 제1 및 상기 제2 비교기를 포함하는 플래시형 ADC를 구비하는 반도체 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 통신 회로부는, 바이어스 전류를 공급하는 바이어스 전류원을 구비하고,
    상기 조정 회로부는, 상기 바이어스 전류를 조정하는 제어 회로부를 구비하는 반도체 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 통신 회로부는, 내부 전원 전압을 공급하는 레귤레이터 회로부를 구비하고,
    상기 조정 회로부는, 상기 내부 전원 전압을 조정하는 제어 회로부를 구비하는 반도체 장치.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 통신 회로부는, 수신 신호의 이득 조정 처리를 행하는 필터부를 구비하고,
    상기 조정 회로부는, 상기 이득 조정 처리에 영향을 미치는 DC(Direct Current : 직류) 오프셋의 캘리브레이션을 행하는 제어 회로부를 구비하는 반도체 장치.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 통신 회로부는, 수신 신호의 필터링을 행하는 필터부를 구비하고,
    상기 조정 회로부는, 상기 필터부의 컷오프 주파수의 캘리브레이션을 행하는 제어 회로부를 구비하는 반도체 장치.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 통신 회로부는, 수신 신호와, 원하는 주파수를 갖는 로컬 신호를 합성하는 믹서를 구비하고,
    상기 조정 회로부는, 상기 믹서의 왜곡을 억제하는 캘리브레이션을 행하는 제어 회로부를 구비하는 반도체 장치.
  12. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 통신 회로부는, 수신 신호를 증폭하는 LNA(Low Noise Amplifier : 저잡음 증폭 회로)를 구비하고,
    상기 조정 회로부는, 상기 LNA의 이득을 조정하는 캘리브레이션을 행하는 제어 회로부를 구비하는 반도체 장치.
  13. 통신 회로부에서 수신 동작을 행하는 스텝과,
    상기 수신이 한창일 때의 무효 수신 신호의 발생을 검출하는 스텝과,
    상기 통신 회로부의 특성을 조정하는 스텝을 구비하고,
    상기 조정하는 스텝은,
    상기 조정을, 상기 무효 수신 신호가 발생하는 타이밍에 맞추어 실행하는 스텝을 구비하는 반도체 장치의 조정 방법.
  14. 제13항에 있어서,
    상기 검출하는 스텝은,
    상기 무효 수신 신호의 발생을, 수신 이득의 변경으로부터 검출하는 스텝을 구비하는 반도체 장치의 조정 방법.
  15. 제13항에 있어서,
    상기 검출하는 스텝은,
    상기 무효 수신 신호의 발생을, 수신 채널의 변경으로부터 검출하는 스텝을 구비하는 반도체 장치의 조정 방법.
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