KR20130028125A - 등화기 및 등화 방법 - Google Patents

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Abstract

선형 등화부(44)는 처리 대상 신호를 차례로 선형 등화한다. 임시 판정부(30)는 선형 등화부(44)에서 선형 등화한 신호를 차례로 임시 판정한다. 비선형 등화부(46)는, 임시 판정한 신호를 교사 신호로 하여 복수의 계수를 도출하는 한편, 복수의 계수에 기초하여, 선형 등화부(44)에서 선형 등화한 신호를 차례로 비선형 등화한다.

Description

등화기 및 등화 방법{EQUALIZER AND EQUALIZATION METHOD}
본 발명은, 등화기에 관한 것으로서, 특히 비선형 변형을 등화하는 등화기 및 등화 방법에 관한 것이다.
광디스크로부터 검출한 재생 신호를 양호하게 디코딩하기 위하여, 파셜 레스폰스(Partial Response) 방식의 선형 파형 등화 회로와 비터비 디코딩(Viterbi decoding)의 병용이 유효하다. 이는, 예를 들면, DVD 포럼에 의해 공개되어 있는 HD DVD(High Definition DVD)-ROM Part1(물리) 규격서 등에 개시되어 있다. 이에 대응한 광디스크 재생 장치에 있어서, 디스크 제어 회로는 광디스크를 소정의 회전 속도로 회전시키고, 광픽업은 광디스크에 기록된 재생 신호를 판독한다. 재생 신호는 프리앰프에서 증폭된 후, AGC 회로 등에서 소정의 진폭으로 증폭된다.
또한, 재생 신호는 A/D 변환되어, 선형 파형 등화 회로에서 파형 등화된 후, 비터비 디코딩으로 디코딩된다. 그 결과, 광디스크에 기록된 화상 데이터나 음악 데이터가 재현된다. 한편, 광디스크가 더욱 고밀도화되면, 재생 파형의 비선형 변형이 커지므로, 선형 파형 등화 회로만으로는 불충분해진다. 그 때문에, 비선형 변형을 줄이기 위하여, 비선형 파형 등화 회로가 사용된다. 또한, 비선형 파형 등화 회로를 실현하기 위하여, 뉴럴 네트워크(Neural Network)가 사용된다(예를 들면, 특허문헌 1 참조).
일본국 특허출원공개 평10-106158호 공보
일반적으로, 뉴럴 네트워크에 원하는 동작을 실행시키기 위해서는, 기지의 훈련 신호를 사용하여, 학습 동작을 미리 실행시킬 필요가 있다. 예를 들면, 광디스크의 소정의 개소에 훈련 신호를 기록해 놓고, 훈련 신호에 대응한 출력을 교사 신호로 하여, 뉴럴 네트워크에 있어서의 계수가 결정된다. 그 때문에, 광디스크에 훈련 신호가 미리 기록되므로, 광디스크의 이용 효율이 저감한다. 또한, 학습 동작의 종료 후에는 계수가 고정되므로, 광디스크의 면내에 있어서 재생 파형 특성이 변동하는 것에 대한 추종이 곤란해진다. 더욱이, 광디스크에 데이터를 기록한 기록기에 따라 파워 변동 등이 있는데, 그에 대한 추종도 곤란해진다. 그 때문에, 선형 변형을 적응적으로 줄이는 한편, 기록 밀도의 향상이나 기록 파워의 변동 등에 의해 발생하는 재생 신호의 비선형 변형을 훈련 신호 없이 적응적으로 줄일 것이 요구된다.
전술한 바와 같은 문제점들을 해결하기 위하여, 본 발명은 기록 밀도의 향상이나 기록 파워의 변동 등에 의해 발생하는 재생 신호의 비선형 변형을 훈련 신호 없이 줄이는 기술을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 본 발명의 일 실시형태에 따른 등화기는, 처리 대상 신호를 차례로 선형 등화하는 선형 등화부와, 선형 등화부에서 선형 등화한 신호를 차례로 임시 판정하는 임시 판정부와, 임시 판정부에서 임시 판정한 신호를 교사 신호로 하여 복수의 계수를 도출하는 한편, 복수의 계수에 기초하여, 선형 등화부에서 선형 등화한 신호를 차례로 비선형 등화하는 비선형 등화부를 구비한다.
본 실시형태에 의하면, 선형 등화 신호를 임시 판정한 결과를 교사 신호로 하기 때문에, 훈련 신호를 사용하지 않고 비선형 등화를 위한 계수를 도출할 수 있다.
임시 판정부는, 파셜 레스폰스 규칙에 따라 임시 판정을 실행해도 좋다. 이 경우, 파셜 레스폰스 규칙에 따른 임시 판정이 실행되기 때문에, 파셜 레스폰스 처리에 대응할 수 있다.
비선형 등화부에서 비선형 등화한 신호를 지연시키는 지연부를 더 구비해도 좋다. 지연부는, 임시 판정부에 있어서의 처리 지연과 비선형 등화부에 있어서의 처리 지연의 차이에 대응한 기간에 걸쳐 지연을 실행하고, 비선형 등화부는, 지연부에서 지연한 신호와 임시 판정부에서 임시 판정한 신호의 차이에 기초하여, 복수의 계수를 도출해도 좋다. 이 경우, 임시 판정부에 있어서의 처리 지연과 비선형 등화부에 있어서의 처리 지연의 차이에 대응한 기간에 걸쳐 지연을 실행하기 때문에, 지연한 신호와 임시 판정한 신호의 타이밍을 맞출 수 있다.
비선형 등화부는, 차이가 임계값보다 커진 경우에, 복수의 계수를 새로 도출해도 좋다. 이 경우, 발산(發散)을 검출한 경우에 복수의 계수를 새로 도출하기 때문에, 등화 특성의 악화를 억제할 수 있다.
본 발명의 다른 실시형태는 등화 방법이다. 이 방법은, 입력한 신호를 차례로 선형 등화하는 스텝과, 선형 등화한 신호를 차례로 임시 판정하는 스텝과, 임시 판정한 신호를 교사 신호로 하여 복수의 계수를 도출하는 한편, 복수의 계수에 기초하여, 선형 등화한 신호를 차례로 비선형 등화하는 스텝을 포함한다.
본 발명의 또 다른 실시형태는 등화기이다. 이 등화기는, 처리 대상 신호를 차례로 입력하는 입력부와, 입력부에서 입력한 신호를 차례로 선형 등화하는 선형 등화부와, 선형 등화부에 있어서의 선형 등화에 병행하여, 입력부에서 입력한 신호를 차례로 비선형 등화하는 적응 비선형 등화부와, 적응 비선형 등화부에서 비선형 등화한 신호와, 선형 등화부에서 선형 등화한 신호를 가산하는 가산부와, 가산부에서 가산한 신호를 차례로 임시 판정하는 임시 판정부를 구비한다. 적응 비선형 등화부는, 임시 판정부에서 임시 판정한 신호를 교사 신호로 하여 복수의 계수를 도출하는 한편, 복수의 계수에 기초하여, 비선형 등화를 실행한다.
본 실시형태에 의하면, 선형 등화와 비선형 등화를 병렬로 실행함과 함께, 양방으로부터의 등화 신호를 가산하고, 가산 신호를 임시 판정한 결과를 교사 신호로 하기 때문에, 훈련 신호를 사용하지 않고 비선형 등화를 위한 계수를 도출할 수 있다.
선형 등화부에 포함된 다단탭과, 적응 비선형 등화부에 있어서의 다단탭이, 공통화되어 있어도 좋다. 이 경우, 다단탭이 공통화되기 때문에, 회로 규모의 증가를 억제할 수 있다.
임시 판정부는, 파셜 레스폰스 규칙에 따라 임시 판정을 실행해도 좋다. 이 경우, 파셜 레스폰스 규칙에 따른 임시 판정이 실행되기 때문에, 파셜 레스폰스 처리에 대응할 수 있다.
적응 비선형 등화부에 있어서의 복수 계수의 수렴을 판정하는 판정부를 더 구비해도 좋다. 가산부는, 판정부에서 수렴이 판정될 동안, 선형 등화부에서 선형 등화한 신호를 임시 판정부에 출력하고, 판정부에서 수렴이 판정된 후, 가산한 신호를 임시 판정부에 출력해도 좋다. 이 경우, 비선형 등화의 계수가 수렴될 때까지, 비선형 등화한 신호를 임시 판정부에 출력하지 않기 때문에, 임시 판정의 정밀도 악화를 억제할 수 있다.
선형 등화부에서 선형 등화한 신호를 지연시키는 제 1 지연부와, 적응 비선형 등화부에서 비선형 등화한 신호를 지연시키는 제 2 지연부를 더 구비해도 좋다. 제 1 지연부는, 임시 판정부에 있어서의 처리 지연에 대응한 기간에 걸쳐 지연을 실행하고; 제 2 지연부는, 임시 판정부에 있어서의 처리 지연에 대응한 기간에 걸쳐 지연을 실행하고; 적응 비선형 등화부는, 제 1 지연부에서 지연한 신호와 제 2 지연부에서 지연한 신호의 합과, 임시 판정부에서 임시 판정한 신호의 차이에 기초하여, 복수의 계수를 도출하고; 선형 등화부는, 복수의 계수를 사용하여 선형 등화를 실행하고 있고, 판정부에서 수렴이 판정될 동안, 제 1 지연부에서 지연한 신호와 임시 판정부에서 임시 판정한 신호의 차이에 기초하여, 복수의 계수를 도출하고, 판정부에서 수렴이 판정된 후, 제 1 지연부에서 지연한 신호와 제 2 지연부에서 지연한 신호의 합과, 임시 판정부에서 임시 판정한 신호의 차이에 기초하여, 복수의 계수를 도출해도 좋다. 이 경우, 비선형 등화의 계수가 수렴될 때까지, 선형 등화를 위한 계수를 도출하기 위하여, 비선형 등화한 신호를 사용하지 않기 때문에, 당해 계수의 도출 정밀도의 악화를 억제할 수 있다.
선형 등화부에서 선형 등화한 신호와 적응 비선형 등화부에서 비선형 등화한 신호를 가산하는 가산부와, 가산부에서 출력한 신호를 지연시키는 지연부를 더 구비해도 좋다. 지연부는, 임시 판정부에 있어서의 처리 지연에 대응한 기간에 걸쳐 지연을 실행하고; 적응 비선형 등화부는, 지연부에서 지연한 신호와, 임시 판정부에서 임시 판정한 신호의 차이에 기초하여 복수의 계수를 도출하고; 선형 등화부는, 복수의 계수를 사용하여 선형 등화를 실행하고 있고, 또한, 복수의 계수로서 고정값을 사용해도 좋다. 이 경우, 선형 등화를 위한 계수를 고정값으로 하기 때문에, 등화 처리의 안정성을 향상할 수 있다.
적응 비선형 등화부는, 복수의 계수의 발산을 검출한 경우에, 복수의 계수를 새로 도출해도 좋다. 이 경우, 발산을 검출한 경우에 복수의 계수를 새로 도출하기 때문에, 등화 특성의 악화를 억제할 수 있다.
본 발명의 또 다른 실시형태는 등화 방법이다. 이 방법은, 입력한 신호를 차례로 선형 등화하는 스텝과; 선형 등화에 병행하여, 입력한 신호를 차례로 비선형 등화하는 스텝과; 비선형 등화한 신호와 선형 등화한 신호를 가산하는 스텝과; 가산한 신호를 차례로 임시 판정하는 스텝을 포함한다. 비선형 등화하는 스텝은, 임시 판정한 신호를 교사 신호로 하여 복수의 계수를 도출하는 한편, 복수의 계수에 기초하여, 비선형 등화를 실행한다.
또, 이상의 구성 요소의 임의의 조합, 본 발명의 표현을 방법, 장치, 시스템, 기록 매체, 컴퓨터 프로그램 등의 사이에서 변환한 것도, 본 발명의 실시형태로서 유효하다.
본 발명에 의하면, 기록 밀도의 향상이나 기록 파워의 변동 등에 의해 발생하는 재생 신호의 비선형 변형을 훈련 신호 없이 줄일 수 있다.
도 1은 본 발명의 실시예 1에 따른 재생 장치의 구성을 나타내는 도면.
도 2는 도 1의 처리부의 구성을 나타내는 도면.
도 3은 도 2의 선형 등화부의 구성을 나타내는 도면.
도 4는 도 2의 비선형 등화부의 구성을 나타내는 도면.
도 5는 도 2의 임시 판정부의 구성을 나타내는 도면.
도 6은 도 5의 임시 판정부가 파셜 레스폰스(1, 2, 2, 2, 1)에 대응하는 경우의 상태 변이를 나타내는 도면.
도 7은 도 5의 임시 판정부가 파셜 레스폰스(1, 2, 2, 2, 1)에 대응하는 경우의 상태 변이를 나타내는 다른 도면.
도 8은 도 5의 브랜치 메트릭(Branch Metric) 연산부의 구성을 나타내는 도면.
도 9는 도 5의 패스 메모리부의 구성을 나타내는 도면.
도 10은 도 5의 특정부에 기억된 테이블의 데이터 구조를 나타내는 도면.
도 11은 도 2의 비선형 등화부에 있어서의 계수의 도출 순서를 나타내는 플로차트.
도 12의 (a)-(b)는 종래 및 도 1의 재생 장치에 의한 출력 신호의 히스토그램을 나타내는 도면.
도 13은 본 발명의 실시예 2에 따른 처리부의 구성을 나타내는 도면.
도 14는 도 13의 선형 등화부의 구성을 나타내는 도면.
도 15는 도 13의 비선형 등화부의 구성을 나타내는 도면.
도 16은 도 13의 비터비 디코딩부의 구성을 나타내는 도면.
도 17은 도 16의 비터비 디코딩부가 파셜 레스폰스(1, 2, 2, 2, 1)에 대응하는 경우의 상태 변이를 나타내는 도면.
도 18은 도 16의 비터비 디코딩부가 파셜 레스폰스(1, 2, 2, 2, 1)에 대응하는 경우의 상태 변이를 나타내는 다른 도면.
도 19는 도 16의 브랜치 메트릭 연산부의 구성을 나타내는 도면.
도 20은 도 16의 패스 메모리부의 구성을 나타내는 도면.
도 21은 도 16의 특정부에 기억된 테이블의 데이터 구조를 나타내는 도면.
도 22는 도 13의 가산부에 있어서의 가산 순서를 나타내는 플로차트.
도 23은 도 13의 등화 오차 생성부에 있어서의 생성 순서를 나타내는 플로차트.
도 24는 도 13의 비선형 등화부에 있어서의 계수의 도출 순서를 나타내는 플로차트.
도 25는 본 발명의 실시예 3에 따른 등화 처리부의 구성을 나타내는 도면.
도 26은 본 발명의 변형예에 따른 처리부의 구성을 나타내는 도면.
(실시예 1) 본 발명을 구체적으로 설명하기에 앞서, 우선 개요를 서술한다. 본 발명의 실시예 1은, 광디스크 등의 기록 매체에 기록되어 있는 신호를 재생하고, 재생한 신호(이하, "재생 신호"라고 한다)를 파셜 레스폰스 방식으로 등화하는 한편, 등화한 신호(이하, "등화 신호"라고 한다)를 디코딩하는 재생 장치에 관한 것이다. 전술한 바와 같이, 광디스크의 기록 용량의 상승에 따라, 선형 파형 등화기로는 완전히 제거할 수 없는 비선형 변형의 영향이 커지고 있다. 비선형 변형을 제거하기 위해서는, 비선형 등화기로서의 뉴럴 네트워크가 유효하지만, 훈련 신호에 의해 학습, 수렴시킬 필요가 있다. 여기서, 재생 신호의 비선형 변형을 훈련 신호 없이 줄이기 위하여, 본 실시예에 따른 재생 장치는 다음의 처리를 실행한다.
재생 장치는, 비선형 파형 등화기의 전단(前段)에 선형 파형 등화기를 직렬로 배치한다. 또한, 재생 장치는, 선형 파형 등화기로부터의 등화 신호(이하, "선형 등화 신호"라고 한다)를 비선형 파형 등화기에 입력한 후, 비선형 파형 등화기로부터의 등화 신호(이하, "비선형 등화 신호"라고 한다)를 비터비 디코더에 입력한다. 선형 등화 신호는, 임시 판정부에도 입력되고, 임시 판정부에서 임시 판정된다. 임시 판정된 신호(이하, "임시 판정 신호"라고 한다)는, 교사 신호로서, 선형 파형 등화기와 비선형 파형 등화기에 입력된다. 선형 파형 등화기와 비선형 파형 등화기는, 교사 신호를 기초로 탭계수를 도출하여 등화 처리를 실행한다.
예를 들면, 비선형 등화기에는, 뉴럴 네트워크가 사용되고 있는데, 상기 구성에 의하면, 훈련 신호를 사용하지 않고 뉴럴 네트워크의 학습이 이루어진다. 또한, 선형 파형 등화기와 비선형 파형 등화기에 있어서의 탭계수의 도출에는, 선형 등화 신호, 비선형 등화 신호, 임시 판정 신호가 사용되는데, 선형 등화 신호나 비선형신호와, 임시 판정 신호는, 출력 타이밍이 상이하다. 그 때문에, 이들의 타이밍을 맞추기 위하여, 재생 장치는, 탭계수 도출을 위하여, 선형 등화 신호와 비선형 등화 신호를 지연시킨다.
도 1은 본 발명의 실시예 1에 따른 재생 장치(100)의 구성을 나타낸다. 재생 장치(100)는 광디스크(10), 광디스크 구동부(12), 광픽업(14), 프리앰프부(16), AGC부(18), PLL(Phase Locked Loop)부(20), A/D 변환부(22), 처리부(24), 제어부(26)를 포함한다.
광디스크(10)는, 재생 장치(100)에 탈착 가능하게 구성된 기록 매체이다. 광디스크(10)는, CD, DVD, BD, HD DVD와 같은 다양한 종류에 대응한다. 여기서는, 특히 광디스크(10)로서, 비선형 변형이 재생에 영향을 미칠 정도로 큰 경우를 대상으로 한다. 광디스크 구동부(12)는, 소정의 회전 속도로 광디스크(10)를 회전시키기 위한 모터이다. 광픽업(14)은, 광디스크(10)로부터 처리 대상 신호를 판독함과 함께, 이에 대하여 광전변환 및 증폭을 실행한다. 그 결과의 신호가, 전술한 "재생 신호"에 상당한다. 광픽업(14)은 재생 신호를 프리앰프부(16)에 출력한다.
프리앰프부(16)는 재생 신호를 증폭하고, AGC부(18)는 프리앰프부(16)로부터의 재생 신호를 소정의 진폭으로 증폭한다. AGC부(18)는 증폭한 재생 신호를 PLL부(20)에 출력하고, PLL부(20)는 재생 신호로부터 클럭을 검출한다. A/D 변환부(22)는 PLL부(20)에 의해 검출된 클럭에 기초하여, 재생 신호를 아날로그/디지털 변환한다. 처리부(24)는, A/D 변환부(22)에서 아날로그/디지털 변환된 재생 신호(이하, 이것도 "재생 신호"라고 한다)에 대해, 등화 처리 및 디코딩 처리를 실행한다. 처리부(24)의 상세한 것은 후술한다.
이 구성은, 하드웨어적으로는, 임의의 컴퓨터의 CPU, 메모리, 기타의 LSI로 실현되고, 소프트웨어적으로는 메모리에 로드된 프로그램 등에 의해 실현되지만, 여기서는 그들의 연계에 의해 실현되는 기능 블록을 나타내고 있다. 따라서, 이들의 기능 블록이 하드웨어만이나 소프트웨어만으로, 또는 그들의 조합에 의해 다양한 형태로 실현 가능한 것은, 당업자에게 있어서 자명하다.
도 2는 처리부(24)의 구성을 나타낸다. 처리부(24)는 선형 등화부(44), 제 1 지연부(32), 임시 판정부(30), 비선형 등화부(46), 제 2 지연부(34), 제 1 가산부(40), 제 2 가산부(42), 비터비 디코딩부(38)를 포함한다. 또한, 신호로서 선형 등화용 오차 신호(300), 비선형 등화용 오차 신호(302), 임시 판정 신호(306)를 포함한다.
도 1의 A/D 변환부(22)에서 비트 클럭별로 샘플링된 재생 신호는, 선형 등화부(44)에 차례로 입력된다. 선형 등화부(44)는, 입력한 재생 신호를 차례로 선형 등화한다. 선형 등화부(44)는 트랜스버설 필터(Transversal Filter)로 구성되어 있고, 다단탭으로 재생 신호를 지연시킴과 함께, 다단탭으로부터의 출력과 복수의 탭계수를 곱셈하고, 나아가 곱셈 결과를 가산한다. 여기서, 가산 결과가 전술한 선형 등화 신호에 상당한다. 또한, 선형 등화부(44)는, 후술되는 제 1 가산부(40)로부터 선형 등화용 오차 신호(300)를 입력하고, 선형 등화용 오차 신호(300)에 기초하여 복수의 탭계수를 도출한다. 여기서, 복수의 탭계수의 도출에는, LMS(Least Mean Square) 알고리즘과 같은 적응 알고리즘이 사용된다. 선형 등화부(44)는 제 1 지연부(32), 임시 판정부(30), 비선형 등화부(46)에 선형 등화 신호를 출력한다.
비선형 등화부(46)는 선형 등화부(44)로부터의 선형 등화 신호를 입력하고, 선형 등화 신호를 차례로 비선형 등화한다. 비선형 등화부(46)는 뉴럴 네트워크로 구성되어 있다. 비선형 등화부(46)에 있어서의 비선형 등화의 결과가, 전술한 비선형 등화 신호에 상당한다. 또한, 비선형 등화부(46)는, 후술되는 제 2 가산부(42)로부터, 비선형 등화용 오차 신호(302)를 입력하고, 비선형 등화용 오차 신호(302)에 기초하여 뉴럴 네트워크에서 사용되는 복수의 탭계수를 도출한다. 여기서, 비선형 등화용 오차 신호(302)는, 제 2 지연부(34)로부터의 지연 신호와 임시 판정 신호(306)의 차이에 의해 생성되어 있으므로, 비선형 등화부(46)는, 임시 판정 신호를 교사 신호로 하여 복수의 계수를 도출한다고 할 수 있다. 비선형 등화부(46)는, 비선형 등화 신호를 제 2 지연부(34)와 비터비 디코딩부(38)에 출력한다.
비터비 디코딩부(38)는, 비선형 등화부(46)로부터의 비선형 등화 신호를 입력하고, 비선형 등화 신호에 대해 비터비 디코딩을 실행한다. 비터비 디코딩부(38)는, 비선형 등화 신호로부터 브랜치 메트릭을 계산하는 브랜치 메트릭 연산 회로와, 브랜치 메트릭을 1클럭마다 누적 가산하여 패스 메트릭(Path Metric)을 계산하는 패스 메트릭 연산 회로와, 패스 메트릭이 최소가 되는 데이터 계열을 가장 가능성이 높은 후보 계열로 선택하여 기억하는 패스 메모리를 포함한다. 패스 메모리는, 복수의 후보 계열을 격납하고 있고, 패스 메트릭 연산 회로로부터의 선택 신호에 따라 후보 계열을 선택한다. 또한, 선택된 후보 계열이 데이터 계열로서 출력된다.
임시 판정부(30)는, 선형 등화부(44)로부터의 선형 등화 신호를 입력하고, 선형 등화 신호에 대해 비터비 디코딩을 실행하는 것에 의해, 선형 등화 신호를 차례로 임시 판정한다. 임시 판정부(30)는, 비터비 디코딩부(38)와 동일하게 구성되어 있다. 패스 메모리는, 복수의 후보 계열을 격납하고 있고, 패스 메트릭 연산 회로로부터의 선택 신호에 기초하여, 파셜 레스폰스 규칙에 따라 임시 판정이 실행된다. 구체적으로 설명하면, 임시 판정부(30)는, 파셜 레스폰스 등화가 정상적으로 이루어진 경우에, 소정의 입력 비트에 대한 출력의 레벨을 임시 판정하고, 입력 비트에 대해 임시 판정한 레벨을 임시 판정 신호(306)로서 출력한다. 여기서, 임시 판정부(30)와 비터비 디코딩부(38)는, 패스 메모리 길이가 상이하게 구성되어 있다. 예를 들면, 비터비 디코딩부(38)의 패스 메모리 길이가 64비트인 경우, 임시 판정부(30)의 패스 메모리 길이는 24비트나 32비트이다.
제 1 지연부(32)는 선형 등화부(44)로부터의 선형 등화 신호를 입력한다. 제 1 지연부(32)는 선형 등화 신호를 지연시킨 후, 지연한 선형 등화 신호(이하, "선형 등화 신호" 또는 "지연 신호"라고 한다)를 제 1 가산부(40)에 출력한다. 여기서, 제 1 지연부(32)는 임시 판정부(30)에서의 처리 지연에 대응한 기간에 걸쳐 지연을 실행한다. 즉, 임시 판정부(30)로부터 출력된 임시 판정 신호(306)와, 선형 등화부(44)로부터의 선형 등화 신호의 타이밍이, 제 1 가산부(40)에서 맞춰진다. 제 1 지연부(32)는, 예를 들면, 비트 클럭으로 구동되는 래치 회로로 구성된다. 제 1 가산부(40)는 제 1 지연부(32)로부터의 선형 등화 신호, 임시 판정 신호(306)를 입력한다. 제 1 가산부(40)는 선형 등화 오차와 임시 판정 신호(306)의 차이에 기초하여, 선형 등화용 오차 신호(300)를 생성한다. 예를 들면, 선형 등화 오차로부터 임시 판정 신호(306)를 감산하는 것에 의해, 선형 등화용 오차 신호(300)가 도출된다. 제 1 가산부(40)는 선형 등화용 오차 신호(300)를 선형 등화부(44)에 출력한다.
제 2 지연부(34)는 비선형 등화부(46)로부터의 비선형 등화 신호를 입력한다. 제 2 지연부(34)는 비선형 등화 신호를 지연시킨 후, 지연한 비선형 등화 신호(이하, "비선형 등화 신호" 또는 "지연 신호"라고 한다)를 제 2 가산부(42)에 출력한다. 여기서, 제 2 지연부(34)는, 임시 판정부(30)에 있어서의 처리 지연과 비선형 등화부(46)에 있어서의 처리 지연의 차이에 대응한 기간에 걸쳐 지연을 실행한다. 제 2 가산부(42)는 제 2 지연부(34)로부터의 비선형 등화 신호와, 임시 판정 신호(306)의 차이에 기초하여, 비선형 등화용 오차 신호(302)를 생성한다. 예를 들면, 비선형 등화 신호의 합에서 임시 판정 신호(306)를 감산하는 것에 의해, 비선형 등화용 오차 신호(302)가 도출된다. 제 2 가산부(42)는 비선형 등화용 오차 신호(302)를 비선형 등화부(46)에 출력한다.
여기서, 비선형 등화부(46)는 비선형 등화용 오차 신호(302)에 기초하여, 복수의 계수를 도출한다. 즉, 비선형 등화부(46)는 임시 판정 신호(306)를 교사 신호로서 사용한다. 또한, 비선형 등화부(46)는, 비선형 등화용 오차 신호(302)의 제곱값을 연이어 가산해 나간 총합인 적산값을 계산하는 것에 의해, 비선형 등화부(46)에 있어서의 복수 탭계수의 수렴을 감시한다. 즉, 비선형 등화부(46)는, 그 적산값이 임계값보다 큰 상태에서 작은 상태로, 비선형 등화용 오차 신호(302)가 변화한 경우에, 복수의 탭계수의 수렴을 판정한다. 또한, 수렴을 판정한 후, 비선형 등화용 오차 신호(302)의 제곱값의 총합인 적산값이 임계값보다 다시 커진 경우에, 비선형 등화부(46)의 복수의 탭계수의 발산으로 판정한다. 그때, 비선형 등화부(46)는 복수의 탭계수를 새로 도출한다.
도 3은 선형 등화부(44)의 구성을 나타낸다. 선형 등화부(44)는 다단탭(50), 선형 처리부(52)를 포함한다. 다단탭(50)은 지연탭(54)으로 총칭되는 제 1 지연탭(54a), 제 2 지연탭(54b), 제 3 지연탭(54c), 제 N 지연탭(54n)을 포함한다. 선형 처리부(52)는 곱셈부(56)로 총칭되는 제1곱셈부(56a), 제 2 곱셈부(56b), 제 3 곱셈부(56c), 제 N+1 곱셈부(56n+1), 탭계수 도출부(58), 적산부(60)를 포함한다.
다단탭(50)은 복수의 지연탭(54)이 시리얼 접속되는 것에 의해 형성된다. 구체적으로 설명하면, 제 1 지연탭(54a)은 재생 신호를 입력하고, 지연 후, 재생 신호를 출력한다. 제 2 지연탭(54b)은 제 1 지연탭(54a)으로부터의 재생 신호를 입력하고, 지연 후, 재생 신호를 출력한다. 제 3 지연탭(54c)으로부터 제 N 지연탭(54n)도, 동일한 처리를 실행한다. 지연탭(54)으로의 입력 부분과 출력 부분이 다단탭(50)으로부터의 출력 신호이고, 예를 들면, 4개의 지연탭(54)이 배치되는 경우, 5개의 출력 신호가 존재한다. 이들의 출력 신호는 곱셈부(56)에 출력되어 있다.
곱셈부(56)는, 지연탭(54)으로부터의 출력 신호를 입력함과 함께, 탭계수 도출부(58)로부터의 탭계수도 입력한다. 여기서, 탭계수는, 각 출력 신호에 대응지어져서 도출되어 있다. 곱셈부(56)는 출력 신호와 탭계수를 곱셈한다. 곱셈부(56)는 각 곱셈 결과를 적산부(60)에 출력한다. 적산부(60)는 곱셈부(56)로부터의 곱셈 결과를 연이어 가산하여 가산 결과인 적산값을 구한다. 가산 결과인 적산값이, 전술한 선형 등화 신호에 상당한다. 적산부(60)는 선형 등화 신호를 출력한다. 탭계수 도출부(58)는 선형 등화용 오차 신호(300)를 입력한다. 탭계수 도출부(58)는 재생 신호가 파셜 레스폰스 특성에 적합하도록, 선형 등화용 오차 신호(300), 곱셈부(56)에서의 곱셈 결과를 사용하여, 복수의 탭계수를 제어한다. 또, 탭계수의 도출에는, 예를 들면 LMS 알고리즘과 같은 적응 알고리즘이 사용되는 것에 의해, 선형 등화용 오차 신호(300)가 작아지도록 제어된다. 또, LMS 알고리즘은 공지의 기술이므로, 여기서는 설명을 생략한다.
도 4는 비선형 등화부(46)의 구성을 나타낸다. 비선형 등화부(46)는 다단탭(70), 비선형 처리부(72)를 포함한다. 다단탭(70)은 지연탭(74)으로 총칭되는 제 1 지연탭(74a), 제 2 지연탭(74b), 제 N 지연탭(74n)을 포함한다. 비선형 처리부(72)는 곱셈부(76)로 총칭되는 제 11 곱셈부(76aa), 제 12 곱셈부(76ab), 제 1M 곱셈부(76am), 제 21 곱셈부(76ba), 제 22 곱셈부(76bb), 제 2M 곱셈부(76bm), 제 (N+1)1 곱셈부(76(n+1)a), 제 (N+1)2 곱셈부(76(n+1)b), 제 (N+1)M 곱셈부(76(n+1)m), 적산부(78)로 총칭되는 제 1 적산부(78a), 제 2 적산부(78b), 제 M 적산부(78m), 함수 연산부(80)로 총칭되는 제 1 함수 연산부(80a), 제 2 함수 연산부(80b), 제 M 함수 연산부(80m), 곱셈부(82)로 총칭되는 제 1 곱셈부(82a), 제 2 곱셈부(82b), 제 M 곱셈부(82m), 적산부(84), 함수 연산부(86), 탭계수 도출부(88)를 포함한다.
비선형 등화부(46)는, 도시하는 바와 같이, 3층 퍼셉트론(Perceptron)형의 뉴럴 네트워크로 구성된다. 여기서, 입력층이 다단탭(70)에 상당하고, 숨겨진 층이 함수 연산부(80)에 상당하고, 출력층이 함수 연산부(86)에 상당한다. 다단탭(70)은 복수의 지연탭(74)이 시리얼 접속되는 것에 의해 형성된다. 구체적으로 설명하면, 제 1 지연탭(74a)은 선형 등화 신호를 입력하고, 지연 후, 선형 등화 신호를 출력한다. 제 2 지연탭(74b)은 제 1 지연탭(74a)으로부터의 선형 등화 신호를 입력하고, 지연 후, 선형 등화 신호를 출력한다. 제 N 지연탭(74n)도 동일한 처리를 실행한다. 지연탭(74)으로의 입력 부분과 출력 부분이 다단탭(70)으로부터의 출력 신호이다. 이들의 출력 신호는 곱셈부(76)에 출력되어 있다.
곱셈부(76)는 다단탭(70)으로부터의 출력 신호와, 탭계수 도출부(88)로부터의 탭계수를 곱셈한다. 구체적으로 설명하면, 제 IJ 곱셈부(76ij)는 다단탭(70)의 선두에서 i번째의 출력 신호 S(i)와, 탭계수 W1(i, j)을 곱셈하는 것에 의해, 곱셈 결과 U(i, j)를 생성한다. 적산부(78)는 곱셈부(76)에 있어서의 곱셈 결과를 연이어 가산하는 적산을 실행한다. 구체적으로 설명하면, 제 J 적산부(78j)는 곱셈 결과 U(1, j), U(2, j), U(3, j), …, U(n+1, j)를 가산하는 적산에 의해, 적산 결과 V(j)를 생성한다. 함수 연산부(80)는 적산부(78)에 있어서의 적산 결과 V(j)에 시그모이드 함수(sigmoid function)를 연산한다. 시그모이드 함수는, 다음과 같이 표시된다. f(x)=(1-exp(-αx))/(1+exp(-αx))…(식 1) 여기서, 식 1의 x에 적산 결과 V(j)가 입력된다. 여기서는, 제 J 함수 연산부(80j)에서의 연산 결과를 X(j)로 나타내고, 당해 연산 결과가 숨겨진 층으로부터의 출력에 상당한다.
곱셈부(82)는 함수 연산부(80)에 있어서의 연산 결과와 탭계수 도출부(88)로부터의 탭계수를 곱셈한다. 구체적으로 설명하면, 제 J 곱셈부(82j)는 제 J 함수 연산부(80j)에 있어서의 연산 결과 X(j)와, 탭계수 W2(j)를 곱셈하는 것에 의해, 곱셈 결과 Y(j)를 생성한다. 적산부(84)는 곱셈부(82)에 있어서의 곱셈 결과를 연이어 가산하는 적산을 실행한다. 여기서는, 모든 곱셈부(82)에 있어서의 곱셈 결과가 적산되어, 적산 결과 Z가 생성된다. 함수 연산부(86)는 적산부(84)에 있어서의 적산 결과에 시그모이드 함수를 연산한다. 여기서는, 식 1의 x에 적산 결과 Z가 입력된다. 함수 연산부(86)의 연산 결과가 출력층으로부터의 출력에 상당하고, 전술한 비선형 등화 신호에 상당한다.
탭계수 도출부(88)는 곱셈부(76) 및 곱셈부(82)에서 사용되는 탭계수 W1(i, j)와 W2(j)를 도출한다. 또, W1(i, j), W2(j)의 초기값으로서, 랜덤한 값이나 수렴 후에 근접한 값이 설정된다. 또한, 탭계수 도출부(88)는, 도 3의 탭계수 도출부(58)와 동일하게 LMS 알고리즘에 의해 W1(i, j), W2(j)를 갱신한다. 여기서, W1(i, j), W2(j)의 학습은, 역전파(Back Propagation)에 의해 이루어진다. 비선형 등화용 오차 신호(302)의 제곱값은, 다음과 같이 표시된다. E=(A-D)2…(식 2)
여기서, A는 선형 등화 신호에 상당하고, D는 임시 판정 신호(306)에 상당한다. 즉, A-D는 비선형 등화용 오차 신호(302)에 상당한다. 탭계수 도출부(88)는 E가 최소가 되도록 W1(i, j), W2(j)를 제어한다. 출력층에서의 역전파의 결과는 다음과 같이 표시된다. (∂E)/(∂Y(j))=f'(Y(j))×2(A-D)…(식 3) 탭계수 도출부(88)는 탭계수 W2(j)를 다음과 같이 갱신한다. W2(j)=W2(j)old-ε×(∂E)/(∂W2(j))…(식 4)
여기서, W2(j)old는 하나 전의 타이밍에 있어서의 탭계수 W2(j)를 나타낸다. 한편, 숨겨진 층에서의 역전파는 다음과 같이 표시된다. (∂E)/(∂U(i, j))=f'(U(i, j))×(∂E)/(∂Y(j))×W2(j)…(식 5) 탭계수 도출부(88)는 탭계수 W1(i, j)을 다음과 같이 갱신한다. W1(i, j)=W1(i, j)old-ε×(∂E)/(∂W1(i, j))…(식 6) 여기서, W1(i, j)old는 하나 전의 타이밍에 있어서의 탭계수 W1(i, j)을 나타낸다.
도 5는 임시 판정부(30)의 구성을 나타낸다. 임시 판정부(30)는 브랜치 메트릭 연산부(90), 패스 메모리부(92), 특정부(96)를 포함한다. 또한, 신호로서 선택 신호 SEL을 포함한다. 브랜치 메트릭 연산부(90)는 도시하지 않는 선형 등화부(44)로부터의 선형 등화 신호에 기초하여, 브랜치 메트릭 연산 및 패스 메트릭 연산을 실행한다. 그 때문에, 브랜치 메트릭 연산부(90)에는, 전술한 브랜치 메트릭 연산 회로 및 패스 메트릭 연산 회로가 포함된다. 전술한 바와 같이, 본 실시예에서는, 파셜 레스폰스 방식이 적용되어 있는데, 임시 판정부(30)의 구성을 설명하기에 앞서, 여기서는, 파셜 레스폰스 방식에 있어서의 상태 변이를 설명한다.
도 6은 임시 판정부(30)가 파셜 레스폰스(1, 2, 2, 2, 1)에 대응하는 경우의 상태 변이를 나타낸다. 파셜 레스폰스(1, 2, 2, 2, 1)에서는, 진폭이 ±4의 범위 내이다. 4비트를 하나의 조합으로 하면, 조합에 포함되는 값에 대응하여, S0에서 S9까지의 10종류의 상태가 규정되어 있다. 또한, 다음에 입력되는 비트값에 대응하여 도시하는 바와 같이 상태가 변이한다. 예를 들면, 상태 S0에 비트값 "1"이 입력되면, 상태 S1로의 변이가 이루어진다. 여기서, 상태 간을 잇는 화살표에 "x/y"와 같은 값이 표시되어 있는데, x는 입력되는 비트값을 나타내고, y는 원래의 상태에 새로운 비트값이 가해진 5비트에 대한 임시 판정값을 나타낸다. 도 7은 임시 판정부(30)가 파셜 레스폰스(1, 2, 2, 2, 1)에 대응하는 경우의 상태 변이를 나타낸다. 도 7은 연속된 2개 타이밍에서의 상태를 나타내고 있고, 각 상태는, 도 6과 동일하다.
도 8은 브랜치 메트릭 연산부(90)의 구성을 나타낸다. 브랜치 메트릭 연산부(90)는 가산부(110)로 총칭되는 제 1 가산부(110a), 제 2 가산부(110b), 제 3 가산부(110c), 제 4 가산부(110d), 제 5 가산부(110e), 제 6 가산부(110f), 제 7 가산부(110g), 제 8 가산부(110h), 제 9 가산부(110i), 제 10 가산부(110j), 제 11 가산부(110k), 제 12 가산부(110l), 제 13 가산부(110m), 제 14 가산부(110n), 제 15 가산부(110o), 제 16 가산부(110p), 제곱 회로(112)로 총칭되는 제 1 제곱 회로(112a), 제 2 제곱 회로(112b), 제 3 제곱 회로(112c), 제 4 제곱 회로(112d), 제 5 제곱 회로(112e), 제 6 제곱 회로(112f), 제 7 제곱 회로(112g), 제 8 제곱 회로(112h), 제 9 제곱 회로(112i), 제 10 제곱 회로(112j), 제 11 제곱 회로(112k), 제 12 제곱 회로(112l), 제 13 제곱 회로(112m), 제 14 제곱 회로(112n), 제 15 제곱 회로(112o), 제 16 제곱 회로(112p), ACS 회로(114)로 총칭되는 제 1 ACS 회로(114a), 제 2 ACS 회로(114b), 제 3 ACS 회로(114c), 제 4 ACS 회로(114d), 제 5 ACS 회로(114e), 제 6 ACS 회로(114f), 가산부(116)로 총칭되는 제 1 가산부(116a), 제 2 가산부(116b), 제 3 가산부(116c), 제 4 가산부(116d)를 포함한다. 또한, 선택 신호(SEL)로 총칭되는 제 0 선택 신호(SEL0), 제 1 선택 신호(SEL1), 제 2 선택 신호(SEL2), 제 7 선택 신호(SEL7), 제 8 선택 신호(SEL8), 제 9 선택 신호(SEL9)를 포함한다.
가산부(110)는 선형 등화 신호에서 소정의 목표값을 감산한다. 제곱 회로(112)는 가산부(110)에 있어서의 감산 결과의 제곱값을 계산한다. ACS 회로(114)는 제곱 회로(112)로부터의 제곱에 대해, 가산, 비교, 선택에 의한 메트릭 연산을 실행한다. 또한, ACS 회로(114)는 메트릭 연산의 결과로서, 제 0 선택 신호(SEL0), 제 1 선택 신호(SEL1), 제 2 선택 신호(SEL2), 제 7 선택 신호(SEL7), 제 8 선택 신호(SEL8), 제 9 선택 신호(SEL9)를 출력한다. 또한, 파셜 레스폰스 특성상 ACS 회로(114)에 입력되지 않는 제곱값도 존재한다. 그러한 제곱값에 대해, 가산부(116)에서 가산이 이루어진다. 도 5를 다시 참조한다.
패스 메모리부(92)는 브랜치 메트릭 연산부(90)로부터의 선택 신호(SEL)를 입력하고, 선택 신호(SEL)에 대응한 패스를 기억한다. 도 9는 패스 메모리부(92)의 구성을 나타낸다. 패스 메모리부(92)는 메모리(120)로 총칭되는 제 11 메모리(120aa), 제 12 메모리(120ab), 제 13 메모리(120ac), 제 14 메모리(120ad), 제 15 메모리(120ae), 제 16 메모리(120af), 제 17 메모리(120ag), 제 18 메모리(120ah), 제 19 메모리(120ai), 제 110 메모리(120aj), 제 21 메모리(120ba), 제 22 메모리(120bb), 제 23 메모리(120bc), 제 24 메모리(120bd), 제 25 메모리(120be), 제 26 메모리(120bf), 제 27 메모리(120bg), 제 28 메모리(120bh), 제 29 메모리(120bi), 제 210 메모리(120bj), 제 (L+1)1 메모리(120(l+1)a), 제 (L+1)2 메모리(120(l+1)b), 제 (L+1)3 메모리(120(l+1)c), 제 (L+1)4 메모리(120(l+1)d), 제 (L+1)5 메모리(120(l+1)e), 제 (L+1)6 메모리(120(l+1)f), 제 (L+1)7 메모리(120(l+1)g), 제 (L+1)8 메모리(120(l+1)h), 제 (L+1)9 메모리(120(l+1)i), 제 (L+1)10 메모리(120(l+1)j), 선택부(122)로 총칭되는 제 11 선택부(122aa), 제 12 선택부(122ab), 제 13 선택부(122ac), 제 14 선택부(122ad), 제 15 선택부(122ae), 제 16 선택부(122af), 제 L1 선택부(122la), 제 L2 선택부(122lb), 제 L3 선택부(122lc), 제 L4 선택부(122ld), 제 L5 선택부(122le), 제 6L6 선택부(122lf), 다수결부(124)를 포함한다.
여기서는, L+1의 메모리(120)에 의해 하나의 패스가 기억되고, 또한 도 6, 7에 나타낸 10종류의 상태 각각에 대응하도록, 10종류의 패스가 기억된다. 선택부(122)는 선택 신호(SEL)에 대응하여 이중의 어느 한 패스를 선택한다. 선택된 패스가 생존 패스에 상당한다. 다수결부(124)는 제 (L+1)1 메모리(120(l+1)a)에서 제 (L+1)10 메모리(120(l+1)j)의 각각에 기억된 비트값을 입력하고, 다수결을 실행한다. 다수결부(124)는 선택 결과를 출력한다. 도 5를 다시 참조한다.
특정부(96)는, 도시하지 않는 다수결부(124)로부터의 선택값을 입력하고, 래치에 의해 선택값을 유지한다. 여기서, 특정부(96)는, 과거의 선택값을 포함하여, 5개의 타이밍에 대응한 선택값에서 하나의 조합을 선택한다. 또, 특정부(96)에 새로운 선택값이 입력되면, 조합 중에서 가장 과거의 선택값이 제외되는 것에 의해, 조합이 갱신된다.
도 10은 특정부(96)에 기억된 테이블의 데이터 구조를 나타낸다. 도시하는 바와 같이, 메모리값 섹션(200), b(k) 섹션(202), b(k-1) 섹션(204), b(k-2) 섹션(206), b(k-3) 섹션(208), b(k-4) 섹션(210), 임시 판정 출력 섹션(212)이 포함된다. 여기서, b(k)는 가장 새로 입력된 선택값에 상당하고, b(k-1)은 하나 전의 타이밍에 입력된 선택값에 상당하고, b(k-4)는 4개 전의 타이밍에 입력된 선택값에 상당한다. 전술한 바와 같이, 이들은 래치에 의해 유지되고 있다. b(k) 섹션(202) 내지 b(k-4) 섹션(210)에는, 래치에 유지된 선택값이 취할 수 있는 값의 조합이 표시되어 있다. 메모리값 섹션(200)에는, 취할 수 있는 값에 대응한 메모리값이 표시되고, 임시 판정 출력 섹션(212)에는, 취할 수 있는 값에 대응한 임시 판정값이 표시되어 있다. 예를 들면, 패스 메모리의 내용이 "00000"이면 임시 판정값 "-4", "00001"이면 임시 판정값 "-3"이 대응지어져 있다. 도 5를 다시 참조한다. 특정부(96)는 도 10에 나타낸 테이블을 참조하면서, 조합에 대응한 임시 판정값을 특정한다. 특정부(96)는 임시 판정값을 임시 판정 신호(306)로서 출력한다.
이상의 구성에 의한 재생 장치(100)의 동작을 설명한다. 도 11은 비선형 등화부(46)에 있어서의 계수의 도출 순서를 나타내는 플로차트이다. 비선형 등화부(46)는, 비선형 등화용 오차 신호(302)의 크기가 수렴된 후에도, 계속해서 비선형 등화용 오차 신호(302)의 크기를 도출한다. 크기가 임계값보다 커진 경우(S40의 Y), 비선형 등화부(46)는 새로 탭계수를 도출한다(S42). 크기가 임계값보다 커지지 않으면(S40의 N), 처리는 종료된다.
도 12의 (a)-(b)는, 종래 및 도 1의 재생 장치(100)에 의한 출력 신호의 히스토그램을 나타낸다. 도 12(a)는 종래의 선형 파형 등화기로 등화한 신호의 히스토그램을 나타낸다. 이때의 비트 에러율(Bit Error Rate)은 1.1×10-2이다. 한편, 도 12(b)는 재생 장치(100)로 등화한 신호의 히스토그램을 나타낸다. 이때의 목표값은, 전술한 바와 같이, 파셜 레스폰스(1, 2, 2, 2, 1)의 9값으로 하고 있다. 또한, 이때의 비트 에러율은 1.5×10-4이다. 종래의 선형 파형 등화기에 있어서의 특성 악화는, 파형에 비선형 성분이 포함되어 있으므로, 비터비 목표값에 수렴이 이루어지지 않기 때문인 것으로 추정된다.
본 발명의 실시예에 의하면, 선형 등화 신호를 임시 판정한 결과를 교사 신호로 하기 때문에, 훈련 신호 대신에 임시 판정 신호를 교사 신호로 사용할 수 있다. 또한, 훈련 신호 대신에 임시 판정 신호를 교사 신호로 사용하기 때문에, 훈련 신호를 사용하지 않고 비선형 등화를 위한 계수를 도출할 수 있다. 또한, 훈련 신호를 사용하지 않고, 비선형 등화를 위한 계수가 도출되기 때문에, 훈련 신호를 사용하지 않고 비선형 등화를 실행할 수 있다. 또한, 훈련 신호를 사용하지 않고, 비선형 등화를 위한 계수가 도출되기 때문에, 기록 밀도의 향상이나 기록 파워의 변동 등에 의해 발생하는 재생 신호의 비선형 변형을 훈련 신호 없이 줄일 수 있다.
또한, 파셜 레스폰스 규칙에 따른 임시 판정이 실행되기 때문에, 파셜 레스폰스 처리에 대응할 수 있다. 또한, 임시 판정부에 있어서의 처리 지연과 비선형 등화부에 있어서의 처리 지연의 차이에 대응한 기간에 걸쳐 지연을 실행하기 때문에, 비선형 등화 신호와 임시 판정 신호의 타이밍을 맞출 수 있다. 또한, 비선형 등화 신호와 임시 판정 신호의 타이밍이 맞춰지기 때문에, 비선형 등화를 위한 탭계수의 추정 정밀도를 향상할 수 있다. 또한, 비선형 등화용 오차 신호의 발산을 검출한 경우에 복수의 계수를 새로 도출하기 때문에, 등화 특성의 악화를 억제할 수 있다.
(실시예 2) 본 발명을 구체적으로 설명하기에 앞서, 우선 개요를 서술한다. 본 발명의 실시예 2는, 광디스크 등의 기록 매체에 기록되어 있는 신호를 재생하고, 재생한 신호(이하, "재생 신호"라고 한다)를 파셜 레스폰스 방식으로 등화하는 한편, 등화한 신호(이하, "등화 신호"라고 한다)를 디코딩하는 재생 장치에 관한 것이다. 전술한 바와 같이, 광디스크의 기록 용량의 상승에 따라, 선형 파형 등화기로는 완전히 제거할 수 없는 비선형 변형의 영향이 커지고 있다. 비선형 변형을 제거하기 위해서는, 비선형 등화기로서의 뉴럴 네트워크가 유효하지만, 훈련 신호에 의해 학습, 수렴시킬 필요가 있다. 여기서, 재생 신호의 비선형 변형을 훈련 신호 없이 줄이기 위하여, 본 실시예에 따른 재생 장치는 다음의 처리를 실행한다.
재생 장치는, 선형 파형 등화기와 비선형 파형 등화기를 병렬로 배치하고, 이들 모두에 재생 신호를 입력한다. 또한, 재생 장치는, 선형 파형 등화기로부터의 등화 신호(이하, "선형 등화 신호"라고 한다)와 비선형 파형 등화기로부터의 등화 신호(이하, "비선형 등화 신호"라고 한다)를 합성하고, 합성한 신호(이하, "가산 신호"라고 한다)를 비터비 디코더에 입력한다. 여기서, 비터비 디코더는, 가산 신호를 차례로 임시 판정하는 본 발명의 임시 판정부로서 기능을 한다. 비터비 디코더에서 임시 판정된 신호(이하, "임시 판정 신호"라고 한다)는, 교사 신호로서, 선형 파형 등화기와 비선형 파형 등화기에 입력된다. 선형 파형 등화기와 비선형 파형 등화기는, 교사 신호를 기초로 탭계수를 도출하여 등화 처리를 실행한다. 예를 들면, 비선형 등화기에는, 뉴럴 네트워크가 사용되고 있기 때문에, 훈련 신호를 사용하지 않고 뉴럴 네트워크의 학습이 이루어진다.
여기서, 트랜스버설형 필터로 구성되는 선형 파형 등화기와, 뉴럴 네트워크로 구성되는 비선형 파형 등화기를 조합하여도 적응 동작을 가능하게 하기 위하여, 재생 장치는 다음의 처리를 더 실행한다. 일반적으로, 선형 파형 등화기에 비해 비선형 파형 등화기의 탭계수의 수렴까지 필요로 하는 기간이 길다. 뉴럴 네트워크가 수렴하기 전의 불안정한 동작을 해소하기 위하여, 재생 장치는, 뉴럴 네트워크의 학습 수렴 상황을 감시하고 있고, 수렴이 확인되지 않으면, 가산 신호가 아닌 선형 등화 신호를 비터비 디코더에 출력한다. 또한, 선형 파형 등화기와 비선형 파형 등화기에 있어서의 탭계수의 도출에는, 선형 등화 신호, 비선형 등화 신호, 임시 판정 신호가 사용되는데, 선형 등화 신호나 비선형신호와, 임시 판정 신호는, 출력 타이밍이 상이하다. 그 때문에, 이들의 타이밍을 맞추기 위하여, 재생 장치는, 선형 등화 신호와 비선형 등화 신호를 지연시킨다. 이하, 본 발명의 실시예를 설명한다.
도 13은 처리부(24)의 구성을 나타낸다. 처리부(24)는 등화 처리부(1030), 제 1 지연부(1032), 제 2 지연부(1034), 가산부(1036), 비터비 디코딩부(1038), 등화 오차 생성부(1040), 판정부(1042)를 포함한다. 또한, 등화 처리부(1030)는 선형 등화부(1044), 비선형 등화부(1046)를 포함한다. 또한, 등화 오차 생성부(1040), 비선형 등화부(1046)는 적응 비선형 등화부(1048)와 그룹화된다. 또한, 신호로서 선형 등화용 오차 신호(1300), 비선형 등화용 오차 신호(1302), 임시 판정 신호(1306)를 포함한다. 또, 본 실시예에서는, 비터비 디코딩부(1038)가 가산부(1036)에 의해 가산된 신호를 차례로 임시 판정하는 본 발명의 임시 판정부로서 기능을 하지만, 비터비 디코딩부(1038)와는 별도로 임시 판정부를 마련해도 좋다.
도 1의 A/D 변환부(22)에서 비트 클럭별로 샘플링된 재생 신호는, 선형 등화부(1044)와 비선형 등화부(1046)에 차례로 입력된다. 선형 등화부(1044)는 입력한 재생 신호를 차례로 선형 등화한다. 선형 등화부(1044)는 트랜스버설 필터로 구성되어 있고, 다단탭으로 재생 신호를 지연시킴과 함께, 다단탭으로부터의 출력과 복수의 탭계수를 곱셈하고, 나아가 곱셈 결과를 가산한다. 여기서, 가산 결과가 전술한 선형 등화 신호에 상당한다. 또한, 선형 등화부(1044)는, 후술되는 등화 오차 생성부(1040)로부터 선형 등화용 오차 신호(1300)를 입력하고, 선형 등화용 오차 신호(1300)에 기초하여, 복수의 탭계수를 도출한다. 여기서, 복수의 탭계수의 도출에는, LMS 알고리즘과 같은 적응 알고리즘이 사용된다. 선형 등화부(1044)는 선형 등화 신호를 제 1 지연부(1032)를 통해 등화 오차 생성부(1040)에 출력한다.
비선형 등화부(1046)는, 선형 등화부(1044)에 있어서의 선형 등화에 병행하여, 재생 신호를 차례로 비선형 등화한다. 비선형 등화부(1046)는 뉴럴 네트워크로 구성되어 있다. 비선형 등화부(1046)에 있어서의 비선형 등화의 결과가 전술한 비선형 등화 신호에 상당한다. 또한, 비선형 등화부(1046)는, 후술되는 등화 오차 생성부(1040)로부터 비선형 등화용 오차 신호(1302)를 입력하고, 비선형 등화용 오차 신호(1302)에 기초하여, 뉴럴 네트워크에서 사용되는 복수의 탭계수를 도출한다. 여기서, 비선형 등화용 오차 신호(1302)는, 제 1 지연부(1032)로부터의 지연 신호와 제 2 지연부(1034)로부터의 지연 신호의 합과, 임시 판정 신호의 차이에 의해 생성되고 있기 때문에, 비선형 등화부(1046)는 임시 판정 신호를 교사 신호로 하여 복수의 계수를 도출한다고 할 수 있다. 비선형 등화부(1046)는 비선형 등화 신호를, 제 2 지연부(1034)를 통해 등화 오차 생성부(1040)와, 제 2 지연부(1034)를 통하지 않고 직접 가산부(1036)에 출력한다.
제 1 지연부(1032)는 선형 등화부(1044)로부터의 선형 등화 신호를 입력한다. 제 1 지연부(1032)는 선형 등화 신호를 지연시킨 후, 지연한 선형 등화 신호(이하, "선형 등화 신호" 또는 "지연 신호"라고 한다)를 등화 오차 생성부(1040)에 출력한다. 여기서, 제 1 지연부(1032)는, 비터비 디코딩부(1038)에 있어서의 임시 판정을 위한 처리 지연에 대응한 기간에 걸쳐 지연을 실행한다. 즉, 제 1 지연부(1032)에 의해, 선형 등화부(1044)에서 비터비 디코딩부(1038)에 도달한 후에 비터비 디코딩부(1038)로부터 출력된 임시 판정 신호(1306)와, 선형 등화부(1044)로부터의 선형 등화 신호의 타이밍이 맞춰진다. 제 1 지연부(1032)는, 예를 들면, 비트 클럭으로 구동되는 래치 회로로 구성된다. 제 2 지연부(1034)는 비선형 등화부(1046)로부터의 비선형 등화 신호를 입력한다. 제 2 지연부(1034)는 비선형 등화 신호를 지연시킨 후, 지연한 비선형 등화 신호(이하, "비선형 등화 신호" 또는 "지연 신호"라고 한다)를 등화 오차 생성부(1040)에 출력한다. 여기서, 제 2 지연부(1034)는, 제 1 지연부(1032)와 동일하게, 비터비 디코딩부(1038)에 있어서의 임시 판정을 위한 처리 지연에 대응한 기간에 걸쳐 지연을 실행한다.
가산부(1036)는 선형 등화부(1044)로부터의 선형 등화 신호와, 비선형 등화부(1046)로부터의 비선형 등화 신호를 입력한다. 가산부(1036)는 선형 등화 신호와 비선형 등화 신호를 가산하는 것에 의해, 가산 신호를 생성한다. 가산부(1036)는 가산 신호를 비터비 디코딩부(1038)에 출력한다. 비터비 디코딩부(1038)는 가산부(1036)로부터의 가산 신호를 입력하고, 가산 신호에 대해 비터비 디코딩을 실행한다. 비터비 디코딩부(1038)는, 가산 신호로부터 브랜치 메트릭을 계산하는 브랜치 메트릭 연산 회로와, 브랜치 메트릭을 1클럭마다 누적 가산하여 패스 메트릭을 계산하는 패스 메트릭 연산 회로와, 패스 메트릭이 최소가 되는 데이터 계열을 확률적으로 가장 확실한 후보 계열로 선택하여 기억하는 패스 메모리를 포함한다. 패스 메모리는 복수의 후보 계열을 격납하고 있고, 패스 메트릭 연산 회로로부터의 선택 신호에 따라 후보 계열을 선택한다. 또한, 선택된 후보 계열이 데이터 계열로서 출력된다.
또한, 비터비 디코딩부(1038)는, 패스 메모리에 기억되어 있는 데이터 계열에 대해, 파셜 레스폰스 규칙에 따라 임시 판정을 실행하는 것에 의해, 가산 신호를 차례로 임시 판정한다. 즉, 비터비 디코딩부(1038)는, 패스 메모리에 기억되어 있는 후보 계열 중의 하나에 대해, 소정의 비트수를 사용하여 파셜 레스폰스의 임시 판정 동작을 실행한다. 구체적으로 설명하면, 비터비 디코딩부(1038)는 파셜 레스폰스 등화가 정상적으로 이루어진 경우에, 소정의 입력 비트에 대한 출력의 레벨을 임시 판정하고, 입력 비트에 대해 임시 판정한 레벨을 임시 판정 신호(1306)로서 등화 오차 생성부(1040)에 출력한다. 임시 판정은 패스 메모리의 최종 결과에 한정되지 않고, 패스 메모리의 도중의 후보 계열에 대해 이루어져도 좋다. 예를 들면, 패스 메모리 길이가 64비트라고 하였을 경우, 24비트째나 32비트째의 후보 계열의 하나에 대해 임시 판정이 이루어져도 좋다.
등화 오차 생성부(1040)는 제 1 지연부(1032)로부터의 선형 등화 신호, 제 2 지연부(1034)로부터의 비선형 등화 신호, 비터비 디코딩부(1038)로부터의 임시 판정 신호(1306)를 입력한다. 전술한 바와 같이, 이들 신호의 타이밍은 맞춰져 있다. 등화 오차 생성부(1040)는 선형 등화 오차와 비선형 등화 신호의 합과, 임시 판정 신호(1306)의 차이에 기초하여, 선형 등화용 오차 신호(1300)를 생성한다. 예를 들면, 선형 등화 오차와 비선형 등화 신호의 합이 계산된 후, 합에서 임시 판정 신호(1306)를 감산하는 것에 의해, 선형 등화용 오차 신호(1300)가 도출된다. 또한, 등화 오차 생성부(1040)는 선형 등화 오차와 비선형 등화 신호의 합과, 임시 판정 신호(1306)의 차이에 기초하여, 비선형 등화용 오차 신호(1302)를 생성한다. 예를 들면, 선형 등화 오차와 비선형 등화 신호의 합이 계산된 후, 합에서 임시 판정 신호(1306)를 감산하는 것에 의해, 비선형 등화용 오차 신호(1302)가 도출된다. 등화 오차 생성부(1040)는 선형 등화용 오차 신호(1300)를 선형 등화부(1044)에 출력하고, 비선형 등화용 오차 신호(1302)를 비선형 등화부(1046)에 출력한다.
비선형 등화부(1046)는 비선형 등화용 오차 신호(1302)에 기초하여, 뉴럴 네트워크 탭계수를 갱신하고 있지만, 탭계수가 수렴될 동안, 비선형 등화부(1046)의 동작이 불안정해진다. 그 결과, 비터비 디코딩부(1038)로부터 출력되는 데이터 계열이 틀려질 가능성이 커진다. 그 때문에, 수렴 전부터, 가산 신호를 비터비 디코딩부(1038)에 입력하는 것은 바람직하지 못하다. 이에 대응하기 위하여, 판정부(1042)는 비선형 등화부(1046)에 있어서의 복수 탭계수의 수렴을 판정한다. 구체적으로 설명하면, 판정부(1042)는, 비선형 등화용 오차 신호(1302)의 제곱값을 소정의 기간에 걸쳐 가산하는 것에 의해 적산한다. 또한, 판정부(1042)는 적산값과 임계값을 비교하여, 적산값이 임계값 이하로 되면 수렴으로 판정한다. 한편, 적산값이 임계값보다 크면, 판정부(1042)는 수렴되지 않은 것으로 판정한다. 판정부(1042)는 가산부(1036), 등화 오차 생성부(1040)에 판정 결과를 출력한다. 판정 결과에는, 수렴되어 있는지 여부가 표시되어 있다.
가산부(1036)는, 판정부(1042)에서 수렴이 판정될 동안, 즉 수렴되지 않은 것으로 판정된 경우, 전술한 가산 신호를 비터비 디코딩부(1038)에 출력하지 않고, 선형 등화부(1044)로부터의 선형 등화 신호를 비터비 디코딩부(1038)에 출력한다. 한편, 가산부(1036)는, 판정부(1042)에서 수렴이 판정된 후, 전술한 바와 같이, 가산 신호를 비터비 디코딩부(1038)에 출력한다. 즉, 뉴럴 네트워크가 수렴할 동안에는 선형 등화 신호가 비터비 디코딩부(1038)에 출력되고, 뉴럴 네트워크가 수렴하고나서는 가산 신호가 비터비 디코딩부(1038)에 출력된다. 이에 의해, 비선형 등화 신호에 의한 악영향이 감소한다.
등화 오차 생성부(1040)는, 판정부(1042)에서 수렴이 판정될 동안, 비선형 등화 신호를 사용하지 않고, 선형 등화 신호와 임시 판정 신호(1306)의 차이에 기초하여 선형 등화용 오차 신호(1300)를 생성한다. 또한, 등화 오차 생성부(1040)는 선형 등화부(1044)에 대해, 선형 등화용 오차 신호(1300)를 기초로 하여 복수의 탭계수를 도출시킨다. 한편, 등화 오차 생성부(1040)는, 판정부(1042)에서 수렴이 판정된 후, 전술한 바와 같이 동작한다. 더욱이, 등화 오차 생성부(1040)는, 판정부(1042)로부터의 판정 결과에 관계없이, 선형 등화 신호와 비선형 등화 신호의 합과, 임시 판정 신호(1306)의 차이에 기초하여, 비선형 등화용 오차 신호(1302)를 생성한다. 이에 의해서도, 비선형 등화 신호에 의한 악영향이 감소한다. 또한, 판정부(1042)는 수렴을 판정한 후, 비선형 등화용 오차 신호(1302)의 제곱값의 총합인 적산값이 임계값보다 다시 커진 경우에, 비선형 등화부(1046)의 복수의 탭계수의 발산으로 판정한다. 그때, 판정부(1042)는 비선형 등화부(1046)에 대해, 복수의 탭계수를 새로 도출시킨다. 또, 비선형 등화부(1046)는, 소정의 수렴값 이하로 된 경우에는 복수의 탭계수의 갱신을 정지하는 것만이어도 좋다.
또, 뉴럴 네트워크가 처음부터 수렴값에 근접한 탭계수로 설정할 수 있으면, 당초부터 선형 등화 신호와 비선형 등화 신호의 가산 신호를 비터비 디코딩부(1038)에 출력해도 좋고, 비선형 등화용 오차 신호(1302)의 수렴을 임계값 이하로 되었을 때에 수렴된 것으로 판정하는 것이 아닌, 소정의 시간경과를 갖고 수렴된 것으로 판단해도 좋다.
도 14는 선형 등화부(1044)의 구성을 나타낸다. 선형 등화부(1044)는 다단탭(1050), 선형 처리부(1052)를 포함한다. 다단탭(1050)은 지연탭(1054)으로 총칭되는 제 1 지연탭(1054a), 제 2 지연탭(1054b), 제 3 지연탭(1054c), 제 N 지연탭(1054n)을 포함한다. 선형 처리부(1052)는 곱셈부(1056)로 총칭되는 제 1 곱셈부(1056a), 제 2 곱셈부(1056b), 제 3 곱셈부(1056c), 제 N+1 곱셈부(1056n+1), 탭계수 도출부(1058), 적산부(1060)를 포함한다.
다단탭(1050)은 복수의 지연탭(1054)이 시리얼 접속되는 것에 의해 형성된다. 구체적으로 설명하면, 제 1 지연탭(1054a)은 재생 신호를 입력하고, 지연 후, 재생 신호를 출력한다. 제 2 지연탭(1054b)은 제 1 지연탭(1054a)으로부터의 재생 신호를 입력하고, 지연 후, 재생 신호를 출력한다. 제 3 지연탭(1054c)으로부터 제 N 지연탭(1054n)도 동일한 처리를 실행한다. 지연탭(1054)으로의 입력 부분과 출력 부분이 다단탭(1050)으로부터의 출력 신호이고, 예를 들면, 4개의 지연탭(1054)이 배치되는 경우, 5개의 출력 신호가 존재한다. 이들의 출력 신호는 곱셈부(1056)에 출력되어 있다.
곱셈부(1056)는, 지연탭(1054)으로부터의 출력 신호를 입력함과 함께, 탭계수 도출부(1058)로부터의 탭계수도 입력한다. 여기서, 탭계수는 각 출력 신호에 대응지어져서 도출되어 있다. 곱셈부(1056)는 출력 신호와 탭계수를 곱셈한다. 곱셈부(1056)는 각 곱셈 결과를 적산부(1060)에 출력한다. 적산부(1060)는 곱셈부(1056)로부터의 곱셈 결과를 연이어 가산하여 가산 결과인 적산값을 구한다. 가산 결과인 적산값이 전술한 선형 등화 신호에 상당한다. 적산부(1060)는 선형 등화 신호를 출력한다. 탭계수 도출부(1058)는 선형 등화용 오차 신호(1300)를 입력한다. 탭계수 도출부(1058)는, 재생 신호가 파셜 레스폰스 특성에 적합하도록, 선형 등화용 오차 신호(1300), 곱셈부(1056)에서의 곱셈 결과를 사용하여, 복수의 탭계수를 제어한다. 또, 탭계수의 도출에는, 예를 들면 LMS 알고리즘과 같은 적응 알고리즘이 사용되는 것에 의해, 선형 등화용 오차 신호(1300)가 작아지도록 제어된다. 또, LMS 알고리즘은 공지의 기술이므로, 여기서는 설명을 생략한다.
*도 15는 비선형 등화부(1046)의 구성을 나타낸다. 비선형 등화부(1046)는 다단탭(1070), 비선형 처리부(1072)를 포함한다. 다단탭(1070)은 지연탭(1074)으로 총칭되는 제 1 지연탭(1074a), 제 2 지연탭(1074b), 제 N 지연탭(1074n)을 포함한다. 비선형 처리부(1072)는 곱셈부(1076)로 총칭되는 제 11 곱셈부(1076aa), 제 12 곱셈부(1076ab), 제 1M 곱셈부(1076am), 제 21 곱셈부(1076ba), 제 22 곱셈부(1076bb), 제 2M 곱셈부(1076bm), 제 (N+1)1 곱셈부(1076(n+1)a), 제 (N+1)2 곱셈부(1076(n+1)b), 제 (N+1)M 곱셈부(1076(n+1)m), 적산부(1078)로 총칭되는 제 1 적산부(1078a), 제 2 적산부(1078b), 제 M 적산부(1078m), 함수 연산부(1080)로 총칭되는 제 1 함수 연산부(1080a), 제 2 함수 연산부(1080b), 제 M 함수 연산부(1080m), 곱셈부(1082)로 총칭되는 제 1 곱셈부(1082a), 제 2 곱셈부(1082b), 제 M 곱셈부(1082m), 적산부(1084), 함수 연산부(1086), 탭계수 도출부(1088)를 포함한다.
비선형 등화부(1046)는, 도시하는 바와 같이, 3층 퍼셉트론형의 뉴럴 네트워크로 구성된다. 여기서, 입력층이 다단탭(1070)에 상당하고, 숨겨진 층이 함수 연산부(1080)에 상당하고, 출력층이 함수 연산부(1086)에 상당한다. 다단탭(1070)은 복수의 지연탭(1074)이 시리얼 접속되는 것에 의해 형성된다. 구체적으로 설명하면, 제 1 지연탭(1074a)은 재생 신호를 입력하고, 지연 후, 재생 신호를 출력한다. 제 2 지연탭(1074b)은 제 1 지연탭(1074a)으로부터의 재생 신호를 입력하고, 지연 후, 재생 신호를 출력한다. 제 N 지연탭(1074n)도 동일한 처리를 실행한다. 지연탭(1074)으로의 입력 부분과 출력 부분이, 다단탭(1070)으로부터의 출력 신호이다. 이들의 출력 신호는 곱셈부(1076)에 출력되어 있다.
곱셈부(1076)는 다단탭(1070)으로부터의 출력 신호와, 탭계수 도출부(1088)로부터의 탭계수를 곱셈한다. 구체적으로 설명하면, 제 IJ 곱셈부(1076ij)는 다단탭(1070)의 선두에서 i번째의 출력 신호 S(i)와, 탭계수 W1(i, j)를 곱셈하는 것에 의해, 곱셈 결과 U(i, j)를 생성한다. 적산부(1078)는, 곱셈부(1076)에 있어서의 곱셈 결과를 연이어 가산하는 적산을 실행한다. 구체적으로 설명하면, 제 J 적산부(1078j)는 곱셈 결과 U(1, j), U(2, j), U(3, j), …, U(n+1, j)를 가산하여 적산하는 것에 의해, 적산 결과 V(j)를 생성한다. 함수 연산부(1080)는, 적산부(1078)에 있어서의 적산 결과 V(j)에 시그모이드 함수를 연산한다. 시그모이드 함수는, 다음과 같이 표시된다.
f(x)=(1-exp(-αx))/(1+exp(-αx))…(식 7)
여기서, 식 7의 x에 적산 결과 V(j)가 입력된다. 여기서는, 제 J 함수 연산부(1080j)에서의 연산 결과를 X(j)로 나타내고, 당해 연산 결과가 숨겨진 층으로부터의 출력에 상당한다.
곱셈부(1082)는, 함수 연산부(1080)에 있어서의 연산 결과와 탭계수 도출부(1088)로부터의 탭계수를 곱셈한다. 구체적으로 설명하면, 제 J 곱셈부(1082j)는, 제 J 함수 연산부(1080j)에 있어서의 연산 결과 X(j)와, 탭계수 W2(j)를 곱셈하는 것에 의해, 곱셈 결과 Y(j)를 생성한다. 적산부(1084)는, 곱셈부(1082)에 있어서의 곱셈 결과를 연이어 가산하는 적산을 실행한다. 여기서는, 모든 곱셈부(1082)에 있어서의 곱셈 결과가 가산되어 적산되고, 적산 결과 Z가 생성된다. 함수 연산부(1086)는, 적산부(1084)에 있어서의 적산 결과에 시그모이드 함수를 연산한다. 여기서는, 식 7의 x에 적산 결과 Z가 입력된다. 함수 연산부(1086)의 연산 결과가 출력층으로부터의 출력에 상당하고, 전술한 비선형 등화 신호에 상당한다.
탭계수 도출부(1088)는 곱셈부(1076) 및 곱셈부(1082)에서 사용되는 탭계수 W1(i, j)와 W2(j)를 도출한다. 또, W1(i, j), W2(j)의 초기값으로서, 랜덤한 값이나 수렴 후에 근접한 값이 설정된다. 또한, 탭계수 도출부(1088)는, 도 14의 탭계수 도출부(1058)와 동일하게 LMS 알고리즘에 의해, W1(i, j), W2(j)를 갱신한다. 여기서, W1(i, j), W2(j)의 학습은, 역전파에 의해 이루어진다. 비선형 등화용 오차 신호(1302)의 제곱값은, 다음과 같이 표시된다.
E=(A-D)2…(식 8)
여기서, A는 선형 등화 신호와 비선형 등화 신호의 합에 상당하고, D는 임시 판정 신호(1306)에 상당한다. 즉, A-D는 비선형 등화용 오차 신호(1302)에 상당한다. 탭계수 도출부(1088)는, E가 최소가 되도록 W1(i, j), W2(j)를 제어한다. 출력층에서의 역전파의 결과는 다음과 같이 표시된다.
(∂E)/(∂Y(j))=f'(Y(j))×2(A-D)…(식 9)
탭계수 도출부(1088)는, 탭계수 W2(j)를 다음과 같이 갱신한다.
W2(j)=W2(j)old-ε×(∂E)/(∂W2(j))…(식 10)
여기서, W2(j)old는 하나 전의 타이밍에 있어서의 탭계수 W2(j)를 나타낸다. 한편, 숨겨진 층에서의 역전파는 다음과 같이 표시된다.
(∂E)/(∂U(i, j))=f'(U(i, j))×(∂E)/(∂Y(j))×W2(j)…(식 11)
탭계수 도출부(1088)는, 탭계수 W1(i, j)을 다음과 같이 갱신한다.
W1(i, j)=W1(i, j)old-ε×(∂E)/(∂W1(i, j))…(식 12)
여기서, W1(i, j)old는 하나 전의 타이밍에 있어서의 탭계수 W1(i, j)을 나타낸다.
도 16은 비터비 디코딩부(1038)의 구성을 나타낸다. 비터비 디코딩부(1038)는 브랜치 메트릭 연산부(1090), 패스 메모리부(1092), 다수결부(1094), 특정부(1096)를 포함한다. 또한, 신호로서 선택 신호(SEL), 비트 신호(1304)를 포함한다. 브랜치 메트릭 연산부(1090)는, 도시하지 않는 가산부(1036)로부터의 선형 등화 신호 또는 가산 신호(이하, "가산 신호"로 총칭한다)에 기초하여, 브랜치 메트릭 연산 및 패스 메트릭 연산을 실행한다. 그 때문에, 브랜치 메트릭 연산부(1090)에는, 전술한 브랜치 메트릭 연산 회로 및 패스 메트릭 연산 회로가 포함된다. 전술한 바와 같이, 본 실시예에서는, 파셜 레스폰스 방식이 적용되고 있지만, 비터비 디코딩부(1038)의 구성을 설명하기에 앞서, 여기서는, 파셜 레스폰스 방식에 있어서의 상태 변이를 설명한다.
도 17은 비터비 디코딩부(1038)가 파셜 레스폰스(1, 2, 2, 2, 1)에 대응하는 경우의 상태 변이를 나타낸다. 파셜 레스폰스(1, 2, 2, 2, 1)에서는, 진폭이 ±4의 범위 내이다. 4비트를 하나의 조합으로 하면, 조합에 포함되는 값에 대응하여, S0에서 S9까지의 10종류의 상태가 규정되어 있다. 또한, 다음에 입력되는 비트값에 대응하여 도시하는 바와 같이, 상태가 변이한다. 예를 들면, 상태 S0에 비트값 "1"이 입력되면, 상태 S1로의 변이가 이루어진다. 여기서, 상태 간을 잇는 화살표에 "x/y"와 같은 값이 표시되어 있는데, x는 입력되는 비트값을 나타내고, y는 원래의 상태에 새로운 비트값이 가해진 5비트에 대한 임시 판정값을 나타낸다. 도 18은 비터비 디코딩부(1038)가 파셜 레스폰스(1, 2, 2, 2, 1)에 대응하는 경우의 상태 변이를 나타낸다. 도 18은 연속된 2개 타이밍에서의 상태를 나타내고 있고, 각 상태는 도 17과 동일하다.
도 19는 브랜치 메트릭 연산부(1090)의 구성을 나타낸다. 브랜치 메트릭 연산부(1090)는 가산부(1110)로 총칭되는 제 1 가산부(1110a), 제 2 가산부(1110b), 제 3 가산부(1110c), 제 4 가산부(1110d), 제 5 가산부(1110e), 제 6 가산부(1110f), 제 7 가산부(1110g), 제 8 가산부(1110h), 제 9 가산부(1110i), 제 10 가산부(1110j), 제 11 가산부(1110k), 제 12 가산부(1110l), 제 13 가산부(1110m), 제 14 가산부(1110n), 제 15 가산부(1110o), 제 16 가산부(1110p), 제곱 회로(1112)로 총칭되는 제 1 제곱 회로(1112a), 제 2 제곱 회로(1112b), 제 3 제곱 회로(1112c), 제 4 제곱 회로(1112d), 제 5 제곱 회로(1112e), 제 6 제곱 회로(1112f), 제 7 제곱 회로(1112g), 제 8 제곱 회로(1112h), 제 9 제곱 회로(1112i), 제 10 제곱 회로(1112j), 제 11 제곱 회로(1112k), 제 12 제곱 회로(1112l), 제 13 제곱 회로(1112m), 제 14 제곱 회로(1112n), 제 15 제곱 회로(1112o), 제 16 제곱 회로(1112p), ACS 회로(1114)로 총칭되는 제 1 ACS 회로(1114a), 제 2 ACS 회로(1114b), 제 3 ACS 회로(1114c), 제 4 ACS 회로(1114d), 제 5 ACS 회로(1114e), 제 6 ACS 회로(1114f), 가산부(1116)로 총칭되는 제 1 가산부(1116a), 제 2 가산부(1116b), 제 3 가산부(1116c), 제 4 가산부(1116d)를 포함한다. 또한, 선택 신호(SEL)로 총칭되는 제 0 선택 신호(SEL0), 제 1 선택 신호(SEL1), 제 2 선택 신호(SEL2), 제 7 선택 신호(SEL7), 제 8 선택 신호(SEL8), 제 9 선택 신호(SEL9)를 포함한다.
가산부(1110)는 가산 신호에서 소정의 목표값을 감산한다. 제곱 회로(1112)는 가산부(1110)에 있어서의 감산 결과의 제곱값을 계산한다. ACS 회로(1114)는 제곱 회로(1112)로부터의 제곱에 대해, 가산, 비교, 선택에 의한 메트릭 연산을 실행한다. 또한, ACS 회로(1114)는 메트릭 연산의 결과로서, 제 0 선택 신호(SEL0), 제 1 선택 신호(SEL1), 제 2 선택 신호(SEL2), 제 7 선택 신호(SEL7), 제 8 선택 신호(SEL8), 제 9 선택 신호(SEL9)를 출력한다. 또한, 파셜 레스폰스 특성상 ACS 회로(1114)에 입력되지 않는 제곱값도 존재한다. 그러한 제곱값에 대해, 가산부(1116)에서 가산이 이루어진다.
도 20은 패스 메모리부(1092)의 구성을 나타낸다. 패스 메모리부(1092)는 브랜치 메트릭 연산부(1090)로부터의 선택 신호(SEL)를 입력하고, 선택 신호(SEL)에 대응한 패스를 기억한다. 도 20은 패스 메모리부(1092)의 구성을 나타낸다. 패스 메모리부(1092)는 메모리(1120)로 총칭되는 제 11 메모리(1120aa), 제 12 메모리(1120ab), 제 13 메모리(1120ac), 제 14 메모리(1120ad), 제 15 메모리(1120ae), 제 16 메모리(1120af), 제 17 메모리(1120ag), 제 18 메모리(1120ah), 제 19 메모리(1120ai), 제 110 메모리(1120aj), 제 21 메모리(1120ba), 제 22 메모리(1120bb), 제 23 메모리(1120bc), 제 24 메모리(1120bd), 제 25 메모리(1120be), 제 26 메모리(1120bf), 제 27 메모리(1120bg), 제 28 메모리(1120bh), 제 29 메모리(1120bi), 제 210 메모리(1120bj), 제 (L+1)1 메모리(1120(l+1)a), 제 (L+1)2 메모리(1120(l+1)b), 제 (L+1)3 메모리(1120(l+1)c), 제 (L+1)4 메모리(1120(l+1)d), 제 (L+1)5 메모리(1120(l+1)e), 제 (L+1)6 메모리(1120(l+1)f), 제 (L+1)7 메모리(1120(l+1)g), 제 (L+1)8 메모리(1120(l+1)h), 제 (L+1)9 메모리(1120(l+1)i), 제 (L+1)10 메모리(1120(l+1)j), 선택부(1122)로 총칭되는 제 11 선택부(1122aa), 제 12 선택부(1122ab), 제 13 선택부(1122ac), 제 14 선택부(1122ad), 제 15 선택부(1122ae), 제 16 선택부(1122af), 제 L1 선택부(1122la), 제 L2 선택부(1122lb), 제 L3 선택부(1122lc), 제 L4 선택부(1122ld), 제 L5 선택부(1122le), 제 6L6 선택부(1122lf), 다수결부(1124)를 포함한다.
여기서는, L+1의 메모리(1120)에 의해 하나의 패스가 기억되고, 또한 도 17, 18에 나타낸 10종류의 상태 각각에 대응하도록, 10종류의 패스가 기억된다. 선택부(1122)는 선택 신호(SEL)에 대응하여, 이중의 어느 한 패스를 선택한다. 선택된 패스가 생존 패스에 상당한다. 다수결부(1124)는 제 (L+1)1 메모리(1120(l+1)a)에서 제 (L+1)10 메모리(1120(l+1)j)의 각각에 기억된 비트값을 입력하고, 다수결을 실행한다. 다수결에 의해 선택된 비트값이 디코딩 결과에 상당한다. 다수결부(1124)는 디코딩 결과를 출력한다. 또, 패스 도중의 메모리(1120)에 기억된 비트값이 비트 신호(1304)로서 출력된다. 비트 신호(1304)에는, 10종류의 패스 중, 동일한 타이밍에 대응한 10의 비트값이 포함된다. 도 16을 다시 참조한다.
다수결부(1094)는 비트 신호(1304)를 입력하고, 비트 신호(1304)에 포함된 10의 비트값에 대해 다수결을 실행한다. 다수결부(1094)는 다수결에 의해 선택한 비트값(이하, "선택값"이라고 한다)을 특정부(1096)에 출력한다. 특정부(1096)는 다수결부(1094)로부터의 선택값을 입력하고, 래치에 의해 선택값을 유지한다. 여기서, 특정부(1096)는 과거의 선택값을 포함하여, 5개 타이밍에 대응한 선택값으로부터 하나의 조합을 선택한다. 또, 특정부(1096)에 새로운 선택값이 입력되면, 조합 중에서 가장 과거의 선택값이 제외되는 것에 의해, 조합이 갱신된다.
도 21은 특정부(1096)에 기억된 테이블의 데이터 구조를 나타낸다. 도시하는 바와 같이, 메모리값 섹션(1200), b(k) 섹션(1202), b(k-1) 섹션(1204), b(k-2) 섹션(1206), b(k-3) 섹션(1208), b(k-4) 섹션(1210), 임시 판정 출력 섹션(1212)이 포함된다. 여기서, b(k)는 가장 새로 입력된 선택값에 상당하고, b(k-1)은 하나 전의 타이밍에 입력된 선택값에 상당하고, b(k-4)는 4개 전의 타이밍에 입력된 선택값에 상당한다. 전술한 바와 같이, 이들은 래치에 의해 유지되고 있다. b(k) 섹션(1202) 내지 b(k-4) 섹션(1210)에는, 래치에 유지된 선택값이 취할 수 있는 값의 조합이 표시되어 있다. 메모리값 섹션(1200)에는, 취할 수 있는 값에 대응한 메모리값이 표시되고, 임시 판정 출력 섹션(1212)에는, 취할 수 있는 값에 대응한 임시 판정값이 표시되어 있다. 예를 들면, 패스 메모리의 내용이 "00000"이면 임시 판정값 "-4", "00001"이면 임시 판정값 "-3"이 대응지어져 있다. 도 16을 다시 참조한다. 특정부(1096)는 도 21에 나타낸 테이블을 참조하면서, 조합에 대응한 임시 판정값을 특정한다. 특정부(1096)는 임시 판정값을 임시 판정 신호(1306)로서 출력한다.
이상의 구성에 의한 재생 장치(100)의 동작을 설명한다. 도 22는 가산부(1036)에 있어서의 가산 순서를 나타내는 플로차트이다. 판정부(1042)는 비선형 등화용 오차 신호(1302)를 입력하고, 비선형 등화용 오차 신호(1302)의 크기를 도출한다. 비선형 등화용 오차 신호(1302)의 크기가 임계값 이내에 수렴되어 있지 않으면(S1010의 N), 판정부(1042)는 가산부(1036)에 선형 등화 신호를 출력시킨다(S1012). 한편, 비선형 등화용 오차 신호(1302)의 크기가 임계값 이내에 수렴되어 있으면(S1010의 Y), 판정부(1042)는 가산부(1036)에 가산 신호를 출력시킨다(S1014).
도 23은 등화 오차 생성부(1040)에 있어서의 생성 순서를 나타내는 플로차트이다. 판정부(1042)는 비선형 등화용 오차 신호(1302)를 입력하고, 비선형 등화용 오차 신호(1302)의 크기를 도출한다. 비선형 등화용 오차 신호(1302)의 크기가 임계값 이내에 수렴되어 있지 않으면(S20의 N), 등화 오차 생성부(1040)는 제 1 지연부(1032)로부터의 지연 신호와 임시 판정 신호(1306)의 차이를 선형 등화용 오차 신호(1300)로서 선형 등화부(1044)에 출력한다(S22). 또한, 등화 오차 생성부(1040)는 제 1 지연부(1032)로부터의 지연 신호와 제 2 지연부(1034)로부터의 지연 신호의 합과, 임시 판정 신호(1306)의 차이를 비선형 등화용 오차 신호(1302)로서 비선형 등화부(1046)에 출력한다(S24). 한편, 비선형 등화용 오차 신호(1302)의 크기가 임계값 이내에 수렴되어 있으면(S20의 Y), 등화 오차 생성부(1040)는 제 1 지연부(1032)로부터의 지연 신호와 제 2 지연부(1034)로부터의 지연 신호의 합과, 임시 판정 신호(1306)의 차이를 선형 등화용 오차 신호(1300)로서 선형 등화부(1044)에 출력한다(S26). 또한, 등화 오차 생성부(1040)는 제 1 지연부(1032)로부터의 지연 신호와 제 2 지연부(1034)로부터의 지연 신호의 합과, 임시 판정 신호(1306)의 차이를 비선형 등화용 오차 신호(1302)로서 비선형 등화부(1046)에 출력한다(S28).
도 24는 비선형 등화부(1046)에 있어서의 계수의 도출 순서를 나타내는 플로차트이다. 판정부(1042)는, 비선형 등화용 오차 신호(1302)의 크기가 수렴된 후에도, 계속해서 비선형 등화용 오차 신호(1302)의 크기를 도출한다. 크기가 임계값보다 커진 경우(S40의 Y), 선형 등화부(1044)는 비선형 등화부(1046)에 새로 탭계수를 도출시킨다(S42). 크기가 임계값보다 커지지 않으면(S40의 N), 처리는 종료된다.
본 발명의 실시예에 의하면, 선형 등화와 비선형 등화를 병렬로 실행함과 함께, 선형 등화 신호와 비선형 등화 신호를 가산하고, 가산 신호를 임시 판정한 결과를 교사 신호로 하기 때문에, 훈련 신호 대신에 임시 판정 신호를 교사 신호에 사용할 수 있다. 또한, 훈련 신호 대신에 임시 판정 신호를 교사 신호에 사용하기 때문에, 훈련 신호를 사용하지 않고 비선형 등화를 위한 계수를 도출할 수 있다. 또한, 훈련 신호를 사용하지 않고 비선형 등화를 위한 계수가 도출되기 때문에, 훈련 신호를 사용하지 않고 비선형 등화를 실행할 수 있다. 또한, 훈련 신호를 사용하지 않고 비선형 등화를 위한 계수가 도출되기 때문에, 기록 밀도의 향상이나 기록 파워의 변동 등에 의해 발생하는 재생 신호의 비선형 변형을 훈련 신호 없이 줄일 수 있다.
또한, 파셜 레스폰스 규칙에 따른 임시 판정이 실행되기 때문에, 파셜 레스폰스 처리에 대응할 수 있다. 또한, 비선형 등화의 계수가 수렴될 때까지, 비선형 등화 신호를 비터비 디코딩부에 출력하지 않기 때문에, 임시 판정 신호의 정밀도 악화를 억제할 수 있다. 또한, 비선형 등화의 계수가 수렴될 때까지의 임시 판정 신호의 정밀도 악화가 억제되기 때문에, 처리의 초기 단계이어도, 등화 처리의 정밀도 악화를 억제할 수 있다. 또한, 비선형 등화의 계수가 수렴될 때까지, 선형 등화를 위한 계수를 도출하기 위하여, 비선형 등화 신호를 사용하지 않기 때문에, 당해 계수의 도출 정밀도의 악화를 억제할 수 있다. 또한, 비선형 등화의 계수가 수렴될 때까지의 선형 등화를 위한 계수의 도출 정밀도 악화가 억제되기 때문에, 처리의 초기 단계이어도, 등화 처리의 정밀도 악화를 억제할 수 있다. 또한, 비선형 등화용 오차 신호의 발산을 검출한 경우에 복수의 계수를 새로 도출하기 때문에, 등화 특성의 악화를 억제할 수 있다.
(실시예 3) 본 발명의 실시예 3은, 실시예 2와 동일하게, 선형 파형 등화기와 비선형 파형 등화기를 병렬로 배치한 재생 장치에 관한 것이다. 선형 파형 등화기와 비선형 파형 등화기는 모두 다단탭을 구비한다. 실시예 3에 따른 재생 장치에서는, 회로 규모를 줄이기 위하여, 선형 파형 등화기와 비선형 파형 등화기에 있어서, 다단탭이 공통화된다. 실시예 3에 따른 재생 장치(100), 처리부(24)는, 도 1, 도 13과 동일한 타입이다. 여기서는, 실시예 2와의 차이를 중심으로 설명한다.
도 25는 본 발명의 실시예 3에 따른 등화 처리부(1030)의 구성을 나타낸다. 등화 처리부(1030)는 선형 처리부(1052), 비선형 처리부(1072), 다단탭(1130)을 포함한다. 다단탭(1130)은 지연탭(1132)으로 총칭되는 제 1 지연탭(1132a), 제 2 지연탭(1132b), 제 3 지연탭(1132c), 제 N 지연탭(1132n)을 포함한다.
다단탭(1130)은, 도 14의 선형 등화부(1044)에 포함되는 다단탭(1050), 도 15의 비선형 등화부(1046)에 포함되는 다단탭(1070)과 동일하게 구성되어 있고, 복수의 지연탭(1132)이 시리얼로 접속되어 있다. 즉, 다단탭(1130)은 선형 등화부와 비선형 등화부에 있어서 공통화되어 있다. 다단탭(1130)으로부터의 출력은, 선형 처리부(1052)에 출력됨과 함께 비선형 처리부(1072)에도 출력되고 있다. 선형 처리부(1052)는 도 14에 도시된 구성과 동일하고, 비선형 처리부(1072)는 도 15에 도시된 구성과 동일하다. 여기서는, 이들의 설명을 생략한다.
본 발명의 실시예에 의하면, 선형 등화와 비선형 등화에 있어서 다단탭이 공통화되기 때문에, 회로 규모의 증가를 억제할 수 있다. 또한, 선형 등화와 비선형 등화에 있어서 동일한 처리를 실행하고 있는 다단탭을 공통화하고 있기 때문에, 선형 등화와 비선형 등화에 대한 처리 정밀도의 악화를 억제할 수 있다. 또한, 등화 처리의 정밀도 악화를 억제하면서, 회로 규모를 줄일 수 있다.
이상, 본 발명을 실시예를 바탕으로 설명하였다. 이 실시예는 예시이며, 그들의 각 구성 요소나 각 처리 프로세스의 조합에 다양한 변형예가 가능하고, 또한, 그러한 변형예도 본 발명의 범위에 포함되는 것은 당업자에게 있어서 자명하다.
본 발명의 실시예 1에 있어서, 선형 등화부(44) 및 비선형 등화부(46)는, 모두 복수의 탭계수를 사용하고 있고, 복수의 탭계수를 적응적으로 도출하고 있다. 그러나, 이에 한정되지 않고 예를 들면, 비선형 등화부(46)는 복수의 탭계수를 적응적으로 도출하고, 선형 등화부(44)는 복수의 탭계수로서 고정값을 사용해도 좋다. 즉, 선형 등화부(44)는 복수의 탭계수를 적응적으로 도출하지 않아도 좋다. 그때, 제 1 가산부(40)는 선형 등화부(44)에 선형 등화용 오차 신호(300)를 출력하지 않는다. 본 변형예에 의하면, 선형 등화를 위한 계수를 고정값으로 하기 때문에, 처리를 간이하게 할 수 있다.
본 발명의 실시예 2와 3에 있어서, 선형 등화부(1044) 및 비선형 등화부(1046)는, 모두 복수의 탭계수를 사용하고 있고, 복수의 탭계수를 적응적으로 도 출하고 있다. 그러나, 이에 한정되지 않고 예를 들면, 비선형 등화부(1046)는 복수의 탭계수를 적응적으로 도출하고, 선형 등화부(1044)는 복수의 탭계수로서 고정값을 사용해도 좋다. 즉, 선형 등화부(1044)는 복수의 탭계수를 적응적으로 도출하지 않아도 좋다. 도 26은 본 발명의 변형예에 따른 처리부(24)의 구성을 나타낸다. 처리부(24)는, 도 13과 비교할 때 지연부(1140)를 구비한다. 여기서는, 도 13과의 차이를 중심으로 설명한다. 가산부(1036)는, 선형 등화부(1044)로부터의 선형 등화 신호와 비선형 등화부(1046)로부터의 비선형 등화 신호를 가산한다. 지연부(1140)는 등화 오차 생성부(1040)로부터 출력한 신호를 지연시킨다. 여기서, 지연부(1140)는, 비터비 디코딩부(1038)에 있어서의 처리 지연에 대응한 기간에 걸쳐 지연을 실행한다. 또한, 등화 오차 생성부(1040)는, 지연부(1140)에서 지연한 신호와, 비터비 디코딩부(1038)로부터의 임시 판정 신호(1306)의 차이를 기초로 하여 비선형 등화용 오차 신호(1302)를 생성하고, 비선형 등화부(1046)는, 비선형 등화용 오차 신호(1302)를 기초로 하여 복수의 계수를 도출한다. 본 변형예에 의하면, 선형 등화를 위한 계수를 고정값으로 하기 때문에, 등화 처리의 안정성을 향상할 수 있다. 또한, 선형 등화를 위한 계수를 고정값으로 하기 때문에, 처리를 간이하게 할 수 있다.
본 발명에 의하면, 기록 밀도의 향상이나 기록 파워의 변동 등에 의해 발생하는 재생 신호의 비선형 변형을 훈련 신호 없이 줄일 수 있다.
10: 광디스크
12: 광디스크 구동부
14: 광픽업(optical pick-up)
16: 프리앰프부
18: AGC부
20: PLL부
22: A/D 변환부
24: 처리부
26: 제어부
30: 임시 판정부
32: 제 1 지연부
34: 제 2 지연부
38: 비터비 디코딩부
40: 제 1 가산부
42: 제 2 가산부
44: 선형 등화부
46: 비선형 등화부
100: 재생 장치

Claims (8)

  1. 입력한 신호를 차례로 선형 등화하는 선형 등화부와,
    상기 선형 등화부에 있어서의 선형 등화에 병행하여, 상기 입력한 신호를 차례로 비선형 등화하는 적응 비선형 등화부와,
    상기 적응 비선형 등화부에서 비선형 등화한 신호와, 상기 선형 등화부에서 선형 등화한 신호를 가산하는 가산부와,
    상기 가산부에서 가산한 신호를 수신하여 입력 비트와 출력 레벨을 차례로 임시 판정하여 출력 레벨을 임시 판정 신호로 출력하는 임시 판정부와,
    비선형 등화신호와 선형 등화신호의 합과 임시 판정 신호간의 차이를 설정된 임계값과 비교하여 상기 적응 비선형 등화부의 복수의 탭계수의 수렴 여부를복판정하는 판정부를 구비하고,
    상기 적응 비선형 등화부는, 상기 임시 판정부에서 임시 판정한 신호를 이용하고 비선형 등화신호와 선형 등화신호의 합과 임시 판정 신호간의 차이로부터 생성되는 오차 신호에서, 적응형 알고리즘을 통해 오차를 줄이도록 초기 설정된 계수값을 갱신하며 복수의 계수를 도출하는 한편, 복수의 계수에 기초하여, 비선형 등화를 실행하고,
    상기 가산부는, 상기 판정부에서 수렴 여부가 판정될 동안, 상기 선형 등화부에서 선형 등화한 신호를 상기 임시 판정부에 출력하고, 상기 판정부에서 수렴이 판정된 후, 가산한 신호를 상기 임시 판정부에 출력하는 것을 특징으로 하는 등화기.
  2. 제 1항에 있어서,
    상기 선형 등화부와 상기 적응 비선형 등화부는 동일한 다단탭을 공유하는 것을 특징으로 하는 등화기.
  3. 제 1항에 있어서,
    상기 임시 판정부는, 파셜 레스폰스 등화가 정상적으로 이루어지면, 입력 비트와 그에 대한 출력의 레벨을 임시 판정하고, 임시 판정한 레벨을 임시 판정 신호로 출력하는 것을 특징으로 하는 등화기.
  4. 제 1항에 있어서,
    상기 선형 등화부에서 선형 등화한 신호를 지연시키는 제 1 지연부와,
    상기 적응 비선형 등화부에서 비선형 등화한 신호를 지연시키는 제 2 지연부를 더 구비하고,
    상기 제 1 지연부는, 상기 임시 판정부에 있어서의 처리 지연에 대응한 기간에 걸쳐 지연을 실행하고,
    상기 제 2 지연부는, 상기 임시 판정부에 있어서의 처리 지연에 대응한 기간에 걸쳐 지연을 실행하고,
    상기 적응 비선형 등화부는, 상기 제 1 지연부에서 지연한 신호와 상기 제 2 지연부에서 지연한 신호의 합과, 상기 임시 판정부에서 임시 판정한 신호의 차이로부터 생성되는 오차 신호에서, 적응형 알고리즘을 통해 오차를 줄이도록 초기 설정된 계수값을 갱신하며 복수의 계수를 도출하고,
    상기 선형 등화부는, 복수의 계수를 사용하여 선형 등화를 실행하고 있고, 상기 판정부에서 수렴 여부가 판정될 동안, 상기 제 1 지연부에서 지연한 신호와 상기 임시 판정부에서 임시 판정한 신호의 차이로부터 생성되는 오차 신호에서, 적응형 알고리즘을 통해 오차를 줄이도록 초기 설정된 계수값을 갱신하며 복수의 계수를 도출하고, 상기 판정부에서 수렴이 판정된 후, 상기 제 1 지연부에서 지연한 신호와 상기 제 2 지연부에서 지연한 신호의 합과, 상기 임시 판정부에서 임시 판정한 신호의 차이로부터 생성되는 오차 신호에서, 적응형 알고리즘을 통해 오차를 줄이도록 초기 설정된 계수값을 갱신하며 복수의 계수를 도출하는 것을 특징으로 하는 등화기.
  5. 제 1항에 있어서,
    상기 선형 등화부에서 선형 등화한 신호와 상기 적응 비선형 등화부에서 비선형 등화한 신호를 가산하는 가산부와,
    상기 가산부에서 출력한 신호를 지연시키는 지연부를 더 구비하고,
    상기 지연부는, 상기 임시 판정부에 있어서의 처리 지연에 대응한 기간에 걸쳐 지연을 실행하고,
    상기 적응 비선형 등화부는, 상기 지연부에서 지연한 신호와, 상기 임시 판정부에서 임시 판정한 신호의 차이로부터 생성되는 오차 신호에서, 적응형 알고리즘을 통해 오차를 줄이도록 초기 설정된 계수값을 갱신하며 복수의 계수를 도출하고,
    상기 선형 등화부는, 복수의 계수를 사용하여 선형 등화를 실행하고 있고, 또한, 복수의 계수로서 고정값을 사용하는 것을 특징으로 하는 등화기.
  6. 제 1항에 있어서,
    상기 적응 비선형 등화부는, 비선형 등화신호와 선형 등화신호의 합과 임시 판정 신호간의 차이가 설정된 임계값보다 커져 복수의 계수의 발산(發散)으로 판정된 경우, 적응형 알고리즘을 이용하여 복수의 계수를 새로 도출하는 것을 특징으로 하는 등화기.
  7. 입력한 신호를 차례로 선형 등화하는 스텝과,
    선형 등화에 병행하여, 입력한 신호를 차례로 비선형 등화하는 스텝과,
    비선형 등화한 신호와 선형 등화한 신호를 가산하는 스텝과,
    가산한 신호를 수신하여 입력 비트와 출력 레벨을 차례로 임시 판정하여 출력 레벨을 임시 판정 신호로 출력하는 스텝과,
    비선형 등화신호와 선형 등화신호의 합과 임시 판정 신호간의 차이를 설정된 임계값과 비교하여 상기 비선형 등화하는 스텝에 있어서 복수의 탭계수의 수렴 여부를 판정하는 스텝을 포함하고,
    상기 비선형 등화하는 스텝은, 임시 판정한 신호를 이용하고, 비선형 등화신호와 선형 등화신호의 합과 임시 판정 신호간의 차이로부터 생성되는 오차 신호에서, 적응형 알고리즘을 통해 오차를 줄이도록 초기 설정된 계수값을 갱신하며 복수의 계수를 도출하는 한편, 복수의 계수에 기초하여, 비선형 등화를 실행하고,
    상기 가산하는 스텝은, 상기 판정하는 스텝에서 수렴 여부가 판정될 동안, 상기 선형 등화하는 스텝에서 선형 등화한 신호를 상기 임시 판정하는 스텝에 출력하고, 상기 임시 판정하는 스텝에서 수렴이 판정된 후, 가산한 신호를 상기 임시 판정하는 스텝에 출력하는 것을 특징으로 하는 등화 방법.
  8. 입력한 신호를 차례로 선형 등화하는 스텝과,
    선형 등화에 병행하여, 입력한 신호를 차례로 비선형 등화하는 스텝과,
    비선형 등화한 신호와 선형 등화한 신호를 가산하는 스텝과,
    가산한 신호를 수신하여 입력 비트와 출력 레벨을 차례로 임시 판정하여 출력 레벨을 임시 판정 신호로 출력하는 스텝과,
    비선형 등화신호와 선형 등화신호의 합과 임시 판정 신호간의 차이를 설정된 임계값과 비교하여 상기 비선형 등화하는 스텝에 있어서 복수의 탭계수의 수렴 여부를 판정하는 스텝을 포함하고
    상기 비선형 등화하는 스텝은, 임시 판정한 신호를 이용하고, 비선형 등화신호와 선형 등화신호의 합과 임시 판정 신호간의 차이로부터 생성되는 오차 신호에서, 적응형 알고리즘을 통해 오차를 줄이도록 초기 설정된 계수값을 갱신하며 복수의 계수를 도출하는 한편, 복수의 계수에 기초하여 비선형 등화를 실행하고,
    상기 가산하는 스텝은, 상기 판정하는 스텝에서 수렴 여부가 판정될 동안, 상기 선형 등화하는 스텝에서 선형 등화한 신호를 상기 임시 판정하는 스텝에 출력하고, 상기 판정하는 스텝에서 수렴이 판정된 후, 가산한 신호를 상기 임시 판정하는 스텝에 출력하는 방법을 컴퓨터에 실행시키기 위한 프로그램을 저장한 기록 매체.
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