KR20130013875A - 입체영상 표시장치와 그 구동방법 - Google Patents

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Abstract

본 발명은 액정표시패널을 포함하는 입체영상 표시장치와 그 구동방법에 관한 것이다. 본 발명의 입체영상 표시장치는 기수 프레임 기간 동안 단안 영상을 표시하고, 우수 프레임 기간 동안 블랙 영상을 표시하는 표시패널; 상기 표시패널에 빛을 조사하는 광원들을 포함하는 백라이트 유닛; 상기 기수 프레임 기간 동안 주기가 일정한 제1 게이트 쉬프트 클럭과 제1 게이트 출력 인에이블 신호를 출력하고, 상기 우수 프레임 기간 동안 주기가 가변되는 제2 게이트 쉬프트 클럭과 제2 게이트 출력 인에이블 신호를 출력하는 타이밍 콘트롤러; 상기 기수 프레임 기간 동안 상기 제1 게이트 쉬프트 클럭과 제1 게이트 출력 인에이블 신호에 따라 생성된 게이트 펄스를 상기 표시패널의 게이트 라인들에 순차적으로 출력하고, 상기 우수 프레임 기간 동안 상기 제2 게이트 쉬프트 클럭과 제2 게이트 출력 인에이블 신호에 따라 생성된 게이트 펄스를 상기 게이트 라인들에 순차적으로 출력하는 게이트 구동부; 및 상기 타이밍 콘트롤러의 제어 하에 상기 게이트 펄스에 동기되는 데이터 전압을 공급하는 데이터 구동부를 포함한다.

Description

입체영상 표시장치와 그 구동방법{STEREOSCOPIC IMAGE DISPLAY DEVICE AND METHOD FOR DRIVING THEREOF}
본 발명은 액정표시패널을 포함하는 입체영상 표시장치와 그 구동방법에 관한 것이다.
입체영상 표시장치는 양안시차방식(stereoscopic technique) 또는 복합시차지각방식(autostereoscopic technique)을 이용하여 입체영상을 표시한다. 양안시차방식은 입체 효과가 큰 좌우 눈의 시차 영상을 이용하며, 안경방식과 무안경방식으로 나뉘어질 수 있다. 안경방식은 직시형 표시소자나 프로젝터에 좌우 시차 영상의 편광 방향을 바꿔서 표시하고, 편광 안경을 사용하여 입체영상을 구현하는 패턴 리타더(pattern retarder) 방식이 있다. 또한, 안경방식은 직시형 표시소자나 프로젝터에 좌우 시차 영상을 시분할하여 표시하고, 액정셔터안경을 사용하여 입체영상을 구현하는 셔터안경(shutter glass) 방식이 있다. 또한, 안경방식은 직시형 표시소자나 프로젝터에 좌우 시차 영상을 시분할하는 동시에 편광 방향을 바꿔서 표시하고, 편광 안경을 사용하여 입체영상을 구현하는 액티브 리타더(active retarder) 방식이 있다. 무안경방식은 일반적으로 패럴렉스 배리어, 렌티큘러 렌즈 등의 광학판을 사용하여 좌우시차 영상의 광축을 분리하여 입체영상을 구현한다.
도 1은 종래 기술의 경우 표시패널의 상부, 중앙, 및 하부에서 액정의 응답곡선과 백라이트 타이밍을 보여주는 도면이다. 도 1을 참조하면, 좌안 영상과 우안 영상을 시분할하여 표시하는 셔터안경 방식 또는 액티브 리타더 방식에서 좌안 영상과 우안 영상이 겹쳐보이는 3D 크로스토크를 줄이기 위해 좌안 영상과 우안 영상 사이에 블랙 데이터를 삽입하는 BDI(Black Data Insertion) 기술이 제안되었다. 하지만, 표시패널이 액정표시소자로 구현되는 경우 표시패널은 상부에서 하부로 순차적으로 영상을 표시하므로, 표시패널의 상부(A), 중앙(B), 및 하부(C)에서 액정의 응답에 차이가 나게 된다. 또한, 표시패널에 빛을 공급하는 백라이트는 3D 크로스토크를 줄이기 위해 우수 프레임 기간에 소정의 기간 동안 점등하도록 설계될 수 있다. 이 경우, 백라이트가 점등되는 소정의 기간 동안 표시패널의 상부(A), 중앙(B), 및 하부(C)에서 액정의 응답곡선에 차이가 발생한다. 즉, 백라이트가 점등되는 소정의 기간 동안 표시패널의 상부(A)에서 액정은 폴링되고, 중앙(B)에서 액정은 라이징 완료된 후 폴링되며, 하부(C)에서 액정은 라이징된다. 따라서, 동일한 데이터 전압을 인가하더라도 표시패널의 상부(A)의 휘도(LA), 중앙(B)의 휘도(LB), 및 하부(C)의 휘도(LC)가 다르다. 그러므로, 표시패널의 상부(A), 중앙(B), 및 하부(C)에서 휘도 불균형이 발생하는 문제가 있다.
본 발명은 백라이트 점등 타이밍을 고려하여 표시패널의 상부, 중앙, 및 하부에서 휘도 불균형을 개선할 수 있는 입체영상 표시장치와 그 구동방법에 관한 것이다.
본 발명의 입체영상 표시장치는 기수 프레임 기간 동안 단안 영상을 표시하고, 우수 프레임 기간 동안 블랙 영상을 표시하는 표시패널; 상기 표시패널에 빛을 조사하는 광원들을 포함하는 백라이트 유닛; 상기 기수 프레임 기간 동안 주기가 일정한 제1 게이트 쉬프트 클럭과 제1 게이트 출력 인에이블 신호를 출력하고, 상기 우수 프레임 기간 동안 주기가 가변되는 제2 게이트 쉬프트 클럭과 제2 게이트 출력 인에이블 신호를 출력하는 타이밍 콘트롤러; 상기 기수 프레임 기간 동안 상기 제1 게이트 쉬프트 클럭과 제1 게이트 출력 인에이블 신호에 따라 생성된 게이트 펄스를 상기 표시패널의 게이트 라인들에 순차적으로 출력하고, 상기 우수 프레임 기간 동안 상기 제2 게이트 쉬프트 클럭과 제2 게이트 출력 인에이블 신호에 따라 생성된 게이트 펄스를 상기 게이트 라인들에 순차적으로 출력하는 게이트 구동부; 및 상기 타이밍 콘트롤러의 제어 하에 상기 게이트 펄스에 동기되는 데이터 전압을 공급하는 데이터 구동부를 포함한다.
본 발명의 입체영상 표시장치의 구동방법은 기수 프레임 기간 동안 단안 영상을 표시하고, 우수 프레임 기간 동안 블랙 영상을 표시하는 표시패널과, 상기 표시패널에 빛을 조사하는 광원들을 포함하는 백라이트 유닛을 구비하는 입체영상 표시장치에 있어서, 상기 기수 프레임 기간 동안 주기가 일정한 제1 게이트 쉬프트 클럭과 제1 게이트 출력 인에이블 신호를 출력하고, 상기 우수 프레임 기간 동안 주기가 가변되는 제2 게이트 쉬프트 클럭과 제2 게이트 출력 인에이블 신호를 출력하는 단계; 상기 기수 프레임 기간 동안 상기 제1 게이트 쉬프트 클럭과 제1 게이트 출력 인에이블 신호에 따라 생성된 게이트 펄스를 상기 표시패널의 게이트 라인들에 순차적으로 출력하고, 상기 우수 프레임 기간 동안 상기 제2 게이트 쉬프트 클럭과 제2 게이트 출력 인에이블 신호에 따라 생성된 게이트 펄스를 상기 게이트 라인들에 순차적으로 출력하는 단계; 및 상기 게이트 펄스에 동기되는 데이터 전압을 공급하는 단계를 포함한다.
본 발명은 기수 프레임 기간 동안 주기가 일정한 제1 게이트 쉬프트 클럭과 제1 게이트 출력 인에이블 신호에 기초하여 게이트 펄스를 순차적으로 출력하고, 우수 프레임 기간 동안 주기가 가변되는 제2 게이트 쉬프트 클럭과 제2 게이트 출력 인에이블 신호에 기초하여 게이트 펄스를 순차적으로 출력한다. 그 결과, 본 발명은 액정의 응답곡선의 차이로 인한 휘도 불균형을 개선할 수 있다.
도 1은 종래 기술의 경우 표시패널의 상부, 중앙, 및 하부에서 액정의 응답곡선과 백라이트 타이밍을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 입체영상 표시장치를 개략적으로 보여주는 블록도이다.
도 3은 본 발명의 실시예에 따른 액티브 리타더를 보여주는 단면도이다.
도 4는 본 발명의 실시예에 따른 타이밍 콘트롤러를 상세히 보여주는 블록도이다.
도 5는 본 발명의 실시예에 따른 게이트 구동부를 상세히 보여주는 블록도이다.
도 6은 본 발명의 제1 실시예에 따른 3D 모드에서 표시패널의 상부, 중앙, 및 하부에서 액정의 응답곡선과 백라이트 타이밍을 보여주는 도면이다.
도 7은 2D 모드 및 3D 모드의 기수 프레임에서 타이밍 콘트롤러의 출력과 게이트 구동부의 출력을 보여주는 파형도이다.
도 8은 3D 모드의 우수 프레임에서 타이밍 콘트롤러의 출력과 게이트 구동부의 출력을 보여주는 파형도이다.
도 9는 본 발명의 제2 실시예에 따른 3D 모드에서 표시패널의 상부, 중앙, 및 하부에서 액정의 응답곡선과 백라이트 타이밍을 보여주는 도면이다.
도 10은 3D 모드의 우수 프레임에서 타이밍 콘트롤러의 출력과 게이트 구동부의 출력을 보여주는 파형도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 2는 본 발명의 실시예에 따른 입체영상 표시장치를 개략적으로 보여주는 블록도이다. 도 3은 본 발명의 실시예에 따른 액티브 리타더를 보여주는 단면도이다.
본 발명의 입체영상 표시장치는 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광다이오드 소자(Organic Light Emitting Diode, OLED) 등의 평판 표시소자로 구현될 수 있다. 본 발명은 아래의 실시예에서 액정표시소자를 중심으로 예시하였지만, 액정표시소자에 한정되지 않는 것에 주의하여야 한다. 또한, 본 발명의 입체영상 표시장치는 셔터안경(Shutter Glass) 방식, 및 액티브 리타더(Active Retarder) 방식 등으로 시분할 안경방식으로 구현될 수 있다. 본 발명은 아래의 실시예에서 액티브 리타더 방식을 중심으로 예시하였지만, 액티브 리타더 방식에 한정되지 않는 것에 주의하여야 한다.
도 2 및 도 3을 참조하면, 본 발명의 입체영상 표시장치는 표시패널(10), 편광 안경(20), 액티브 리타더(30), 게이트 구동부(110), 데이터 구동부(120), 액티브 리타더 구동부(130), 타이밍 컨트롤러(140), 및 호스트 시스템(150) 등을 포함한다.
표시패널(10)은 두 장의 기판 사이에 액정층이 형성된다. 표시패널(10)의 기판은 글래스(Glass), 플라스틱(Plastic), 또는 필름(Film)으로 구현될 수 있다. 표시패널(10)의 상부 기판(10a)에는 블랙매트릭스, 컬러필터, 공통전극 등을 포함하는 컬러필터 어레이가 형성된다. 표시패널(10)의 하부 기판(10b)에는 데이터 라인(D)들과 게이트 라인(G)들(또는 스캔 라인들)이 상호 교차되도록 형성되고, 데이터 라인(D)들과 게이트 라인(G)들에 의해 정의된 셀영역들에 픽셀들이 매트릭스 형태로 배치된 TFT 어레이가 형성된다. 표시패널(10)의 픽셀들 각각은 박막 트랜지스터에 접속되어 화소전극과 공통전극 사이의 전계에 의해 구동된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 기판(10a)상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극과 함께 하부 기판(10b)상에 형성된다. 표시패널(10)의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.
표시패널(10)은 타이밍 컨트롤러(140)의 제어 하에 영상을 표시한다. 표시패널(10)은 2D 모드에서 2D 영상을 표시하고, 3D 모드에서 좌안 영상과 우안 영상을 시분할하여 표시한다. 본 발명의 실시예에 따른 3D 모드에서 표시패널(10)의 상부(A), 중앙(B), 및 하부(C)의 액정 응답곡선에 대하여는 도 5 및 도 8을 결부하여 후술한다.
표시패널(10)은 대표적으로 백라이트 유닛으로부터의 빛을 변조하는 투과형 액정표시패널이 선택될 수 있다. 백라이트 유닛은 백라이트 구동부로부터 공급되는 구동전류에 따라 점등하는 광원, 도광판(또는 확산판), 다수의 광학시트 등을 포함한다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛, 또는 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 백라이트 유닛의 광원들은 HCFL(Hot Cathode Fluorescent Lamp), CCFL(Cold Cathode Fluorescent Lamp), EEFL(External Electrode Fluorescent Lamp), LED(Light Emitting Diode) 중 어느 하나의 광원 또는 두 종류 이상의 광원들을 포함할 수 있다.
백라이트 구동부는 백라이트 유닛의 광원들을 점등시키기 위한 구동전류를 발생한다. 백라이트 구동부는 백라이트 제어부의 제어 하에 광원들에 공급되는 구동전류를 온/오프(ON/OFF)한다. 백라이트 제어부는 호스트 시스템(150)으로부터 입력되는 글로벌/로컬 디밍신호(DIM)와 타이밍 컨트롤러(140)로부터 입력되는 백라이트 제어신호에 따라 백라이트 휘도와 점등 타이밍을 조정한 백라이트 제어 데이터를 SPI(Serial Pheripheral Interface) 데이터 포맷으로 백라이트 구동부에 출력한다.
도 3을 참조하면, 표시패널(10)의 상부 기판(10a)상에는 상부 편광판(11a)이 부착되고, 하부 기판(10b)상에는 하부 편광판(11b)이 부착된다. 상부 편광판(11a)의 광투과축(r1)과 하부 편광판(11b)의 광투과축(r2)은 직교된다. 또한, 상부 기판(10a)과 하부 기판(10b)에는 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 표시패널(10)의 상부 기판(10a)과 하부 기판(10b) 사이에는 액정층의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성된다. 상부 편광판(11a)상에는 액티브 리타더(30)가 부착된다.
액티브 리타더(30)는 액정층을 사이에 두고 대향하는 기준 전극과 다수의 스캔 전극들을 포함하고 편광판, 컬러 필터 및 블랙 매트릭스 등이 없는 액정패널로 구현될 수 있다. 액티브 리타더(30)는 TN(Twisted Nematic) 모드로 구현될 수 있다. 액티브 리타더(30)는 스캔 전극들에 제1 구동전압(Vd1)이 인가될 때, 표시패널(10)로부터 입사되는 빛의 편광특성을 변환하지 않고 빛을 그대로 통과시킨다. 액티브 리타더(30)는 스캔 전극들에 제2 구동전압(Vd2)이 인가될 때, 표시패널(10)로부터 입사되는 빛의 위상값을 λ/2(λ는 빛의 파장) 만큼 지연시킨다. 따라서, 액티브 리타더(30)는 스캔 전극들에 제1 구동전압(Vd1)이 인가될 때 제1 편광(P1)의 빛을 출사하고, 스캔 전극들에 제2 구동전압(Vd2)이 인가될 때 제2 편광(P2)의 빛을 출사한다. 편광 안경(20)은 제1 편광(P1)의 빛만을 통과시키는 좌안 필터(FL)와, 제2 편광(P2)의 빛만을 통과시키는 우안 필터(FR)를 포함한다.
표시패널(10)의 상부 편광판(11a)을 통과한 빛은 제1 편광(P1)의 편광특성을 가진다. 액티브 리타더(30)는 스캔 전극들에 제1 구동전압(Vd1)이 인가될 때, 표시패널(10)로부터 입사되는 제1 편광(P1)의 빛을 그대로 통과시킨다. 또한, 액티브 리타더(30)는 스캔 전극들에 제2 구동전압(Vd2)이 인가될 때, 표시패널(10)로부터 입사되는 제1 편광(P1)의 빛을 λ/2 만큼 지연시켜 제2 편광(P2)으로 변환한다. 따라서, 사용자는 좌안으로 편광 안경(20)의 좌안 필터로 입사되는 제1 편광(P1)의 영상만을 보게 되고, 우안으로 편광 안경(20)의 우안 필터로 입사되는 제2 편광(P2)의 영상만을 보게 된다. 결국, 사용자는 양안 시차로 인해 입체감을 느낄 수 있다.
액티브 리타더 구동부(130)는 타이밍 컨트롤러(140)의 제어 하에 액티브 리타더(30)에 기준 전압과 제1 또는 제2 구동전압(Vd1/Vd2)을 공급한다. 액티브 리타더 구동부(130)는 타이밍 컨트롤러(140)로부터 입력되는 모드 신호(MODE)에 따라 2D 모드인지 또는 3D 모드인지를 판단할 수 있다. 액티브 리타더 구동부(130)는 2D 모드에서 액티브 리타더(30)의 기준 전극에는 기준 전압을 공급하고, 스캔 전극들에는 제1 구동전압(Vd1)을 공급한다. 액티브 리타더 구동부(130)는 3D 모드에서 액티브 리타더(30)의 기준 전극에는 기준 전압을 공급한다. 액티브 리타더 구동부(130)는 3D 모드에서 타이밍 컨트롤러(140)로부터 입력되는 액티브 리타더 제어신호(CAR)에 따라 액티브 리타더(30)의 스캔 전극들에 제1 구동전압(Vd1) 또는 제2 구동전압(Vd2)을 공급한다. 3D 모드에서 액티브 리타더 구동부(130)는 액티브 리타더(30)의 액정의 회동이 백라이트 유닛의 광원들이 소등된 기간 동안에만 발생하도록, 액티브 리타더(30)의 스캔 전극들에 제1 구동전압(Vd1) 또는 제2 구동전압(Vd2)을 공급한다.
게이트 구동부(110)는 타이밍 컨트롤러(140)의 제어 하에 게이트 펄스를 표시패널(10)의 게이트 라인(G)들에 순차적으로 공급한다. 게이트 구동부(110)는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀의 TFT 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터, 및 출력 버퍼 등을 각각 포함하는 다수의 게이트 드라이브 집적회로(Integrated Circuit, 이하 'IC'라 칭함)들로 구성될 수 있다. 또는, 게이트 구동부(110)는 GIP(Gate Drive IC in Panel) 방식으로 표시패널(10)의 하부 기판(10b)상에 직접 형성될 수도 있다. GIP 방식의 경우, 레벨 쉬프터는 PCB(Printed Circuit Board)상에 실장되고, 쉬프트 레지스터는 표시패널(10)의 하부 기판(10b)상에 형성될 수 있다.
데이터 구동부(120)는 다수의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC들은 타이밍 컨트롤러(140)로부터 입력되는 영상 데이터(RGB)를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압들을 발생한다. 소스 드라이브 IC들은 타이밍 콘트롤러(140)의 제어하에 게이트 펄스와 동기되는 정극성/부극성 아날로그 데이터전압들을 표시패널(10)의 데이터 라인(D)들에 공급한다.
타이밍 컨트롤러(140)는 호스트 시스템(150)으로부터 출력된 영상 데이터(RGB)와 타이밍 신호들(Vsync, Hsync, DE, CLK)과 모드신호(MODE)에 기초하여 게이트 구동부 제어신호를 게이트 구동부(110)로 출력하고, 데이터 구동부 제어신호를 데이터 구동부(120)로 출력한다. 특히, 타이밍 컨트롤러(140)는 프레임 주파수를 입력 프레임 주파수의 L(L은 2 이상의 자연수) 배, 바람직하게는 4 배 이상으로 체배하고, 체배된 프레임 주파수를 기준으로 게이트 구동부 제어신호, 데이터 구동부 제어신호, 백라이트 제어신호, 및 액티브 리타더 제어신호(CAR)를 발생한다. 입력 프레임 주파수는 PAL(Phase Alternate Line) 방식에서 50Hz 이고, NTSC(National Television Standards Committee) 방식에서 60Hz 이다.
게이트 구동부 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 제1 게이트 쉬프트 클럭(Gate Shift Clock 1, GSC1), 제2 게이트 쉬프트 클럭(GSC2), 제1 게이트 출력 인에이블 신호(Gate Output Enable 1, GOE1), 및 제2 게이트 출력 인에이블 신호(GOE2) 등을 포함한다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트 펄스의 타이밍을 제어한다. 제1 및 제2 게이트 쉬프트 클럭(GSC1, GSC2)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 제1 및 제2 게이트 출력 인에이블신호(GOE1, GOE2)는 게이트 구동부(110)의 출력 타이밍을 제어한다.
제1 게이트 쉬프트 클럭(GSC1)과 제1 게이트 출력 인에이블 신호(GOE1)는 1 프레임 기간 동안 주기가 가변되지 않는다. 즉, 제1 게이트 쉬프트 클럭(GSC1)과 제1 게이트 출력 인에이블 신호(GOE1)는 1 프레임 기간 동안 일정한 주기로 출력된다. 이에 비해, 제2 게이트 쉬프트 클럭(GSC2)과 제2 게이트 출력 인에이블 신호(GOE2)는 1 프레임 기간 동안 주기가 가변된다. 게이트 스타트 펄스(GSP), 제1 및 제2 게이트 쉬프트 클럭(GSC1, GSC2), 제1 및 제2 게이트 출력 인에이블신호(GOE1, GOE2)에 대한 자세한 설명은 도 7 및 도 8을 결부하여 후술한다.
데이터 구동부 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120)의 샘플링 동작을 제어하는 클럭신호이다. 데이터 구동부(120)에 입력될 디지털 비디오 데이터가 mini LVDS(Low Voltage Differential Signaling) 인터페이스 규격으로 전송된다면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다. 극성제어신호(POL)는 데이터 구동부(120)로부터 출력되는 데이터전압의 극성을 L(L은 자연수) 수평기간 주기로 반전시킨다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다.
호스트 시스템(150)은 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 영상 데이터(RGB)를 타이밍 컨트롤러(140)에 공급한다. 또한, 호스트 시스템(150)은 타이밍신호들(Vsync, Hsync, DE, CLK)과 모드 신호(MODE) 등을 타이밍 컨트롤러(140)에 공급한다. 모드 신호(MODE)는 2D 모드에서 하이 논리 레벨로 발생하고, 3D 모드에서 로우 논리 레벨로 발생할 수 있으나, 이에 한정되지 않음에 주의하여야 한다.
도 4는 본 발명의 실시예에 따른 타이밍 콘트롤러를 상세히 보여주는 블록도이다. 도 4를 참조하면, 타이밍 콘트롤러(140)는 제1 게이트 제어신호 출력부(141), 제2 게이트 제어신호 출력부(142), 프레임 카운터(143), 제1 멀티플렉서(144), 및 제2 멀티플렉서(145)를 포함한다. 또한, 타이밍 콘트롤러(140)의 외부에는 제1 및 제2 게이트 제어신호 출력부(141, 142)를 통해 출력되는 신호들의 파형 정보를 저장하고 있는 메모리(160)가 위치한다.
메모리(160)는 게이트 스타트 펄스(GSP), 제1 게이트 쉬프트 클럭(GSC1), 제2 게이트 쉬프트 클럭(GSC2), 제1 게이트 출력 인에이블 신호(GOE1), 및 제2 게이트 출력 인에이블 신호(GOE2) 등의 파형 정보, 즉 라이징(rising) 타이밍, 폴링(falling) 타이밍, 및 펄스 폭 등의 정보가 저장되어 있다. 메모리(160)는 제1 및 제2 게이트 제어신호 출력부(141, 142)와 I2C(Inter-Integrated Circuit, I Square C) 통신 등의 직렬통신 방식으로 상기 파형 정보를 제1 및 제2 게이트 제어신호 출력부(141, 142)로 출력한다. 메모리(160)는 EEPROM(Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있다.
제1 게이트 제어신호 출력부(141)는 수직동기신호(Vsync), 수평동기신호(Hsync), 데이터 인에이블 신호(DE), 및 도트 클럭(CLK) 등을 입력받는다. 수직동기신호(Vsync)는 1 수직기간(Vertical period)을 지시하는 신호이다. 1 수직기간은 표시패널(10)에서 n(n은 표시패널(10)의 게이트 라인 수) 라인의 픽셀들에 데이터가 기입되는 n 라인 스캐닝 시간을 의미한다. 수평동기신호(Hsync)는 1 수평기간(Horizontal period)을 지시하는 신호이다. 1 수평기간은 표시패널(10)에서 1 라인의 픽셀들에 데이터가 기입되는 1 라인 스캐닝 시간을 의미한다. 도트 클럭(CLK)은 짧은 주기로 반복되는 클럭 신호이다. 데이터 인에이블 신호(DE)는 영상 데이터의 유무를 지시하는 신호이다.
제1 게이트 제어신호 출력부(141)는 도트 클럭(DCLK)을 카운트하는 카운터를 포함하고, 카운터의 카운트 정보와 메모리(160)로부터 입력된 게이트 스타트 펄스(GSP), 제1 게이트 쉬프트 클럭(GSC1), 및 제1 게이트 출력 인에이블 신호(GOE1)의 파형 정보에 따라 게이트 스타트 펄스(GSP), 제1 게이트 쉬프트 클럭(GSC1), 및 제1 게이트 출력 인에이블 신호(GOE1)를 생성하여 출력한다. 한편, 제1 게이트 제어신호 출력부(141)로부터 출력되는 게이트 스타트 펄스(GSP), 제1 게이트 쉬프트 클럭(GSC1), 및 제1 게이트 출력 인에이블 신호(GOE1)는 2D 게이트 제어신호(GSC2D)로 정의될 수 있다.
제2 게이트 제어신호 출력부(142)는 수직동기신호(Vsync), 수평동기신호(Hsync), 데이터 인에이블 신호(DE), 및 도트 클럭(DCLK) 등을 입력받는다. 제2 게이트 제어신호 출력부(142)는 도트 클럭(DCLK)을 카운트하는 카운터를 포함하고, 카운터의 카운트 정보와 메모리(160)로부터 입력된 게이트 스타트 펄스(GSP), 제2 게이트 쉬프트 클럭(GSC2), 및 제2 게이트 출력 인에이블 신호(GOE2)의 파형 정보에 따라 게이트 스타트 펄스(GSP), 제2 게이트 쉬프트 클럭(GSC2), 및 제2 게이트 출력 인에이블 신호(GOE2)를 생성하여 출력한다.
프레임 카운터(143)는 수직동기신호(Vsync)를 입력받는다. 프레임 카운터(143)는 수직동기신호(Vsync)를 카운트하여 기수(홀수) 프레임과 우수(짝수) 프레임을 구분할 수 있는 프레임 구분 신호(Fodd/even)를 제1 멀티플렉서(144)로 출력한다. 예를 들어, 프레임 구분 신호(Fodd/even)는 기수 프레임인 경우 하이 논리 레벨로 발생하고, 우수 프레임인 경우 로우 논리 레벨로 발생할 수 있으나, 이에 한정되지 않음에 주의하여야 한다.
제1 멀티플렉서(144)는 제1 게이트 제어신호 출력부(141)로부터 게이트 스타트 펄스(GSP), 제1 게이트 쉬프트 클럭(GSC1), 및 제1 게이트 출력 인에이블 신호(GOE1)를 입력받고, 제2 게이트 제어신호 출력부(142)로부터 게이트 스타트 펄스(GSP), 제2 게이트 쉬프트 클럭(GSC2), 및 제2 게이트 출력 인에이블 신호(GOE2)를 입력받는다. 또한, 제1 멀티플렉서(144)는 프레임 카운터(144)로부터 프레임 구분 신호(Fodd/even)를 입력받는다.
제1 멀티플렉서(144)는 하이 논리 레벨의 프레임 구분 신호(Fodd/even)가 입력되는 경우, 제1 게이트 제어신호 출력부(141)로부터 입력된 게이트 스타트 펄스(GSP), 제1 게이트 쉬프트 클럭(GSC1), 및 제1 게이트 출력 인에이블 신호(GOE1)를 출력한다. 제1 멀티플렉서(144)는 로우 논리 레벨의 프레임 구분 신호(Fodd/even)가 입력되는 경우, 제2 게이트 제어신호 출력부(142)로부터 입력된 게이트 스타트 펄스(GSP), 제2 게이트 쉬프트 클럭(GSC2), 및 제2 게이트 출력 인에이블 신호(GOE2)를 출력한다. 즉, 제1 멀티플렉서(144)는 기수 프레임에서 게이트 스타트 펄스(GSP), 제1 게이트 쉬프트 클럭(GSC1), 및 제1 게이트 출력 인에이블 신호(GOE1)를 출력하고, 우수 프레임에서 게이트 스타트 펄스(GSP), 제2 게이트 쉬프트 클럭(GSC2), 및 제2 게이트 출력 인에이블 신호(GOE2)를 출력한다. 한편, 제1 멀티플렉서(144)로부터 기수 프레임에 출력되는 게이트 스타트 펄스(GSP), 제1 게이트 쉬프트 클럭(GSC1), 및 제1 게이트 출력 인에이블 신호(GOE1)와, 우수 프레임에 출력되는 게이트 스타트 펄스(GSP), 제2 게이트 쉬프트 클럭(GSC2), 및 제2 게이트 출력 인에이블 신호(GOE2)는 3D 게이트 제어신호(GSC3D)로 정의될 수 있다.
제2 멀티플렉서(145)는 제1 게이트 제어신호 출력부(141)로부터 2D 게이트 제어신호(GSC2D)를 입력받고, 제1 멀티플렉서(144)로부터 3D 게이트 제어신호(GSC3D)를 입력받는다. 또한, 제2 멀티플렉서(145)는 모드 신호(MODE)를 입력받는다. 제2 멀티플렉서(145)는 하이 논리 레벨의 모드 신호(MODE)가 입력되는 경우 2D 게이트 제어신호(GSC2D)를 출력하고, 로우 논리 레벨의 모드 신호(MODE)가 입력되는 경우 3D 게이트 제어신호(GSC3D)를 출력한다. 즉, 제2 멀티플렉서(145)는 2D 모드에서 2D 게이트 제어신호(GSC2D)로서 게이트 스타트 펄스(GSP), 제1 게이트 쉬프트 클럭(GSC1), 및 제1 게이트 출력 인에이블 신호(GOE1)를 출력한다. 제2 멀티플렉서(145)는 3D 모드에서 3D 게이트 제어신호(GSC3D)로서 기수 프레임에 게이트 스타트 펄스(GSP), 제1 게이트 쉬프트 클럭(GSC1), 및 제1 게이트 출력 인에이블 신호(GOE1)를 출력하고, 우수 프레임에 게이트 스타트 펄스(GSP), 제2 게이트 쉬프트 클럭(GSC2), 및 제2 게이트 출력 인에이블 신호(GOE2)를 출력한다. 제2 멀티플렉서(145)의 출력은 게이트 구동부(110)에 입력된다.
도 5는 본 발명의 실시예에 따른 게이트 구동부를 상세히 보여주는 블록도이다. 도 5를 참조하면, 게이트 구동부(110)는 다수의 게이트 드라이브 IC를 포함한다. 게이트 드라이브 IC는 쉬프트 레지스터(111), 레벨 쉬프터(114), 쉬프트 레지스터(111)와 레벨 쉬프터(114) 사이에 접속된 다수의 논리곱 게이트(이하, "AND 게이트"라 함)(112) 및 제1 또는 제2 게이트 출력 인에이블신호(GOE1/GOE2)를 반전시키기 위한 인버터(113)를 포함한다.
쉬프트 레지스터(111)는 종속적으로 접속된 다수의 D-플립플롭을 이용하여 게이트 스타트 펄스(GSP)를 제1 또는 제2 게이트 쉬프트 클럭(GSC1/GSC2)에 따라 순차적으로 쉬프트시킨다. AND 게이트들(112) 각각은 쉬프트 레지스터(111)의 출력신호와 제1 또는 제2 게이트 출력 인에이블신호(GOE1/GOE2)의 반전신호를 논리곱하여 출력을 발생한다. 인버터(113)는 제1 또는 제2 게이트 출력 인에이블신호(GOE1/GOE2)를 반전시켜 AND 게이트들(112)에 공급한다. 따라서, 게이트 드라이브 IC들 각각은 제1 또는 제2 게이트 출력 인에블신호(GOE1/GOE2)가 로우 논리 레벨일 때에만 출력을 발생한다.
레벨 쉬프터(114)는 AND 게이트(112)의 출력전압 스윙폭을 표시패널(10)의 TFT 어레이에 형성된 TFT의 동작이 가능한 스윙폭으로 쉬프트시킨다. 레벨 쉬프터(114)의 출력신호는 게이트라인(G)들에 순차적으로 공급된다.
쉬프트 레지스터(111)는 GIP(Gate In Panel) 공정에서 TFT 어레이와 함께 표시패널(10)의 하부 유리기판(10b)에 직접 형성될 수 있다. 이 경우에, 레벨 쉬프터(114)는 타이밍 콘트롤러(140)와 함께 콘트롤 보드 또는 소스 인쇄회로보드(Source Printed Circuit Board) 상에 형성되어 스윙폭을 TFT의 구동 전압만큼 크게 조정한 제1 또는 제2 게이트 쉬프트 클럭(GSC1/GSC2)을 쉬프트 레지스터(111)에 공급한다.
도 6은 본 발명의 제1 실시예에 따른 3D 모드에서 표시패널의 상부, 중앙, 및 하부에서 액정의 응답곡선과 백라이트 타이밍을 보여주는 도면이다. 도 6을 참조하면, 표시패널(10)은 기수 프레임 기간 동안 단안(單眼) 영상을 표시하고, 우수 프레임 기간 동안 블랙 영상을 표시한다. 표시패널(10)은 기수 프레임 기간 동안 좌안 영상과 우안 영상을 교대로 표시한다. 즉, 표시패널(10)에는 도 6과 같이 좌안 영상 데이터(RGBL), 블랙 데이터(Black), 우안 영상 데이터(RGBR), 및 블랙 데이터(Black)가 순차적으로 어드레싱된다. 표시패널(10)의 상부(A), 중앙(B), 및 하부(C)에서 액정의 응답곡선이 다르기 때문에, 백라이트 점등 타이밍에 따라 상부(A)의 휘도(LA), 중앙(B)의 휘도(LB), 및 하부(C)의 휘도(LC)가 달라진다. 따라서, 도 6에서는 백라이트(광원)가 우수 프레임 기간에 소정의 기간 동안 점등되는 것을 중심으로 설명하였다.
도 6과 같이 백라이트가 우수 프레임 기간에 소정의 기간 동안 점등되는 경우, 타이밍 콘트롤러(140)는 우수 프레임 기간 동안 표시패널(10)의 중앙(B), 및 하부(C)에서 블랙 데이터(Black)의 어드레싱을 빠르게 제어한다. 이 경우, 표시패널(10)의 상부(A)에서 액정의 응답곡선은 종래 기술에 비해 변함이 없으나, 중앙(B), 및 하부(C)에서 액정의 응답곡선은 종래 기술에 비해 폴링(falling)이 빨리 시작된다. 따라서, 표시패널(10)의 중앙(B)의 휘도(LB), 및 하부(C)의 휘도(LC)는 종래 기술에 비해 낮아지므로, 표시패널(10)의 상부(A)의 휘도(LA), 중앙(B)의 휘도(LB), 및 하부(C)의 휘도(LC)는 종래 기술에 비해 균일해진다. 즉, 본 발명은 백라이트가 우수 프레임 기간에 소정의 기간 동안 점등되는 경우, 우수 프레임 기간 동안 표시패널(10)의 중앙(B), 및 하부(C)에서 블랙 데이터(Black)의 어드레싱을 빠르게 제어함으로써, 액정의 응답곡선의 차이로 인한 휘도 불균형을 개선할 수 있다. 이하에서, 도 7 및 도 8을 결부하여 표시패널(10)의 중앙(B), 및 하부(C)에서 블랙 데이터(Black)의 어드레싱을 빠르게 제어하는 방법에 대하여 상세히 살펴본다.
도 7은 2D 모드 및 3D 모드의 기수 프레임에서 타이밍 콘트롤러의 출력과 게이트 구동부의 출력을 보여주는 파형도이다. 도 7을 참조하면, 2D 모드 및 3D 모드의 기수 프레임에서 타이밍 콘트롤러(140)로부터 출력되는 게이트 스타트 펄스(GSP), 제1 게이트 쉬프트 클럭(GSC1), 및 제1 게이트 출력 인에이블 신호(GOE1)가 나타나 있다. 또한, 2D 모드 및 3D 모드의 기수 프레임에서 게이트 구동부(110)로부터 출력되는 게이트 펄스(GP1, GP2, GPn-1, GPn)가 나타나 있다.
게이트 스타트 펄스(GSP)는 1 프레임의 초기에 첫 번째 게이트 펄스의 타이밍을 제어하기 위해 발생된다. 제1 게이트 쉬프트 클럭(GSC1)의 주기(C1)와 제1 게이트 출력 인에이블 신호(GOE1)의 주기(C11)는 일정하게 발생된다. 2D 모드 및 3D 모드의 기수 프레임에서 제1 게이트 쉬프트 클럭(GSC1)의 주기(C1)와 제1 게이트 출력 인에이블 신호(GOE1)의 주기(C11)는 변하지 않는다.
제1 내지 제n 게이트 펄스(GP1, GP2, GPn-1, GPn)는 게이트 스타트 펄스(GSP)를 제1 게이트 쉬프트 클럭(GSC1)에 따라 순차적으로 쉬프트시킨 쉬프트 레지스터(111)의 출력과 제1 게이트 출력 인에이블 신호(GOE1)의 반전신호를 논리곱한 결과이다. 2D 모드 및 3D 모드의 기수 프레임에서 제1 게이트 쉬프트 클럭(GSC1)의 주기(C1)와 제1 게이트 출력 인에이블 신호(GOE1)의 주기(C11)가 변하지 않고 일정하므로, 제1 내지 제n 게이트 펄스(GP1, GP2, GPn-1, GPn)는 동일한 펄스 폭으로 순차적으로 발생한다. 제1 내지 제n 게이트 펄스(GP1, GP2, GPn-1, GPn)는 대략 1 수평기간(Horizontal period) 동안 발생할 수 있다.
결국, 제1 내지 제n 게이트 펄스(GP1, GP2, GPn-1, GPn)는 동일한 펄스 폭으로 순차적으로 발생하므로, 3D 모드의 기수 프레임에서 도 7과 같이 좌안 영상 데이터(RGBL)와 우안 영상 데이터(RGBR)는 표시패널(10)의 상부(A), 중앙(B), 및 하부(C)에서 동일한 속도로 어드레싱 된다.
도 8은 3D 모드의 우수 프레임에서 타이밍 콘트롤러의 출력과 게이트 구동부의 출력을 보여주는 파형도이다. 도 8을 참조하면, 3D 모드의 우수 프레임에서 타이밍 콘트롤러(140)로부터 출력되는 게이트 스타트 펄스(GSP), 제2 게이트 쉬프트 클럭(GSC2), 및 제2 게이트 출력 인에이블 신호(GOE2)가 나타나 있다. 또한, 3D 모드의 우수 프레임에서 게이트 구동부(110)로부터 출력되는 게이트 펄스(GP1, GP2, GP2 /n, GP(2/n)+1, GPn-1, GPn)가 나타나 있다.
게이트 스타트 펄스(GSP)는 1 프레임의 시작 초기에 첫 번째 게이트 펄스의 타이밍을 제어하기 위해 발생된다. 제2 게이트 쉬프트 클럭(GSC2)의 주기(C2, C3, C4)과 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C12, C13, C14)는 가변된다. 제2 게이트 쉬프트 클럭(GSC2)의 주기(C2, C3, C4)와 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C12, C13, C14)는 1 프레임 기간의 초기보다 중기에서 더 짧아지고, 1 프레임 기간의 중기보다 말기에서 더 작아진다. 예를 들어, 1 프레임 기간의 말기에서 제2 게이트 쉬프트 클럭(GSC2)의 주기(C4)는 1 프레임 기간의 초기에서 제2 게이트 쉬프트 클럭(GSC2)의 주기(C2)보다 대략 2/3 수준으로 짧아질 수 있다. 또한, 1 프레임 기간의 말기에서 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C14)는 1 프레임 기간의 초기에서 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C12)보다 대략 2/3 수준으로 짧아질 수 있다.
제2 게이트 쉬프트 클럭(GSC2)의 주기(C2, C3, C4)와 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C12, C13, C14)는 픽셀의 데이터 전압 충전(charging) 시간을 고려하여 설정될 수 있으며, 이는 사전 실험을 통해 미리 결정될 수 있다. 또한, 도 8에서는 제2 게이트 쉬프트 클럭(GSC2)의 주기(C2, C3, C4)와 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C12, C13, C14)가 프레임의 중기, 및 말기에서 가변되는 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 제2 게이트 쉬프트 클럭(GSC2)의 주기(C2, C3, C4)와 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C12, C13, C14)는 P(P는 자연수) 번 가변될 수 있으며, 상기 P는 사전 실험을 통해 미리 결정될 수 있다.
제1 내지 제n 게이트 펄스(GP1, GP2, GP2 /n, GP(2/n)+1, GPn-1, GPn)는 게이트 스타트 펄스(GSP)를 제2 게이트 쉬프트 클럭(GSC2)에 따라 순차적으로 쉬프트시킨 쉬프트 레지스터(111)의 출력과 제2 게이트 출력 인에이블 신호(GOE2)의 반전신호를 논리곱한 결과이다. 3D 모드의 우수 프레임에서 제2 게이트 쉬프트 클럭(GSC2)의 주기(C2, C3, C4)와 제2 게이트 출력 인에이블 신호(GOE2)는 주기(C12, C13, C14)가 변하므로, 제1 내지 제n 게이트 펄스(GP1, GP2, GP2 /n, GP(2/n)+1, GPn-1, GPn)의 펄스 폭은 변화된다. 즉, 제2 게이트 쉬프트 클럭(GSC2)의 주기(C2, C3, C4)와 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C12, C13, C14)는 1 프레임 기간의 초기보다 중기에서 더 짧아지고 1 프레임 기간의 중기보다 말기에서 더 짧아지므로, 제1 내지 제n 게이트 펄스(GP1, GP2, GP2 /n, GP(2/n)+1, GPn-1, GPn)의 펄스 폭은 1 프레임 기간의 초기보다 중기에서 더 작아지고 1 프레임 기간의 중기보다 말기에서 더 작아진다. 도 8과 같이 1 프레임 기간의 초기에서 제2 게이트 쉬프트 클럭(GSC2)의 주기(C2)와 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C12)가 가장 길기 때문에, 제1 및 제2 게이트 펄스(GP1, GP2)의 펄스 폭(W1)은 가장 크다. 1 프레임 기간의 말기에서 제2 게이트 쉬프트 클럭(GSC2)의 주기(C4)와 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C14)가 가장 짧기 때문에, 제n-1 및 제n 게이트 펄스(GPn-1, GPn)의 펄스 폭(W3)은 가장 작다.
결국, 게이트 구동부(110)는 1 프레임 기간의 초기보다 말기에서 펄스 폭이 작아지도록 제1 내지 제n 게이트 펄스(GP1, GP2, GP2 /n, GP(2/n)+1, GPn-1, GPn)를 순차적으로 발생한다. 따라서, 3D 모드의 우수 프레임에서 블랙 데이터(Black)는 도 7과 같이 표시패널(10)의 상부(A)보다 하부(C)에서 빠른 속도로 어드레싱 된다.
한편, 데이터 구동부(120)의 소스 드라이브 IC들은 타이밍 콘트롤러(140)의 제어 하에 펄스 폭이 변화되는 제1 내지 제n 게이트 펄스(GP1, GP2, GP2 /n, GP(2/n)+1, GPn-1, GPn)에 따라 데이터 전압을 표시패널(10)의 데이터 라인(D)들에 공급한다. 소스 드라이브 IC들은 제1 내지 제n 게이트펄스(GP1, GP2, GP2 /n, GP(2/n)+1, GPn-1, GPn)의 펄스 폭에 따라 데이터 전압의 주기를 가변하면서 데이터 전압을 공급한다.
한편, 액티브 리타더(30)는 제4n-3 프레임과 제4n-2 프레임 기간 동안 제1 편광(P1)의 빛을 출사하고, 제4n-1 프레임과 제4n 프레임 기간 동안 제2 편광(P2)의 빛을 출사하도록 구동된다. 즉, 액티브 리타더(30)에는 제4n-3 프레임과 제4n-2 프레임 기간 동안 제1 구동전압(Vd1)이 인가되고, 제4n-1 프레임과 제4n 프레임 기간 동안 제2 구동전압(Vd2)이 인가된다.
도 9는 본 발명의 제2 실시예에 따른 3D 모드에서 표시패널의 상부, 중앙, 및 하부에서 액정의 응답곡선과 백라이트 타이밍을 보여주는 도면이다. 도 9를 참조하면, 표시패널(10)은 기수 프레임 기간 동안 단안(單眼) 영상을 표시하고, 우수 프레임 기간 동안 블랙 영상을 표시한다. 표시패널(10)은 기수 프레임 기간 동안 좌안 영상과 우안 영상을 교대로 표시한다. 즉, 표시패널(10)에는 도 9와 같이 좌안 영상 데이터(RGBL), 블랙 데이터(Black), 우안 영상 데이터(RGBR), 및 블랙 데이터(Black)가 순차적으로 어드레싱된다. 표시패널(10)의 상부(A), 중앙(B), 및 하부(C)에서 액정의 응답곡선이 다르기 때문에, 백라이트 점등 타이밍에 따라 상부(A)의 휘도(LA), 중앙(B)의 휘도(LB), 및 하부(C)의 휘도(LC)가 달라진다. 따라서, 도 9에서는 백라이트가 기수 프레임 및 우수 프레임 기간에 걸쳐 소정의 기간 동안 점등되는 것을 중심으로 설명하였다.
도 9와 같이 백라이트가 기수 프레임 및 우수 프레임 기간에 소정의 기간 동안 점등되는 경우, 타이밍 콘트롤러(140)는 우수 프레임 기간 동안 표시패널(10)의 상부(A), 및 중앙(B)에서 블랙 데이터(Black)의 어드레싱을 빠르게 제어한다. 이 경우, 표시패널(10)의 하부(C)에서 액정의 응답곡선은 종래 기술에 비해 변함이 없으나, 상부(A), 및 중앙(B)에서 액정의 응답곡선은 종래 기술에 비해 폴링(falling)이 빨리 시작된다. 따라서, 표시패널(10)의 상부(A)의 휘도(LA), 중앙(B)의 휘도(LB), 및 하부(C)의 휘도(LC)는 종래 기술에 비해 균일해진다. 즉, 본 발명은 백라이트가 기수 프레임 및 우수 프레임 기간에 소정의 기간 동안 점등되는 경우, 우수 프레임 기간 동안 표시패널(10)의 상부(A), 및 중앙(B)에서 블랙 데이터(Black)의 어드레싱을 빠르게 제어함으로써, 액정의 응답곡선의 차이로 인한 휘도 불균형을 개선할 수 있다.
이하에서, 도 10을 결부하여 표시패널(10)의 상부(A), 및 중앙(B)에서 블랙 데이터(Black)의 어드레싱을 빠르게 제어하는 방법에 대하여 상세히 살펴본다. 본 발명의 제2 실시예의 경우, 2D 모드 및 3D 모드의 기수 프레임에서 타이밍 콘트롤러의 출력과 게이트 구동부의 출력은 도 7에서 설명한 바와 같다.
도 10은 3D 모드의 우수 프레임에서 타이밍 콘트롤러의 출력과 게이트 구동부의 출력을 보여주는 파형도이다. 도 10을 참조하면, 3D 모드의 우수 프레임에서 타이밍 콘트롤러(140)로부터 출력되는 게이트 스타트 펄스(GSP), 제2 게이트 쉬프트 클럭(GSC2), 및 제2 게이트 출력 인에이블 신호(GOE2)가 나타나 있다. 또한, 3D 모드의 우수 프레임에서 게이트 구동부(110)로부터 출력되는 게이트 펄스(GP1, GP2, GP2 /n, GP(2/n)+1, GPn-1, GPn)가 나타나 있다.
게이트 스타트 펄스(GSP)는 1 프레임의 시작 초기에 첫 번째 게이트 펄스의 타이밍을 제어하기 위해 발생된다. 제2 게이트 쉬프트 클럭(GSC2)의 주기(C5, C6, C7)과 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C15, C16, C17)는 가변된다. 제2 게이트 쉬프트 클럭(GSC2)의 주기(C5, C6, C7)와 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C15, C16, C17)는 1 프레임 기간의 초기보다 중기에서 더 길어지고, 1 프레임 기간의 중기보다 말기에서 더 길어진다. 예를 들어, 1 프레임 기간의 초기에서 제2 게이트 쉬프트 클럭(GSC2)의 주기(C5)는 1 프레임 기간의 말기에서 제2 게이트 쉬프트 클럭(GSC2)의 주기(C7)보다 대략 2/3 수준으로 짧아질 수 있다. 또한, 1 프레임 기간의 초기에서 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C15)는 1 프레임 기간의 말기에서 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C17)보다 대략 2/3 수준으로 짧아질 수 있다.
제2 게이트 쉬프트 클럭(GSC2)의 주기(C5, C6, C7)와 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C15, C16, C17)는 픽셀의 데이터 전압 충전(charging) 시간을 고려하여 설정될 수 있으며, 이는 사전 실험을 통해 미리 결정될 수 있다. 또한, 도 10에서는 제2 게이트 쉬프트 클럭(GSC2)의 주기(C5, C6, C7)와 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C15, C16, C17)가 프레임의 초기, 중기, 및 말기에서 가변되는 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 제2 게이트 쉬프트 클럭(GSC2)의 주기(C5, C6, C7)와 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C15, C16, C17)는 P(P는 자연수) 번 가변될 수 있으며, 상기 P는 사전 실험을 통해 미리 결정될 수 있다.
제1 내지 제n 게이트 펄스(GP1, GP2, GP2 /n, GP(2/n)+1, GPn-1, GPn)는 게이트 스타트 펄스(GSP)를 제2 게이트 쉬프트 클럭(GSC2)에 따라 순차적으로 쉬프트시킨 쉬프트 레지스터(111)의 출력과 제2 게이트 출력 인에이블 신호(GOE2)의 반전신호를 논리곱한 결과이다. 3D 모드의 우수 프레임에서 제2 게이트 쉬프트 클럭(GSC2)의 주기(C5, C6, C7)와 제2 게이트 출력 인에이블 신호(GOE2)는 주기(C15, C16, C17)가 변하므로, 제1 내지 제n 게이트 펄스(GP1, GP2, GP2 /n, GP(2/n)+1, GPn-1, GPn)의 펄스 폭은 변화된다. 즉, 제2 게이트 쉬프트 클럭(GSC2)의 주기(C5, C6, C7)와 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C15, C16, C17)는 1 프레임 기간의 초기보다 중기에서 더 길어지고 1 프레임 기간의 중기보다 말기에서 더 길어지므로, 제1 내지 제n 게이트 펄스(GP1, GP2, GP2 /n, GP(2/n)+1, GPn-1, GPn)의 펄스 폭은 1 프레임 기간의 초기보다 중기에서 더 커지고 1 프레임 기간의 중기보다 말기에서 더 커진다. 도 8과 같이 1 프레임 기간의 초기에서 제2 게이트 쉬프트 클럭(GSC2)의 주기(C5)와 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C15)가 가장 짧기 때문에, 제1 및 제2 게이트 펄스(GP1, GP2)의 펄스 폭(W1)은 가장 작다. 1 프레임 기간의 말기에서 제2 게이트 쉬프트 클럭(GSC2)의 주기(C7)와 제2 게이트 출력 인에이블 신호(GOE2)의 주기(C17)가 가장 길기 때문에, 제n-1 및 제n 게이트 펄스(GPn-1, GPn)의 펄스 폭(W3)은 가장 크다.
결국, 게이트 구동부(110)는 1 프레임 기간의 초기보다 말기에서 펄스 폭이 커지도록 제1 내지 제n 게이트 펄스(GP1, GP2, GP2 /n, GP(2/n)+1, GPn-1, GPn)를 순차적으로 발생하므로, 3D 모드의 우수 프레임에서 블랙 데이터(Black)는 도 7과 같이 표시패널(10)의 하부(C)보다 상부(A)에서 빠른 속도로 어드레싱 된다.
한편, 데이터 구동부(120)의 소스 드라이브 IC들은 타이밍 콘트롤러(140)의 제어 하에 펄스 폭이 변화되는 제1 내지 제n 게이트 펄스(GP1, GP2, GP2 /n, GP(2/n)+1, GPn-1, GPn)에 따라 데이터 전압을 표시패널(10)의 데이터 라인(D)들에 공급한다. 소스 드라이브 IC들은 제1 내지 제n 게이트펄스(GP1, GP2, GP2/n, GP(2/n)+1, GPn-1, GPn)의 펄스 폭에 따라 데이터 전압의 주기를 가변하면서 데이터 전압을 공급한다.
한편, 액티브 리타더(30)는 제4n-3 프레임과 제4n-2 프레임 기간 동안 제1 편광(P1)의 빛을 출사하고, 제4n-1 프레임과 제4n 프레임 기간 동안 제2 편광(P2)의 빛을 출사하도록 구동된다. 즉, 액티브 리타더(30)에는 제4n-3 프레임과 제4n-2 프레임 기간 동안 제1 구동전압(Vd1)이 인가되고, 제4n-1 프레임과 제4n 프레임 기간 동안 제2 구동전압(Vd2)이 인가된다.
이상에서 살펴본 바와 같이, 본 발명은 기수 프레임 기간 동안 주기가 일정한 제1 게이트 쉬프트 클럭과 제1 게이트 출력 인에이블 신호에 기초하여 게이트 펄스를 순차적으로 출력하고, 우수 프레임 기간 동안 주기가 가변되는 제2 게이트 쉬프트 클럭과 제2 게이트 출력 인에이블 신호에 기초하여 게이트 펄스를 순차적으로 출력한다. 그 결과, 본 발명은 액정의 응답곡선의 차이로 인한 휘도 불균형을 개선할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 10a: 상부 기판
10b: 하부 기판 11a: 상부 편광판
11b: 하부 편광판 20: 편광안경
30: 액티브 리타더 110: 게이트 구동부
111: 쉬프트 레지스터 112: AND 게이트
113: 인버터 114: 레벨 쉬프터
120: 데이터 구동부 130: 액티브 리타더 구동부
140: 타이밍 컨트롤러 141: 제1 게이트 제어신호 출력부
142: 제2 게이트 제어신호 출력부 143: 프레임 카운터
144: 제1 멀티플렉서 145: 제2 멀티플렉서
150: 호스트 시스템 160: 메모리

Claims (11)

  1. 기수 프레임 기간 동안 단안 영상을 표시하고, 우수 프레임 기간 동안 블랙 영상을 표시하는 표시패널;
    상기 표시패널에 빛을 조사하는 광원들을 포함하는 백라이트 유닛;
    상기 기수 프레임 기간 동안 주기가 일정한 제1 게이트 쉬프트 클럭과 제1 게이트 출력 인에이블 신호를 출력하고, 상기 우수 프레임 기간 동안 주기가 가변되는 제2 게이트 쉬프트 클럭과 제2 게이트 출력 인에이블 신호를 출력하는 타이밍 콘트롤러;
    상기 기수 프레임 기간 동안 상기 제1 게이트 쉬프트 클럭과 제1 게이트 출력 인에이블 신호에 따라 생성된 게이트 펄스를 상기 표시패널의 게이트 라인들에 순차적으로 출력하고, 상기 우수 프레임 기간 동안 상기 제2 게이트 쉬프트 클럭과 제2 게이트 출력 인에이블 신호에 따라 생성된 게이트 펄스를 상기 게이트 라인들에 순차적으로 출력하는 게이트 구동부; 및
    상기 타이밍 콘트롤러의 제어 하에 상기 게이트 펄스에 동기되는 데이터 전압을 공급하는 데이터 구동부를 포함하는 입체영상 표시장치.
  2. 제 1 항에 있어서,
    상기 타이밍 콘트롤러는,
    외부 메모리로부터 입력되는 파형 정보에 따라 게이트 스타트 펄스, 제1 게이트 쉬프트 클럭, 및 제1 게이트 출력 인에이블 신호를 출력하는 제1 게이트 제어신호 출력부;
    상기 외부 메모리로부터 입력되는 파형 정보에 따라 게이트 스타트 펄스, 제2 게이트 쉬프트 클럭, 및 제2 게이트 출력 인에이블 신호를 출력하는 제2 게이트 제어신호 출력부;
    수직동기신호를 카운트하여 기수 프레임과 우수 프레임을 구분하는 프레임 구분신호를 출력하는 프레임 카운터;
    상기 프레임 구분신호에 따라 상기 기수 프레임 기간 동안에는 상기 제1 게이트 제어신호 출력부로부터 입력된 게이트 스타트 펄스, 제1 게이트 쉬프트 클럭, 및 제1 게이트 출력 인에이블 신호를 출력하고, 상기 우수 프레임 기간 동안에는 상기 제2 게이트 제어신호 출력부로부터 입력된 게이트 스타트 펄스, 제2 게이트 쉬프트 클럭, 및 제2 게이트 출력 인에이블 신호를 출력하는 제1 멀티플렉서; 및
    2D 모드와 3D 모드를 구분하는 모드 신호를 입력받고, 상기 모드 신호에 따라 상기 2D 모드에서 상기 제1 게이트 제어신호 출력부로부터 입력된 신호를 출력하고, 상기 3D 모드에서 상기 제1 멀티플렉서로부터 입력된 신호를 출력하는 제2 멀티플렉서를 포함하는 것을 특징으로 하는 입체영상 표시장치.
  3. 제 1 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 백라이트 유닛의 광원들이 상기 우수 프레임 기간에 소정의 기간 동안 점등되는 경우 상기 제2 게이트 쉬프트 클럭의 주기와 상기 제2 게이트 출력 인에이블 신호의 주기를 상기 우수 프레임 기간의 초기보다 말기에 짧아지도록 제어하는 것을 특징으로 하는 입체영상 표시장치.
  4. 제 3 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 제2 게이트 쉬프트 클럭의 주기와 상기 제2 게이트 출력 인에이블 신호의 주기를 P(P는 자연수) 번 가변되는 것을 특징으로 하는 입체영상 표시장치.
  5. 제 3 항에 있어서,
    상기 게이트 펄스의 펄스 폭은 상기 우수 프레임 기간의 초기보다 말기에 작은 것을 특징으로 하는 입체영상 표시장치.
  6. 제 1 항에 있어서,
    상기 백라이트 유닛의 광원들이 상기 기수 프레임과 우수 프레임 기간에 걸쳐 소정의 기간 동안 점등되는 경우 상기 제2 게이트 쉬프트 클럭의 주기와 상기 제3 게이트 쉬프트 클럭의 주기를 1 프레임 기간의 말기보다 초기에 짧아지도록 제어하는 것을 특징으로 하는 입체영상 표시장치.
  7. 제 6 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 제2 게이트 쉬프트 클럭의 주기와 상기 제2 게이트 출력 인에이블 신호의 주기를 P(P는 자연수) 번 가변되는 것을 특징으로 하는 입체영상 표시장치.
  8. 제 6 항에 있어서,
    상기 게이트 펄스의 펄스 폭은 상기 우수 프레임 기간의 초기보다 말기에 큰 것을 특징으로 하는 입체영상 표시장치.
  9. 제 1 항에 있어서,
    상기 표시패널은,
    상기 기수 프레임 기간 동안 좌안 영상과 우안 영상을 교대로 표시하는 것을 특징으로 하는 입체영상 표시장치.
  10. 제 9 항에 있어서,
    상기 기수 프레임 기간에 상기 표시패널에 좌안 영상을 표시하고, 상기 우수 프레임 기간에 상기 표시패널에 블랙 데이터를 표시하는 기간 동안 제1 편광의 빛을 출사하고, 상기 기수 프레임 기간에 상기 표시패널에 우안 영상을 표시하고, 상기 우수 프레임 기간에 상기 표시패널에 블랙 데이터를 표시하는 기간 동안 제2 편광의 빛을 출사하는 액티브 리타더; 및
    상기 제1 편광의 빛만을 통과시키는 좌안 필터와, 상기 제2 편광의 빛만을 통과시키는 우안 필터를 포함하는 편광 안경을 더 포함하는 입체영상 표시장치.
  11. 기수 프레임 기간 동안 단안 영상을 표시하고, 우수 프레임 기간 동안 블랙 영상을 표시하는 표시패널과, 상기 표시패널에 빛을 조사하는 광원들을 포함하는 백라이트 유닛을 구비하는 입체영상 표시장치에 있어서,
    상기 기수 프레임 기간 동안 주기가 일정한 제1 게이트 쉬프트 클럭과 제1 게이트 출력 인에이블 신호를 출력하고, 상기 우수 프레임 기간 동안 주기가 가변되는 제2 게이트 쉬프트 클럭과 제2 게이트 출력 인에이블 신호를 출력하는 단계;
    상기 기수 프레임 기간 동안 상기 제1 게이트 쉬프트 클럭과 제1 게이트 출력 인에이블 신호에 따라 생성된 게이트 펄스를 상기 표시패널의 게이트 라인들에 순차적으로 출력하고, 상기 우수 프레임 기간 동안 상기 제2 게이트 쉬프트 클럭과 제2 게이트 출력 인에이블 신호에 따라 생성된 게이트 펄스를 상기 게이트 라인들에 순차적으로 출력하는 단계; 및
    상기 게이트 펄스에 동기되는 데이터 전압을 공급하는 단계를 포함하는 입체영상 표시장치의 구동방법.
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