KR20130008281A - 파워소자의 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 파워소자 제조방법은, 소스 전극 및 드레인 전극이 형성될 영역을 패터닝하고, 패터닝된 영역에서 n+-GaN 또는 p+-GaN을 재성장시킴으로써 박막 결정이 손상되지 않는다. 또한, n+-GaN 및 p+-GaN의 도핑 농도를 조절할 수 있으며, 소스 영역 및 드레인 영역의 오믹 저항을 낮출 수 있으며 전류 밀도를 증가시킬 수 있다. 본 발명의 일 실시예에 따른 파워소자 제조방법은, p-GaN층 및 n-GaN층을 패터닝한 후에 각각 n+-GaN 및 p+-GaN을 고온에서 재성장시키기 때문에 박막 결정이 손상되지 않아서 신뢰성을 확보할 수 있고, 별도의 어닐링 공정을 필요로 하지 않아서 공정 단순화 및 비용 절감을 달성할 수 있다.

Description

파워소자의 제조방법{METHODS FOR MANUFACTURING POWER DEVICES}
파워소자의 제조방법이 개시된다. 더욱 상세하게는, 노멀리 오프(Normally off) 동작이 가능한 파워소자의 제조방법이 개시된다.
반도체 발광소자는 전류가 가해지면 p, n형 반도체의 접합 부분에서 전자와 정공의 재결합에 기하여, 다양한 색상의 빛을 발생시킬 수 있는 반도체 장치이다. 이러한 반도체 발광소자는 필라멘트에 기초한 발광소자에 비해 긴 수명, 낮은 전원, 우수한 초기 구동 특성, 높은 진동 저항 등의 여러 장점을 갖기 때문에 그 수요가 지속적으로 증가하고 있다. 특히, 최근에는 청색 계열의 단파장 영역의 빛을 발광할 수 있는 질화물 반도체가 각광을 받고 있다.
최근 전 세계적으로 정보통신기술의 급격한 발달로 인하여 초고속, 대용량의 신호 전송을 위한 통신 기술이 급속도로 발달되고 있다. 특히, 무선통신기술에서 개인휴대폰, 위성통신, 군사용레이더, 방송통신, 통신용 중계기 등의 수요가 점점 확대됨에 따라 마이크로파와 밀리미터파 대역의 초고속 정보통신 시스템에 필요한 고속, 고전력 전자소자에 대한 요구가 증가되고 있다. 또한, 고전력에 사용하는 파워소자로의 응용 또한 에너지적인 손실을 줄이기 위하여 많은 연구가 진행되고 있다.
특히, 질화물 반도체는 에너지 갭이 크고, 높은 열적 화학적 안정도, 높은 전자포화속도(~ 3×107 cm/sec) 등의 뛰어난 물성을 가지고 있어, 광소자 뿐만 아니라 고주파, 고출력용 전자소자로의 응용이 용이하여 전 세계적으로 활발히 연구되고 있다. 특히 질화물 반도체를 이용한 전자소자는 높은 항복전계(~ 3×106 V/cm) 및 최대전류밀도, 안정된 고온동작, 높은 열전도도 등의 다양한 장점을 가지고 있다.
화합물 반도체의 이종접합구조를 이용한 HFET(Heterostructure Field Effect Transistor)의 경우, 접합 계면에서의 밴드 불연속(band-discontinuity)이 크기 때문에 계면에 높은 농도의 전자가 유기될 수 있어 전자이동도를 더욱 높일 수 있다. 이와 같은 물성적인 특징으로 고전력 소자로의 응용이 가능하다. 그러나, 이와 같은 높은 전자이동도를 갖는 AlGaN/GaN HFET 구조에서는 신호가 인가되지 않은 상태에서도 전류의 흐름이 있어 전력이 소모된다.
전력소자의 경우 큰 전류 밀도가 요구되므로 노멀리 온(Normally on) 소자에서의 전력 손실은 큰 문제가 되고 있어서, 최근 게이트 부분의 AlGaN층을 제거하여 MOS HFET를 구현한 노멀리 오프(Normally off) 소자가 개발되고 있다.
AlGaN층을 요구되는 두께로 정확히 제어하는 것이 어렵기 때문에, Si 베이스의 MOS HFET과 같은 구조로 질화물계 반도체를 이용하여 노멀리 오프 소자를 구현하는 시도가 이루어지고 있다. 이때, 소스와 드레인 영역에 채널층과 동일한 캐리어(carrier)를 주입하기 위해 임플란트(implant) 장비가 필요하며 캐리어를 활성화시키기 위해 고온의 열처리 등의 공정이 수반된다.
노멀리 오프(Normally off) 동작이 가능한 파워소자의 제조방법이 제공된다.
본 발명의 일 실시예에 따른 파워소자의 제조방법은, 기판상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 p-GaN층을 형성하는 단계, 상기 p-GaN층을 패터닝하여 제1 영역 및 제2 영역을 형성하는 단계, 상기 제1 영역 및 제2 영역에서 GaN을 재성장시켜서 n+-GaN층을 형성하는 단계 및 상기 n+-GaN층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
본 발명의 일 측에 따른 파워소자의 제조방법에서, 버퍼층은 제1 버퍼층 및 제2 버퍼층으로 이루어질 수 있다.
본 발명의 일 측에 따른 파워소자의 제조방법에서, n+-GaN층의 도핑 농도는 1.0×1016/㎤ ~ 1.0×1020/㎤일 수 있다.
본 발명의 일 측에 따른 파워소자의 제조방법에서, n+-GaN층을 형성하는 단계는, 1000℃ 내지 1200℃의 온도 범위에서 수행될 수 있다.
본 발명의 일 측에 따른 파워소자의 제조방법에서, n+-GaN층 상에 형성되는 소스 전극 및 드레인 전극은 Cr, Al, Ta, Ti 및 Au로 이루어진 그룹으로부터 선택될 수 있다.
본 발명의 일 측에 따른 파워소자의 제조방법에서, 기판은 절연성 기판이며, 상기 절연성 기판이 제거된 후 접합층 및 열전도성 기판이 더 형성되는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 파워소자의 제조방법은, 기판상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 n-GaN층을 형성하는 단계, 상기 n-GaN층을 패터닝하여 제1 영역 및 제2 영역을 형성하는 단계, 상기 제1 영역 및 제2 영역에서 GaN을 재성장시켜서 p+-GaN층을 형성하는 단계 및 상기 p+-GaN층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
본 발명의 일 측에 따른 파워소자의 제조방법에서, p+-GaN층의 도핑 농도는 1.0×1016/㎤ ~ 1.0×1020/㎤일 수 있다.
본 발명의 일 측에 따른 파워소자의 제조방법에서, p+-GaN층을 형성하는 단계는, 1000℃ 내지 1200℃의 온도 범위에서 수행될 수 있다.
본 발명의 일 측에 따른 파워소자의 제조방법에서, p+-GaN층 상에 형성되는 소스 전극 및 드레인 전극은, Ni, Au, CuInO2, ITO, Pt, 및 이들의 합금으로 이루어진 그룹으로부터 선택될 수 있다.
본 발명의 일 측에 따른 파워소자의 제조방법에서, p+-GaN층 상에 형성되는 소스 전극 및 드레인 전극은, Ni와 Au 합금, CuInO2와 Au 합금, ITO와 Au 합금, Ni, Pt 및 Au 합금, 그리고 Pt와 Au의 합금으로 이루어진 그룹으로부터 선택될 수 있다.
본 발명의 일 실시예에 따른 파워소자 제조방법은, 소스 전극 및 드레인 전극이 형성될 영역을 패터닝하고, 패터닝된 영역에서 n+-GaN 또는 p+-GaN을 재성장시킴으로써 박막 결정이 손상되지 않는다. 또한, n+-GaN 및 p+-GaN의 도핑 농도를 조절할 수 있으며, 소스 영역 및 드레인 영역의 오믹 저항을 낮출 수 있으며 전류 밀도를 증가시킬 수 있다.
본 발명의 일 실시예에 따른 파워소자 제조방법은, p-GaN층 및 n-GaN층을 패터닝한 후에 각각 n+-GaN 및 p+-GaN을 고온에서 재성장시키기 때문에 박막 결정이 손상되지 않아서 신뢰성을 확보할 수 있고, 별도의 어닐링 공정을 필요로 하지 않아서 공정 단순화 및 비용 절감을 달성할 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 파워소자를 제조하는 과정을 나타내는 도면이다.
도 7은 본 발명의 다른 실시예에 따라 제조된 파워소자를 나타내는 도면이다.
실시예의 설명에 있어서, 각 기판, 층 또는 패턴 등이 각 기판, 층 또는 패턴 등의 "상(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상(on)"과 "아래(under)"는 "직접(directly)" 또는 "다른 구성요소를 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 구성요소의 상 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
이하에서는 하기의 도면을 참조하여 실시예들을 설명한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 파워소자를 제조하는 과정을 나타내는 도면이다.
도 1 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 파워소자의 제조방법은, 기판(100)상에 버퍼층(200)을 형성하는 단계, 버퍼층(200) 상에 p-GaN층(300)을 형성하는 단계, p-GaN층(300)을 패터닝하여 제1 영역(410a) 및 제2 영역(420a)을 형성하는 단계, 제1 영역(410a) 및 제2 영역(420a)에서 GaN을 재성장시켜서 n+-GaN층(410, 420)을 형성하는 단계, 및 n+-GaN층(410, 420) 상에 소스 전극(610) 및 드레인 전극(620)을 형성하는 단계를 포함한다.
먼저, 도 1에서와 같이, 기판(100)상에 버퍼층(200), p-GaN층(300) 및 제1 절연층(500)을 형성한다. 기판(100)은 유리 기판 또는 사파이어(sapphire) 기판과 같은 절연성 기판일 수 있으며, Si, SiC, ZnO와 같은 도전성 기판일 수 있다. 또한, 기판(100)은 질화물 성장용 기판일 수 있으며, 예를 들어 AlN 또는 GaN계 기판일 수 있다.
버퍼층(200)은 금속 유기 화학기상증착법(Metal-Organic Chemical Vapor Deposition; MOCVD), 분자선 성장법(Molecular Beam Epitaxy; MBE) 및 수소 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE) 등의 방법을 이용하여 형성될 수 있으며, 이에 제한되지 않는다.
버퍼층(200)은 제1 버퍼층(210) 및 제2 버퍼층(220)으로 이루어질 수 있으나, 2개의 층으로 제한되지 않는다. 제1 버퍼층(210)은 SiC 또는 GaN으로 이루어질 수 있으나, 제1 버퍼층(210) 상에서 GaN을 성장시키에 적합한 것이면 이에 제한되지 않는다. 제2 버퍼층(220)은 언도핑된-GaN으로 이루어질 수 있으며, p-GaN 또는 n-GaN을 성장시키기에 적합한 것이면 이에 제한되지 않는다. 버퍼층(200)은 기판(100)과 상부에 형성되는 층의 격자부정합 해소 등을 위한 것이며, 상부에 형성되는 층의 성장을 용이하게 하기 위한 것일 수 있다.
버퍼층(200) 상에 p-GaN층(300)을 형성한다. p-GaN층(300)도 상기와 같이 다양한 성장 방법에 의해 형성될 수 있다. p-GaN층(300) 중 하기의 게이트 전극(630)에 대응되는 상부 부분에서 채널층이 형성될 수 있다.
p-GaN층(300)을 형성한 후 p-GaN층(300)의 일부를 통상적인 포토리소그래피(photolithography) 공정으로 패터닝하기 위해 제1 절연층(500)을 형성한다. 제1 절연층(500)은 SiO2 또는 SiNx로 이루어질 수 있다.
이후, 도 2에서와 같이 제1 절연층(500)의 일부를 식각하여 제거한다. 즉, 하기의 소스 전극(610) 및 드레인 전극(620)에 대응되는 부분의 제1 절연층(500)을 제거하여 p-GaN층(300)을 노출시킨다. 노출된 p-GaN층(300)을 드라이 에칭(dry etching) 방법으로 일부분만을 식각하여 제1 영역(410a) 및 제2 영역(420a)를 형성한다.
도 3에서와 같이, 제1 영역(410a) 및 제2 영역(420a)에서 GaN을 재성장시킴으로써 n+-GaN층(410, 420)을 형성할 수 있다. n+-GaN층(410, 420)은 금속 유기 화학기상증착법(MOCVD)을 이용하여 GaN을 재성장시킴으로써 형성될 수 있다. n+-GaN층(410, 420)은 노출된 p-GaN층 상에서 재성장되며, n+-GaN의 도핑 농도는 1.0×1016/㎤ ~ 1.0×1020/㎤일 수 있다.
n+-GaN층(410, 420)을 재성장 방법에 의해 형성함으로써 n+-GaN의 도핑 농도를 조절할 수 있으며, 박막 결정이 손상되지 않는다. 결국, 이후에 형성되는 소스 전극 및 드레인 전극 영역의 오믹 저항을 낮출 수 있으며, 전류 밀도를 증가시킬 수 있다.
n+-GaN층(410, 420)을 형성하는 단계는 1000℃ 내지 1200℃의 온도 범위에서 수행될 수 있다. n+-GaN층(410, 420)은 상기와 같은 고온에서 재성장될 수 있기 때문에 박막 결정이 손상되지 않아서 신뢰성을 확보할 수 있고, 별도의 어닐링 공정을 필요로 하지 않아서 공정 단순화 및 비용 절감을 달성할 수 있다.
도 4에서와 같이, n+-GaN층(410, 420)을 형성한 후 제1 절연층(500)을 제거한다. 그런 다음, 도 5에서와 같이 형성된 n+-GaN층(410, 420) 사이에 제2 절연층(550)을 형성한다. 제2 절연층(550)은 하기의 게이트 전극(630)이 형성되는 위치에 대응하여 형성될 수 있다. 제2 절연층(550)은 SiO2, SiNx, Al2O3, HfO2, 및 Ga2O3로 이루어진 그룹으로부터 선택되는 물질로 이루어질 수 있다.
이후, 도 6에서와 같이 제3 절연층(700)을 형성한 후, 소스 전극(610), 드레인 전극(620) 및 게이트 전극(630)을 형성한다.
소스 전극(610) 및 드레인 전극(620)은 노출된 p-GaN층(300)에서 성장된 n+-GaN층(410, 420)에 대응되어 형성되며, n+-GaN층(410, 420) 상의 소스 전극(610) 및 드레인 전극(620)은 Cr, Al, Ta, Ti 및 Au로 이루어진 그룹으로부터 선택되는 물질로 형성될 수 있다.
게이트 전극(630)은 게이트 절연층인 제2 절연층(550)에 대응되어 형성되고, 소스 전극(610)과 드레인 전극(620) 사이에 형성될 수 있다. 게이트 전극(630)은 Ni, Al, Ti, TiN, Pt, Au, RuO2, V, W, WN, Hf, HfN, Mo, NiSi, CoSi2, WSi, PtSi, Ir, Zr, Ta, TaN, Cu, Ru, Co 및 이들의 조합으로 이루어진 그룹으로부터 선택되는 물질로 형성될 수 있으나, 이에 제한되지 않는다.
제3 절연층(700)은 SiOx, SiNx, Al2O3 및 SiC로 이루어진 그룹으로부터 선택되는 물질로 형성될 수 있다. 제3 절연층(700)은 게이트 전극(630), 소스 전극(610) 및 드레인 전극(620) 사이를 절연시키며, 전극들 사이에 쇼트가 발생하는 것을 방지할 수 있다.
상기에서 p-GaN층(300) 및 n+-GaN층(410, 420)을 형성되는 것을 설명하였으나, p-GaN층(300) 및 n+-GaN층(410, 420)은 각각 n-GaN층(300) 및 p+-GaN층(410, 420)으로 변경되어 형성될 수 있으며, n-GaN층(300) 및 p+-GaN층(410, 420)을 형성하는 방법도 재성장 방법을 포함한 상기의 단계들은 모두 포함한다.
즉, 도 3에서와 같이, n-GaN층(300)이 노출된 제1 영역(410a) 및 제2 영역(420a)에서 GaN을 재성장시킴으로써 p+-GaN층(410, 420)을 형성한다. p+-GaN층(410, 420)은 노출된 n-GaN층 상에서 재성장되며, p+-GaN의 도핑 농도는 1.0×1016/㎤ ~ 1.0×1020/㎤일 수 있다. p+-GaN층(410, 420)을 재성장 방법에 의해 형성함으로써 p+-GaN의 도핑 농도를 조절할 수 있으며, 박막 결정이 손상되지 않는다. 상기와 같이, 이후에 형성되는 소스 전극 및 드레인 전극 영역의 오믹 저항을 낮출 수 있으며, 전류 밀도를 증가시킬 수 있다.
p+-GaN층(410, 420)을 형성하는 단계도 1000℃ 내지 1200℃의 온도 범위와 같이 고온에서 재성장될 수 있기 때문에 박막 결정이 손상되지 않아서 신뢰성을 확보할 수 있고, 별도의 어닐링 공정을 필요로 하지 않아서 공정 단순화 및 비용 절감을 달성할 수 있다.
소스 전극(610) 및 드레인 전극(620)은 노출된 n-GaN층(300)에서 성장된 p+-GaN층(410, 420)에 대응되어 형성되고, p+-GaN층(410, 420) 상의 소스 전극(610) 및 드레인 전극(620)은 Ni, Au, CuInO2, ITO, Pt, 및 이들의 합금으로 이루어진 그룹으로부터 선택되는 물질로 형성될 수 있다. 또한, 상기의 합금의 예로 Ni와 Au 합금, CuInO2와 Au 합금, ITO와 Au 합금, Ni, Pt 및 Au 합금, 그리고 Pt와 Au의 합금을 들 수 있으나, 이에 제한되지 않는다.
도 7은 본 발명의 다른 실시예에 따라 제조된 파워소자를 나타내는 도면이다. 도 7에서는 상기와 중복된 설명을 피하기 위해 웨이퍼 본딩(wafer bonding) 및 레이저 리프트 오프(laser lift off) 방법에 대해서 설명하기로 한다.
기판(100)이 사파이어 기판과 같이 절연성 기판인 경우에, 기판(100)상에 p-GaN층(300) 또는 n-GaN층(300)을 형성하고, 상기와 같이 소스 전극(610), 드레인 전극(620) 및 게이트 전극(630)을 형성한다. 이후 사파이어 기판 및 버퍼층(200)을 레이저 리프트 오프(laser lift off) 공정을 통해 제거한 후 접합층(800) 및 열전도성 기판(900)이 형성될 수 있다. 접합층(800)은 p-GaN층(300) 또는 n-GaN층(300)과 열전도성 기판(900) 사이에 배치되며, 이들을 결합시키는 역할을 한다. 접합층(800)은 AuSn을 포함할 수 있으나, 열전도성 기판(900)을 접합시킬 수 있는 물질이라면 이에 제한되지 않는다. 접합층(800)이 형성된 후 열전도성 기판(900)이 형성될 수 있으며, 열전도성 기판(900)은 Si, Al-Si, 또는 금속을 포함할 수 있으나, 이에 제한되지 않는다.
결국, 본 발명의 다른 실시예에 따른 제조방법에 의해 제조된 파워소자는, p-GaN층(300) 또는 n-GaN층(300) 중 하기의 게이트 전극(630)에 대응되는 상부 부분에서 채널층이 형성되며, 소스 영역 및 드레인 영역에 대응되는 위치에 n+-GaN층(410, 420) 또는 p+-GaN층(410, 420)이 형성되어, 노멀리 오프(Normally Off) 동작이 가능하기 때문에 소비 전력을 감소시킬 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 기판 200 : 버퍼층
300 : p-GaN층, n-GaN층 410, 420 : n+-GaN층, p+-GaN층
500 : 제1 절연층 550 : 제2 절연층
610 : 소스 전극 620 : 드레인
630 : 게이트 전극 700 : 제3 절연층
800 : 접합층 900 : 열전도성 기판

Claims (11)

  1. 기판상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 p-GaN층을 형성하는 단계;
    상기 p-GaN층을 패터닝하여 제1 영역 및 제2 영역을 형성하는 단계;
    상기 제1 영역 및 제2 영역에서 GaN을 재성장시켜서 n+-GaN층을 형성하는 단계; 및
    상기 n+-GaN층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 파워소자의 제조방법.
  2. 제1항에 있어서,
    상기 버퍼층은 제1 버퍼층 및 제2 버퍼층으로 이루어진 파워소자의 제조방법.
  3. 제1항에 있어서,
    상기 n+-GaN층의 도핑 농도는 1.0×1016/㎤ ~ 1.0×1020/㎤인 파워소자의 제조방법.
  4. 제1항에 있어서,
    상기 n+-GaN층을 형성하는 단계는, 1000℃ 내지 1200℃의 온도 범위에서 수행되는 파워소자의 제조방법.
  5. 제1항에 있어서,
    상기 n+-GaN층 상에 형성되는 소스 전극 및 드레인 전극은 Cr, Al, Ta, Ti 및 Au로 이루어진 그룹으로부터 선택되는 파워소자의 제조방법.
  6. 제1항에 있어서,
    상기 기판은 절연성 기판이며,
    상기 절연성 기판이 제거된 후 접합층 및 열전도성 기판이 더 형성되는 단계를 포함하는 파워소자의 제조방법.
  7. 기판상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 n-GaN층을 형성하는 단계;
    상기 n-GaN층을 패터닝하여 제1 영역 및 제2 영역을 형성하는 단계;
    상기 제1 영역 및 제2 영역에서 GaN을 재성장시켜서 p+-GaN층을 형성하는 단계; 및
    상기 p+-GaN층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 파워소자의 제조방법.
  8. 제7항에 있어서,
    상기 p+-GaN의 도핑 농도는 1.0×1016/㎤ ~ 1.0×1020/㎤인 파워소자의 제조방법.
  9. 제7항에 있어서,
    상기 p+-GaN층을 형성하는 단계는, 1000℃ 내지 1200℃의 온도 범위에서 수행되는 파워소자의 제조방법.
  10. 제7항에 있어서,
    상기 p+-GaN층 상에 형성되는 소스 전극 및 드레인 전극은, Ni, Au, CuInO2, ITO, Pt, 및 이들의 합금으로 이루어진 그룹으로부터 선택되는 파워소자의 제조방법.
  11. 제10항에 있어서,
    상기 p+-GaN층 상에 형성되는 소스 전극 및 드레인 전극은, Ni와 Au 합금, CuInO2와 Au 합금, ITO와 Au 합금, Ni, Pt 및 Au 합금, 그리고 Pt와 Au의 합금으로 이루어진 그룹으로부터 선택되는 파워소자의 제조방법.
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