KR20120126725A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 형성 방법은본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 피식각층을 형성하는 단계와, 상기 피식각층 상부에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴 사이에 소수성기와 친수성기를 포함하는 블록 공중합체(block copolymer)를 형성하는 단계와, 상기 친수성기 폴리머 내부에 상기 소수성기 폴리머가 필라패턴을 형성하도록 상기 블록 공중합체를 정렬하는 단계와, 상기 소수성기를 가지는 폴리머를 선택적으로 제거하는 단계를 포함하여, 반도체 소자의 콘택홀 사이의 간격을 줄이고 콘택홀 패턴의 불균일도를 개선시켜 반도체 소자의 수율을 향상시키는 효과를 제공한다.
Description
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 자기 조립형(self-assembling) 중합체를 사용하는 반도체 소자의 형성 방법에 관한 것이다.
반도체 산업은 보다 우수한 기능을 달성하고 제조 비용을 감소시키기 위해 점점 더 높아지는 소자 밀도를 갖는 집적 회로(IC; integrated circuit)를 제조해야 할 필요성을 갖는다. 반도체 소자의 집적도가 증가함에 따라, 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다. 이와 같은 단위 셀 면적의 감소에 대응하여, 수 내지 수 십 nm 수준의 보다 작은 나노 스케일의 CD (Critical Dimension)의 디자인 룰(design rule)이 적용되고, 이에 따라 나노 스케일의 개구 사이즈(opening size)를 가지는 미세 콘택홀 패턴 또는 나노 스케일의 폭을 가지는 미세 라인 패턴과 같은 미세 패턴을 형성하기 위한 새로운 기술이 요구되고 있다.
전계 효과 트랜지스터(FET; field effect transistor)에서의 게이트와 같은 구조의 사이즈를 감소시킬 수 있는 능력은 포토 리소그래피(lithographic) 기술에 의해 이루어진다.
포토 리소그래피 공정은 어떤 특정한 화학물질(포토레지스트)이 빛을 받으면 화학 반응을 일으켜서 성질이 변화하는 원리를 이용하되, 얻고자 하는 패턴의 마스크를 사용하여 빛을 선택적으로 포토레지스트에 주사하여 마스크 패턴과 동일한 패턴으로 형성시키는 공정이다. 포토 리소그래피 공정은 일반사진의 필름에 해당하는 포토레지스트를 도포하는 도포공정, 마스크를 이용하여 선택적으로 빛을 주사하는 노광공정 및 현상액을 이용하여 빛을 받은 부분을 제거하거나 남겨지도록 하여 패턴을 형성시키는 현상공정을 포함한다. 포토레지스트는 포지티브(positive)이거나 네가티브(negative) 포토레지스트일 수 있고, 실리콘 함유 건식 현상형(dry-developed) 레지스트일 수 있다. 포지티브 포토레지스트의 경우, 광으로 인해 포토레지스트에서의 광화학 반응을 일으킨다.
포토 리소그래피 공정은 광의 파장에 따라 좌우되는데 현재 상용화되고 있는 포토 리소그래피 공정은 KrF 및 ArF와 같은 단파장 광원을 사용하는 노광 장비를 이용하는데 이러한 단파장 광원으로부터 얻어지는 패턴의 해상도는 0.1㎛ 내외로 한정되어 있기 때문에 이보다 작은 크기의 패턴으로 이루어진 고집적화된 반도체 소자를 제조하기 위한 한계가 있다. 예를 들어, 광원의 사용에 있어서의 수차(aberration), 초점 및 근접 효과에 의해 감소된 선폭을 갖는 피쳐를 제조할 수 있는 능력은 제한된다.
특히, 포토 리소그래피 공정을 이용하여 반도체 소자 내 포함된 미세패턴 중 하나인 콘택홀 패턴의 크기를 줄이기 위해서 열을 이용한 포토레지스트 리플로우(reflow)공정을 실시하였다. 그러나, 포토레지스트 리플로우 공정은 포토레지스트 전면에 유리 전이온도 이상의 온도로 동일한 에너지가 전달되도록 포토레지스트 상부 및 중앙부보다 하부에서 포토레지스트 흐름이 상대적으로 더 많아지도록 하기 때문에 패턴의 구현이 하부보다 상부에서 정확하게 이루어지지 않는 현상 즉, 오버 플로우가 발생하는 문제를 유발한다.
또한, 미세패턴을 형성하기 위한 릴락스(RELACS(Resist Enhancement Lithography Assisted by Chemical Shrink)공정도 사용하고 있으나, 공정 재료의 단가가 높고 공정 중 사용되는 수용성 중합체가 완전히 제거되지 않고 패턴 상에 현상 잔류물로 남아있어 후속 식각 공정에 영향을 주는 단점이 있다. 이에 따라 릴락스 공정은 최종 소자에서의 결함 발생 가능성을 증가시키므로 반도체 소자의 수율 및 신뢰성의 저하를 야기한다.
상술한 바와 같이 콘택홀의 크기 및 패턴 간의 간격을 줄이는 기술은 아직 완성도가 높지 않은 상황이다. 또한 노광장비의 기술 개발도 한계점에 도달하여 반도체 소자의 집적도를 높이는데 어려움이 있다. 더욱이 종래의 포토레지스트 리플로우 공정이나 릴락스 공정을 이용한 콘택홀 형성 방법은 콘택홀의 직경을 감소시킬수 있지만 패턴의 간격을 줄이지 못하는 한계가 있다. 또한, 콘택홀을 형성하는데는 이웃하는 콘택홀 패턴끼리 광의 근접 효과가 크기 때문에 콘택홀 모양이 불균일하게 형성되는 문제가 있다. 이와 같이 패터닝이 균일하게 되지 못하는 경우 반도체 수율을 감소시키는 문제를 유발한다.
본 발명은 반도체 소자의 콘택홀 형성 시 콘택홀 패턴 사이의 간격을 감소시키지 못하고, 패터닝이 균일하게 되지 못하는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 피식각층을 형성하는 단계와, 상기 피식각층 상부에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴 사이에 소수성기와 친수성기를 포함하는 블록 공중합체(block copolymer)를 형성하는 단계와, 상기 친수성기 폴리머 내부에 상기 소수성기 폴리머가 필라패턴을 형성하도록 상기 블록 공중합체를 정렬하는 단계와, 상기 소수성기를 가지는 폴리머를 선택적으로 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 피식각층을 형성하는 단계는 상기 반도체 기판 상에 비정질 탄소층을 형성하는 단계와, 상기 비정질 탄소층 상부에 폴리실리콘층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 피식각층을 형성하는 단계 이후 상기 피식각층 상부에 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 감광막 패턴은 콘택홀 패턴을 포함하는 것을 특징으로 한다.
그리고, 상기 감광막 패턴을 형성하는 단계는 서로 이웃하는 상기 콘택홀 패턴이 연결되도록 형성하는 것을 특징으로 한다.
그리고, 상기 필라패턴은 원형패턴을 포함하는 것을 특징으로 한다.
그리고, 상기 감광막 패턴을 형성하는 단계는 상기 피식각층 상부에 감광막을 도포하는 단계와, 콘택홀 패턴이 구비된 노광마스크를 이용한 노광 및 현상공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 감광막 패턴은 사각링 패턴을 포함하는 것을 특징으로 한다.
그리고, 상기 필라패턴은 라인패턴을 포함하는 것을 특징으로 한다.
그리고, 상기 블록 공중합체를 정렬하는 단계는 100℃ 내지 200℃에서 베이크 공정을 수행하는 것을 특징으로 한다.
그리고, 상기 소수성기 폴리머를 선택적으로 제거하는 단계 이후 상기 친수성기 폴리머를 마스크로 상기 피식각층을 식각하여 최종 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 반도체 소자의 콘택홀 사이의 간격을 줄이고 콘택홀 패턴의 불균일도를 개선시켜 반도체 소자의 수율을 향상시키는 효과를 제공한다.
도 1 내지 도 4는 본 발명의 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고 (ⅱ)는 단면도.
도 5 내지 도 8은 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 평면도.
도 5 내지 도 8은 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 평면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1 내지 도 4는 본 발명의 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고 (ⅱ)는 단면도이다. 그리고, 도 5 내지 도 8은 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 평면도이다. 여기서, 본 발명의 다른 실시예에 따른 반도체 소자의 단면도는 도 1의 단면도와 동일하므로 도 1 내지 도 4의 (ⅱ)를 참조한다.
도 1에 도시된 바와 같이, 반도체 기판(100) 상부에 비정질 탄소층(amorphous carbon, 102)을 형성한 후, 비정질 탄소층(102) 상부에 폴리실리콘층(104)을 형성한다. 여기서, 비정질 탄소층(102)은 1000Å 내지 1500Å의 두께로 형성하는 것이 바람직하고, 폴리실리콘층(104)은 200Å 내지 500Å의 두께로 형성되는 것이 바람직하다. 여기서, 폴리실리콘층(104)은 실리콘산화막(SiON)으로 변경될 수 있으며 이에 한정되지 않고 PETEOS(Plasma Enhanced Tetraethylosilicate) 및 실리콘산화막의 적층구조로 변경가능하다.
이어서, 폴리실리콘층(104) 상부에 반사방지막(Bottom Anti-Reflective Coating, 106)을 형성한 후 반사방지막(106) 상부에 감광막을 도포한다. 이때, 반사방지막(106)은 200Å 내지 300Å의 두께로 형성되는 것이 바람직하다. 이어서, 콘택홀이 구비된 노광마스크를 이용한 노광 및 현상 공정을 수행하여 감광막 패턴(108)을 형성한다. 이때, 감광막 패턴(108)은 콘택홀의 형태를 포함하는 것이 바람직하고 최종적으로 구현하고자 하는 콘택홀 피치의 두배의 폭을 갖도록 형성되는 것이 바람직하다. 또한, x축(X-X')을 중심으로 서로 이웃하는 콘택홀이 연결되도록 형성하는 것이 바람직하다. 하지만, 감광막 패턴은 콘택홀의 형태에 한정되지 않고 도 5에 도시된 바와 같이, 사각링 형태의 패턴을 포함하는 것이 바람직하다.
도 2 및 도 6에 도시된 바와 같이, 감광막 패턴(108) 상부에 친수성기을 가지는 폴리머와 소수성기를 가지는 폴리머로 구성된 블록 공중합체(block copolymer, 110)를 형성한다.
도 3 및 도 7에 도시된 바와 같이, 블록 공중합체(110)에 열을 가하여 블록 공중합체(110)가 자기배열되도록 한다. 이때, 자기배열은 100℃ 내지 200℃에서 수행되는 베이크 공정으로 수행되는 것이 바람직하고 이러한 공정에 따라 감광막 패턴(108)을 따라 감광막 패턴(108)의 측벽에 형성된 친수성기를 가지는 폴리머(110a)가 동일한 폭으로 이격되며 배열되고 그 사이에 소수성기를 가지는 폴리머(110b)가 배열되는 것을 의미한다. 즉, 도 3의 (ⅰ)에 도시된 바와 같이 소수성기를 가지는 폴리머(110b)는 친수성기를 가지는 폴리머(110a)의 내부로 배열되어 도 3의 (ⅱ)에 도시된 바와 같이 친수성기를 가지는 폴리머(110a)와 소수성기를 가지는 폴리머(110b)는 동일한 폭을 가지며 배열된다. 여기서 친수성기를 가지는 폴리머(110a)의 폭과 소수성기를 가지는 폴리머(110b)의 폭의 합은 최종적으로 구현하고자 하는 콘택홀의 피치가 된다. 한편, 도 7에 도시된 바와 같이 본 발명의 다른 실시예로서 감광막 패턴(108)이 사각링 형태인 경우에는 친수성기를 가지는 폴리머(110a)와 소수성기를 가지는 폴리머(110b)는 라인 앤 스페이스 형태로 배열된다.
도 4 및 도 8에 도시된 바와 같이, 소수성기를 가지는 폴리머(110b)만이 선택적으로 제거되도록 하여 친수성기를 가지는 폴리머(110a)만이 남아있도록 한다. 소수성기를 가지는 폴리머(110b)의 선택적인 제거는 친수성기를 가지는 폴리머(110a)와 소수성기를 가지는 폴리머(110b)의 서로 다른 식각선택비를 이용하여 수행되는 것이 바람직하다. 소수성기를 가지는 폴리머(110b)는 제거되면서 형성된 영역(112)을 마스크로 하부의 반사방지막(106), 비정질 탄소층(102) 및 폴리실리콘층(104)을 식각하여 형성되는 최종적으로 구현하고자 하는 콘택홀을 정의한다. 본 발명에 따라 형성된 콘택홀은 균일한 폭으로 이격되어 종래 기술과 같이 콘택홀이 균일한 폭으로 이격되지 않는 문제를 해결할 뿐만 아니라 노광마스크를 이용하여 형성하는 콘택홀 패턴보다 미세한 콘택홀을 용이하게 형성할 수 있다. 한편, 도 8에 도시된 바와 같이, 본 발명의 다른 실시예로서 친수성기를 가지는 폴리머(110a)와 소수성기를 가지는 폴리머(110b)가 라인 앤 스페이스 형태로 배열되는 경우 소수성기를 가지는 폴리머(110b)가 선택적으로 제거되면서 형성된 영역(112)을 마스크로 하여 하부의 반사방지막(106), 비정질 탄소층(102) 및 폴리실리콘층(104)을 식각하여 형성되는 최종적으로 구현하고자 하는 라인 앤 스페이스 패턴을 정의한다. 본 발명의 실시예에 따라 형성된 라인 앤 스페이스 패턴은 균일한 폭으로 이격되어 노광마스크를 이용하여 형성하는 라인 앤 스페이스 패턴보다 미세한 라인 앤 스페이스 패턴을 용이하게 형성할 수 있다.
상술한 바와 같이, 본 발명은 블록 공중합체에 열을 가하여 친수성기를 가지는 폴리머는 감광막 패턴을 따라 자기배열되도록 하고 소수성기를 가지는 폴리머는 친수성기를 가지는 폴리머 사이에 배열되도록 한 후, 소수성을 가지는 폴리머만이 제거되도록 함으로써 균일하게 이격되면서 미세한 크기를 갖는 콘택홀을 구현하는 효과를 제공한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
Claims (11)
- 반도체 기판 상에 피식각층을 형성하는 단계;
상기 피식각층 상부에 감광막 패턴을 형성하는 단계;
상기 감광막 패턴 사이에 소수성기와 친수성기를 포함하는 블록 공중합체(block copolymer)를 형성하는 단계;
상기 친수성기 폴리머 내부에 상기 소수성기 폴리머가 필라패턴을 형성하도록 상기 블록 공중합체를 정렬하는 단계;
상기 소수성기를 가지는 폴리머를 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 피식각층을 형성하는 단계는
상기 반도체 기판 상에 비정질 탄소층을 형성하는 단계; 및
상기 비정질 탄소층 상부에 폴리실리콘층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 피식각층을 형성하는 단계 이후
상기 피식각층 상부에 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 감광막 패턴은
콘택홀 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 4에 있어서,
상기 감광막 패턴을 형성하는 단계는
서로 이웃하는 상기 콘택홀 패턴이 연결되도록 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 4에 있어서,
상기 필라패턴은 원형패턴을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 6에 있어서,
상기 감광막 패턴을 형성하는 단계는
상기 피식각층 상부에 감광막을 도포하는 단계; 및
콘택홀 패턴이 구비된 노광마스크를 이용한 노광 및 현상공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 감광막 패턴은
사각링 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 8에 있어서,
상기 필라패턴은 라인패턴을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 블록 공중합체를 정렬하는 단계는
100℃ 내지 200℃에서 베이크 공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 소수성기 폴리머를 선택적으로 제거하는 단계 이후
상기 친수성기 폴리머를 마스크로 상기 피식각층을 식각하여 최종 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9570680B2 (en) | 2013-08-16 | 2017-02-14 | SK Hynix Inc. | Method for fabricating electronic devices having semiconductor memory unit |
| US9437452B2 (en) | 2014-02-27 | 2016-09-06 | Samsung Electronics Co., Ltd. | Method of forming a fine pattern by using block copolymers |
| US9627202B2 (en) | 2014-08-11 | 2017-04-18 | Samsung Electronics Co., Ltd. | Methods for forming fine patterns of semiconductor device |
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